JP6476005B2 - オーバーシュート抑制回路、電源装置、電子機器、及び、車両 - Google Patents

Description

本発明は、オーバーシュート抑制回路、電源装置、電子機器、及び、車両に関する。

図７は、電源装置の一従来例を示す図である。本従来例の電源装置２００は、出力トランジスタ２０１のゲート信号Ｇ２をアンプブロック１０２で制御することにより、電源電圧ＶＣＣから所望の出力電圧Ｖｏｕｔを生成するリニアレギュレータである。電源装置２００では、電源電圧ＶＣＣが変動した際にも出力電圧Ｖｏｕｔを一定に保つ必要がある。

なお、上記に関連する従来技術の一例としては、特許文献１や特許文献２を挙げることができる。

特開２００５−０９２６９３号公報 特開２０１４−１８２４８７号公報

しかしながら、上記した出力トランジスタ２０１として、ＭＯＳＦＥＴ［metal oxide semiconductor field effect transistor］を用いた場合には、そのゲート・ソース間に寄生キャパシタＣｇｓが付随する。なお、寄生キャパシタＣｇｓの容量値は、出力トランジスタ２０１の素子サイズに比例する。

このように、出力トランジスタ２０１に寄生キャパシタＣｇｓが付随していると、ゲート信号Ｇ２の可変制御に際して、寄生キャパシタＣｇｓの充放電に時間を要してしまう。そのため、例えば、電源電圧ＶＣＣの急上昇時にはゲート信号Ｇ２を追従させることができず、出力電圧Ｖｏｕｔに意図しないオーバーシュート（＝出力電圧Ｖｏｕｔが所定の目標値よりも上昇してしまった状態）を生じるおそれがある。

図８は、出力電圧Ｖｏｕｔのオーバーシュートが発生する様子を示した電圧波形図であり、上から順番に、電源電圧ＶＣＣ、ゲート信号Ｇ２、及び、出力電圧Ｖｏｕｔが描写されている。

今、時刻ｔ１１〜ｔ１３で示したように、電源電圧ＶＣＣが急峻に上昇した状況を考える。このとき、出力トランジスタ２０１のゲート・ソース間に寄生キャパシタＣｇｓが付随していない理想状態であれば、電源電圧ＶＣＣの上昇に伴ってゲート信号Ｇ２も遅滞なく上昇するので、出力電圧Ｖｏｕｔは所望値に維持される（破線を参照）。

一方、出力トランジスタ２０１のゲート・ソース間に寄生キャパシタＣｇｓが付随している場合には、時刻ｔ１１から遅延時間ｔｄだけ遅れた時刻ｔ１２において、ゲート信号Ｇ２がようやく立ち上がり始める。このように、電源電圧ＶＣＣの急上昇に対してゲート信号Ｇ２の追従が遅れると、出力トランジスタ２０１のゲート・ソース間電圧が本来よりも高くなるので、出力トランジスタ２０１の導通度が不必要に大きくなる。その結果、出力電圧Ｖｏｕｔには意図しないオーバーシュートが生じてしまう（実線を参照）。出力電圧Ｖｏｕｔのオーバーシュートが大きくなると、電源装置２００から出力電圧Ｖｏｕｔの供給を受けて動作する負荷（マイコンやセンサなど）を破壊してしまうおそれがある。

一般的に、出力電圧Ｖｏｕｔのオーバーシュートを防ぐためには、入力キャパシタ２０４の容量値を大きく設定して電源電圧ＶＣＣの変動速度を遅くするか、或いは、出力キャパシタ２０５の容量値を大きく設定して、出力電圧Ｖｏｕｔのオーバーシュート自体を鈍らせる必要があった。しかしながら、このようなオーバーシュート抑制手法は、入力キャパシタ２０４や出力キャパシタ２０５の大型化ないしはコストアップを招くので、最善の策とは言えなかった。

図９は、オーバーシュート抑制回路の一従来例を示す回路図である。本従来例のオーバーシュート抑制回路３００は、出力電圧Ｖｏｕｔと閾値電圧Ｖｔｈとを比較して比較信号Ｓｃを生成するコンパレータ３０１と、比較信号Ｓｃに応じて出力トランジスタ２０１のゲート・ソース間を導通／遮断するスイッチ３０２と、を含む。

本従来例のオーバーシュート抑制回路３００であれば、出力電圧Ｖｏｕｔが閾値電圧Ｖｔｈよりも高くなったときにスイッチ３０２をオンすることにより、抵抗２０３よりも低インピーダンスのスイッチ３０２を介して、出力トランジスタ２０１のゲート信号Ｇ２を素早く引き上げることができる。従って、ゲート信号Ｇ２の追従遅れを緩和して、出力電圧Ｖｏｕｔのオーバーシュートを抑制することが可能となる。

しかしながら、本従来例のオーバーシュート抑制回路３００は、比較的占有面積の大きいコンパレータ３０１を必要とするので、回路規模の増大やコストアップを招来するという課題があった。

また、本従来例のオーバーシュート抑制回路３００は、オーバーシュートの発生を検出してからこれを抑制するという構成上、オーバーシュート対策が後手に回っていた。

本明細書中に開示されている発明は、本願の発明者らによって見出された上記の課題に鑑み、回路規模の小さいオーバーシュート抑制回路、並びに、これを用いた電源装置、電子機器、及び、車両を提供することを目的とする。

本明細書中に開示されているオーバーシュート抑制回路は、電源電圧の入力端と出力電圧の出力端との間に設けられたＰチャネル型またはｐｎｐ型の出力トランジスタに接続されて前記出力電圧のオーバーシュートを抑制するための手段として、前記電源電圧の入力端と前記出力トランジスタのゲートまたはベースとの間に設けられて自身のベースまたはゲートが第１抵抗を介して前記電源電圧の入力端に接続されたｐｎｐ型またはＰチャネル型の第１トランジスタを有する構成（第１の構成）とされている。

第１の構成から成るオーバーシュート抑制回路は、前記出力トランジスタを駆動するアンプブロックに含まれている構成要素のうち、前記電源電圧の入力端と能動負荷との間に接続された抵抗素子を前記第１抵抗として流用する構成（第２の構成）にするとよい。

第１または第２の構成から成るオーバーシュート抑制回路は、第１端が前記第１トランジスタのコレクタまたはドレインに接続されて第２端が前記出力トランジスタのゲートまたはベースに接続された第２抵抗をさらに有する構成（第３の構成）にするとよい。

第３の構成から成るオーバーシュート抑制回路において、前記第２抵抗は、前記電源電圧の入力端と前記出力トランジスタのゲートまたはベースとの間に接続されたプルアップ抵抗よりも低抵抗である構成（第４の構成）にするとよい。

第４の構成から成るオーバーシュート抑制回路は、エミッタまたはソースが前記電源電圧の入力端に接続されてベースまたはゲートが前記第１トランジスタのベースまたはゲートに接続されたｐｎｐ型またはＰチャネル型の第２トランジスタと、入力端が前記第２トランジスタのコレクタまたはドレインに接続されて出力端が前記出力トランジスタのゲートまたはベースに接続されたカレントミラーと、をさらに有する構成（第５の構成）にするとよい。

第５の構成から成るオーバーシュート抑制回路において、前記カレントミラーは、前記アンプブロックよりも大きい電流を引き込む構成（第６の構成）にするとよい。

また、本明細書中に開示されている電源装置は、電源電圧の入力端と出力電圧の出力端との間に設けられたＰチャネル型またはｐｎｐ型の出力トランジスタと、前記出力トランジスタを駆動するアンプブロックと、前記電源電圧の入力端と前記出力トランジスタのゲートまたはベースとの間に接続されたプルアップ抵抗と、第１〜第６いずれかの構成から成るオーバーシュート抑制回路と、を有する構成（第７の構成）とされている。

第７の構成から成る電源装置において、前記アンプブロックは、前記出力電圧またはこれに応じた帰還電圧と所定の参照電圧との差分に応じた誤差電圧を生成するエラーアンプと、前記誤差電圧に応じて前記出力トランジスタの駆動信号を生成するドライバと、を含む構成（第８の構成）にするとよい。

また、本明細書中に開示されている電子機器は、機器各部への電力供給手段として第７または第８の構成から成る電源装置を有する構成（第９の構成）とされている。

また、本明細書中に開示されている車両は、バッテリと、前記バッテリから電源電圧の供給を受けて動作する第９の構成から成る電子機器と、を有する構成（第１０の構成）とされている。

本明細書中に開示されている発明によれば、回路規模の小さいオーバーシュート抑制回路、並びに、これを用いた電源装置、電子機器、及び、車両を提供するを提供することができる。

電源装置の一構成例を示す図 オーバーシュート抑制回路の第１実施形態を示す回路図 オーバーシュートが抑制される様子を示す電圧波形図 オーバーシュート抑制回路の第２実施形態を示す回路図 オーバーシュート抑制回路の第３実施形態を示す回路図 車両Ｘの一構成例を示す外観図 電源装置の一従来例を示す回路図 オーバーシュートが発生する様子を示す電圧波形図 オーバーシュート抑制回路の一従来例を示す回路図

＜電源装置＞
図１は、電源装置の一構成例を示すブロック図である。本構成例の電源装置１は、直流電圧源（バッテリ）Ｅ１から供給される電源電圧ＶＣＣを降圧して所望の出力電圧Ｖｏｕｔを生成する降圧型レギュレータ（本構成例ではＬＤＯ［low drop out］レギュレータ）であり、半導体装置１００と、これに外付けされる種々のディスクリート部品（キャパシタＣ１及びＣ２、パワーツェナダイオード（またはショットキーダイオード）Ｄ１、ダイオードＤ２、及び、負荷Ｚ１）と、を有する。

半導体装置１００は、定電圧生成回路１１０と、参照電圧生成回路１２０と、エラーアンプ１３０と、ドライバ１４０と、出力トランジスタ１５０と、抵抗１６０〜１８０と、オーバーシュート抑制回路１９０と、を集積化したシリコンモノリシック集積回路（いわゆるＬＤＯレギュレータＩＣ）である。なお、半導体装置１００には、上記の構成要素以外にも、各種の保護回路や保護素子（温度保護回路、過電流保護回路、ないし、静電破壊保護素子など）を適宜内蔵してもよい。

また、半導体装置１００は、外部との電気的な接続を確立するための手段として、８本の外部端子を有する。１ピン（ＶＯＵＴ）は電圧出力端子である。２ピン〜４ピン（Ｎ．Ｃ．）は未接続端子である。５ピン（ＥＮ）はチップイネーブル信号入力端子である。６ピン（ＧＮＤ）はグラウンド端子である。７ピン（Ｎ．Ｃ．）は未接続端子である。８ピン（ＶＣＣ）は電源電圧入力端子である。もちろん、ピン数は任意に設計することが可能である。例えば、上記の未接続端子（２ピン〜４ピン、５ピン、及び、７ピン）を排除して４端子ＩＣを構成しても構わない。

定電圧生成回路（プリレギュレータ回路）１１０は、電源電圧ＶＣＣから所定の定電圧Ｖｒｅｇを生成して半導体装置１００の各部（参照電圧生成回路１２０及びエラーアンプ１３０など）へ供給する。また、定電圧生成回路１１０は、チップイネーブル信号ＥＮに応じた遮断信号Ｓ１を生成して半導体装置１００の各部（参照電圧生成回路１２０、エラーアンプ１３０、ドライバ１４０など）に出力するチップイネーブル機能も備えている。

参照電圧生成回路１２０は、定電圧Ｖｒｅｇの供給を受けて所定の参照電圧Ｖｒｅｆを生成する。

エラーアンプ１３０は、電源電圧ＶＣＣと定電圧Ｖｒｅｇの供給を受けて動作し、非反転入力端（＋）に入力される帰還電圧Ｖｆｂ（＝出力電圧Ｖｏｕｔの分圧電圧）と、反転入力端（−）に入力される参照電圧Ｖｒｅｆとの差分に応じた誤差電圧Ｖｅｒｒを生成する。誤差電圧Ｖｅｒｒは、帰還電圧Ｖｆｂが参照電圧Ｖｒｅｆよりも高いときに上昇し、帰還電圧Ｖｆｂが参照電圧Ｖｒｅｆよりも低いときに低下する。

ドライバ１４０は、電源電圧ＶＣＣの供給を受けて動作し、誤差電圧Ｖｅｒｒに応じて出力トランジスタ１５０のゲート信号Ｇ１を生成する。ゲート信号Ｇ１は、誤差電圧Ｖｅｒｒが高いほど高くなり、誤差電圧Ｖｅｒｒが低いほど低くなる。

出力トランジスタ１５０は、電源電圧ＶＣＣの入力端と出力電圧Ｖｏｕｔの出力端との間に接続されたパワートランジスタである。高い電源電圧ＶＣＣの入力を受け付ける必要がある場合、出力トランジスタ１５０としては、高耐圧（例えば６０Ｖ耐圧）のＰＤＭＯＳＦＥＴ［P-channel type Double-diffused MOSFET］）を用いることが望ましい。出力トランジスタ１５０のソースは、電源電圧ＶＣＣの入力端に接続されている。出力トランジスタ１５０のドレインは、出力電圧Ｖｏｕｔの出力端に接続されている。出力トランジスタ１５０のゲートは、ドライバ１４０の出力端（ゲート信号Ｇ１の出力端）に接続されている。出力トランジスタ１５０の導通度は、ゲート信号Ｇ１の電圧値に応じて制御される。具体的に述べると、ゲート信号Ｇ１が高いほど出力トランジスタ１５０の導通度は小さくなり、ゲート信号Ｇ１が低いほど出力トランジスタ１５０の導通度は大きくなる。

抵抗１６０及び１７０は、出力電圧Ｖｏｕｔの印加端と接地端との間に直列接続されており、相互間の接続ノードは帰還電圧Ｖｆｂの出力端としてエラーアンプ１３０の非反転入力端（＋）に接続されている。すなわち、抵抗１６０及び１７０は、出力電圧Ｖｏｕｔを分圧して帰還電圧Ｖｆｂを生成する分圧回路として機能する。出力電圧Ｖｏｕｔがエラーアンプ１３０の入力ダイナミックレンジに収まっている場合には、抵抗１６０及び１７０を省略して、出力電圧Ｖｏｕｔをエラーアンプ１３０の非反転入力端（＋）に直接入力することも可能である。

抵抗１８０は、電源電圧ＶＣＣの印加端と出力トランジスタ１５０のゲートとの間に接続されている。抵抗１８０は、ドライバ１４０が非動作状態となったときに、ゲート信号Ｇ１をハイレベル（電源電圧ＶＣＣ）に引き上げて、出力トランジスタ１５０をオフさせるためのプルアップ抵抗として機能する。なお、抵抗１８０に代えて能動素子（トランジスタ）を用いてもよい。また、抵抗１８０はドライバ１４０に内蔵することもできる。

オーバーシュート抑制回路１９０は、電源電圧ＶＣＣの急上昇時に出力トランジスタ１５０のゲート信号Ｇ１を遅滞なく引き上げることにより、出力電圧Ｖｏｕｔのオーバーシュートを抑制する。

なお、上記したエラーアンプ１３０、ドライバ１４０、出力トランジスタ１５０、及び抵抗１６０〜１８０は、帰還電圧Ｖｆｂ（または出力電圧Ｖｏｕｔ）と参照電圧Ｖｒｅｆとが一致するように出力トランジスタ１５０の駆動制御を行うことにより、電源電圧ＶＣＣから所望の出力電圧Ｖｏｕｔを生成する電源回路に相当する。

８ピン（ＶＣＣ）に５０Ｖを超えるサージが印加される場合には、８ピン（ＶＣＣ）と接地端との間にパワーツェナダイオードＤ１の挿入を行うことが望ましい。８ピン（ＶＣＣ）が接地端よりも低電圧となる可能性がある場合には、パワーツェナダイオードＤ１に代えてショットキーダイオードの挿入を行うことが望ましい。また、８ピン（ＶＣＣ）と接地端との間には、入力平滑用のキャパシタＣ１を挿入することが望ましい。

１ピン（ＶＯＵＴ）に大きなインダクタンス成分を含む負荷Ｚ１が接続されて、起動時及び出力オフ時に逆起電力の発生が考えられる場合には、１ピン（ＶＯＵＴ）と接地端との間に保護用のダイオードＤ２を挿入することが望ましい。また、１ピン（ＶＯＵＴ）と接地端との間には、出力平滑用のキャパシタＣ２を挿入することが望ましい。

なお、上記構成から成る半導体装置１００は、バッテリ直結システム（例えば、ボディ系機器、カーステレオ、カーナビゲーションなどに電力の供給を行う車載電源システム）の低消費電流化（低暗電流化）に最適である。

＜オーバーシュート抑制回路（第１実施形態）＞
図２は、オーバーシュート抑制回路１９０（及びその周辺回路であるエラーアンプ１３０及びドライバ１４０）の第１実施形態を示す回路図である。

本図に示すように、エラーアンプ１３０は、ｐｎｐ型バイポーラトランジスタＱ１１及びＱ１２と、電流源ＣＳ１０と、を含む。また、ドライバ１４０は、ｐｎｐ型バイポーラトランジスタＱ２１及びＱ２２と、Ｐチャネル型ＭＯＳ電界効果トランジスタＰ２１と、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ２０〜Ｎ２２と、電流源ＣＳ２０及びＣＳ２１と、抵抗Ｒ２１及びＲ２２と、を含む。また、オーバーシュート抑制回路１９０は、ｐｎｐ型バイポーラトランジスタＱ３１を含む。

上記各素子の接続関係について述べる。電流源ＣＳ１０の第１端は、電源電圧ＶＣＣの入力端に接続されている。電流源ＣＳ１０の第２端は、トランジスタＱ１１及びＱ１２の各エミッタにそれぞれ接続されている。エラーアンプ１３０の非反転入力端（＋）に相当するトランジスタＱ１１のベースは、帰還電圧Ｖｆｂの印加端に接続されている。エラーアンプ１３０の反転入力端（−）に相当するトランジスタＱ１２のベースは、参照電圧Ｖｒｅｆの印加端に接続されている。

抵抗Ｒ２１及びＲ２２の各第１端は、いずれも電源電圧ＶＣＣの入力端に接続されている。抵抗Ｒ２１の第２端は、トランジスタＱ２１のエミッタに接続されている。抵抗Ｒ２２の第２端は、トランジスタＱ２２のエミッタに接続されている。トランジスタＱ２１及びＱ２２の各ベースは、いずれもトランジスタＱ２２のコレクタに接続されている。トランジスタＱ２１のコレクタは、トランジスタＱ１１のコレクタに接続されている。トランジスタＱ２２のコレクタは、トランジスタＱ１２のコレクタに接続されている。

電流源ＣＳ２０の第１端は、定電圧Ｖｒｅｇの印加端（若しくは電源電圧ＶＣＣの入力端）に接続されている。電流源ＣＳ２０の第２端は、トランジスタＮ２０のドレインに接続されている。トランジスタＮ２０〜Ｎ２２の各ソース及び各バックゲートは、いずれも接地端に接続されている。トランジスタＮ２０〜Ｎ２２の各ゲートは、いずれもトランジスタＮ２０のドレインに接続されている。トランジスタＮ２１のドレインは、トランジスタＱ２１のコレクタに接続されている。トランジスタＮ２２のドレインは、トランジスタＱ２２のコレクタに接続されている。

トランジスタＰ２１のソース及びバックゲートは、いずれも電源電圧ＶＣＣの入力端に接続されている。トランジスタＰ２１のゲートは、トランジスタＱ２１のコレクタに接続されている。トランジスタＰ２１のドレインと電流源ＣＳ２１の第１端は、いずれも出力トランジスタ１５０のゲートに接続されている。電流源ＣＳ２１の第２端は、接地端に接続されている。

トランジスタＱ３１のエミッタは、電源電圧ＶＣＣの入力端に接続されている。トランジスタＱ３１のコレクタは、出力トランジスタ１５０のゲートに接続されている。トランジスタＱ３１のベースは、抵抗Ｒ２１の第２端に接続されている。

なお、エラーアンプ１３０とドライバ１４０を一つのアンプブロックＡと看做す場合、エラーアンプ１３０をアンプブロックＡの入力段として理解し、ドライバ１４０をアンプブロックＡの出力段として理解することができる。

まず、上記構成から成るアンプブロックＡの基本動作について説明する。出力電圧Ｖｏｕｔの上昇に伴い帰還電圧Ｖｆｂが参照電圧Ｖｒｅｆよりも高くなると、トランジスタＱ１１のコレクタ電流Ｉ１１がトランジスタＱ１２のコレクタ電流Ｉ１２よりも相対的に小さくなる。従って、トランジスタＱ２１のコレクタに現れるノード電圧Ｖ２１がトランジスタＱ２２のコレクタに現れるノード電圧Ｖ２２よりも相対的に低くなる。なお、先述の誤差電圧Ｖｅｒｒは、ノード電圧Ｖ２２からノード電圧Ｖ２１を差し引いた差分値（＝Ｖ２２−Ｖ２１）として理解すればよい。ノード電圧Ｖ２１が低下すると、トランジスタＰ２１の導通度が大きくなるので、トランジスタＰ２１に流れる上側電流ＩＨが電流源ＣＳ２１に流れる下側電流ＩＬよりも相対的に大きくなる。その結果、出力トランジスタ１５０のゲート信号Ｇ１が上昇するので、出力トランジスタ１５０の導通度が小さくなり、出力電圧Ｖｏｕｔを引き下げるように帰還が掛かる。

一方、出力電圧Ｖｏｕｔの低下に伴い帰還電圧Ｖｆｂが参照電圧Ｖｒｅｆよりも低くなると、コレクタ電流Ｉ１１がコレクタ電流Ｉ１２よりも相対的に大きくなる。従って、ノード電圧Ｖ２１がノード電圧Ｖ２２よりも相対的に高くなる。ノード電圧Ｖ２１が上昇すると、トランジスタＰ２１の導通度が小さくなるので、上側電流ＩＨが下側電流ＩＬよりも相対的に小さくなる。その結果、出力トランジスタ１５０のゲート信号Ｇ１が低下するので、出力トランジスタ１５０の導通度が大きくなり、出力電圧Ｖｏｕｔを引き上げるように帰還が掛かる。

このように、上記構成から成る電源装置１では、出力トランジスタ１５０の導通度をリニア制御することにより、電源電圧Ｖｃｃから所望の出力電圧Ｖｏｕｔを生成することができる。なお、出力電圧Ｖｏｕｔの目標値は、抵抗１６０及び１１７の抵抗比（出力電圧Ｖｏｕｔから帰還電圧Ｖｆｂを生成する際の分圧比）や参照電圧Ｖｒｅｆの電圧値に応じて任意に調整することが可能である。

また、上記構成から成る電源装置１であれば、出力電圧Ｖｏｕｔの未出力時において、アンプブロックＡが十分に動作できない状況であっても、電流源ＣＳ２１を介してゲート信号Ｇ１がローレベルに引き下げられるので、出力トランジスタ１５０がフルオン状態となる。その結果、出力電圧Ｖｏｕｔが上昇するので、電源装置１を正常に起動することが可能となる。

また、上記構成から成る電源装置１であれば、出力トランジスタ１５０のゲートが抵抗１８０を介して電源電圧ＶＣＣの入力端にプルアップされている。従って、ゲート信号Ｇ１の論理レベルが不定となり得る状況下では、ゲート信号Ｇ１の論理レベルがハイレベルに固定されるので、出力トランジスタ１５０をオフ状態とすることが可能となる。

次に、オーバーシュート抑制回路１９０の動作について詳述する。電源電圧ＶＣＣの急上昇に対して、アンプブロックＡの能動負荷を形成するトランジスタペア（Ｑ２１及びＱ２２）の応答が遅れると、抵抗Ｒ２１及びＲ２２の両端間に過渡的な電位差が生じる。

一方、トランジスタＱ３１のベースは、抵抗Ｒ２１（抵抗Ｒ２２でも可）を介して電源電圧ＶＣＣの入力端に接続されている。従って、電源電圧ＶＣＣの急上昇に伴い、抵抗Ｒ２１の両端間にトランジスタＱ３１のオンスレッショルド電圧よりも高い電位差が生じると、トランジスタＱ３１がオンとなる。

その結果、抵抗１８０よりも低インピーダンスのトランジスタＱ３１を介して出力トランジスタ１５０のゲート・ソース間がショートされるので、出力トランジスタ１５０が遅滞なくフルオフ状態となる。

このように、第１実施形態のオーバーシュート抑制回路１９０であれば、電源電圧ＶＣＣの過渡変動時におけるゲート信号Ｇ１の追従度を高めることができるので、その追従遅れに起因していた出力電圧Ｖｏｕｔのオーバーシュートを抑制することが可能となる。

なお、電源電圧ＶＣＣの過渡変動が生じない限り、抵抗Ｒ２１及びＲ２２の両端間電位がトランジスタＱ３１のオンスレッショルド電圧を上回ることはなく、トランジスタＱ３１はオフ状態に維持される。このように、本実施形態のオーバーシュート抑制回路１９０は、電源電圧ＶＣＣの過渡変動が生じたときにのみ、出力トランジスタ１５０のゲート・ソース間におけるインピーダンス成分を一時的に変化させる。従って、オーバーシュート抑制回路１９０が電源装置１の通常動作に影響を及ぼす懸念はない。

また、第１実施形態のオーバーシュート抑制回路１９０を用いれば、半導体装置１００に外付けされる入力平滑用のキャパシタＣ１や出力平滑用のキャパシタＣ２を不必要に大容量化せずに済むので、電源装置１の小規模化やコストダウンを図ることが可能となる。

また、第１実施形態のオーバーシュート抑制回路１９０は、従来構成（図９）と違い、占有面積の大きいコンパレータを必要としないので、回路規模の増大やコストアップを招かずに済む。

特に、第１実施形態のオーバーシュート抑制回路１９０は、アンプブロックＡに含まれている構成要素のうち、電源電圧ＶＣＣの入力端と能動負荷（Ｑ１及びＱ２）との間に接続された抵抗素子（Ｒ２１及びＲ２２のいずれか一方）を流用して電源電圧ＶＣＣの過渡変動を検出し、トランジスタＱ３１をオン／オフする構成である。このような構成を採用すれば、既存回路に殆ど変更を加えず、僅かに一石のトランジスタＱ３１を追加するだけで、オーバーシュート抑制機能を実現することが可能となる。

図３は、出力電圧Ｖｏｕｔのオーバーシュートが抑制される様子を示す電圧波形図であり、上から順番に、電源電圧ＶＣＣ、ゲート信号Ｇ１、及び、出力電圧Ｖｏｕｔが描写されている。

今、時刻ｔ１〜ｔ３で示したように、電源電圧ＶＣＣが急峻に上昇した状況を考える。オーバーシュート抑制回路１９０が未導入である場合には、時刻ｔ１から遅延時間ｔｄだけ遅れた時刻ｔ２において、ゲート信号Ｇ１がようやく立ち上がり始めるので、出力電圧Ｖｏｕｔには意図しないオーバーシュートが生じてしまう（破線を参照）。

一方、オーバーシュート抑制回路１９０が導入済みである場合には、遅延時間ｔｄを生じることなく、電源電圧ＶＣＣの上昇に伴ってゲート信号Ｇ１もほぼ遅滞なく上昇する。従って、出力電圧Ｖｏｕｔのオーバーシュートを大幅（シミュレーション結果では、最大５０％程度）に抑制することが可能となる（実線を参照）。

＜オーバーシュート抑制回路（第２実施形態）＞
図４は、オーバーシュート抑制回路１９０の第２実施形態を示す回路図である。本実施形態のオーバーシュート抑制回路１９０は、先の第１実施形態（図２）と基本的に同様の構成であるが、トランジスタＱ３１のコレクタと出力トランジスタ１５０のゲートとの間に、抵抗Ｒ３１を挿入した点に特徴を有している。そこで、第１実施形態と同様の構成要素については、図２と同一の符号を付すことで重複した説明を割愛し、以下では、第２実施形態の特徴部分について重点的な説明を行う。

先にも述べたように、第１実施形態（図２）のオーバーシュート抑制回路１９０であれば、既存回路に殆ど変更を加えず、僅か一石のトランジスタＱ３１を追加するだけで、出力電圧Ｖｏｕｔのオーバーシュート抑制機能を実現することが可能となる。

ただし、第１実施形態のオーバーシュート抑制回路１９０では、電源電圧ＶＣＣにパルスノイズが連続的に重畳すると、その度に出力トランジスタ１５０がフルオフするので、出力電圧Ｖｏｕｔが目標値から低下してしまう懸念がある。

そこで、第２実施形態のオーバーシュート抑制回路１９０では、トランジスタＱ３１のコレクタと出力トランジスタ１５０のゲートとの間に、抵抗Ｒ３１が挿入されている。なお、抵抗Ｒ３１としては、ゲートプルアップ用の抵抗１８０（例えば４５０ｋΩ）よりも低抵抗（例えば１０ｋΩ）を用いればよい。

このような構成を採用することにより、電源電圧ＶＣＣが急峻に上昇してトランジスタＱ３１がオンした場合であっても、ゲート信号Ｇ１が電源電圧ＶＣＣまで上がらなくなるので、出力トランジスタ１５０はフルオフしなくなる。従って、電源電圧ＶＣＣのパルスノイズが連続しても出力電圧Ｖｏｕｔの意図しない低下を回避することが可能となる。

また、第２実施形態のオーバーシュート抑制回路１９０であれば、先出の第１実施形態と同じく、既存回路に殆ど変更を加えず、極めて少数の回路素子（トランジスタＱ３１及び抵抗Ｒ３１の合計２素子）を追加するだけで、出力電圧Ｖｏｕｔのオーバーシュート抑制機能を実現することが可能となる。

＜オーバーシュート抑制回路（第３実施形態）＞
図５は、オーバーシュート抑制回路の第３実施形態を示す回路図である。本実施形態のオーバーシュート抑制回路１９０は、先の第２実施形態（図４）と基本的に同様の構成であるが、先出のトランジスタＱ３１と抵抗Ｒ３１に加えて、ｐｎｐ型バイポーラトランジスタＱ３２とＮチャネル型ＭＯＳ電界効果トランジスタＮ３１及びＮ３２をさらに含む点に特徴を有している。そこで、第１実施形態と同様の構成要素については、図４と同一の符号を付すことで重複した説明を割愛し、以下では、第２実施形態の特徴部分について重点的な説明を行う。

まず、上記追加要素の接続関係について述べる。トランジスタＱ３２のエミッタは、電源電圧ＶＣＣの入力端に接続されている。トランジスタＱ３２のベースは、トランジスタＱ３１のベースに接続されている。トランジスタＱ３２のコレクタは、トランジスタＮ３１のドレインに接続されている。トランジスタＮ３１及びＮ３２の各ゲートは、いずれもトランジスタＮ３１のドレインに接続されている。トランジスタＮ３１及びＮ３２の各ソース及び各バックゲートは、いずれも接地端に接続されている。トランジスタＮ３２のドレインは、出力トランジスタ１５０のゲートに接続されている。

このように接続されたトランジスタＮ３１及びＮ３２は、トランジスタＮ３１のドレイン電流Ｉ３１をミラー倍してトランジスタＮ３２のドレイン電流Ｉ３２（＝α×Ｉ３１、ただしαはミラー比）を生成するカレントミラーとして機能する。なお、トランジスタＮ３１のドレインがカレントミラーの入力端に相当し、トランジスタＮ３２のドレインがカレントミラーの出力端に相当する。

先にも述べたように、第２実施形態（図４）のオーバーシュート抑制回路１９０であれば、オーバーシュート抑制時に出力トランジスタ１５０がフルオフしなくなるので、電源電圧ＶＣＣのパルスノイズ連続時にも出力電圧Ｖｏｕｔの低下を防止することができる。

ただし、その省電力化が求められる電源装置１では、電流源ＣＳ２１に引き込まれる下側電流ＩＬを非常に小さい電流値（例えば１０μＡ）に設定することが多い。このような電流値設定下では、たとえ抵抗Ｒ３１に下側電流ＩＬを流したとしても、抵抗Ｒ３１の両端間電圧（＝ＩＬ×Ｒ３１）を十分に稼ぐことができないので、オーバーシュート抑制時における出力トランジスタ１５０のフルオフ回避に支障を生じ得る。

なお、抵抗Ｒ３１として抵抗１８０と同程度（数百ｋΩ）の高抵抗を用いれば、抵抗Ｒ３１の両端間電圧を高めることができるので、出力トランジスタ１５０のフルオフを適切に回避することが可能となる。しかし、このような手法では、トランジスタＱ３１を介する電流経路のインピーダンスが高くなり、ゲート信号Ｇ１を素早く引き上げることが難しくなるので、オーバーシュート抑制回路１９０の導入意義が薄れてしまう。

そこで、第３実施形態のオーバーシュート抑制回路１９０では、電源電圧ＶＣＣの過渡変動時にのみ、下側電流ＩＬよりも大きなドレイン電流Ｉ３２（例えば２００μＡ）を抵抗Ｒ３１に流すためのカレントミラー（Ｎ３１及びＮ３２）が設けられている。

電源電圧ＶＣＣの急上昇に伴い、抵抗Ｒ２１の両端間にトランジスタＱ３２のオンスレッショルド電圧よりも高い電位差が生じると、トランジスタＱ３２がオンとなる。その結果、カレントミラーの入力端にドレイン電流Ｉ３１が流れ、これをミラー倍したドレイン電流Ｉ３２が抵抗Ｒ３１を介する電流経路でカレントミラーの出力端に引き込まれる。このような構成を採用することにより、抵抗Ｒ３１の両端間電圧（＝（ＩＬ＋Ｉ３２）×Ｒ３１）を十分に稼ぐことができるようになるので、オーバーシュート抑制時における出力トランジスタ１５０のフルオフを適切に回避することが可能となる。

なお、カレントミラーのドレイン電流Ｉ３２は、電源電圧ＶＣＣの過渡変動に伴って一時的に流れるだけなので、電源装置１の平均消費電流は殆ど増大しない。

また、第３実施形態のオーバーシュート抑制回路１９０であれば、先出の第１実施形態や第２実施形態と同じく、既存回路に殆ど変更を加えず、少数の回路素子（トランジスタＱ３１及びＱ３２、トランジスタＮ３１及びＮ３２、抵抗Ｒ３１の合計５素子）を追加するだけで、出力電圧Ｖｏｕｔのオーバーシュート抑制機能を実現することが可能となる。

＜車両への適用＞
図６は、車両Ｘの一構成例を示す外観図である。本構成例の車両Ｘは、不図示のバッテリと、バッテリから電源電圧ＶＣＣの供給を受けて動作する種々の電子機器Ｘ１１〜Ｘ１８を搭載している。なお、本図における電子機器Ｘ１１〜Ｘ１８の搭載位置については、図示の便宜上、実際とは異なる場合がある。

電子機器Ｘ１１は、エンジンに関連する制御（インジェクション制御、電子スロットル制御、アイドリング制御、酸素センサヒータ制御、及び、オートクルーズ制御など）を行うエンジンコントロールユニットである。

電子機器Ｘ１２は、ＨＩＤ［high intensity discharged lamp］やＤＲＬ［daytime running lamp］などの点消灯制御を行うランプコントロールユニットである。

電子機器Ｘ１３は、トランスミッションに関連する制御を行うトランスミッションコントロールユニットである。

電子機器Ｘ１４は、車両Ｘの運動に関連する制御（ＡＢＳ［anti-lock brake system］制御、ＥＰＳ［electric power steering］制御、電子サスペンション制御など）を行うボディコントロールユニットである。

電子機器Ｘ１５は、ドアロックや防犯アラームなどの駆動制御を行うセキュリティコントロールユニットである。

電子機器Ｘ１６は、ワイパー、電動ドアミラー、パワーウィンドウ、ダンパー（ショックアブソーバー）、電動サンルーフ、及び、電動シートなど、標準装備品やメーカーオプション品として、工場出荷段階で車両Ｘに組み込まれている電子機器である。

電子機器Ｘ１７は、車載Ａ／Ｖ［audio/visual］機器、カーナビゲーションシステム、及び、ＥＴＣ［electronic toll collection system］など、ユーザオプション品として任意で車両Ｘに装着される電子機器である。

電子機器Ｘ１８は、車載ブロア、オイルポンプ、ウォーターポンプ、バッテリ冷却ファンなど、高耐圧系モータを備えた電子機器である。

なお、先に説明した電源装置１は、機器各部への電力供給手段として、電子機器Ｘ１１〜Ｘ１８のいずれにも組み込むことが可能である。

＜その他の変形例＞
なお、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。

例えば、バイポーラトランジスタからＭＯＳ電界効果トランジスタへの置換は任意である。この場合、トランジスタの出力形態については、ｐｎｐ型をＰチャネル型とし、ｎｐｎ型をＮチャネル型とするように、上記の説明を適宜読み替えればよい。また、トランジスタの端子についても、エミッタをソースとし、コレクタをドレインとし、ベースをゲートとするように、上記の説明を適宜読み替えれば足りる。

上記と逆に、ＭＯＳ電界効果トランジスタからバイポーラトランジスタへの置換も任意である。この場合、トランジスタの出力形態については、Ｐチャネル型をｐｎｐ型とし、Ｎチャネル型をｎｐｎ型とするように、上記の説明を適宜読み替えればよい。また、トランジスタの端子についても、ソースをエミッタとし、ドレインをコレクタとし、ゲートをベースとするように、上記の説明を適宜読み替えれば足りる。

このように、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。

本発明は、例えば、シリーズレギュレータやＬＤＯレギュレータなどのリニアレギュレータ、一般民生用電源、車載用電源ＩＣ、ないしは、内部電源を必要とする高耐圧ＩＣに広く利用することが可能である。特に、本発明は、車載用ＬＤＯレギュレータＩＣの付加価値を高めるために利用することが可能である。

１ 電源装置
１００ 半導体装置（ＬＤＯレギュレータＩＣ）
１１０ 定電圧生成回路
１２０ 参照電圧生成回路
１３０ エラーアンプ
１４０ ドライバ
１５０ 出力トランジスタ（ＰＤＭＯＳＦＥＴ）
１６０〜１８０ 抵抗
１９０ オーバーシュート抑制回路
Ｅ１ 直流電圧源（バッテリ）
Ｃ１、Ｃ２ キャパシタ
Ｄ１ パワーツェナダイオード（またはショットキーダイオード）
Ｄ２ ダイオード
Ｚ１ 負荷
Ｑ１１、Ｑ１２、Ｑ２１、Ｑ２２、Ｑ３１、Ｑ３２ ｐｎｐ型バイポーラトランジスタ
ＣＳ１０、ＣＳ２０、ＣＳ２１ 電流源
Ｐ２１ Ｐチャネル型ＭＯＳ電界効果トランジスタ
Ｎ２０〜Ｎ２２、Ｎ３１、Ｎ３２ Ｎチャネル型ＭＯＳ電界効果トランジスタ
Ｒ２１、Ｒ２２、Ｒ３１ 抵抗
Ａ アンプブロック
Ｘ 車両
Ｘ１１〜Ｘ１８ 電子機器

Claims (10)

1. 電源電圧の入力端と出力電圧の出力端との間に設けられたＰチャネル型またはｐｎｐ型の出力トランジスタに接続されて前記出力電圧のオーバーシュートを抑制するための手段として、前記電源電圧の入力端と前記出力トランジスタのゲートまたはベースとの間に設けられて自身のベースまたはゲートが第１抵抗を介して前記電源電圧の入力端に接続されたｐｎｐ型またはＰチャネル型の第１トランジスタを有することを特徴とするオーバーシュート抑制回路。
2. 前記出力トランジスタを駆動するアンプブロックに含まれている構成要素のうち、前記電源電圧の入力端と能動負荷との間に接続された抵抗素子を前記第１抵抗として流用することを特徴とする請求項１に記載のオーバーシュート抑制回路。
3. 第１端が前記第１トランジスタのコレクタまたはドレインに接続されて第２端が前記出力トランジスタのゲートまたはベースに接続された第２抵抗をさらに有することを特徴とする請求項１または請求項２に記載のオーバーシュート抑制回路。
4. 前記第２抵抗は、前記電源電圧の入力端と前記出力トランジスタのゲートまたはベースとの間に接続されたプルアップ抵抗よりも低抵抗であることを特徴とする請求項３に記載のオーバーシュート抑制回路。
5. エミッタまたはソースが前記電源電圧の入力端に接続されてベースまたはゲートが前記第１トランジスタのベースまたはゲートに接続されたｐｎｐ型またはＰチャネル型の第２トランジスタと、
   入力端が前記第２トランジスタのコレクタまたはドレインに接続されて出力端が前記出力トランジスタのゲートまたはベースに接続されたカレントミラーと、
   をさらに有することを特徴とする請求項４に記載のオーバーシュート抑制回路。
6. 前記カレントミラーは、前記出力トランジスタを駆動するアンプブロックよりも大きい電流を引き込むことを特徴とする請求項５に記載のオーバーシュート抑制回路。
7. 電源電圧の入力端と出力電圧の出力端との間に設けられたＰチャネル型またはｐｎｐ型の出力トランジスタと、
   前記出力トランジスタを駆動するアンプブロックと、
   前記電源電圧の入力端と前記出力トランジスタのゲートまたはベースとの間に接続されたプルアップ抵抗と、
   請求項１〜請求項６のいずれか一項に記載のオーバーシュート抑制回路と、
   を有することを特徴とする電源装置。
8. 前記アンプブロックは、
   前記出力電圧またはこれに応じた帰還電圧と所定の参照電圧との差分に応じた誤差電圧を生成するエラーアンプと、
   前記誤差電圧に応じて前記出力トランジスタの駆動信号を生成するドライバと、
   を含むことを特徴とする請求項７に記載の電源装置。
9. 機器各部への電力供給手段として請求項７または請求項８に記載の電源装置を有することを特徴とする電子機器。
10. バッテリと、前記バッテリから電源電圧の供給を受けて動作する請求項９に記載の電子機器と、を有することを特徴とする車両。

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