JP6485299B2 - 半導体装置およびその製造方法ならびに電力変換装置 - Google Patents

Description

本発明は、半導体装置およびその製造方法ならびに電力変換装置に関する。

半導体装置（半導体デバイス、半導体素子）の構造として、トレンチ（溝部）にゲート電極を形成したトレンチゲート構造が知られている。特許文献１，２には、ｎ型半導体層に形成されたメサ構造（凸部）にトレンチの底部を設け、メサ構造の周囲に形成されたｐ型半導体によって、トレンチの底部に発生する電界集中を緩和する技術が記載されている。

特開２００９−１１７５９３号公報 特開２０１４−２０９５４０号公報

特許文献１の技術では、ｐ型ベース領域におけるチャネルを構成する部位に沿ってｐ^＋型ディープ層が隣接しているため、ｐ^＋型ディープ層からチャネルへとアクセプタ元素が拡散することによって、チャネルにおける電気特性が低下する可能性があった。その対策として、チャネルとｐ^＋型ディープ層との距離を大きく取った場合、トレンチ底部とｐ^＋型ディープ層との距離も大きくなるため、トレンチ底部における電界集中を十分に緩和できない可能性があった。したがって、特許文献１の技術では、チャネルにおける電気特性の確保と、トレンチ底部における電界集中の緩和とを両立させることが難しいという問題があった。

そのため、トレンチゲート構造において、チャネルの電気特性を確保しつつ、耐電圧特性を向上させることができる技術が望まれていた。そのほか、半導体装置においては、低コスト化、微細化、製造の容易化、省資源化、使い勝手の向上、耐久性の向上などが望まれていた。

本発明は、上述の課題の少なくとも一部を解決するためになされたものであり、以下の形態として実現することが可能である。
［形態１］半導体装置であって、上面と側面とを有する台地状を成すメサ構造と、前記メサ構造の周囲に広がる周囲面と、を有する第１のｎ型半導体層と、前記周囲面と前記側面とが成す角部から少なくとも前記側面にわたって形成された第１のｐ型半導体層と、前記第１のｐ型半導体層より低い濃度でアクセプタ元素を含有し、前記第１のｐ型半導体層の上に形成された第２のｐ型半導体層と、前記第１のｎ型半導体層より高い濃度でドナー元素を含有し、前記第２のｐ型半導体層の上に形成された第２のｎ型半導体層と、前記第２のｎ型半導体層から前記第２のｐ型半導体層を貫通し前記上面の内側に至るまで落ち込んだ溝部と、前記溝部の表面に形成された絶縁膜と、前記絶縁膜を介して前記溝部に形成された電極とを備え、前記第１のｐ型半導体層の厚さは、前記メサ構造から離れるに従って薄くなる、半導体装置。
［形態２］半導体装置の製造方法であって、ｎ型およびｐ型のうち一方の特性を有する第１の半導体層に、上面と側面とを有する台地状を成すメサ構造と、前記メサ構造の周囲に広がる周囲面とを形成し、III族原料とＶ族原料とを第１のＶ／III比で含有する原料ガスを用いたエピタキシャル成長によって、ｎ型およびｐ型のうち前記一方の特性とは異なる他方の特性を有する第２の半導体層を、前記周囲面と前記側面とが成す角部から少なくとも前記側面にわたって形成し、前記第１のＶ／III比より低い第２のＶ／III比でIII族原料とＶ族原料とを含有する原料ガスを用いたエピタキシャル成長によって、前記他方の特性に寄与するドーパント元素を前記第２の半導体層より低い濃度で含有する第３の半導体層を、前記第２の半導体層の上に形成し、前記メサ構造から離れるに従って厚さが薄くなるように前記第２の半導体層を形成する、半導体装置の製造方法。

（１）本発明の一形態によれば、半導体装置が提供される。この半導体装置は、上面と側面とを有する台地状を成すメサ構造と、前記メサ構造の周囲に広がる周囲面と、を有する第１のｎ型半導体層と；前記周囲面と前記側面とが成す角部から少なくとも前記側面にわたって形成された第１のｐ型半導体層と；前記第１のｐ型半導体層より低い濃度でアクセプタ元素を含有し、前記第１のｐ型半導体層の上に形成された第２のｐ型半導体層と；前記第１のｎ型半導体層より高い濃度でドナー元素を含有し、前記第２のｐ型半導体層の上に形成された第２のｎ型半導体層と；前記第２のｎ型半導体層から前記第２のｐ型半導体層を貫通し前記上面の内側に至るまで落ち込んだ溝部と；前記溝部の表面に形成された絶縁膜と；前記絶縁膜を介して前記溝部に形成された電極とを備える。この形態によれば、第１のｐ型半導体層が角部から側面にわたって形成されているため、第１のｐ型半導体層のアクセプタ元素によって角部および側面において空乏層を十分に形成できる。また、第１のｐ型半導体層の上に第２のｐ型半導体層が形成されているため、第２のｐ型半導体層におけるチャネルを構成する部位へと第１のｐ型半導体層から拡散するアクセプタ元素を抑制できる。これらの結果、トレンチゲート構造において、チャネルの電気特性を確保しつつ、耐電圧特性を向上させることができる。

（２）上記形態の半導体装置において、前記第１のｐ型半導体層は、前記上面から前記第２のｎ型半導体層が位置する側へ１００ｎｍの位置より、前記周囲面が位置する側に形成されていてもよい。この形態によれば、第１のｐ型半導体層に含まれるアクセプタ元素に起因するオン抵抗の増大を抑制できる。したがって、チャネルの電気特性を十分に確保できる。

（３）上記形態の半導体装置において、前記第１のｐ型半導体層は、前記上面より前記周囲面が位置する側に形成されていてもよい。この形態によれば、第１のｐ型半導体層に含まれるアクセプタ元素に起因するオン抵抗の増大をいっそう抑制できる。したがって、チャネルの電気特性をいっそう十分に確保できる。

（４）上記形態の半導体装置において、前記第２のｐ型半導体層は、前記第１のｐ型半導体層の上から前記上面にわたって形成されていてもよい。この形態によれば、第２のｐ型半導体層が上面に形成されていない構造と比較して、第１のｐ型半導体層に含まれるアクセプタ元素に起因するオン抵抗の増大を抑制できる。したがって、チャネルの電気特性を十分に確保できる。

（５）上記形態の半導体装置において、前記第１のｐ型半導体層の厚さは、前記メサ構造から離れるに従って薄くなってもよい。この形態によれば、第２のｐ型半導体層におけるチャネルを構成する部位へと第１のｐ型半導体層から拡散するアクセプタ元素をいっそう抑制できる。

（６）上記形態の半導体装置において、前記第１のｐ型半導体層と前記第２のｐ型半導体層との界面が前記上面と成す角度は、０°以上９０°以下であってもよい。この形態によれば、角部および側面における空乏層の形成と、第１のｐ型半導体層からチャネルへと拡散するアクセプタ元素の抑制との両立を図ることができる。

（７）上記形態の半導体装置において、前記第１のｐ型半導体層と前記第２のｐ型半導体層との界面が前記上面と成す角度は、３０°以上８０°以下であってもよい。この形態によれば、角部および側面における空乏層の形成と、第１のｐ型半導体層からチャネルへと拡散するアクセプタ元素の抑制との両立を効果的に図ることができる。

（８）上記形態の半導体装置において、前記第１のｐ型半導体層と前記第２のｐ型半導体層との界面が前記上面と成す角度は、４０°以上６０°以下であってもよい。この形態によれば、角部および側面における空乏層の形成と、第１のｐ型半導体層からチャネルへと拡散するアクセプタ元素の抑制との両立をいっそう効果的に図ることができる。

（９）上記形態の半導体装置において、前記上面、前記側面および前記周囲面の少なくとも１つの面は、アクセプタ元素がデルタドーピングされた界面であってもよい。この形態によれば、デルタドーピングされた界面において空乏層をいっそう十分に形成できる。

（１０）上記形態の半導体装置において、前記溝部は、前記周囲面より前記第２のｎ型半導体層が位置する側に形成されていてもよい。この形態によれば、溝部の底部における電界集中を効果的に緩和できる。

（１１）上記形態の半導体装置において、前記第１のｐ型半導体層および前記第２のｐ型半導体層は、ガリウム（Ｇａ）を含有する窒化物半導体であってもよい。この形態によれば、アクセプタ元素が拡散しやすい窒化物半導体を用いたトレンチゲート構造において、チャネルの電気特性を確保しつつ、耐電圧特性を向上させることができる。

（１２）上記形態の半導体装置において、前記第１のｐ型半導体層および前記第２のｐ型半導体層は、窒化ガリウム（ＧａＮ）から主に成ってもよい。この形態によれば、アクセプタ元素が拡散しやすい窒化ガリウムを用いたトレンチゲート構造において、チャネルの電気特性を確保しつつ、耐電圧特性を向上させることができる。

（１３）上記形態の半導体装置において、前記第１のｐ型半導体層および前記第２のｐ型半導体層に含まれるアクセプタ元素は、マグネシウム（Ｍｇ）であってもよい。この形態によれば、アクセプタ元素にマグネシウムを用いたトレンチゲート構造において、チャネルの電気特性を確保しつつ、耐電圧特性を向上させることができる。

（１４）上記形態の半導体装置において、前記第１のｐ型半導体層に含まれるアクセプタ元素の濃度は、１×１０^１９ｃｍ^−３以上８×１０^１９ｃｍ^−３以下であってもよい。この形態によれば、角部および側面において空乏層を効果的に形成できる。

（１５）上記形態の半導体装置において、前記第１のｎ型半導体層および前記第２のｎ型半導体層に含まれるドナー元素は、ケイ素（Ｓｉ）であってもよい。この形態によれば、ドナー元素にケイ素を用いたトレンチゲート構造において、チャネルの電気特性を確保しつつ、耐電圧特性を向上させることができる。
（１６）上記形態の半導体装置において、前記側面における結晶面は、ａ面またはｍ面であってもよい。この形態によれば、側面における第１のｐ型半導体層の結晶品質を向上させることができる。
（１７）上記形態の半導体装置において、前記第１のｐ型半導体層は、前記側面の全域にわたって形成され、前記第２のｐ型半導体層は、前記第１のｐ型半導体層の上から前記上面にわたって形成されていてもよい。この形態によれば、角部および側面において空乏層を効果的に形成できる。

本発明の一形態によれば、半導体装置の製造方法が提供される。この製造方法は、ｎ型およびｐ型のうち一方の特性を有する第１の半導体層に、上面と側面とを有する台地状を成すメサ構造と、前記メサ構造の周囲に広がる周囲面とを形成し；III族原料とＶ族原料とを第１のＶ／III比で含有する原料ガスを用いたエピタキシャル成長によって、ｎ型およびｐ型のうち前記一方の特性とは異なる他方の特性を有する第２の半導体層を、前記周囲面と前記側面とが成す角部から少なくとも前記側面にわたって形成し；前記第１のＶ／III比より低い第２のＶ／III比でIII族原料とＶ族原料とを含有する原料ガスを用いたエピタキシャル成長によって、前記他方の特性に寄与するドーパント元素を前記第２の半導体層より低い濃度で含有する第３の半導体層を、前記第２の半導体層の上に形成する。この形態によれば、上面の上方に位置する第３の半導体層へと第２の半導体層から拡散するドーパント元素が抑制されるように、第２の半導体層を角部から側面にわたって容易に形成できる。

上記形態の製造方法において、前記一方の特性はｎ型であり、前記他方の特性はｐ型であり；前記第１の半導体層より高い濃度でドナー元素を含有する第４の半導体層を、前記第３の半導体層の上に形成し；前記第３の半導体層から前記第２の半導体層を貫通し前記上面の内側に至るまで落ち込んだ溝部を形成し；前記溝部の表面に絶縁膜を形成し；前記絶縁膜を介して前記溝部に電極を形成してもよい。この形態によれば、トレンチゲート構造において、チャネルの電気特性を確保しつつ、耐電圧特性を向上させることができる。

上記形態の製造方法において、前記メサ構造から離れるに従って厚さが薄くなるように前記第２の半導体層を形成してもよい。この形態によれば、上面の上方に位置する第３の半導体層へと第２の半導体層から拡散するドーパント元素をいっそう抑制できる。

上記形態の製造方法において、前記第２の半導体層および前記第３の半導体層を形成する前に、前記上面、前記側面および前記周囲面の少なくとも１つの面に対して、前記他方の特性に寄与するドーパント元素をデルタドーピングしてもよい。この形態によれば、デルタドーピングされた界面において空乏層をいっそう十分に形成できる。

上記形態の製造方法において、前記一方の特性はｎ型であり、前記他方の特性はｐ型であり、前記第２の半導体層に含まれるアクセプタ元素の濃度が１×１０^１９ｃｍ^−３以上８×１０^１９ｃｍ^−３以下となるように前記第２の半導体層を形成してもよい。この形態によれば、角部および側面において空乏層を効果的に形成可能に第２の半導体層を形成できる。

上記形態の製造方法において、前記側面における結晶面がａ面またはｍ面となるように前記メサ構造を形成してもよい。ａ面またはｍ面ではｃ面と比較して第２の半導体層の成長速度が速いため、角部および側面に対して第２の半導体層を容易に形成できる。なお、ａ面ではｍ面と比較して第２の半導体層の成長速度がいっそう速い。

上記形態の製造方法において、前記側面の全域にわたって前記第２の半導体層を形成し、前記第２の半導体層の上から前記上面にわたって前記第３の半導体層を形成してもよい。この形態によれば、角部および側面において空乏層を効果的に形成可能に第２および第３の半導体層を形成できる。

上記形態の製造方法において、前記第１のＶ／III比は、１５００以上３０００以下であってもよい。この形態によれば、角部および側面に対して第２の半導体層を容易に形成できる。

上記形態の製造方法において、前記第１のＶ／III比は、２５００以上３０００以下であってもよい。この形態によれば、角部および側面に対して第２の半導体層をいっそう容易に形成できる。

上記形態の製造方法において、前記第２の半導体層をエピタキシャル成長させる温度は、９５０℃以上１２００℃以下であってもよい。この形態によれば、角部および側面に対して第２の半導体層を容易に形成できる。

上記形態の製造方法において、前記第２の半導体層をエピタキシャル成長させる圧力は、１ｋＰａ以上１００ｋＰａ以下であってもよい。この形態によれば、角部および側面に対して第２の半導体層を容易に形成できる。

本発明は、半導体装置およびその製造方法以外の種々の形態で実現することも可能であり、例えば、上記形態の半導体装置を備える電力変換装置、上記形態の製造方法を実施する製造装置などの形態で実現できる。

本願発明の半導体装置によれば、トレンチゲート構造において、チャネルの電気特性を確保しつつ、耐電圧特性を向上させることができる。また、本願発明の半導体装置の製造方法によれば、上面の上方に位置する第３の半導体層へと第２の半導体層から拡散するドーパント元素が抑制されるように、第２の半導体層を角部から側面にわたって容易に形成できる。

電力変換装置の構成を示す説明図である。 第１実施形態における半導体装置の構成を模式的に示す断面図である。 第１実施形態における半導体装置の詳細構成を模式的に示す断面図である。 ｐ型半導体層の作用を示す説明図である。 ｐ型半導体層の作用を示す説明図である。 第１実施形態における半導体装置の製造方法を示す工程図である。 半導体装置を製造する様子を示す説明図である。 半導体装置を製造する様子を示す説明図である。 半導体装置を製造する様子を示す説明図である。 半導体装置を製造する様子を示す説明図である。 半導体装置を製造する様子を示す説明図である。 半導体装置を製造する様子を示す説明図である。 半導体装置を製造する様子を示す説明図である。 第１実施形態の変形例おける半導体装置の製造方法を示す工程図である。 第２実施形態における半導体装置の詳細構成を示す説明図である。 第３実施形態における半導体装置の詳細構成を示す説明図である。 第４実施形態における半導体装置の詳細構成を示す説明図である。 第５実施形態における半導体装置の詳細構成を示す説明図である。 第６実施形態における半導体装置の詳細構成を示す説明図である。 第７実施形態における半導体装置の構成を示す説明図である。

Ａ．第１実施形態
Ａ−１．電力変換装置の構成
図１は、電力変換装置１０の構成を示す説明図である。電力変換装置１０は、交流電源Ｅから負荷Ｒに供給される電力を変換する装置である。電力変換装置１０は、交流電源Ｅの力率を改善する力率改善回路の構成部品として、半導体装置１００と、制御回路２００と、４つのダイオードＤ１と、コイルＬと、ダイオードＤ２と、キャパシタＣとを備える。

電力変換装置１０において、４つのダイオードＤ１は、交流電源Ｅの交流電圧を整流するダイオードブリッジＤＢを構成する。ダイオードブリッジＤＢは、直流側の端子として、正極出力端Ｔｐと、負極出力端Ｔｎとを有する。コイルＬは、ダイオードブリッジＤＢの正極出力端Ｔｐに接続されている。ダイオードＤ２のアノード側は、コイルＬを介して正極出力端Ｔｐに接続されている。ダイオードＤ２のカソード側は、キャパシタＣを介して負極出力端Ｔｎに接続されている。負荷Ｒは、キャパシタＣと並列に接続されている。

電力変換装置１０の半導体装置１００は、ＦＥＴ（Field-Effect Transistor）である。半導体装置１００のソース側は、負極出力端Ｔｎに接続されている。半導体装置１００のドレイン側は、コイルＬを介して正極出力端Ｔｐに接続されている。半導体装置１００のゲート側は、制御回路２００に接続されている。電力変換装置１０の制御回路２００は、交流電源Ｅの力率が改善されるように、負荷Ｒに出力される電圧、および、ダイオードブリッジＤＢにおける電流に基づいて、半導体装置１００のソース−ドレイン間の電流を制御する。

Ａ−２．半導体装置の構成
図２は、第１実施形態における半導体装置１００の構成を模式的に示す断面図である。図２には、相互に直交するＸＹＺ軸が図示されている。図２のＸＹＺ軸のうち、Ｘ軸は、図２の紙面左から紙面右に向かう軸である。＋Ｘ軸方向は、紙面右に向かう方向であり、−Ｘ軸方向は、紙面左に向かう方向である。図２のＸＹＺ軸のうち、Ｙ軸は、図２の紙面手前から紙面奥に向かう軸である。＋Ｙ軸方向は、紙面奥に向かう方向であり、−Ｙ軸方向は、紙面手前に向かう方向である。図２のＸＹＺ軸のうち、Ｚ軸は、図２の紙面下から紙面上に向かう軸である。＋Ｚ軸方向は、紙面上に向かう方向であり、−Ｚ軸方向は、紙面下に向かう方向である。図２のＸＹＺ軸は、他の図のＸＹＺ軸に対応する。

半導体装置１００は、ガリウム（Ｇａ）を含有する窒化物半導体を用いて形成された半導体装置である。本実施形態では、半導体装置１００は、窒化ガリウム（ＧａＮ）を用いて形成されたＧａＮ系の半導体装置である。本実施形態では、半導体装置１００は、縦型トレンチＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）である。本実施形態では、半導体装置１００は、電力制御に用いられ、パワーデバイスとも呼ばれる。

半導体装置１００は、基板１１０と、ｎ型半導体層１１１と、ｐ型半導体層１１２と、ｐ型半導体層１１３と、ｎ型半導体層１１４とを備える。半導体装置１００は、これらの半導体層に形成された構造として、トレンチ１２２と、リセス１２４と、段差部１２６と、終端部１２９とを有する。半導体装置１００は、更に、絶縁膜１３０と、ゲート電極１４２と、ソース電極１４４と、ドレイン電極１４８とを備える。本実施形態では、半導体装置１００は、更に、絶縁膜１５０と、配線電極１６０とを備える。

図３は、第１実施形態における半導体装置１００の詳細構成を模式的に示す断面図である。図３には、トレンチ１２２を中心に半導体装置１００の断面が図示されている。

半導体装置１００の基板１１０は、Ｘ軸およびＹ軸に沿って広がる板状を成す半導体である。本実施形態では、基板１１０は、窒化ガリウム（ＧａＮ）から主に成る。本明細書の説明において、「窒化ガリウム（ＧａＮ）から主に成る」とは、モル分率において窒化ガリウム（ＧａＮ）を９０％以上含有することを意味する。本実施形態では、基板１１０は、ケイ素（Ｓｉ）をドナー元素として含有するｎ型半導体である。本実施形態では、基板１１０に含まれるケイ素（Ｓｉ）濃度の平均値は、約１×１０^１８ｃｍ^−３である。

半導体装置１００のｎ型半導体層１１１は、ｎ型の特性を有する第１の半導体層である。本実施形態では、ｎ型半導体層１１１は、基板１１０の＋Ｚ軸方向側に位置し、Ｘ軸およびＹ軸に沿って広がる。本実施形態では、ｎ型半導体層１１１は、窒化ガリウム（ＧａＮ）から主に成る。本実施形態では、ｎ型半導体層１１１は、ケイ素（Ｓｉ）をドナー元素（ｎ型不純物、ｎ型ドーパント元素）として含有する。本実施形態では、ｎ型半導体層１１１に含まれるケイ素（Ｓｉ）濃度の平均値は、約１×１０^１６ｃｍ^−３以下であり、例えば、１×１０^１６ｃｍ^−３である。

ｎ型半導体層１１１は、メサ構造１１１ｍと、周囲面１１１ａとを有する。ｎ型半導体層１１１のメサ構造１１１ｍは、上面１１１ｔと側面１１１ｓとを有する台地状を成す凸部である。ｎ型半導体層１１１の周囲面１１１ａは、メサ構造１１１ｍの周囲に広がる界面である。メサ構造１１１ｍは、周囲面１１１ａから＋Ｚ軸方向に突出している。本実施形態では、メサ構造１１１ｍおよび周囲面１１１ａは、ｎ型半導体層１１１に対するドライエッチングおよびウェットエッチングによって形成された構造である。

本実施形態では、メサ構造１１１ｍの高さ（Ｚ軸方向の長さ）は、約１μｍ（マイクロメートル）である。本実施形態では、上面１１１ｔおよび周囲面１１１ａは、＋Ｚ軸方向を向いた界面である。側面１１１ｓと周囲面１１１ａとが成す角度は、本実施形態では、約９０°であり、他の実施形態では、９０°以上であってもよい。ｎ型半導体層１１１の厚さ（Ｚ軸方向の長さ）は、上面１１１ｔにおいて、５μｍ以上３０μｍ以下であり、本実施形態では、約１０μｍである。

本実施形態では、側面１１１ｓの結晶面はａ面であり、周囲面１１１ａおよび上面１１１ｔはｃ面である。他の実施形態では、側面１１１ｓの結晶面はｍ面であり、周囲面１１１ａおよび上面１１１ｔはｃ面であってもよい。角部Ｐｍｃおよび側面１１１ｓに対してｐ型半導体層１１２を容易に形成する観点から、ａ面またはｍ面ではｃ面と比較してｐ型半導体層１１２の成長速度が速いため、側面１１１ｓの結晶面はａ面またはｍ面であることが好ましく、ｐ型半導体層１１２の成長速度がより速いａ面であることがいっそう好ましい。

半導体装置１００のｐ型半導体層１１２は、ｐ型の特性を有する第２の半導体層である。ｐ型半導体層１１２は、ガリウム（Ｇａ）を含有する窒化物半導体であり、本実施形態では、窒化ガリウム（ＧａＮ）から主に成る。本実施形態では、ｐ型半導体層１１２は、マグネシウム（Ｍｇ）をアクセプタ元素（ｐ型不純物、ｐ型ドーパント元素）として含有する。ｐ型半導体層１１２は、ｐ型半導体層１１３より高い濃度でアクセプタ元素を含有する。ｐ型半導体層１１２に含まれるマグネシウム（Ｍｇ）濃度の平均値は、１×１０^１９ｃｍ^−３以上８×１０^１９ｃｍ^−３以下が好ましく、本実施形態では、約４×１０^１９ｃｍ^−３である。

ｐ型半導体層１１２は、周囲面１１１ａと側面１１１ｓとが成す角部Ｐｍｃから少なくとも側面１１１ｓにわたって形成されている。ｐ型半導体層１１２は、本実施形態では、上面１１１ｔより−Ｚ軸方向に形成されている。本実施形態では、ｐ型半導体層１１２の厚さ（Ｚ軸方向の長さ）は、メサ構造１１１ｍから離れるに従って薄くなる。

ｐ型半導体層１１２とｐ型半導体層１１３との界面１１２ｐが上面１１１ｔと成す角度Ａｐは、０°以上９０°以下であることが好ましく、３０°以上８０°以下であることがさらに好ましく、４０°以上６０°以下であることがいっそう好ましい。本実施形態では、角度Ａｐは、約４５°である。

本実施形態では、ｐ型半導体層１１２は、エピタキシャル成長（結晶成長）によって形成された半導体層である。他の実施形態では、ｐ型半導体層１１２は、ｎ型半導体層１１１の一部に対するイオン注入によって形成された半導体層であってもよい。

半導体装置１００のｐ型半導体層１１３は、ｐ型の特性を有する第３の半導体層である。ｐ型半導体層１１３は、ガリウム（Ｇａ）を含有する窒化物半導体であり、本実施形態では、窒化ガリウム（ＧａＮ）から主に成る。本実施形態では、ｐ型半導体層１１３は、マグネシウム（Ｍｇ）をアクセプタ元素（ｐ型不純物、ｐ型ドーパント元素）として含有する。ｐ型半導体層１１３は、ｐ型半導体層１１２より低い濃度でアクセプタ元素を含有する。本実施形態では、ｐ型半導体層１１３に含まれるマグネシウム（Ｍｇ）濃度の平均値は、約１×１０^１８ｃｍ^−３である。

ｐ型半導体層１１３がｎ型半導体層１１１に隣接する界面（側面１１１ｓ、周囲面１１１ａの一部）では、ｐ型半導体層１１３のアクセプタ元素によって、ドナー性不純物（ｎ型不純物）のシート濃度は、５×１０^１２ｃｍ^−２以下となる。このシート濃度は、界面近傍におけるドナー性不純物の濃度である。

ｐ型半導体層１１３は、ｎ型半導体層１１１およびｐ型半導体層１１２の＋Ｚ軸方向側に位置し、Ｘ軸およびＹ軸に沿って広がる。ｐ型半導体層１１３は、ｐ型半導体層１１２の上に形成されている。本実施形態では、ｐ型半導体層１１３は、ｐ型半導体層１１２の上からｎ型半導体層１１１の上面１１１ｔにわたって形成されている。本実施形態では、ｐ型半導体層１１３は、ｎ型半導体層１１１の周囲面１１１ａから、ｐ型半導体層１１２の上を経由し、ｎ型半導体層１１１の上面１１１ｔにわたって形成されている。本実施形態では、ｐ型半導体層１１３の厚さ（Ｚ軸方向の長さ）は、上面１１１ｔに接する部位において、約０．７μｍである。

半導体装置１００のｎ型半導体層１１４は、ｎ型の特性を有する第４の半導体層である。本実施形態では、ｎ型半導体層１１４は、ｐ型半導体層１１３の＋Ｚ軸方向側に位置し、Ｘ軸およびＹ軸に沿って広がる。本実施形態では、ｎ型半導体層１１４は、窒化ガリウム（ＧａＮ）から主に成る。本実施形態では、ｎ型半導体層１１４は、ケイ素（Ｓｉ）をドナー元素（ｎ型不純物、ｎ型ドーパント元素）として含有する。ｎ型半導体層１１４は、ｎ型半導体層１１１より高い濃度でドナー元素を含有する。本実施形態では、ｎ型半導体層１１４に含まれるケイ素（Ｓｉ）濃度の平均値は、約３×１０^１８ｃｍ^−３である。本実施形態では、ｎ型半導体層１１４の厚さ（Ｚ軸方向の長さ）は、約０．２μｍである。

半導体装置１００のトレンチ１２２は、ｎ型半導体層１１４からｐ型半導体層１１３を貫通し上面１１１ｔの内側に至るまで落ち込んだ溝部である。トレンチ１２２の底部Ｐｔｂは、上面１１１ｔより−Ｚ軸方向側から、周囲面１１１ａより＋Ｚ軸方向側までの範囲に位置する。本実施形態では、トレンチ１２２は、上面１１１ｔより−Ｚ軸方向側にまで落ち込んでおり、トレンチ１２２の底部Ｐｔｂは、Ｚ軸方向において上面１１１ｔと周囲面１１１ａとの間に位置する。本実施形態では、トレンチ１２２は、各半導体層に対するドライエッチングによって形成された構造である。

半導体装置１００のリセス１２４は、ｎ型半導体層１１４の＋Ｚ軸方向側からｐ型半導体層１１３にわたって窪んだ凹部である。本実施形態では、リセス１２４は、各半導体層に対するドライエッチングによって形成された構造である。

半導体装置１００の段差部１２６は、ｎ型半導体層１１４の＋Ｚ軸方向側からｐ型半導体層１１３を貫通しｎ型半導体層１１１にまで落ち込んだ部位である。本実施形態では、段差部１２６は、ドライエッチングによって形成された構造である。

半導体装置１００の終端部１２９は、段差部１２６に隣接し、半導体装置１００の終端を構成する部位である。本実施形態では、終端部１２９は、ダイシングによって形成された構造である。

半導体装置１００の絶縁膜１３０は、トレンチ１２２の表面に形成され、電気絶縁性を有する膜である。本実施形態では、絶縁膜１３０は、トレンチ１２２の内側から外側にわたって形成されている。本実施形態では、絶縁膜１３０は、二酸化ケイ素（ＳｉＯ_２）から主に成る。

半導体装置１００のゲート電極１４２は、絶縁膜１３０を介してトレンチ１２２に形成された電極である。本実施形態では、ゲート電極１４２は、トレンチ１２２の内側に加え、トレンチ１２２の外側にわたって形成されている。本実施形態では、ゲート電極１４２は、アルミニウム（Ａｌ）から主に成る。ゲート電極１４２に電圧が印加された場合、ｐ型半導体層１１３に反転層が形成され、この反転層がチャネルとして機能することによって、ソース電極１４４とドレイン電極１４８との間に導通経路が形成される。

半導体装置１００のソース電極１４４は、リセス１２４に形成され、ｎ型半導体層１１４にオーミック接触する電極である。本実施形態では、ソース電極１４４は、チタン（Ｔｉ）から主に成る層にアルミニウム（Ａｌ）から主に成る層を積層した後に熱処理を加えた電極である。

半導体装置１００のドレイン電極１４８は、基板１１０の−Ｚ軸方向側の表面にオーミック接触する電極である。本実施形態では、ドレイン電極１４８は、チタン（Ｔｉ）から主に成る層にアルミニウム（Ａｌ）から主に成る層を積層した後に熱処理を加えた電極である。

図４は、ｐ型半導体層１１２の作用を示す説明図である。発明者が鋭意検討した結果、図４において、ｐ型半導体層１１２がない場合と比較して、ｐ型半導体層１１２がある構造にすることにより、チャネルの電気特性を維持しつつ、さらに耐圧を向上させることができることがわかった。トレンチ１２２の底部Ｐｔｂに発生する電界集中は、角部Ｐｍｃにおけるｐ型半導体層１１２によって緩和される。ｐ型半導体層１１２は、ｐ型半導体層１１３より高い濃度でアクセプタ元素Ａｃを含有する。ｐ型半導体層１１２に存在する十分なアクセプタ元素Ａｃは、メサ構造１１１ｍの側面１１１ｓへと拡散する。メサ構造１１１ｍ形成時のドナー性欠陥の発生や形成後の大気にさらした場合のドナー性不純物の付着などにより、メサ構造１１１ｍを形成する際にドナーＤｎ（ドナー性欠陥およびドナー性不純物の少なくとも一方）が側面１１１ｓに発生した場合であっても、側面１１１ｓのドナーＤｎは、ｐ型半導体層１１２から拡散したアクセプタ元素Ａｃによって補償される。その結果、リークパス形成を大幅に抑制して耐圧を著しく向上させることが可能となる。その一方、ｐ型半導体層１１３のうちｐ型半導体層１１２からＺ軸方向に離れた部位にチャネル１１３ｃが形成されるため、チャネル１１３ｃへとｐ型半導体層１１３から拡散するアクセプタ元素Ａｃは抑制される。このため、ｐ型半導体層１１２を形成してもチャネルの電気特性に影響を与えないようにできる。

図５は、ｐ型半導体層１１２の作用を示す説明図である。ｎ型半導体層１１１とｐ型半導体層１１２，１１３とが接触するｐｎ接合界面には、ｎ型半導体層１１１側に空乏層Ｄｐ，Ｄｐ＋が形成される。ｐ型半導体層１１２は、ｐ型半導体層１１３より高い濃度でアクセプタ元素Ａｃを含有するため、ｐ型半導体層１１２と接触するｐｎ接合界面には、ｐ型半導体層１１３と接触するｐｎ接合界面より広い範囲に空乏層Ｄｐ＋が形成される。空乏層Ｄｐは、ｐ型半導体層１１２の部分をｐ型半導体層１１３に置き換えた場合に形成される空乏層である。空乏層Ｄｐ＋は、ｐ型半導体層１１２によって拡張された空乏層である。空乏層Ｄｐ＋は、角部Ｐｍｃにおける十分な空乏層として機能する。この結果、メサ角部での空乏層の幅をさらに広げることができるので耐圧を向上させることが可能となる。

Ａ−３．半導体装置の製造方法
図６は、第１実施形態における半導体装置１００の製造方法を示す工程図である。図７から図１３は、半導体装置１００を製造する様子を示す説明図である。

まず、製造者は、基板１１０の上にｎ型半導体層１１１をエピタキシャル成長によって形成する（工程Ｐ１１０、図７）。これによって、製造者は、製造途中にある半導体装置１００として、基板１１０の上にｎ型半導体層１１１が形成された半導体装置１００ａを得る。本実施形態では、製造者は、基板１１０における＋Ｚ軸方向側の表面にｎ型半導体層１１１を形成する。本実施形態では、製造者は、有機金属気相成長法（ＭＯＣＶＤ：Metal Organic Chemical Vapor Deposition）によってｎ型半導体層１１１を形成する。本実施形態では、ｎ型半導体層１１１を形成する原料ガスのＶ／III比は、９００以上３０００以下である。Ｖ／III比は、III族原料に対するＶ族原料のモル比である。

ｎ型半導体層１１１を形成した後（工程Ｐ１１０）、製造者は、ドライエッチングおよびウェットエッチングによってｎ型半導体層１１１にメサ構造１１１ｍを形成する（工程Ｐ１２０、図８）。これによって、製造者は、製造途中にある半導体装置１００として、ｎ型半導体層１１１にメサ構造１１１ｍが形成された半導体装置１００ｂを得る。本実施形態では、製造者は、上面１１１ｔとなる部位にマスクを形成した後、ｎ型半導体層１１１の＋Ｚ軸方向側の部位をドライエッチングによって除去する。これによって、ｎ型半導体層１１１に側面１１１ｓおよび周囲面１１１ａが形成される。その後、製造者は、上面１１１ｔからマスクを除去する。その後、製造者は、上面１１１ｔ、側面１１１ｓおよび周囲面１１１ａをウェットエッチングによって処理した後、上面１１１ｔ、側面１１１ｓおよび周囲面１１１ａを洗浄する。

本実施形態では、製造者は、側面１１１ｓの結晶面がａ面となり、周囲面１１１ａおよび上面１１１ｔがｃ面となるように、メサ構造１１１ｍを形成する。他の実施形態では、製造者は、側面１１１ｓの結晶面がｍ面となり、周囲面１１１ａおよび上面１１１ｔがｃ面となるように、メサ構造１１１ｍを形成してもよい。角部Ｐｍｃおよび側面１１１ｓに対してｐ型半導体層１１２を容易に形成する観点から、ａ面またはｍ面ではｃ面と比較してｐ型半導体層１１２の成長速度が速いため、側面１１１ｓの結晶面はａ面またはｍ面であることが好ましく、ｐ型半導体層１１２の成長速度がより速いａ面であることがいっそう好ましい。

メサ構造１１１ｍを形成した後（工程Ｐ１２０）、製造者は、III族原料とＶ族原料とを第１のＶ／III比で含有する原料ガスを用いたエピタキシャル成長によって、ｐ型半導体層１１２を形成する（工程Ｐ１３０、図９）。これによって、製造者は、製造途中にある半導体装置１００として、角部Ｐｍｃから側面１１１ｓにわたってｐ型半導体層１１２が形成された半導体装置１００ｃを得る。本実施形態では、製造者は、メサ構造１１１ｍから離れるに従って厚さ（Ｚ軸方向の長さ）が薄くなるようにｐ型半導体層１１２を形成する。

本実施形態では、製造者は、半導体装置１００ｂにマスクを形成することなく、有機金属気相成長法（ＭＯＣＶＤ）によってｐ型半導体層１１２を形成する。本実施形態では、製造者は、キャリアガスである水素（Ｈ_２）とともに、Ｖ族原料であるアンモニア（ＮＨ_３）を炉内に導入しつつ、炉内の半導体装置１００ｂを１０５０℃まで昇温する。その後、製造者は、キャリアガスである水素（Ｈ_２）とともに、III族原料であるトリメチルガリウム（ＴＭＧａ：Tri-Methyl-Gallium）と、アクセプタ不純物であるビスシクロペンタジエニルマグネシウム（Ｃｐ_２Ｍｇ）とを炉内に導入することによって、半導体装置１００ｂの角部Ｐｍｃに三角状にｐ型半導体層１１２を成長させる。これによって、半導体装置１００ｃが完成する。

製造者は、ｐ型半導体層１１２に含まれるアクセプタ元素の濃度が１×１０^１９ｃｍ^−３以上８×１０^１９ｃｍ^−３以下となるように、Ｃｐ_２Ｍｇの流量を制御する。本実施形態では、Ｃｐ_２Ｍｇの流量は、３００ｓｃｃｍである。ｐ型半導体層１１２に含まれるアクセプタ元素の濃度は、１×１０^１９ｃｍ^−３以上８×１０^１９ｃｍ^−３以下が好ましい。ｐ型半導体層１１２に含まれるアクセプタ元素の濃度が１×１０^１９ｃｍ^−３未満である場合、大気中から側面１１１ｓに付着するドナー性不純物を、ｐ型半導体層１１２のアクセプタ元素によって十分に補償できなくなる。ｐ型半導体層１１２に含まれるアクセプタ元素の濃度が８×１０^１９ｃｍ^−３超過である場合、ｐ型半導体層１１２の結晶中にドナー性欠陥が増加するとともに、ｐ型半導体層１１２の結晶性が低下する。本実施形態では、ｐ型半導体層１１２に含まれるアクセプタ元素の濃度は、約４×１０^１９ｃｍ^−３である。

側面１１１ｓにおけるリークパスを防止する観点から、ｐ型半導体層１１２を側面１１１ｓの全域に形成することが好ましい。

チャネル１１３ｃの電気特性としてオン抵抗を低減する観点から、上面１１１ｔにｐ型半導体層１１２が形成されないことが好ましい。上面１１１ｔにｐ型半導体層１１２が形成される場合であっても、上面１１１ｔから＋Ｚ軸方向へ１００ｎｍの位置より−Ｚ軸方向側であることが好ましい。

上面１１１ｔへのｐ型半導体層１１２の形成を抑制する観点から、横方向（Ｘ軸方向およびＹ軸方向）への成長レートが高い条件として、ｐ型半導体層１１２を形成するＶ／III比は、１５００以上３０００以下が好ましく、２５００以上３０００以下がいっそう好ましい。本実施形態では、ｐ型半導体層１１２を形成するＶ／III比は、２５００である。

ｐ型半導体層１１２をエピタキシャル成長させる温度は、９５０℃以上１２００℃以下が好ましく、１０００℃以上１１００℃以下がいっそう好ましく、本実施形態では、１０５０℃である。ｐ型半導体層１１２の成長温度が９５０℃未満である場合、結晶化に必要なエネルギが十分にガリウム原子（Ｇａ）および窒素原子（Ｎ）に供給されないため、結晶の異常成長によってｐ型半導体層１１２に空洞が発生する場合がある。ｐ型半導体層１１２の成長温度が１１００℃超過である場合、過剰な熱エネルギによってｎ型半導体層１１１からガリウム原子（Ｇａ）および窒素原子（Ｎ）が抜け出すことによってｎ型半導体層１１１の結晶構造が崩壊するため、ｐ型半導体層１１２を成長させることができなくなる。

ｐ型半導体層１１２をエピタキシャル成長させる圧力は、１ｋＰａ以上１００ｋＰａ以下が好ましく、１０ｋＰａ以上１００ｋＰａ以下がいっそう好ましく、本実施形態では、１００ｋＰａである。ｐ型半導体層１１２の成長圧力が１ｋＰａ未満である場合、ｐ型半導体層１１２に炭素原子（Ｃ）が過剰に取り込まれることによって、ｐ型半導体層１１２のｐ型特性が劣化する。

他の形態では、製造者は、ｐ型半導体層１１２を形成した後、炉内温度を維持した状態で、III族原料、Ｖ族原料およびアクセプタ不純物の供給を止めて、キャリアガスである水素（Ｈ_２）を用いて、上面１１１ｔに形成されたｐ型半導体層１１２を除去してもよい。これによって、ｐ型半導体層１１２の後に形成されるｐ型半導体層１１３のチャネル１１３ｃにおける移動度を向上させることができる。

ｐ型半導体層１１２を形成した後（工程Ｐ１３０）、製造者は、第１のＶ／III比より低い第２のＶ／III比でIII族原料とＶ族原料とを含有する原料ガスを用いたエピタキシャル成長によって、ｐ型半導体層１１２の上にｐ型半導体層１１３を形成する（工程Ｐ１４０、図１０）。これによって、製造者は、製造途中にある半導体装置１００として、ｐ型半導体層１１２の上にｐ型半導体層１１３が形成された半導体装置１００ｄを得る。本実施形態では、製造者は、ｐ型半導体層１１２を形成した第１のＶ／III比より低い第２のＶ／III比で原料ガスを炉内に導入するとともに、ｐ型半導体層１１２を形成する際よりアクセプタ不純物の供給量を減少させることによって、ｐ型半導体層１１２の上にｐ型半導体層１１３を成長させる。ｐ型半導体層１１３を形成する原料ガスのＶ／III比は、２５０以上３０００以下が好ましく、本実施形態では、１５００である。

ｐ型半導体層１１３を形成した後（工程Ｐ１４０）、製造者は、エピタキシャル成長によってｐ型半導体層１１３の上にｎ型半導体層１１４を形成する（工程Ｐ１５０、図１１）。これによって、製造者は、製造途中にある半導体装置１００として、ｐ型半導体層１１３の上にｎ型半導体層１１４が形成された半導体装置１００ｅを得る。本実施形態では、ｎ型半導体層１１４を形成する原料ガスのＶ／III比は、９００以上３０００以下である。

ｎ型半導体層１１４を形成した後（工程Ｐ１５０）、製造者は、トレンチ１２２を形成する（工程Ｐ１６０、図１２）。これによって、製造者は、製造途中にある半導体装置１００として、トレンチ１２２が形成された半導体装置１００ｆを得る。本実施形態では、製造者は、塩素系ガスを用いたドライエッチングによってトレンチ１２２を形成する。

トレンチ１２２を形成した後（工程Ｐ１６０）、製造者は、絶縁膜１３０を形成する（工程Ｐ１７０、図１３）。これによって、製造者は、製造途中にある半導体装置１００として、トレンチ１２２に絶縁膜１３０が形成された半導体装置１００ｇを得る。本実施形態では、製造者は、二酸化ケイ素（ＳｉＯ_２）を用いて絶縁膜１３０を形成する。本実施形態では、製造者は、原子層堆積法（ＡＬＤ：Atomic Layer Deposition）によって絶縁膜１３０を形成する。他の実施形態では、製造者は、スパッタ法、プラズマＣＶＤなどによって絶縁膜１３０を形成してもよい。本実施形態では、製造者は、トレンチ１２２の内側から外側にわたって絶縁膜１３０を形成する。

絶縁膜１３０を形成した後（工程Ｐ１７０）、製造者は、各電極を形成する（工程Ｐ１８０）。本実施形態では、まず、製造者は、トレンチ１２２にゲート電極１４２を形成する。その後、製造者は、ドライエッチングによってリセス１２４を形成し、そのリセス１２４にソース電極１４４を形成する。その後、製造者は、ドレイン電極１４８を形成する。

各電極を形成した後（工程Ｐ１８０）、絶縁膜１５０および配線電極１６０の形成を経て、半導体装置１００が完成する。

Ａ−４．効果
以上説明した第１実施形態によれば、ｐ型半導体層１１２が角部Ｐｍｃから側面１１１ｓにわたって形成されているため、ｐ型半導体層１１２のアクセプタ元素によって角部Ｐｍｃおよび側面１１１ｓにおいて空乏層Ｄｐ，Ｄｐ＋を十分に形成できる。また、ｐ型半導体層１１２の上にｐ型半導体層１１３が形成されているため、ｐ型半導体層１１３におけるチャネル１１３ｃを構成する部位へとｐ型半導体層１１２から拡散するアクセプタ元素を抑制できる。これらの結果、半導体装置１００のトレンチゲート構造において、チャネル１１３ｃの電気特性を確保しつつ、耐電圧特性を向上させることができる。

また、ｐ型半導体層１１２は、上面１１１ｔより周囲面１１１ａが位置する−Ｚ軸方向側に形成されている。これによって、ｐ型半導体層１１２に含まれるアクセプタ元素に起因するオン抵抗の増大をいっそう抑制できる。したがって、チャネル１１３ｃの電気特性をいっそう十分に確保できる。

また、ｐ型半導体層１１２は、ｐ型半導体層１１２の上から上面１１１ｔにわたって形成されている。これによって、ｐ型半導体層１１２が上面１１１ｔに形成されていない構造と比較して、ｐ型半導体層１１２に含まれるアクセプタ元素に起因するオン抵抗の増大を抑制できる。したがって、チャネル１１３ｃの電気特性を十分に確保できる。

また、ｐ型半導体層１１２の厚さは、メサ構造１１１ｍから離れるに従って薄くなるため、ｐ型半導体層１１３におけるチャネル１１３ｃを構成する部位へとｐ型半導体層１１２から拡散するアクセプタ元素をいっそう抑制できる。

また、ｐ型半導体層１１２とｐ型半導体層１１３との界面１１２ｐが上面１１１ｔと成す角度Ａｐは、約４５°であるため、角部Ｐｍｃおよび側面１１１ｓにおける空乏層Ｄｐ，Ｄｐ＋の形成と、ｐ型半導体層１１２からチャネル１１３ｃへと拡散するアクセプタ元素の抑制との両立を図ることができる。

また、トレンチ１２２は、周囲面１１１ａよりｎ型半導体層１１４が位置する＋Ｚ軸方向側に形成されているため、トレンチ１２２の底部Ｐｔｂにおける電界集中を効果的に緩和できる。

また、ｐ型半導体層１１２に含まれるアクセプタ元素の濃度は、１×１０^１９ｃｍ^−３以上８×１０^１９ｃｍ^−３以下であるため、角部Ｐｍｃおよび側面１１１ｓにおいて空乏層Ｄｐ，Ｄｐ＋を効果的に形成できる。

また、側面１１１ｓにおける結晶面がａ面であるため、側面１１１ｓにおけるｐ型半導体層１１２の結晶品質を向上させることができる。

また、ｐ型半導体層１１２は、側面１１１ｓの全域にわたって形成され、ｐ型半導体層１１３は、ｐ型半導体層１１２の上から上面１１１ｔにわたって形成されているため、角部Ｐｍｃおよび側面１１１ｓにおいて空乏層を効果的に形成できる。

また、半導体装置１００の製造方法は、第１のＶ／III比で含有する原料ガスを用いたエピタキシャル成長によって、ｐ型半導体層１１２を、角部Ｐｍｃから少なくとも側面１１１ｓにわたって形成し；第１のＶ／III比より低い第２のＶ／III比でIII族原料とＶ族原料とを含有する原料ガスを用いたエピタキシャル成長によって、アクセプタ元素をｐ型半導体層１１２より低い濃度で含有するｐ型半導体層１１３を、ｐ型半導体層１１２の上に形成する。これによって、上面１１１ｔの上方に位置するｐ型半導体層１１３へとｐ型半導体層１１２から拡散するアクセプタ元素が抑制されるように、ｐ型半導体層１１２を角部Ｐｍｃから側面１１１ｓにわたって容易に形成できる。

また、ｐ型半導体層１１２に含まれるアクセプタ元素Ａｃの濃度が１×１０^１９ｃｍ^−３以上８×１０^１９ｃｍ^−３以下となるようにｐ型半導体層１１２を形成するため、角部Ｐｍｃおよび側面１１１ｓにおいて空乏層を効果的に形成可能にｐ型半導体層１１２を形成できる。

また、側面１１１ｓにおける結晶面がａ面となるようにメサ構造１１１ｍを形成するため、ａ面ではｍ面およびｃ面と比較してｐ型半導体層１１２の成長速度が速いため、角部Ｐｍｃおよび側面１１１ｓに対してｐ型半導体層１１２を容易に形成できる。

また、側面１１１ｓの全域にわたってｐ型半導体層１１２を形成し、ｐ型半導体層１１２の上から上面１１１ｔにわたってｐ型半導体層１１３を形成するため、角部Ｐｍｃおよび側面１１１ｓにおいて空乏層を効果的に形成可能にｐ型半導体層１１２およびｐ型半導体層１１３を形成できる。

また、ｐ型半導体層１１２を形成するＶ／III比は、２５００以上３０００以下であるため、角部Ｐｍｃおよび側面１１１ｓに対してｐ型半導体層１１２を容易に形成できる。

また、ｐ型半導体層１１２をエピタキシャル成長させる温度は、９５０℃以上１２００℃以下であるため、角部Ｐｍｃおよび側面１１１ｓに対してｐ型半導体層１１２をいっそう容易に形成できる。

また、ｐ型半導体層１１２をエピタキシャル成長させる圧力は、１ｋＰａ以上１００ｋＰａ以下であるため、角部Ｐｍｃおよび側面１１１ｓに対してｐ型半導体層１１２をいっそう容易に形成できる。

Ａ−５．変形例
図１４は、第１実施形態の変形例おける半導体装置１００の製造方法を示す工程図である。第１実施形態の変形例おける製造方法は、ｎ型半導体層１１１の界面にアクセプタ元素をデルタドーピングする点を除き、上述の製造方法と同様である。第１実施形態の変形例では、ｎ型半導体層１１１にメサ構造１１１ｍを形成した後（工程Ｐ１２０、図８）、製造者は、ｎ型半導体層１１１の上面１１１ｔ、側面１１１ｓおよび周囲面１１１ａの各面に対して、アクセプタ元素としてマグネシウム（Ｍｇ）をデルタドーピングする（工程Ｐ１２５）。これによって、上面１１１ｔ、側面１１１ｓおよび周囲面１１１ａの各面は、アクセプタ元素がデルタドーピングされた界面となる。アクセプタ元素をデルタドーピングする面は、上面１１１ｔ、側面１１１ｓおよび周囲面１１１ａの各面ではなく、これらのうち少なくとも１つの面であればよい。本変形例によれば、デルタドーピングされた界面において空乏層Ｄｐ，Ｄｐ＋をいっそう十分に形成できる。

Ｂ．第２実施形態
図１５は、第２実施形態における半導体装置１００Ｂの詳細構成を示す説明図である。半導体装置１００Ｂは、ｐ型半導体層１１２およびｐ型半導体層１１３に代えて、ｐ型半導体層１１２Ｂおよびｐ型半導体層１１３Ｂを備える点を除き、第１実施形態の半導体装置１００と同様である。

半導体装置１００Ｂのｐ型半導体層１１２Ｂは、角部Ｐｍｃから側面１１１ｓに加え、上面１１１ｔにわたって形成されている点を除き、第１実施形態のｐ型半導体層１１２と同様である。ｐ型半導体層１１２Ｂは、上面１１１ｔから＋Ｚ軸方向へ１００ｎｍの位置より−Ｚ軸方向側に形成されている。半導体装置１００Ｂのｐ型半導体層１１３Ｂは、上面１１１ｔとの間にｐ型半導体層１１２Ｂを挟む点を除き、第１実施形態のｐ型半導体層１１３と同様である。

第２実施形態によれば、第１実施形態と同様に、ｐ型半導体層１１２Ｂが角部Ｐｍｃから側面１１１ｓにわたって形成されているため、ｐ型半導体層１１２Ｂのアクセプタ元素によって角部Ｐｍｃおよび側面１１１ｓにおいて空乏層を十分に形成できる。また、ｐ型半導体層１１２Ｂの上にｐ型半導体層１１３Ｂが形成されているため、ｐ型半導体層１１３Ｂにおけるチャネルを構成する部位へとｐ型半導体層１１２Ｂから拡散するアクセプタ元素を抑制できる。これらの結果、半導体装置１００Ｂのトレンチゲート構造において、チャネルの電気特性を確保しつつ、耐電圧特性を向上させることができる。

また、ｐ型半導体層１１２Ｂは、上面１１１ｔからｎ型半導体層１１４が位置する＋Ｚ軸方向側へ１００ｎｍの位置より、周囲面１１１ａが位置する−Ｚ軸方向側に形成されている。これによって、ｐ型半導体層１１２Ｂに含まれるアクセプタ元素に起因するオン抵抗の増大を防止できる。したがって、チャネルの電気特性を十分に確保できる。

Ｃ．第３実施形態
図１６は、第３実施形態における半導体装置１００Ｃの詳細構成を示す説明図である。半導体装置１００Ｃは、ｐ型半導体層１１２およびｐ型半導体層１１３に代えて、ｐ型半導体層１１２Ｃおよびｐ型半導体層１１３Ｃを備える点を除き、第１実施形態の半導体装置１００と同様である。

半導体装置１００Ｃのｐ型半導体層１１２Ｃは、Ｚ軸方向において上面１１１ｔと同じ位置まで、周囲面１１１ａの全域にわたって形成されている点を除き、第１実施形態のｐ型半導体層１１２と同様である。半導体装置１００Ｃのｐ型半導体層１１３Ｃは、上面１１１ｔおよびｐ型半導体層１１２Ｃの上にわたって形成されている点を除き、第１実施形態のｐ型半導体層１１３と同様である。第３実施形態では、ｐ型半導体層１１２Ｃとｐ型半導体層１１３Ｃとの界面が上面１１１ｔと成す角度は、０°である。

第３実施形態によれば、第１実施形態と同様に、ｐ型半導体層１１２Ｃが角部Ｐｍｃから側面１１１ｓにわたって形成されているため、ｐ型半導体層１１２Ｃのアクセプタ元素によって角部Ｐｍｃおよび側面１１１ｓにおいて空乏層を十分に形成できる。また、ｐ型半導体層１１２Ｃの上にｐ型半導体層１１３Ｃが形成されているため、ｐ型半導体層１１３Ｃにおけるチャネルを構成する部位へとｐ型半導体層１１２Ｃから拡散するアクセプタ元素を抑制できる。これらの結果、半導体装置１００Ｃのトレンチゲート構造において、チャネルの電気特性を確保しつつ、耐電圧特性を向上させることができる。

Ｄ．第４実施形態
図１７は、第４実施形態における半導体装置１００Ｄの詳細構成を示す説明図である。半導体装置１００Ｄは、ｐ型半導体層１１２およびｐ型半導体層１１３に代えて、ｐ型半導体層１１２Ｄおよびｐ型半導体層１１３Ｄを備える点を除き、第１実施形態の半導体装置１００と同様である。

半導体装置１００Ｄのｐ型半導体層１１２Ｄは、Ｚ軸方向において上面１１１ｔから＋Ｚ軸方向へ１００ｎｍの範囲まで、周囲面１１１ａの全域にわたって形成されている点を除き、第１実施形態のｐ型半導体層１１２と同様である。半導体装置１００Ｄのｐ型半導体層１１３Ｄは、上面１１１ｔおよびｐ型半導体層１１２Ｄの上にわたって形成されている点を除き、第１実施形態のｐ型半導体層１１３と同様である。

第４実施形態によれば、第１実施形態と同様に、ｐ型半導体層１１２Ｄが角部Ｐｍｃから側面１１１ｓにわたって形成されているため、ｐ型半導体層１１２Ｄのアクセプタ元素によって角部Ｐｍｃおよび側面１１１ｓにおいて空乏層を十分に形成できる。また、ｐ型半導体層１１２Ｄの上にｐ型半導体層１１３Ｄが形成されているため、ｐ型半導体層１１３Ｄにおけるチャネルを構成する部位へとｐ型半導体層１１２Ｄから拡散するアクセプタ元素を抑制できる。これらの結果、半導体装置１００Ｄのトレンチゲート構造において、チャネルの電気特性を確保しつつ、耐電圧特性を向上させることができる。

また、ｐ型半導体層１１２Ｄは、上面１１１ｔからｎ型半導体層１１４が位置する＋Ｚ軸方向側へ１００ｎｍの位置より、周囲面１１１ａが位置する−Ｚ軸方向側に形成されている。これによって、ｐ型半導体層１１２Ｄに含まれるアクセプタ元素に起因するオン抵抗の増大を防止できる。したがって、チャネルの電気特性を十分に確保できる。

Ｅ．第５実施形態
図１８は、第５実施形態における半導体装置１００Ｅの詳細構成を示す説明図である。半導体装置１００Ｅは、ｐ型半導体層１１２およびｐ型半導体層１１３に代えて、ｐ型半導体層１１２Ｅおよびｐ型半導体層１１３Ｅを備える点を除き、第１実施形態の半導体装置１００と同様である。

半導体装置１００Ｅのｐ型半導体層１１２Ｅは、Ｚ軸方向において上面１１１ｔと同じ位置まで、角部Ｐｍｃから側面１１１ｓに沿って形成されている点を除き、第１実施形態のｐ型半導体層１１２と同様である。半導体装置１００Ｅのｐ型半導体層１１３Ｅは、上面１１１ｔ、周囲面１１１ａおよびｐ型半導体層１１２Ｅの上にわたって形成されている点を除き、第１実施形態のｐ型半導体層１１３と同様である。第５実施形態では、ｐ型半導体層１１２Ｅとｐ型半導体層１１３Ｅとの界面が上面１１１ｔと成す角度は、９０°である。

第５実施形態によれば、第１実施形態と同様に、ｐ型半導体層１１２Ｅが角部Ｐｍｃから側面１１１ｓにわたって形成されているため、ｐ型半導体層１１２Ｅのアクセプタ元素によって角部Ｐｍｃおよび側面１１１ｓにおいて空乏層を十分に形成できる。また、ｐ型半導体層１１２Ｅの上にｐ型半導体層１１３Ｅが形成されているため、ｐ型半導体層１１３Ｅにおけるチャネルを構成する部位へとｐ型半導体層１１２Ｅから拡散するアクセプタ元素を抑制できる。これらの結果、半導体装置１００Ｅのトレンチゲート構造において、チャネルの電気特性を確保しつつ、耐電圧特性を向上させることができる。

Ｆ．第６実施形態
図１９は、第６実施形態における半導体装置１００Ｆの詳細構成を示す説明図である。半導体装置１００Ｆは、ｐ型半導体層１１２およびｐ型半導体層１１３に代えて、ｐ型半導体層１１２Ｆおよびｐ型半導体層１１３Ｆを備える点を除き、第１実施形態の半導体装置１００と同様である。

半導体装置１００Ｆのｐ型半導体層１１２Ｆは、側面１１１ｓ付近において一定の厚さ（Ｚ軸方向の長さ）を有する点を除き、第１実施形態のｐ型半導体層１１２と同様である。半導体装置１００Ｆのｐ型半導体層１１３Ｆは、上面１１１ｔ、周囲面１１１ａおよびｐ型半導体層１１２Ｆの上にわたって形成されている点を除き、第１実施形態のｐ型半導体層１１３と同様である。

第６実施形態によれば、第１実施形態と同様に、ｐ型半導体層１１２Ｆが角部Ｐｍｃから側面１１１ｓにわたって形成されているため、ｐ型半導体層１１２Ｆのアクセプタ元素によって角部Ｐｍｃおよび側面１１１ｓにおいて空乏層を十分に形成できる。また、ｐ型半導体層１１２Ｆの上にｐ型半導体層１１３Ｆが形成されているため、ｐ型半導体層１１３Ｆにおけるチャネルを構成する部位へとｐ型半導体層１１２Ｆから拡散するアクセプタ元素を抑制できる。これらの結果、半導体装置１００Ｆのトレンチゲート構造において、チャネルの電気特性を確保しつつ、耐電圧特性を向上させることができる。

Ｇ．第７実施形態
図２０は、第７実施形態における半導体装置１００Ｇの構成を示す説明図である。半導体装置１００Ｇは、ｎ型半導体層１１１にメサ構造１１１ｍＧが形成されている点を除き、第１実施形態の半導体装置１００と同様である。半導体装置１００Ｇのメサ構造１１１ｍＧは、複数のトレンチ１２２が形成されている点を除き、第１実施形態のメサ構造１１１ｍと同様である。第７実施形態によれば、第１実施形態と同様に、半導体装置１００Ｇのトレンチゲート構造において、チャネルの電気特性を確保しつつ、耐電圧特性を向上させることができる。

Ｈ．他の実施形態
本発明は、上述の実施形態や実施例、変形例に限られるものではなく、その趣旨を逸脱しない範囲において種々の構成で実現することができる。例えば、発明の概要の欄に記載した各形態中の技術的特徴に対応する実施形態、実施例、変形例中の技術的特徴は、上述の課題の一部または全部を解決するために、あるいは、上述の効果の一部または全部を達成するために、適宜、差し替えや、組み合わせを行うことが可能である。また、その技術的特徴が本明細書中に必須なものとして説明されていなければ、適宜、削除することが可能である。

本発明が適用される半導体装置は、上述の実施形態で説明した縦型トレンチＭＯＳＦＥＴに限られず、例えば、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ：Insulated Gate Bipolar Transistor）、ＭＥＳＦＥＴ（metal-semiconductor field effect transistor）などであってもよい。本発明の構造は、終端構造に適用できる。本発明の製造方法は、ｎ型半導体層とｐ型半導体層とを相互に置き換えた構造の製造に適用できる。

上述の実施形態において、基板の材質は、窒化ガリウム（ＧａＮ）に限らず、ケイ素（Ｓｉ）、サファイア（Ａｌ_２Ｏ_３）および炭化ケイ素（ＳｉＣ）などのいずれであってもよい。上述の実施形態において、各半導体層の材質は、窒化ガリウム（ＧａＮ）に限らず、ガリウム（Ｇａ）を含有する窒化物半導体であればよい。

上述の実施形態において、ｎ型半導体層に含まれるドナー元素は、ケイ素（Ｓｉ）に限らず、ゲルマニウム（Ｇｅ）、酸素（Ｏ）などであってもよい。

上述の実施形態において、ｐ型半導体層に含まれるアクセプタ元素は、マグネシウム（Ｍｇ）に限らず、亜鉛（Ｚｎ）、炭素（Ｃ）などであってもよい。

上述の実施形態において、絶縁膜１３０の材質は、電気絶縁性を有する材質であればよく、二酸化ケイ素（ＳｉＯ_２）の他、窒化ケイ素（ＳｉＮｘ）、酸化アルミニウム（Ａｌ_２Ｏ_３）、窒化アルミニウム（ＡｌＮ）、酸化ジルコニウム（ＺｒＯ_２）、酸化ハフニウム（ＨｆＯ_２）、酸窒化ケイ素（ＳｉＯＮ）、酸窒化アルミニウム（ＡｌＯＮ）、酸窒化ジルコニウム（ＺｒＯＮ）、酸窒化ハフニウム（ＨｆＯＮ）などの少なくとも１つであってもよい。絶縁膜１３０は、単層であってもよいし、２層以上であってもよい。

上述の実施形態において、各電極の材質は、上述の実施形態の材質に限らず、他の材質であってもよい。

１０…電力変換装置
１００，１００Ｂ〜１００Ｇ…半導体装置
１００ａ〜１００ｇ…半導体装置
１１０…基板
１１１…ｎ型半導体層
１１１ａ…周囲面
１１１ｍ，１１１ｍＧ…メサ構造
１１１ｓ…側面
１１１ｔ…上面
１１２，１１２Ｂ〜１１２Ｆ…ｐ型半導体層
１１２ｐ…界面
１１３，１１３Ｂ〜１１３Ｆ…ｐ型半導体層
１１３ｃ…チャネル
１１４…ｎ型半導体層
１２２…トレンチ
１２４…リセス
１２６…段差部
１２９…終端部
１３０…絶縁膜
１４２…ゲート電極
１４４…ソース電極
１４８…ドレイン電極
１５０…絶縁膜
１６０…配線電極
２００…制御回路
Ａｐ…角度
Ａｃ…アクセプタ元素
Ｄｎ…ドナー
Ｐｔｂ…底部
Ｐｍｃ…角部
Ｄｐ…空乏層
Ｄｐ＋…空乏層
Ｃ…キャパシタ
Ｄ１，Ｄ２…ダイオード
ＤＢ…ダイオードブリッジ
Ｅ…交流電源
Ｌ…コイル
Ｒ…負荷
Ｔｎ…負極出力端
Ｔｐ…正極出力端

Claims (27)

1. 半導体装置であって、
   上面と側面とを有する台地状を成すメサ構造と、前記メサ構造の周囲に広がる周囲面と、を有する第１のｎ型半導体層と、
   前記周囲面と前記側面とが成す角部から少なくとも前記側面にわたって形成された第１のｐ型半導体層と、
   前記第１のｐ型半導体層より低い濃度でアクセプタ元素を含有し、前記第１のｐ型半導体層の上に形成された第２のｐ型半導体層と、
   前記第１のｎ型半導体層より高い濃度でドナー元素を含有し、前記第２のｐ型半導体層の上に形成された第２のｎ型半導体層と、
   前記第２のｎ型半導体層から前記第２のｐ型半導体層を貫通し前記上面の内側に至るまで落ち込んだ溝部と、
   前記溝部の表面に形成された絶縁膜と、
   前記絶縁膜を介して前記溝部に形成された電極と
   を備え、
   前記第１のｐ型半導体層の厚さは、前記メサ構造から離れるに従って薄くなる、半導体装置。
2. 前記第１のｐ型半導体層は、前記上面から前記第２のｎ型半導体層が位置する側へ１００ｎｍの位置より、前記周囲面が位置する側に形成されている、請求項１に記載の半導体装置。
3. 前記第１のｐ型半導体層は、前記上面より前記周囲面が位置する側に形成されている、請求項１または請求項２に記載の半導体装置。
4. 前記第２のｐ型半導体層は、前記第１のｐ型半導体層の上から前記上面にわたって形成されている、請求項１から請求項３までのいずれか一項に記載の半導体装置。
5. 前記第１のｐ型半導体層と前記第２のｐ型半導体層との界面が前記上面と成す角度は、０°以上９０°以下である、請求項１から請求項４までのいずれか一項に記載の半導体装置。
6. 前記第１のｐ型半導体層と前記第２のｐ型半導体層との界面が前記上面と成す角度は、３０°以上８０°以下である、請求項１から請求項５までのいずれか一項に記載の半導体装置。
7. 前記第１のｐ型半導体層と前記第２のｐ型半導体層との界面が前記上面と成す角度は、４０°以上６０°以下である、請求項１から請求項６までのいずれか一項に記載の半導体装置。
8. 前記上面、前記側面および前記周囲面の少なくとも１つの面は、アクセプタ元素がデルタドーピングされた界面である、請求項１から請求項７までのいずれか一項に記載の半導体装置。
9. 前記溝部は、前記周囲面より前記第２のｎ型半導体層が位置する側に形成されている、請求項１から請求項８までのいずれか一項に記載の半導体装置。
10. 前記第１のｐ型半導体層および前記第２のｐ型半導体層は、ガリウム（Ｇａ）を含有する窒化物半導体である、請求項１から請求項９までのいずれか一項に記載の半導体装置。
11. 前記第１のｐ型半導体層および前記第２のｐ型半導体層は、窒化ガリウム（ＧａＮ）から主に成る、請求項１から請求項１０までのいずれか一項に記載の半導体装置。
12. 前記第１のｐ型半導体層および前記第２のｐ型半導体層に含まれるアクセプタ元素は、マグネシウム（Ｍｇ）である、請求項１から請求項１１までのいずれか一項に記載の半導体装置。
13. 前記第１のｐ型半導体層に含まれるアクセプタ元素の濃度は、１×１０^１９ｃｍ^−３以上８×１０^１９ｃｍ^−３以下である、請求項１から請求項１２までのいずれか一項に記載の半導体装置。
14. 前記第１のｎ型半導体層および前記第２のｎ型半導体層に含まれるドナー元素は、ケイ素（Ｓｉ）である、請求項１から請求項１３までのいずれか一項に記載の半導体装置。
15. 前記側面における結晶面は、ａ面またはｍ面である、請求項１から請求項１４までのいずれか一項に記載の半導体装置。
16. 請求項１から請求項１５までのいずれか一項に記載の半導体装置であって、
    前記第１のｐ型半導体層は、前記側面の全域にわたって形成され、
    前記第２のｐ型半導体層は、前記第１のｐ型半導体層の上から前記上面にわたって形成されている、半導体装置。
17. 請求項１から請求項１６までのいずれか一項に記載の半導体装置を備える電力変換装置。
18. 半導体装置の製造方法であって、
    ｎ型およびｐ型のうち一方の特性を有する第１の半導体層に、上面と側面とを有する台地状を成すメサ構造と、前記メサ構造の周囲に広がる周囲面とを形成し、
    III族原料とＶ族原料とを第１のＶ／III比で含有する原料ガスを用いたエピタキシャル成長によって、ｎ型およびｐ型のうち前記一方の特性とは異なる他方の特性を有する第２の半導体層を、前記周囲面と前記側面とが成す角部から少なくとも前記側面にわたって形成し、
    前記第１のＶ／III比より低い第２のＶ／III比でIII族原料とＶ族原料とを含有する原料ガスを用いたエピタキシャル成長によって、前記他方の特性に寄与するドーパント元素を前記第２の半導体層より低い濃度で含有する第３の半導体層を、前記第２の半導体層の上に形成し、
    前記メサ構造から離れるに従って厚さが薄くなるように前記第２の半導体層を形成する、半導体装置の製造方法。
19. 請求項１８に記載の半導体装置の製造方法であって、
    前記一方の特性はｎ型であり、前記他方の特性はｐ型であり、
    前記第１の半導体層より高い濃度でドナー元素を含有する第４の半導体層を、前記第３の半導体層の上に形成し、
    前記第３の半導体層から前記第２の半導体層を貫通し前記上面の内側に至るまで落ち込んだ溝部を形成し、
    前記溝部の表面に絶縁膜を形成し、
    前記絶縁膜を介して前記溝部に電極を形成する、半導体装置の製造方法。
20. 前記第２の半導体層および前記第３の半導体層を形成する前に、前記上面、前記側面および前記周囲面の少なくとも１つの面に対して、前記他方の特性に寄与するドーパント元素をデルタドーピングする、請求項１８または請求項１９までのいずれか一項に記載の半導体装置の製造方法。
21. 請求項１８から請求項２０までのいずれか一項に記載の半導体装置の製造方法であって、
    前記一方の特性はｎ型であり、前記他方の特性はｐ型であり、
    前記第２の半導体層に含まれるアクセプタ元素の濃度が１×１０^１９ｃｍ^−３以上８×１０^１９ｃｍ^−３以下となるように前記第２の半導体層を形成する、半導体装置の製造方法。
22. 前記側面における結晶面がａ面またはｍ面となるように前記メサ構造を形成する、請求項１８から請求項２１までのいずれか一項に記載の半導体装置の製造方法。
23. 請求項１８から請求項２２までのいずれか一項に記載の半導体装置の製造方法であって、
    前記側面の全域にわたって前記第２の半導体層を形成し、
    前記第２の半導体層の上から前記上面にわたって前記第３の半導体層を形成する、半導体装置の製造方法。
24. 前記第１のＶ／III比は、１５００以上３０００以下である、請求項１８から請求項２３までのいずれか一項に記載の半導体装置の製造方法。
25. 前記第１のＶ／III比は、２５００以上３０００以下である、請求項１８から請求項２４までのいずれか一項に記載の半導体装置の製造方法。
26. 前記第２の半導体層をエピタキシャル成長させる温度は、９５０℃以上１２００℃以下である、請求項１８から請求項２５までのいずれか一項に記載の半導体装置の製造方法。
27. 前記第２の半導体層をエピタキシャル成長させる圧力は、１ｋＰａ以上１００ｋＰａ以下である、請求項１８から請求項２６までのいずれか一項に記載の半導体装置の製造方法。

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