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JP6489660B2 - 印刷回路基板製造方法 - Google Patents
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Description

本発明は印刷回路基板およびその製造方法に関するものである。
コンピュータ産業が発達するにつれて、さらに高い性能を有し、さらに低廉な費用で生産できる集積回路（ダイ、ｄｉｅ）に対する技術が発達している。これに伴い、多数のダイ（ｄｉｅ）を含むパッケージ基板に対する技術も開発されている。
米国特許第８７５４５１４号
本発明の一側面によれば、複数のダイ（Ｄｉｅ）を電気的に連結するための高密度のブリッジ（ｂｒｉｄｇｅ）回路を具備したブリッジ回路層、ブリッジ回路層が内蔵されブリッジ回路よりも密度が低い低密度回路を具備した低密度回路層を含み、ブリッジ回路層の一面または他面には接続パッドが形成され、接続パッドはビアまたはソルダーバンプを通じて低密度回路と電気的に連結される印刷回路基板が提供される。
本発明の一実施例に係る印刷回路基板を示した図面。 本発明の他の実施例に係る印刷回路基板を示した図面。 本発明の一実施例に係る印刷回路基板の製造方法を示した図面。 本発明の一実施例に係る印刷回路基板の製造方法を示した図面。 本発明の一実施例に係る印刷回路基板の製造方法を示した図面。 本発明の一実施例に係る印刷回路基板の製造方法を示した図面。 本発明の一実施例に係る印刷回路基板の製造方法を示した図面。 本発明の一実施例に係る印刷回路基板の製造方法を示した図面。 本発明の一実施例に係る印刷回路基板の製造方法を示した図面。 本発明の一実施例に係る印刷回路基板の製造方法を示した図面。 本発明の一実施例に係る印刷回路基板の製造方法を示した図面。 本発明の一実施例に係る印刷回路基板の製造方法を示した図面。 本発明の一実施例に係る印刷回路基板の製造方法を示した図面。 本発明の一実施例に係る印刷回路基板の製造方法を示した図面。 本発明の他の実施例に係る印刷回路基板の製造方法を示した図面。 本発明の他の実施例に係る印刷回路基板の製造方法を示した図面。 本発明の他の実施例に係る印刷回路基板の製造方法を示した図面。 本発明の他の実施例に係る印刷回路基板の製造方法を示した図面。 本発明の他の実施例に係る印刷回路基板の製造方法を示した図面。 本発明の他の実施例に係る印刷回路基板の製造方法を示した図面。 本発明の他の実施例に係る印刷回路基板の製造方法を示した図面。 本発明の他の実施例に係る印刷回路基板の製造方法を示した図面。 本発明の他の実施例に係る印刷回路基板の製造方法を示した図面。 本発明の他の実施例に係る印刷回路基板の製造方法を示した図面。 本発明に係る印刷回路基板のブリッジ回路層のさらに他の実施例を示した図面。 本発明に係る印刷回路基板のブリッジ回路層のさらに他の実施例を示した図面。
以下、本発明に係る印刷回路基板およびその製造方法の実施例を、添付図面を参照して詳細に説明するが、説明において、同一または対応する構成要素は同じ図面番号を付与し、これに対する重複する説明は省略する。
また、本発明で用いられる第１、第２などの用語は、同一または相応する構成要素を区別するための識別記号に過ぎず、同一または相応する構成要素が第１、第２などの用語によって限定されるものではない。
また、結合とは、各溝性要素間の接触関係において、各溝性要素間に物理的に直接接触する場合だけを意味するのではなく、他の構成が各溝性要素の間に介在されて、該他の構成に構成要素がそれぞれ接触されている場合までも包括する概念として用いられる。
＜印刷回路基板＞
図１は本発明の一実施例に係る印刷回路基板を示した図面である。図１を参照すれば、本発明の一実施例に係る印刷回路基板は高密度のブリッジ回路層１００、低密度回路層１５０およびソルダーバンプ１８０／ビア２８０を含む。
ブリッジ回路層１００は印刷回路基板に実装される複数のダイ（ｄｉｅ、１、２）を互いに電気的に連結させるダイ間のインターコネクション（ｄｉｅ ｔｏ ｄｉｅ ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ）を遂行する。ダイ１、２は集積回路であって、複数のダイ１、２を互いに連結させるためには小さい空間に非常に密集した連結回路が必要である。ブリッジ回路層１００は高密度のブリッジ回路１１０を具備して印刷回路基板に実装される複数のダイ１、２を互いに連結させることができる。例えば、ブリッジ回路１１０は複数のダイ１、２と接続する複数のパッド１１２と複数のパッド１１２を連結する微細回路パターン１１４を含むことができる。
ブリッジ回路層１００において、ブリッジ回路１１０の幅と回路間の間隔は後述する低密度回路層１５０に形成される低密度回路１６０の幅と回路間の間隔に比べて微細に形成される。また、ブリッジ回路１１０はブリッジ回路層１００の内蔵後に外層に形成された外層回路１７０より微細に形成され得る。例えば、ブリッジ回路１１０は半導体工程などにより形成し、低密度回路１６０はＳＡＰ工程（Ｓｅｍｉ−Ａｄｄｉｔｉｖｅ Ｐｒｏｃｅｓｓ）、Ｍ−ＳＡＰ工程（Ｍｏｄｉｆｉｅｄ Ｓｅｍｉ−Ａｄｄｉｔｉｖｅ Ｐｒｏｃｅｓｓ）またはテンティング（ｔｅｎｔｉｎｇ）工程などの基板工程によって形成することができる。またはブリッジ回路１１０を基板工程のうち相対的に精密なＳＡＰ工程で形成し、低密度回路１６０は相対的に精密度が劣る基板工程であるＭ−ＳＡＰ工程またはテンティング工程などで形成することができる。
ブリッジ回路層１００は、ダイ１、２と直接連結され得るように一面にパッドが形成され、パッドに複数のダイ１、２が直接結合され得る。このとき、ブリッジ回路層１００の一面は印刷回路基板の外層となり得る。
また、ブリッジ回路層１００の一面上に付加的に外層が形成され、外層にはダイ１、２とブリッジ回路１１０を連結させる外層回路１７０が形成され得る。図１に示されたように、外層回路１７０はダイ１、２との連結のためのパッドを含んでブリッジ回路１１０のパッド１１２と連結され得る。外層回路１７０は微細なブリッジ回路１１０が直接ソルダリングされて損傷することを防止することができる。
一方、ダイ１、２のインターフェイス規格（端子の配置など）に合わせるため、外層回路１７０はブリッジ回路１１０とダイ１、２を繋ぐ配線をファンアウト（ｆａｎ−ｏｕｔ）させるファンアウト回路パターンを含むことができる。換言すれば、ブリッジ回路層１００において稠密に形成されたブリッジ回路１１０は、ファンアウト回路パターンを通じて低密度回路層１５０の外層において広く分散させることができる。ファンアウト回路パターンは各ダイ１、２のインターフェイス規格に合わせて印刷回路基板の外層に形成されたパッドを含むことができる。これによって、ブリッジ回路１１０はダイ１、２の規格に影響を受けることなく自由に設計することができるので、ブリッジ回路１１０の設計自由度を高めることができる。
本発明のブリッジ回路層１００はウェハーのような支持層を含まない。したがって、ブリッジ回路層１００は低密度回路層１５０と容易に電気的に連結され得る。シリコンウェハーのような支持層を含まない構造を有することによって、ブリッジ回路層１００の厚さを薄くするとともに低密度回路層１５０で短い電気的経路を具現することができる。ブリッジ回路層１００の他面を通じて低密度回路層１５０と上下に直接電気的連結が可能であるため電気的特性を向上することができ、ブリッジ回路層１００の設計自由度も高めることができる。支持層を含まずブリッジ回路層１００を形成する具体的方法は製造方法にて後述する。
ブリッジ回路１１０は電気検査に利用される検査回路パターン１３０をさらに含むことができる。図２６を参照すれば、ブリッジ回路１１０の異常有無を確認できる検査回路パターン１３０をブリッジ回路１１０に形成し、これをブリッジ回路層１００の他面に露出させることができる。他面の露出された検査回路パターン１３０に検査装備を接続してブリッジ回路１１０の異常有無を容易に確認することができる。
低密度回路層１５０はブリッジ回路層１００を内蔵し、ブリッジ回路１１０に比べて密度の低い低密度回路１６０を具備する。印刷回路基板でダイ１、２間のインターコネクションを遂行するブリッジ回路１１０以外の残りの回路は、ブリッジ回路１１０のような高密度回路で構成する必要性が少ない。したがって、低密度回路層１５０には歩留まりが高く、安価な低密度回路が形成されることが好ましい。
図１に示されたように、低密度回路層１５０の絶縁層１５４の一部にブリッジ回路層１００を内蔵することができる。ブリッジ回路層１００は低密度回路層１５０に比べて高い密度の回路層を有するため、層の間隔が低密度回路層１５０の層の間隔より狭く形成される。例えば、低密度回路層１５０中の一つの絶縁層に複数層のブリッジ回路層１００が内蔵され得る。内蔵されたブリッジ回路層１００は低密度回路層１５０の外層によって覆われ得る。このとき、外層回路１７０が形成されてブリッジ回路１１０とダイ１、２を連結させる。一方、ブリッジ回路層１００が直接ダイ１、２と連結される時には外層が形成されずにブリッジ回路層１００が露出され得る。
低密度回路層１５０の低密度回路１６０はブリッジ回路層１００に向かうパッド１６４およびこれと連結される回路パターン１６２を具備することができる。低密度回路１６０のパッド１６４はブリッジ回路１１０の接続パッド１１６と連結されて低密度回路層１５０とブリッジ回路層１００を上下に直接連結することができる。
低密度回路層１５０は印刷回路基板の剛性を高める補強部材１５２を含むことができる。例えば、図１に示されたように、中心部に補強部材１５２を具備した低密度回路層１５０を形成し、ブリッジ回路層１００を内蔵させることができる。一方、図２に示されたように、補強部材を利用しないコアレス構造で低密度回路層２５０が形成されることもある。
低密度回路層１５０には印刷回路基板に必要な電子部品３が実装され得る。低密度回路層１５０はブリッジ回路層１００に比べて広い外部面積を確保するため、電子部品の配置が容易である。低密度回路層１５０に実装された電子部品は後述するソルダーバンプ１８０を通じてブリッジ回路１１０とも電気的に連結され得る。
ソルダーバンプ１８０は低密度回路１６０とブリッジ回路１１０を連結させる。図１を参照すれば、ブリッジ回路層１００に向かう低密度回路１６０のパッド１６４上にソルダーバンプを形成し、ここにブリッジ回路層１００の接続パッド１１６を装着させてソルダーバンプとブリッジ回路１１０を連結することができる。ソルダーバンプを通じてブリッジ回路１１０と低密度回路１６０は上下に直接連結され得る。
図２を参照すれば、低密度回路１６０とブリッジ回路１１０はビア２８０を通じて連結され得る。内蔵されたブリッジ回路層２００の他面に低密度回路２６０をビルドアップ（ｂｕｉｌｄ−ｕｐ）して形成し、ブリッジ回路２１０の接続パッド２１６と低密度回路１６０を、ビア２８０を通じて連結させることができる。
＜印刷回路基板の製造方法＞
図３〜図１４は本発明の一実施例に係る印刷回路基板の製造方法を示した図面である。本発明の一実施例に係る印刷回路基板の製造方法は、補強部材１５２を具備した低密度回路層１５０に高密度のブリッジ回路層１００をソルダーバンプ１８０を利用して結合し、内蔵させる方法を例示する。
本発明の一実施例に係る印刷回路基板の製造方法は、低粗度の第１キャリア５にブリッジ回路層１００を形成する段階、第２キャリア６を仮接合する段階、ブリッジ回路層１００を埋め立てる段階を含む。
低粗度の第１キャリア５にブリッジ回路層１００を形成する段階では、低粗度の第１キャリア５に高密度のブリッジ（ｂｒｉｄｇｅ）回路１１０を具備したブリッジ回路層１００を形成する。シリコンウェハーのような支持層がなくても微細なブリッジ回路１１０を高密度に形成するために、粗度が非常に低い第１キャリア５上に微細な回路パターンを形成する。例えば、第１キャリア５としてはガラス基板を用いることができ、算術平均粗度（Ｒａ）は０．０５ｕｍ以下であり得る。第１キャリア５は後述する第２キャリア６および第３キャリア７に比べて非常に低い粗度を有する。
図３を参照すれば、低粗度のガラス基板に離型層５ａを形成し、スパッタリング（ｓｐｕｔｔｅｒｉｎｇ）して平坦度の高いシード層５ｂを形成することができる。
図４を参照すれば、平坦なシード層５ｂをベースに微細回路パターン１１４と絶縁層１２０をビルドアップして複数のブリッジ回路１１０を一度に形成することができる。微細なブリッジ回路１１０を形成するために半導体工程または精密なＳＡＰ工程（Ｓｅｍｉ−Ａｄｄｉｔｉｖｅ Ｐｒｏｃｅｓｓ）などが遂行され得る。このとき、ダイ１、２側に向かうブリッジ回路層１００の一面が上面になるように形成し、上面に露出されたブリッジ回路１１０のパッド１１２を利用して回路の異常有無を確認する電気検査を遂行することができる。
第２キャリア６を仮接合する段階では、ブリッジ回路層１００に仮接合される第２キャリア６を接合し、ブリッジ回路層１００から第１キャリア５を分離する。ブリッジ回路層１００を低密度回路層１５０に内蔵させるために、加工および移動が便利な第２キャリア６をブリッジ回路層１００に仮接合させる。
図５を参照すれば、ブリッジ回路層１００の一面に接着および分離が容易な接着層６ａを形成し、この接着層６ａに第２キャリア６を接着させることができる。例えば、接着層６ａとしては、ＵＶ剥離型粘着テープを使用することができる。ＵＶ剥離型粘着テープは紫外線が照射されると粘着力が低下するため、以後第２キャリア６の分離を容易にすることができる。
図６を参照すれば、第２キャリア６の接合した後、ブリッジ回路層１００を持ち上げて第１キャリア５からブリッジ回路層１００を分離する。第１キャリア５とシード層５ｂの間には離型層５ａが介在されており、ブリッジ回路層１００は容易に分離され得る。
図７を参照すれば、シード層５ｂをエッチングなどで除去し、ブリッジ回路層１００の他面に接着層５ｃと保護フィルム５ｄを付着することができる。このとき、シード層５ｂをエッチングなどで除去した後、露出されたブリッジ回路１１０を利用して回路の異常有無を確認する電気検査を遂行することができる。図２６を参照すれば、ブリッジ回路１１０の異常有無を確認できる検査回路パターン１３０がブリッジ回路１１０に形成され、ブリッジ回路層１００の他面に露出され得る。他面の露出された検査回路パターン１３０に検査装備を接続してブリッジ回路１１０の異常有無を容易に確認することができる。
図８を参照すれば、複数で形成されたブリッジ回路層１００を切断してそれぞれ分離させることができる。
ブリッジ回路層１００を埋め立てる段階では、低密度回路を具備した低密度回路層１５０にブリッジ回路層１００を結合して埋め立てる。低密度回路層１５０の内部にブリッジ回路層１００が配置されるように低密度回路層１５０の絶縁層１５４にブリッジ回路層１００を埋め立てることができる。また、低密度回路１６０とブリッジ回路１１０はソルダーバンプ１８０を通じて電気的に連結される。
図９を参照すれば、中心部に補強部材１５２を具備して低密度回路１６０を有する低密度回路層１５０を準備する。低密度回路１６０はブリッジ回路層１００に向かうパッド１６４を具備し、パッド１６４にはソルダーバンプ１８０が形成されて準備され得る。一方、図２５に示されたように、ブリッジ回路層１００の他面にブリッジ回路１１０と連結される接続パッド１１６を形成し、接続パッド１１６上にソルダーバンプ１１８を形成することもできる。
図１０を参照すれば、第２キャリア６に接合されたブリッジ回路層１００から保護フィルム５ｄを除去し、ブリッジ回路１１０の他面、すなわち接着層５ｃが形成された面を低密度回路層１５０に向かって加圧して低密度回路層１５０にブリッジ回路層１００を結合させる。このとき、ソルダーバンプは接着層５ｃを貫通してブリッジ回路１１０の他面にある接続パッド１１６と連結され、低密度回路１６０とブリッジ回路１１０を電気的に連結させることができる。第２キャリア６はＵＶ剥離型粘着テープに紫外線を照射した後、容易に分離することができる。一方、ブリッジ回路層１００の剛性補強のために第２キャリア６は分離されずに残され得る。このとき、ブリッジ回路層１００は第２キャリア６に仮接着されるのではなく、堅固に結合される。
図１１を参照すれば、ブリッジ回路層１００が結合された低密度回路層１５０に絶縁層１５４をさらに積層してブリッジ回路層１００を埋め立てることができる。このとき、ブリッジ回路１１０と連結された外層回路１７０パターンをさらに形成することができる。外層回路１７０はダイ１、２と連結されるパッドを含むことができる。
図１２および図１３を参照すれば、ブリッジ回路層１００が内蔵された低密度回路層１５０にさらにソルダーレジスト層１９０を形成することができる。ソルダーレジスト層１９０にはダイ１、２と連結されるパッドを選択的に露出させるオープニングが形成され得、露出されたパッド上にはソルダーバンプ１９５が形成され得る。
図１４を参照すれば、ブリッジ回路層１００が内蔵された低密度回路層１５０に複数のダイ１、２を実装することができる。複数のダイ１、２は外層回路１７０を通じてブリッジ回路１１０に連結され、ブリッジ回路１１０を通じて複数のダイ１、２間の連結がなされ得る。また、印刷回路基板に必要な他の電子部品３も低密度回路層１５０に実装され得る。低密度回路層１５０に実装された電子部品３は低密度回路１６０を通じてブリッジ回路１１０に電気的に連結され得る。
図１５〜図２４は本発明の他の実施例に係る印刷回路基板の製造方法を示した図面である。本発明の他の実施例に係る印刷回路基板の製造方法は、高密度のブリッジ回路層２００に低密度回路層２５０をビルドアップ（ｂｕｉｌｄ−ｕｐ）してブリッジ回路層２００を内蔵してビア２８０を通じて二つの回路層を連結させる方法を例示する。
図１５を参照すれば、シード層７ａが形成された第３キャリア７を準備し、シード層７ａ上に一部の低密度回路２６０ａを形成することができる。
図１６を参照すれば、第２キャリア６'に接合されたブリッジ回路層２００から保護フィルムを除去し、ブリッジ回路２１０の接着層５ｃ'が形成された面を第３キャリア７に向かって加圧してシード層７ａにブリッジ回路層２００を結合させる。このとき、前述した一実施例とは異なり、本実施例のブリッジ回路層２００は前述した実施例のブリッジ回路層１００が裏返された形態で形成される。換言すれば、複数のダイ１、２が連結されるブリッジ回路層１００の一面が第１キャリア５に向かって形成される。したがって、ブリッジ回路層２００の一面に接着層５ｃ'が形成され、他面にはＵＶ剥離型粘着テープ６ａ'で第２キャリア６'に結合されるように形成される。
図１７を参照すれば、第２キャリア６'はＵＶ剥離型粘着テープ６ａ'に紫外線を照射した後、容易に分離することができる。一方、ブリッジ回路層２００の剛性補強のために第２キャリア６'は分離されずに残され得る。このとき、ブリッジ回路層２００は第２キャリア６'に仮接着されるのではなく、堅固に結合される。
図１８を参照すれば、第３キャリア７のシード層７ａに結合されたブリッジ回路層２００に絶縁層２５２を積層してブリッジ回路層２００を埋め立てる。このとき、以後のビルドアップのための平坦度を確保するために絶縁層２５２上に別途のフィルムなどを付着して加圧するか真空で圧着させることができる。
図１９を参照すれば、ブリッジ回路層２００の他面に形成された接続パッド２１６にビア２８０を連結し、低密度回路層２５０をビルドアップで形成する。ブリッジ回路層２００はビア２８０を通じて低密度回路２６０と上下に直接連結される。
図２０を参照すれば、第３キャリア７を分離し、シード層７ａをエッチングなどで除去することができる。図２１を参照すれば、ブリッジ回路層２００の一面に追加でビルドアップし、ブリッジ回路２１０の一面に形成されたパッド２１２と連結された外層回路２７０パターンをさらに形成することができる。外層回路２７０はダイ１、２と連結されるパッドを含むことができる。
図２２および図２３を参照すれば、ブリッジ回路層２００が内蔵された低密度回路層２５０にソルダーレジスト層２９０を形成することができる。ソルダーレジスト層２９０にはダイ１、２と連結されるパッドを選択的に露出させるオープニングが形成され得、露出されたパッド上にはソルダーバンプ２９５が形成され得る。
図２４を参照すれば、ブリッジ回路層２００が内蔵された低密度回路層２５０に複数のダイ１、２を実装することができる。複数のダイ１、２は外層回路２７０を通じてブリッジ回路２１０に連結され、ブリッジ回路２１０の微細な回路パターン２１４を通じて複数のダイ１、２間の連結がなされ得る。また、印刷回路基板に必要な他の電子部品３も低密度回路層２５０に実装され得る。低密度回路層２５０に実装された電子部品は低密度回路２６０を通じてブリッジ回路２１０と電気的に連結され得る。
以上、本発明の一実施例について説明したが、該当技術分野で通常の知識を有した者であれば特許請求の範囲に記載された本発明の思想から逸脱しない範囲内で、構成要素の付加、変更、削除または追加などによって本発明を多様に修正および変更させることができ、このような変更物ないし均等物も本発明の権利範囲に属する。
１、２ ダイ
５ 第１キャリア
６ 第２キャリア
７ 第３キャリア
１００、２００ ブリッジ回路層
１１０、２１０ ブリッジ回路
１３０ 検査回路パターン
１５０、２５０ 低密度回路層
１６０、２６０ 低密度回路
１７０、２７０ 外層回路
１８０ ソルダーバンプ
２８０ ビア

Claims (10)

  1. 低粗度の第１キャリアに高密度のブリッジ（ｂｒｉｄｇｅ）回路を具備したブリッジ回路層を形成する段階；
    前記ブリッジ回路層に仮接合される第２キャリアを接合し、前記第１キャリアを分離する段階；および
    低密度回路を具備した低密度回路層に前記ブリッジ回路層を結合し埋め立てる段階を含む、印刷回路基板製造方法。
  2. 前記第１キャリアはガラス基板を含む、請求項１に記載の印刷回路基板製造方法。
  3. 前記ブリッジ回路層を結合し埋め立てる段階は、
    前記低密度回路を具備した低密度回路層を形成する段階；
    前記低密度回路層に前記ブリッジ回路層を結合させて電気的に連結する段階；
    前記第２キャリアを分離させる段階；および
    前記ブリッジ回路層を埋め立てる段階を含む、請求項１または請求項２に記載の印刷回路基板製造方法。
  4. 前記低密度回路層と前記ブリッジ回路層はソルダーバンプを通じて連結される、請求項３に記載の印刷回路基板製造方法。
  5. 前記ブリッジ回路と連結された外層回路を形成する段階をさらに含む、請求項３または請求項４に記載の印刷回路基板製造方法。
  6. 前記ブリッジ回路層を結合し埋め立てる段階は、
    第３キャリアに前記ブリッジ回路層を装着させる段階；
    前記第２キャリアを分離させる段階；
    前記第３キャリアに前記ブリッジ回路層を埋め立てる前記低密度回路層をビルドアップ（ｂｕｉｌｄ−ｕｐ）する段階；および
    前記第３キャリアを分離する段階を含む、請求項１〜請求項５のいずれか一項に記載の印刷回路基板製造方法。
  7. 前記ビルドアップする段階は、
    前記ブリッジ回路層と低密度回路層をビアで連結する段階を含む、請求項６に記載の印刷回路基板製造方法。
  8. 前記ブリッジ回路と連結された外層回路を形成する段階をさらに含む、請求項６または請求項７に記載の印刷回路基板製造方法。
  9. 前記ブリッジ回路層を結合し埋め立てる段階は、
    前記低密度回路層を具備した低密度回路層を形成する段階；
    前記低密度回路層に前記ブリッジ回路層を結合させて電気的に連結する段階；および
    前記第２キャリアが結合された前記ブリッジ回路層を埋め立てる段階を含む、請求項１に記載の印刷回路基板製造方法。
  10. 前記ブリッジ回路層を結合し埋め立てる段階は、
    第３キャリアに前記ブリッジ回路層を装着させる段階；
    前記第３キャリアに、前記第２キャリアが結合された前記ブリッジ回路層を埋め立てる前記低密度回路層をビルドアップ（ｂｕｉｌｄ−ｕｐ）する段階；および
    前記第３キャリアを分離する段階を含む、請求項１に記載の印刷回路基板製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP4264667A1 (en) 2020-12-16 2023-10-25 Intel Corporation Microelectronic structures including glass cores

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10867954B2 (en) * 2017-11-15 2020-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect chips
KR102101712B1 (ko) * 2018-03-21 2020-04-21 (주)심텍 브릿지 기판을 포함하는 인쇄회로기판
US11469206B2 (en) * 2018-06-14 2022-10-11 Intel Corporation Microelectronic assemblies
KR102648090B1 (ko) * 2019-05-17 2024-03-18 삼성전자주식회사 배선기판 및 이를 포함하는 반도체 패키지
US10998272B2 (en) * 2019-09-17 2021-05-04 Intel Corporation Organic interposers for integrated circuit packages
JP7652360B2 (ja) 2019-12-11 2025-03-27 インテル・コーポレーション 集積回路パッケージのためのコンポジットブリッジダイツーダイ相互接続
CN110911384A (zh) * 2019-12-19 2020-03-24 中国电子科技集团公司第五十八研究所 一种嵌入式无源桥接芯片及其应用
US12261124B2 (en) 2019-12-23 2025-03-25 Intel Corporation Embedded die architecture and method of making
KR102854175B1 (ko) * 2020-07-31 2025-09-03 삼성전기주식회사 인쇄회로기판 및 그 제조방법
KR102867027B1 (ko) 2020-11-13 2025-10-01 삼성전기주식회사 연결구조체 내장기판
CN113035827B (zh) * 2021-02-25 2022-07-05 日月光半导体制造股份有限公司 半导体封装装置及其制造方法
KR102937985B1 (ko) 2021-03-26 2026-03-12 삼성전자주식회사 반도체 패키지
KR102946057B1 (ko) 2021-11-22 2026-04-01 삼성전기주식회사 인쇄회로기판
CN116053241A (zh) * 2022-03-17 2023-05-02 海光信息技术股份有限公司 一种芯片
JP2023142049A (ja) * 2022-03-24 2023-10-05 イビデン株式会社 配線基板の製造方法
KR20240045007A (ko) * 2022-09-29 2024-04-05 엘지이노텍 주식회사 반도체 패키지
KR20240044946A (ko) * 2022-09-29 2024-04-05 엘지이노텍 주식회사 반도체 패키지
KR20240093258A (ko) * 2022-12-15 2024-06-24 엘지이노텍 주식회사 반도체 패키지
US20250098066A1 (en) * 2023-09-19 2025-03-20 Qualcomm Incorporated Package comprising a substrate with an interconnect block
US20250096053A1 (en) * 2023-09-20 2025-03-20 Intel Corporation Microelectronic assemblies having a bridge die over a glass patch
WO2025206900A1 (ko) * 2024-03-28 2025-10-02 엘지이노텍 주식회사 회로 기판 및 이를 포함하는 반도체 패키지
US12593703B2 (en) 2024-06-12 2026-03-31 Deca Technologies Usa, Inc. Molded bridge with vertical interconnects and method of making the same

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4581768B2 (ja) * 2005-03-16 2010-11-17 ソニー株式会社 半導体装置の製造方法
US8064224B2 (en) * 2008-03-31 2011-11-22 Intel Corporation Microelectronic package containing silicon patches for high density interconnects, and method of manufacturing same
US8227904B2 (en) * 2009-06-24 2012-07-24 Intel Corporation Multi-chip package and method of providing die-to-die interconnects in same
JP5282005B2 (ja) * 2009-10-16 2013-09-04 富士通株式会社 マルチチップモジュール
US8754514B2 (en) 2011-08-10 2014-06-17 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-chip wafer level package
US9059179B2 (en) * 2011-12-28 2015-06-16 Broadcom Corporation Semiconductor package with a bridge interposer
JP2013214578A (ja) * 2012-03-30 2013-10-17 Ibiden Co Ltd 配線板及びその製造方法
JP2014049578A (ja) * 2012-08-30 2014-03-17 Ibiden Co Ltd 配線板、及び、配線板の製造方法
US8872349B2 (en) * 2012-09-11 2014-10-28 Intel Corporation Bridge interconnect with air gap in package assembly
US9236366B2 (en) * 2012-12-20 2016-01-12 Intel Corporation High density organic bridge device and method
US8901748B2 (en) * 2013-03-14 2014-12-02 Intel Corporation Direct external interconnect for embedded interconnect bridge package
US9642259B2 (en) * 2013-10-30 2017-05-02 Qualcomm Incorporated Embedded bridge structure in a substrate
JP6195995B2 (ja) * 2014-02-26 2017-09-20 インテル コーポレイション ブリッジ貫通導電ビア信号接続を有する埋込マルチデバイスブリッジ
US9542522B2 (en) * 2014-09-19 2017-01-10 Intel Corporation Interconnect routing configurations and associated techniques
US9806044B2 (en) * 2016-02-05 2017-10-31 Dyi-chung Hu Bonding film for signal communication between central chip and peripheral chips and fabricating method thereof

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP4264667A1 (en) 2020-12-16 2023-10-25 Intel Corporation Microelectronic structures including glass cores
EP4264667A4 (en) * 2020-12-16 2025-04-16 Intel Corporation MICROELECTRONIC STRUCTURES WITH GLASS CORES

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