JP6500766B2 - 半導体装置 - Google Patents

Description

本発明は、半導体基板の表層側に複数の素子を形成してなる半導体チップと、この半導体チップの裏面側に配置される裏面電極板とを備える半導体装置に関する。

従来より、半導体装置（半導体集積回路）として、一つの半導体チップに、スイッチング素子や制御回路素子等の複数の素子を形成して構成されるものが知られている（例えば特許文献１参照）。この半導体チップでは、半導体基板（ＳＯＩ基板）の表層部（ＳＯＩ層）にトランジスタ等の多数の素子が形成されるようになっている。また、放熱性の向上を図るため、半導体基板のうち支持層は厚みが比較的大きく構成されている。

図５は、この種の半導体チップを備えた半導体装置１のパッケージ構造の例を示している。即ち、半導体チップ２は、その表層側に複数の素子２ａを備えており、裏面電極板３上に絶縁状態にマウントされている。半導体チップ２の表面に形成されている複数の電極は、複数のリード端子４や前記裏面電極板３に夫々ボンディングワイヤ５で接続される。この後、半導体チップ２の周囲を樹脂モールドしてパッケージ６を形成し、半導体装置１が構成される。前記裏面電極板３の裏面側はパッケージ６から露出されている。また、この半導体装置１は、多層配線基板７上に実装される。このとき、リード端子４や裏面電極板３は、多層配線基板７表面の導体パターン８に、はんだ９により電気的及び機械的に接続される。

特開２００９−１４７２９７号公報

上記従来の半導体装置１にあっては、半導体チップ２に例えばスイッチング電源や高速通信を行う素子２ａが含まれていると、そのオン・オフ動作時にノイズが発生し、多層配線基板７を介して半導体チップ２にノイズが伝わり、他の素子２ａに悪影響を与えてしまう虞がある。特に、例えばマイコン用のシリーズ電源や、モータ駆動用の出力ドライバ等、高精度の動作が求められる素子２ａについては、ノイズの影響を受けることが無いようにすることが望まれる。

本発明は上記事情に鑑みてなされたものであり、その目的は、複数の素子を形成してなる半導体チップを備えるものにあって、素子に対するノイズの悪影響を効果的に防止することができる半導体装置を提供することにある。

上記目的を達成するために、本発明の請求項１の半導体装置（１１，３１，４１，５１）は、半導体基板の表層側に複数の素子（２０）を形成してなる半導体チップ（１２，３２，４２，５２）と、この半導体チップ（１２，３２，４２，５２）の裏面側に配置される裏面電極板（１３）とを備えるものであって、前記半導体チップ（１２，３２，４２，５２）の半導体基板には、前記裏面側で開口する凹部（２１）が、前記複数の素子（２０）のうちノイズの影響を防止したい特定の素子に対応した位置に、該素子に対応した大きさで局所的に形成されていると共に、前記凹部（２１）内には、前記裏面電極板（１３）との間に位置して導電性の材料（２２，４３）が充填され、前記特定の素子と該裏面電極板（１３）との間が低インピーダンスで接続されるところに特徴を有する。

上記構成によれば、半導体チップ（１２，３２，４２，５２）には、素子（２０）の裏面側に位置して、半導体基板の一部が局所的に除去された形態の凹部（２１）が設けられているので、この凹部（２１）を、外部からのノイズを遮蔽するために寄与させることが可能となる。凹部（２１）内に導電性の材料を配置して裏面電極板と電気的に接続して低インピーダンス化することができる。これにより、外部からのノイズが、凹部（２１）の表面側に位置する素子（２０）に伝達されることを抑えることができる。

従って、請求項１の発明によれば、複数の素子（２０）を形成してなる半導体チップ（１２，３２，４２，５２）を備えるものにあって、素子（２０）に対するノイズの悪影響を効果的に防止することができるという優れた効果を得ることができる。この場合、半導体基板に凹部（２１）が設けられることにより、素子（２０）からの熱の伝達性がその分だけ低下し、放熱性を悪化させる虞が考えられるが、凹部（２１）の形成は局所的に止まるので、放熱性がさほど損なわれることはない。

本発明の第１の実施形態を示すもので、半導体装置の全体構成を概略的に示す縦断正面図 本発明の第２の実施形態を示すもので、半導体装置の全体構成を概略的に示す縦断正面図 本発明の第３の実施形態を示すもので、半導体装置の全体構成を概略的に示す縦断正面図 参考例を示すもので、半導体装置の全体構成を概略的に示す縦断正面図 従来例を示すもので、半導体装置の構成を概略的に示す縦断正面図

以下、本発明を具体化したいくつかの実施形態について、図１から図４を参照しながら説明する。尚、以下に述べる各実施形態においては、各実施形態間で共通する部分については、同一符号を付し、説明を繰返すことを省略することとする。また、半導体装置の各断面図においては、便宜上、半導体チップや裏面電極板、モールド樹脂層（パッケージ）、多層基板の樹脂層等に対するハッチングを省略している。

（１）第１の実施形態
まず、図１を参照して、本発明の第１の実施形態について述べる。図１は、第１の実施形態に係る半導体装置１１の構成、ここでは多層配線基板１７上に実装された様子を概略的に示すものである。この半導体装置１１は、半導体チップ１２と、この半導体チップ１２の裏面（図で下面）側に配置される矩形状の裏面電極板１３とを備えている。

半導体チップ１２の表面（図で上面）に形成されている複数の電極は、複数のリード端子１４や前記裏面電極板１３に夫々ボンディングワイヤ１５で接続されている。半導体チップ１２は、裏面電極板１３の下面の露出状態で、その周囲が樹脂モールドされ、パッケージ１６が形成されている。この半導体装置１１は、例えば多層配線基板１７上に実装される。このとき、リード端子１４や裏面電極板１３は、多層配線基板１７表面の導体パターン１８に、はんだ１９により電気的及び機械的に接続される。

前記半導体チップ１２は、例えばＳＯＩ基板などの半導体基板の表層部に、ＦＥＴなどの多数の素子２０を形成して構成されている。周知のように、ＳＯＩ基板は、シリコンからなる支持層上に、酸化膜を介して単結晶シリコン層（ＳＯＩ層）を有して構成されている。このとき、放熱性の向上を図るため、支持層は厚みが比較的大きく（例えば２００μｍ程度）構成されている。前記素子２０には、例えばスイッチング電源や高速通信等を行う素子が含まれると共に、例えばマイコン用のシリーズ電源や、モータ駆動用の出力ドライバ等の高精度の動作が求められる素子が含まれる。尚、半導体チップ１２の裏面には、空乏層（絶縁層）１２ａが形成され、裏面電極板１３との間が絶縁状態とされている。

さて、本実施形態では、前記半導体チップ１２には、半導体基板の裏面側で開口する凹部２１が局所的に形成されている。この場合、凹部２１は、半導体チップ１２に形成された複数の素子２０のうち例えば高精度の動作が求められる特定の素子２０、即ち図では左から２番目に位置する素子２０に対応した位置に、該素子２０に対応した大きさで形成されている。そして、前記凹部２１内には、前記裏面電極板１３との間に位置してはんだ２２が充填され、該裏面電極板１３と電気的接続状態とされている。

尚、半導体基板に凹部２１を形成する場合、半導体基板の支持層の裏面側から、素子２０の機能が損なわれないぎりぎりの深さまで、穴を設けることが望ましい。また、半導体基板に凹部２１を設ける手法としては、エッチング等の化学的方法や、研磨や穴あけ等の機械的方法を採用することができる。

次に、上記構成の半導体装置１１の作用・効果について述べる。上記半導体装置１１おいては、半導体チップ１２に例えばスイッチング電源や高速通信を行う素子２０が含まれているため、そのオン・オフ動作時にノイズが発生し、多層配線基板１７を介して半導体チップ１２にノイズが伝わり、他の素子２０に悪影響を与えてしまう虞がある。この場合、高精度の動作が求められる素子２０については、ノイズの影響を受けることが無いようにすることが望まれる。

本実施形態では、特定の素子２０に対応して凹部２１が形成され、その凹部２１内に、裏面電極板１３と電気的に接続されたはんだ２２が充填されているので、特定の素子２０と、裏面電極板１３との間が低インピーダンスで接続された形態となる。これにより、外部からのノイズが、凹部２１の表面側に位置する特定の素子２０に伝達されることを抑制することができ、ノイズに起因する素子２０の誤動作などを未然に防止することができるのである。また、半導体基板の支持層に凹部２１が設けられることにより、素子２０からの熱の伝達性がその分だけ低下し、放熱性を悪化させる虞が考えられるが、凹部２１の形成は局所的に止まるので、放熱性がさほど損なわれることはない。

従って、本実施形態の半導体装置１１によれば、複数の素子２０を形成してなる半導体チップ１２を備えるものにあって、素子２０に対するノイズの悪影響を効果的に防止することができるという優れた効果を得ることができる。特に本実施形態では、特定の素子２０、つまりノイズの影響を受けたくない素子２０に対し、該素子２０に対応した位置及び大きさで凹部２１を形成するようにしたので、ノイズ防止の所期の効果を得ながら、放熱性の低下を最小限に済ませることができる。

（２）その他の実施形態
図２は、本発明の第２の実施形態に係る半導体装置３１の構成を示しており、上記第１の実施形態の半導体装置１１と異なる点は、半導体チップ３２の構成にある。即ち、半導体チップ３２は、例えばＳＯＩ基板などの半導体基板の表層部に、ＦＥＴなどの多数の素子２０を形成してなり、その裏面側には、特定の素子２０に対応して、半導体基板の裏面側で開口する凹部２１が局所的に形成されている。

本実施形態では、前記凹部２１の内面に、金属との接合性を高めるための表面処理が施され、表面処理層３３が形成されている。この場合、表面処理としては、例えば金等の金属のスパッタ（ＰＶＤ）や、ＣＶＤ法によるボロンの注入等の各種の手法が採用される。そして、前記凹部２１内には、裏面電極板１３との間に位置してはんだ２２が充填され、裏面電極板１３と電気的接続状態とされている。

このような第２の実施形態の半導体装置３１によれば、やはり、半導体チップ３２の特定の素子２０と、裏面電極板１３との間が低インピーダンスで接続された形態となり、素子２０に対するノイズの悪影響を効果的に防止することができる。また、凹部２１は局所的に形成されているに止まるので、放熱性がさほど損なわれることはない。そして本実施形態では、凹部２１の内面に、表面処理層３３を形成したので、はんだ２２を設ける場合の接合性や電気的接続性を高めることができる。

図３は、本発明の第３の実施形態に係る半導体装置４１の構成を示しており、上記第１の実施形態の半導体装置１１と異なる点は、半導体チップ４２の構成にある。即ち、半導体チップ４２は、例えばＳＯＩ基板などの半導体基板の表層部に、ＦＥＴなどの多数の素子２０を形成してなり、その裏面側には、特定の素子２０に対応して、半導体基板の裏面側で開口する凹部２１が局所的に形成されている。そして本実施形態では、凹部２１内には、裏面電極板１３との間に位置して金属部材４３が設けられている。この金属部材４３は、例えば銅板から構成され、裏面電極板１３に電気的に接続されている。

この第３の実施形態の半導体装置４１によれば、凹部２１内に金属部材４３を設けたので、はんだ２２を設けた場合と同様に、半導体チップ４２の特定の素子２０と、裏面電極板１３との間が低インピーダンスで接続された形態となり、やはり、素子２０に対するノイズの悪影響を効果的に防止することができる。また、凹部２１は局所的に形成されているに止まるので、放熱性の低下を極力抑えることができる。

図４は、参考例に係る半導体装置５１の構成を示しており、上記第１の実施形態の半導体装置１１と異なる点は、半導体チップ５２の構成にある。即ち、半導体チップ５２は、例えばＳＯＩ基板などの半導体基板の表層部に、ＦＥＴなどの多数の素子２０を形成してなり、その裏面側には、特定の素子２０に対応して、半導体基板の裏面側で開口する凹部２１が局所的に形成されている。そして本実施形態では、凹部２１内には、裏面電極板１３との間に位置して例えばプラスチック材料からなる絶縁物５３が設けられている。

この参考例の半導体装置５１によれば、半導体チップ５２の凹部２１内に、導電性の材料でなく、絶縁物５３を設けるようにしたので、絶縁物５３によって、特定の素子２０に対するノイズの伝達を阻害することができる。凹部２１は局所的に形成されているに止まるので、放熱性の低下を極力抑えることができることは勿論である。

尚、本発明は、上記した第１〜第３の実施形態に限定されるものではなく、例えば次のような拡張・変更が可能である。即ち、第３の実施形態のように、凹部２１内に金属部材を設ける場合も、凹部２１の内面に表面処理を施すようにすれば、より効果的となる。その他、本発明は上記し且つ図面に示した各実施形態に限定されるものではなく、例えば半導体装置のパッケージやリード端子等の構成などについても、様々な変更が可能である等、要旨を逸脱しない範囲内で適宜変更して実施し得るものである。

図面中、１１，３１，４１，５１は半導体装置、１２，３２，４２，５２は半導体チップ、１３は裏面電極板、１６はパッケージ、２０は素子、２１は凹部、２２ははんだ、３３は表面処理層、４３は金属部材、５３は絶縁物を示す。

Claims (3)

1. 半導体基板の表層側に複数の素子（２０）を形成してなる半導体チップ（１２，３２，４２，５２）と、この半導体チップ（１２，３２，４２，５２）の裏面側に配置される裏面電極板（１３）とを備える半導体装置（１１，３１，４１，５１）であって、
   前記半導体チップ（１２，３２，４２，５２）の半導体基板には、前記裏面側で開口する凹部（２１）が、前記複数の素子（２０）のうちノイズの影響を防止したい特定の素子に対応した位置に、該素子に対応した大きさで局所的に形成されていると共に、
   前記凹部（２１）内には、前記裏面電極板（１３）との間に位置して導電性の材料（２２，４３）が充填され、前記特定の素子と該裏面電極板（１３）との間が低インピーダンスで接続されることを特徴とする半導体装置。
2. 前記凹部（２１）内には、はんだ（２２）が充填されていることを特徴とする請求項１記載の半導体装置。
3. 前記凹部（２１）の内面には、金属との接合性を高めるための表面処理（３３）が施されていることを特徴とする請求項１又は２記載の半導体装置。

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