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JP6507308B2 - 半導体装置の製造方法 - Google Patents
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Description

本発明は、特に基板外周端部からの基板割れを抑制するエピタキシャル基板の製造方法、およびそれを使用した半導体装置の製造方法に関するものである。
パワーエレクトロニクス機器の省エネルギー化のため、炭化ケイ素 (SiC) や窒化ガリウム (GaN) などのワイドギャップ半導体材料を用いた低損失パワー半導体素子が研究されている。SiCやGaNは絶縁破壊電界強度がシリコン (Si) より10倍程度高いため、同じ耐圧のパワー半導体素子の場合、ドリフト層の膜厚をSiの10分の1にすることができる。このようにドリフト層を薄くすることにより、ドリフト層抵抗が大幅に下げられるため、素子全体のオン抵抗を下げることができる。SiC, GaNの半導体素子への応用先として、ユニポーラ素子であるショットキーバリアダイオード (Schottky Barrier Diode: SBD) やパワーMOSFET (Metal Oxide Field Effect Transistor)、またバイポーラ素子であるPNダイオードや絶縁ゲートバイポーラトランジスタ(Insulated Gate Bipolar Transistor: IGBT) などがある。特にSiCを用いたバイポーラ素子は、6.5kVを超える超高耐圧用途において低い導通損失を実現する素子として期待されている。
上記したパワー半導体素子の作製は、一般的にバルク基板上に半導体材料がエピタキシャル成長されたエピタキシャル基板を用いて行う。図3に一般的なエピタキシャル基板の製造工程フローの主要工程を示す。半導体インゴットを輪切りS101にして、次に基板の欠け防止のため外周端部の面取りS102を行い、その後、研削S103、および化学的機械的研磨 (Chemical Mechanical Polishing: CMP) S104を行い、バルク基板12を作製する。
以上のバルク基板12を作製する工程では、特許文献１に記載されるように、半導体基板の高い表面清浄度を得るためには、基板の表面のみならず、裏面、側端面、面取り面も鏡面に研磨することが有効と述べている。特許文献１でも従来と同様に、半導体インゴットをスライスした直後の半導体基板を、鋭利な端面のままでは続く処理工程での搬送や位置合わせなどの取り扱い時に容易に割れたり欠けたりして基板表面を傷付けたり汚染したりすることを防ぐため、面取りを行っている。
従来は、そのようなバルク基板12上の結晶の積層構造や方位関係を引き継ぎながらエピタキシャル成長S105を行い、エピタキシャル基板を作製している。図3に示す製造工程で作製したエピタキシャル基板200の外周端部の拡大断面模式図を図4に示す。外周端部の面取り後にエピタキシャル成長を行っているため、面取りされた箇所201ではエピタキシャル層2,4がバルク基板12表面に沿って屈曲若しくは湾曲している。
特開平６−８４８５６号公報
エピタキシャル基板を使用して、パワー半導体素子を製造する場合に、通常、バルク基板はある程度の厚みを持つため、所望の積層構造を得るために、バルク基板の一部や全部を研削などによって除去する必要がある。
例えば、図1に模式的に示すnチャネルMOSFETではドレイン領域2の伝導型はn型であり、n型バルク基板を用いてドレイン領域2を形成することが可能である。しかしn型SiCバルク基板の膜厚は例えば300μmから500μm程度であるため、バルク基板により生じる素子のオン抵抗を減少させて低損失化を実現するためには、バルク基板の除去が必要となる。
また、例えば超高耐圧スイッチング素子として期待されるn型SiC IGBTの場合、図11に模式的に示す裏面のコレクタ層32がp型となるが、高品質なp型SiCバルク基板を作製することは困難であるため、図12に示す製造工程フローのように、n型SiCバルク基板12上に積層構造を形成し、その後バルク基板12を除去してp型エピタキシャル層32を裏面側に露出させる必要がある。
従って、バルク基板12の研削工程は高性能なパワー半導体素子を製造する上で重要であり、素子製造の歩留まりを向上するため、基板研削時の基板割れを防止することが必要となる。
ところが、前記した図４で示すような基板外周端部で屈曲若しくは湾曲したバルク基板／エピタキシャル層界面201を持つ基板200をバルク基板12側から研削すると、図5に示すように、研削途中でエピタキシャル層2,4の一部が研削面に露出し、バルク基板とエピタキシャル層が同時に存在する面202が研削面に生じる。一般的にバルク基板とエピタキシャル層は結晶成長方法が異なるため、例え材料が同一であっても両者の結晶品質、純度、硬度が大きく異なり、研削レートに差異が生じる。そのため、研削面202の研削を続けると基板に応力が生じてチッピングが起こり、そのチッピングが起点となって基板割れの原因となる。従って、研削時の基板割れを抑制するエピタキシャル基板を実現することが課題である。
以上の課題に鑑み、本発明の目的は、基板外周端部でのバルク基板とエピタキシャル層の界面の屈曲若しくは湾曲を抑制し、研削時の基板割れを防止するエピタキシャル基板の製造方法を提供することである。また、このエピタキシャル基板を使用したパワー半導体素子の製造方法を提供する。
上記課題を解決するために本発明のエピタキシャル基板の製造方法を、結晶成長により生成した半導体単結晶をバルク基板に切断し、前記バルク基板の切断面のエッジを維持した状態で、前記基板の表面、および／または裏面の研削、および研磨を行い、前記研磨により形成された基板外周端部を維持した状態で基板上にエピタキシャル成長を行い、その後、基板外周の面取りを行うように構成する。
また、上記課題を解決するために本発明の半導体装置の製造方法を、バルク基板とエピタキシャル層の界面が基板外周端部まで平坦に形成され、および基板外周端部のエッジが基板側面に対して傾斜面となっているエピタキシャル基板を準備する工程と、前記エピタキシャル基板のエピタキシャル層のドリフト層中、およびドリフト層上に半導体素子構造を形成する工程と、前記エピタキシャル基板を反転して、裏面のバルク基板を研削により除去する工程と、前記バルク基板の除去により現れた前記エピタキシャル基板のエピタキシャル層に電極を形成する工程とを有して構成する。
また、本発明の他の特徴として、前記半導体装置の製造方法において、前記エピタキシャル基板を準備する工程に続けて、裏面のバルク基板を研削により除去する工程を先に実行し、前記エピタキシャル基板のエピタキシャル層のドリフト層中、およびドリフト層上に半導体素子構造を形成する工程をその後に実行する。
また、上記課題を解決するために本発明の半導体装置の製造方法を、バルク基板とエピタキシャル層の界面が基板外周端部まで平坦に形成され、および基板外周端部のエッジが基板側面に対して傾斜面となっているエピタキシャル基板を準備する工程と、前記エピタキシャル基板のエピタキシャル層のドリフト層中、およびドリフト層上に半導体素子構造を形成する工程と、前記エピタキシャル基板を反転して、裏面のバルク基板を研削により除去する工程と、前記バルク基板の除去により現れた前記エピタキシャル基板のp+型エピタキシャル層に電極を形成する工程と前記エピタキシャル基板の裏面の前記電極を全面導通させて、前記エピタキシャル基板の表面の各半導体素子の電極にプローブを当てて電気的特性検査を行う工程と、前記エピタキシャル基板のチップダイシングを行う工程とを有して構成する。
本発明によれば、基板外周端部でのエピタキシャル層の屈曲若しくは湾曲を抑制し、研削時の基板割れを防止するエピタキシャル基板の製造方法が提供される。従って、nチャネルSiC MOSFET、nチャネルSiC IGBTのように、バルク基板研削工程を有するパワー半導体素子製造プロセスにおける歩留まりを増大させることが可能となり、高性能なパワー半導体素子の低コスト化が実現できる。
nチャネルSiC MOSFETの構造を模式的に示す図である。 第３の実施形態におけるnチャネルSiC MOSFETの製造プロセスの主要工程を示す図である。 従来の一般的なエピタキシャル基板製造プロセスフローの主要工程を示す図である。 従来の一般的な製造工程で作製されたエピタキシャル基板の外周端部の断面模式図である。 従来の一般的な製造工程で作製されたエピタキシャル基板のバルク基板研削工程を説明する図である。 第１の実施形態に係るエピタキシャル基板製造プロセスフローの主要工程を示す図である。 第１の実施形態に係るエピタキシャル基板製造プロセスで作製されたエピタキシャル基板の外周端部の断面模式図である。 第１の実施形態に係るエピタキシャル基板製造プロセスで作製されたエピタキシャル基板のバルク基板研削工程を説明する図である。 第２の実施形態に係るエピタキシャル基板製造プロセスで作製されたエピタキシャル基板の外周端部の断面模式図である。 第２の実施形態に係るエピタキシャル基板製造プロセスにおいて面取りに用いる砥石の断面模式図である。 nチャネルSiC IGBTの構造を模式的に示す図である。 第４の実施形態におけるnチャネルSiC IGBTの製造プロセスの主要工程を示す図である。 第５の実施形態に係るnチャネルSiC IGBT製造プロセスにおける良品選別のフローを示す図である。
以下に、図面を用いて、本発明の実施の形態を詳細に述べる。
図6は本発明の第１の実施形態に係るエピタキシャル基板製造プロセスの主要工程を示すフローチャートである。図6に示されるように、本実施例の製造プロセスは、半導体インゴットを輪切りS101にした後、スライスした直後のバルク基板の切断面の鋭利なエッジを維持した状態で、次に研削S103および研磨(CMP) S104を行うようにしている。その研磨(CMP)を施した後の基板を用いてエピタキシャル成長S105を行い、その後、基板の欠け防止のため外周端部の面取りS102を行う。
ここで用いる半導体インゴットは例えば、昇華再結晶法により製造される、窒素やリンなどを含むn型単結晶4H-SiCである。研削工程S103は例えばダイヤモンドラッピングにより行い、研磨(CMP)工程 S104は例えばコロイダルシリカスラリーなどのエッチング作用のある研磨液を用いて研磨する。エピタキシャル成長工程S105は例えばモノシランとプロパンを用いた化学気相堆積法 (Chemical Vapor Deposition: CVD) により行われる。基板外周端部の面取り工程S102は例えば、エピタキシャル基板を回転させながら、V字型の砥石を基板側面に押し当てることにより行われる。
図7には、本実施形態に係る半導体基板製造プロセスにより製造された半導体基板の一例の断面を模式的に示している。ここで示す半導体基板210は例えば結晶方位 (0001) 4°オフを有する4H-SiCであり、n型バルク基板12とn+型エピタキシャル層2、およびn-型エピタキシャル層4を備えている。n+型エピタキシャル層2は窒素やリンを不純物に含むn型SiC、n-型エピタキシャル層4は窒素やリンを不純物に含むn型SiCである。n-型エピタキシャル層4の不純物濃度は、例えば5×1015cm-3未満である。n+型エピタキシャル層2の不純物濃度は、例えばn-型エピタキシャル層4の不純物濃度より高い値である。
本実施例の発明のポイントは、研磨(CMP)工程 S104により得られた平坦なバルク基板表面の形状を維持したまま(基板の外周部にあるエッジを面取りすること無しに)エピタキシャル成長工程S105を行うことで、図7に示すような基板外周端部までバルク12とエピタキシャル層2の界面が平坦なエピタキシャル基板を製造することである。
図8に、本実施例の工程により製造される4H-SiCエピタキシャル基板210を用いて、バルク基板12を研削により除去する工程を示す。バルク基板12の研削は、例えばバルク基板側から砥石研削により行われる。図5に示す従来の工程により製造されるエピタキシャル基板の研削と異なり、バルクとエピタキシャル層の界面が平坦であるため、バルク基板研削中に基板外周端部でエピタキシャル層が研削面に露出することを防止できる。したがって、基板研削中に研削面内で研削レートに分布が生じることを防ぎ、研削力の不均一な分布によるチッピングが起こる可能性も減って、基板割れを防止することができる。
以上のように、本実施の形態によりバルク基板研削時の基板割れを抑制するエピタキシャル基板の製造プロセスを提供することが可能となる。なお、本実施例の発明はエピタキシャル基板製造プロセス中の面取り工程の順序に関する発明であるため、エピタキシャル層の積層数や、各エピタキシャル層およびバルク基板の伝導型、膜厚、不純物濃度、面方位などは、本実施例で例示したものに限らず、任意に設定できる。また、各エピタキシャル層およびバルク基板の半導体材料は本実施形態で例示したSiC以外に、例えばSiやGaNなどに適用可能である。
本実施形態は、第１の実施形態におけるエピタキシャル基板の面取りの工程S102について、図9に示すように、基板外周端部221をテーパーラウンド形状に加工するエピタキシャル基板製造プロセスである。面取りは例えば、図10に示すU字型状の研削断面を有する砥石301を用いて、エピタキシャル基板220を回転させながら、砥石301を基板側面から中心部へ押し付けることにより行われる。本実施の形態の面取りにより、基板外周端面での基板欠け防止効果が向上したエピタキシャル基板の製造プロセスを提供することが可能となる。
第３の実施形態は、第１、または第２の実施形態に係るエピタキシャル基板製造プロセスにより製造された基板を用いた、パワー半導体素子の製造プロセスに関する。
図1に模式的に示すnチャネルSiC MOSFETにおいて、SiC基板に窒素やリンなどを含むn-型ドリフト領域4が形成されており、その下部には窒素やリンなどを含むn+型ドレイン領域2が形成されている。ドレイン領域2の下部にはドレイン電極1が備えられている。ドリフト領域4内部にはアルミニウムやボロンなどを含むp型ウェル領域5が形成されており、ウェル領域5内部には窒素やリンなどを含むn+型ソース領域6、およびアルミニウムやボロンなどを含むp+型ソース領域7が形成されている。ソース領域6と、ウェル領域5、ドリフト領域4を被覆するようにゲート絶縁膜8が形成されており、ゲート絶縁膜8を被覆するようにゲート電極9が備えられている。ソース領域6,7とウェル領域5を被覆するようにソース電極10が形成されており、ゲート電極9とソース電極10を絶縁するために層間絶縁膜11が形成されている。
第１、または第２の実施形態に係るエピタキシャル基板製造プロセスにより、例えばn型のSiCバルク基板12上にドレイン領域2、ドリフト領域4の順番でホモエピタキシャル成長したSiCエピタキシャル基板を製造する。ドリフト領域4の不純物濃度は、例えば5×1015cm-3未満である。ドレイン領域2の不純物濃度は、例えばドリフト領域4の不純物濃度より高い値である。その後、図8に示すように、例えば砥石研削によりバルク基板12を除去する。
ウェル領域5は例えば不純物注入またはエピタキシャル成長などでドリフト層中に形成する。ソース領域6,7は、例えば不純物を1×1019cm-3以上など高濃度に注入するなどして形成した領域である。ゲート絶縁膜8は例えばウェット酸化、ドライ酸化あるいはSiO2酸化膜のCVD (Chemical Vapor Deposition)などによって形成する。ゲート電極9はゲート絶縁膜8の形成後、その直上にポリシリコンのCVDまたはアモルファスシリコンのCVD後、熱処理でポリシリコンに変性させるなどで形成した電極領域である。SiO2酸化膜のCVDなどによって層間絶縁膜11を形成し、その後ソース電極10をアルミニウム、チタン、ニッケルなどの金属を用いて、スパッタや金属蒸着法などにより形成する。ドレイン電極1は例えばアルミニウム、チタン、ニッケル、金などの金属を用いて、スパッタや金属蒸着法などの方法により形成する。
もしくは、図2に示すように、第１、または第２の実施形態に係るエピタキシャル基板製造プロセスによりSiCエピタキシャル基板を製造し、その後ウェル領域5、ソース領域6,7、ゲート絶縁膜8、ゲート電極9、ソース電極10、層間絶縁膜11など素子構造を形成する。その後、表面に素子構造が形成されたSiCエピタキシャル基板について、例えば砥石研削によりバルク基板12を除去する。その後、ドレイン電極1を形成する。
いずれの場合においても、第１、または第２の実施形態に係るエピタキシャル基板製造プロセスにより製造したエピタキシャル基板を用いることにより、バルク基板の研削において基板割れが抑制されるため、パワー半導体素子製造の歩留まりを向上することが可能となる。
第４の実施形態は、第１、または第２の実施形態に係るエピタキシャル基板製造プロセスにより製造された基板を用いた、nチャネルSiC IGBTの製造プロセスに関する。
図11に模式的に示すnチャネルSiC IGBTにおいて、SiC基板に窒素やリンなどを含むn-型ドリフト領域4が形成されており、その下部には窒素やリンなどを含むn型バッファ領域33が形成されている。バッファ領域33は必ずしも必要なものではないが、耐圧の向上と導通損失の抑制のために設けている。バッファ領域の下部にはアルミニウムやボロンなどを含むp+型コレクタ領域32が形成されており、その下部にはコレクタ電極31が備えられている。ドリフト領域4内部にはアルミニウムやボロンなどを含むp型ウェル領域5が形成されており、ウェル領域5内部には窒素やリンなどを含むn+型エミッタ領域34、およびアルミニウムやボロンなどを含むp+型エミッタ領域35が形成されている。エミッタ領域34と、ウェル領域5、ドリフト領域4を被覆するようにゲート絶縁膜8が形成されており、ゲート絶縁膜8を被覆するようにゲート電極9が備えられている。エミッタ領域34,35とウェル領域5を被覆するようにエミッタ電極36が形成されており、ゲート電極9とエミッタ電極36を絶縁するために層間絶縁膜11が形成されている。
第１、または第２の実施形態に係るエピタキシャル基板製造プロセスにより、例えばn型のSiCバルク基板12上にコレクタ領域32、バッファ領域33、ドリフト領域4の順番でホモエピタキシャル成長したSiCエピタキシャル基板を製造する。コレクタ領域32の不純物濃度は、例えば1×1018cm-3以上である。バッファ領域33の不純物濃度は、例えばコレクタ領域32の不純物濃度より低い値である。ドリフト領域4の不純物濃度は、例えば5×1015cm-3未満である。その後、図8に示す実施例３と同様に、例えば砥石研削によりバルク基板を除去する。
ウェル領域5は例えば不純物注入またはエピタキシャル成長などでドリフト層中に形成する。エミッタ領域34,35は、例えば不純物を1×1019cm-3以上など高濃度に注入して形成した領域である。ゲート絶縁膜8は例えばウェット酸化、ドライ酸化あるいはSiO2酸化膜のCVD (Chemical Vapor Deposition)などによって形成する。ゲート電極9はゲート絶縁膜8の形成後、その直上にポリシリコンのCVDまたはアモルファスシリコンのCVD後、熱処理でポリシリコンに変性させるなどで形成した電極領域である。SiO2酸化膜のCVDなどによって層間絶縁膜11を形成し、その後エミッタ電極36をアルミニウム、チタン、ニッケルなどの金属を用いて、スパッタや金属蒸着法などにより形成する。コレクタ電極31は例えばアルミニウム、チタン、ニッケル、金などの金属を用いて、スパッタや金属蒸着法などの方法により形成する。
もしくは、第１、または第２の実施形態に係るエピタキシャル基板製造プロセスによりSiCエピタキシャル基板を製造し、その後ウェル領域5、エミッタ領域34,35、ゲート絶縁膜8、ゲート電極9、エミッタ電極36、層間絶縁膜11など素子構造を形成する。その後、表面に素子構造が形成されたSiCエピタキシャル基板について、例えば砥石研削によりバルク基板12を除去する。その後、コレクタ電極31を形成する。
いずれの場合においても、第１、または第２の実施形態に係るエピタキシャル基板製造プロセスにより製造したエピタキシャル基板を用いることにより、バルク基板の研削において基板割れが抑制されるため、パワー半導体素子製造の歩留まりを向上することが可能となる。
なお、以上説明した実施例３、４はバルク基板研削を含んだパワー半導体素子製造プロセスに関する発明であるため、MOSFET、IGBTに限らず、他のパワー半導体素子に適用可能である。また、本発明はn型チャネル構造に限らず、p型チャネル構造に適用可能である。半導体材料は本実施形態で例示したSiC以外に、例えばSiやGaNなどに適用可能である。
第５の実施形態は、第４の実施形態に係る製造プロセスにより製造されたパワー半導体素子について、プローブ検査の効率向上に関する。
従来の一般的な半導体基板製造プロセスにより製造されたエピタキシャル基板を用いて、バルク基板の研削を含む製造プロセスによりnチャネルSiC IGBTを製造した場合、図5に示すように基板外周端部のエピタキシャル層とバルク基板の界面201が屈曲若しくは湾曲し、研削面の基板外周端部では本来の裏面構造とは異なる面203が形成される(nチャネルSiC IGBTの裏面はp+型でなければいけないのだが、基板外周端部にn型のエピタキシャル層が出てきて電気測定の不良が出る要因となる)ため、基板状態のまま電気測定を行うと正確に評価できない(従来は、チップダイシングをしてから個別チップに電気測定をしていた)。一方、本発明の第４の実施形態に係る製造プロセスは、図8に示すように研削面全面において本来の裏面構造と同じ面211が形成される。したがって、図13に示すフローチャートのように、SiCエピタキシャル基板を準備しS201、前記基板を用いてnチャネルSiC IGBTの形成S202を行い、基板状態のままで電気的特性のプローブ検査S203を正確に行うことが可能となる(例えば、基板を載置するテーブル全面を基板の裏面のコレクタ電極と導通させ、基板表面側の各チップの電極にプローブを当てて電気的特性を検査する)。チップダイシングS204よりも先にプローブ検査S203を行うことにより、プローブ検査による良品選別の効率を向上させることが可能となる。
1 ドレイン電極
2 n+型エピタキシャル層 (ドレイン領域)
4 n-型エピタキシャル層 (ドリフト領域)
5 p型ウェル領域
6 n+型ソース領域
7 p+型ソース領域
8 ゲート絶縁膜
9 ゲート電極
10 ソース電極
11 層間絶縁膜
12 バルク基板
31 コレクタ電極
32 p+型エピタキシャル層 (コレクタ領域)
33 n型エピタキシャル層 (バッファ領域)
34 n+型エミッタ領域
35 p+型エミッタ領域
36 エミッタ電極
200 従来の一般的な製造プロセスにより作製されたエピタキシャル基板
201 面取り面に沿って屈曲若しくは湾曲したバルク基板／エピタキシャル層界面
202 バルク基板とエピタキシャル層が同時に存在する研削面
203 基板外周端部で本来の裏面構造とは異なる層が露出する研削面
210 第１の実施形態に係る製造プロセスにより作製されたエピタキシャル基板
211 全面において本来の裏面構造と同じ面が形成された研削面
220 第２の実施形態に係る製造プロセスにより作製されたエピタキシャル基板
221 テーパーラウンド形状に面取りした基板外周端部
301 U字型状の研削断面を有する砥石
S101 スライシング (インゴットの輪切り) 工程
S102 半導体基板の基板外周端部の面取り工程
S103 半導体基板の研削工程
S104 半導体基板の研磨工程
S105 半導体基板を用いたエピタキシャル成長工程
S201 本発明に係るエピタキシャル基板製造工程
S202 パワー半導体素子製造工程
S203 電気特性のプローブ検査および良品選別工程
S204 基板からチップをダイシングする工程

Claims (6)

  1. バルク基板とエピタキシャル層の界面が基板外周端部まで平坦に形成され、および基板外周端部のエッジが基板側面に対して傾斜面となっているエピタキシャル基板を準備する工程と、
    前記エピタキシャル基板のエピタキシャル層のドリフト層中、およびドリフト層上に半導体素子構造を形成する工程と、
    前記エピタキシャル基板を反転して、裏面のバルク基板を研削により除去する工程と、
    前記バルク基板の除去により現れた前記エピタキシャル基板のエピタキシャル層に電極を形成する工程とを有することを特徴とする半導体装置の製造方法。
  2. 前記エピタキシャル基板を準備する工程に続けて、裏面のバルク基板を研削により除去する工程を先に実行し、
    前記エピタキシャル基板のエピタキシャル層のドリフト層中、およびドリフト層上に半導体素子構造を形成する工程をその後に実行することを特徴とする請求項1に記載の半導体装置の製造方法。
  3. 前記エピタキシャル基板のエピタキシャル層のドリフト層中、およびドリフト層上に半導体素子構造を形成する工程が、
    前記エピタキシャル層の第1導電型を有するドリフト層中に、第2導電型を有するウェル領域を形成する工程と、
    前記ウェル領域内部に第1導電型を有するソース領域、および第2導電型を有するソース領域を形成する工程と、
    前記第1導電型を有するソース領域、前記ウェル領域、および前記ドリフト層を被覆してゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜の真上を被覆してゲート電極を形成する工程と、
    前記ゲート電極を覆って層間絶縁膜を形成した後、前記ソース領域、および前記ウェル領域を被覆してソース電極を形成する工程と、
    を含むことを特徴とする請求項1、または請求項2に記載の半導体装置の製造方法。
  4. バルク基板とエピタキシャル層の界面が基板外周端部まで平坦に形成され、および基板外周端部のエッジが基板側面に対して傾斜面となっているエピタキシャル基板を準備する工程と、
    前記エピタキシャル基板のエピタキシャル層のドリフト層中、およびドリフト層上に半導体素子構造を形成する工程と、
    前記エピタキシャル基板を反転して、裏面のバルク基板を研削により除去する工程と、
    前記バルク基板の除去により現れた前記エピタキシャル基板のエピタキシャル層に電極を形成する工程と
    前記エピタキシャル基板の裏面の前記電極を全面導通させて、前記エピタキシャル基板の表面の各半導体素子の電極にプローブを当てて電気的特性検査を行う工程と、
    前記エピタキシャル基板のチップダイシングを行う工程とを有することを特徴とする半導体装置の製造方法。
  5. 前記エピタキシャル基板を準備する工程に続けて、裏面のバルク基板を研削により除去する工程を先に実行し、
    前記エピタキシャル基板のエピタキシャル層のドリフト層中、およびドリフト層上に半導体素子構造を形成する工程をその後に実行することを特徴とする請求項4に記載の半導体装置の製造方法。
  6. 前記エピタキシャル基板のエピタキシャル層のドリフト層中、およびドリフト層上に半導体素子構造を形成する工程が、
    前記エピタキシャル層の第1導電型を有するドリフト層中に、第2導電型を有するウェル領域を形成する工程と、
    前記ウェル領域内部に第1導電型を有するエミッタ領域、および第2導電型を有するエミッタ領域を形成する工程と、
    前記第1導電型を有するエミッタ領域、前記ウェル領域、および前記ドリフト層を被覆してゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜の真上を被覆してゲート電極を形成する工程と、
    前記ゲート電極を覆って層間絶縁膜を形成した後、前記エミッタ領域、および前記ウェル領域を被覆してエミッタ電極を形成する工程と、
    を含むことを特徴とする請求項1、2、4、または請求項5のいずれか１項に記載の半導体装置の製造方法。
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CN118077034A (zh) * 2021-10-05 2024-05-24 学校法人关西学院 提高掺杂剂的活化率的方法以及通过该方法制造的结构

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01201922A (ja) * 1988-02-05 1989-08-14 Nec Corp ウェハーの製造方法
JP2002025873A (ja) * 2000-07-07 2002-01-25 Hitachi Cable Ltd 半導体ウエハ及びその表面、裏面判別方法
JP2006024840A (ja) * 2004-07-09 2006-01-26 Sumitomo Metal Mining Co Ltd 燐化ガリウムウェーハのベベリング方法
JP5125098B2 (ja) * 2006-12-26 2013-01-23 信越半導体株式会社 窒化物半導体自立基板の製造方法
US8866150B2 (en) * 2007-05-31 2014-10-21 Cree, Inc. Silicon carbide power devices including P-type epitaxial layers and direct ohmic contacts
JP5584146B2 (ja) * 2011-01-20 2014-09-03 株式会社東芝 半導体装置およびその製造方法
JP2012195539A (ja) * 2011-03-18 2012-10-11 Toshiba Corp 半導体装置の製造方法および補強板
JP5921089B2 (ja) * 2011-06-01 2016-05-24 三菱電機株式会社 エピタキシャルウエハの製造方法及び半導体装置の製造方法
JP6071611B2 (ja) * 2013-02-13 2017-02-01 Ｍｉｐｏｘ株式会社 オリエンテーションフラット等切り欠き部を有する、結晶材料から成るウエハの周縁を、研磨テープを使用して研磨することにより円形ウエハを製造する方法
JP6268298B2 (ja) * 2014-08-26 2018-01-24 株式会社日立製作所 ４ｈ−ＳｉＣ絶縁ゲートバイポーラトランジスタおよびその製造方法

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