JP6510288B2 - チャージポンプ回路 - Google Patents

Description

本発明はキャパシタとスイッチとを組み合わせて電圧を昇圧するチャージポンプ回路に関する。

チャージポンプ回路はたとえば不揮発性半導体記憶装置やＤＣ／ＤＣスイッチングレギュレータなどの昇圧回路に用いられる。特に近年、スマートホン、ノートパソコン等のモバイル機器が普及するとともに、これらのモバイル機器に使用される回路に対して小型化、低消費電力化が要求される。チャージポンプ回路はインダクタを用いずに昇圧できるので小型化に向いている。

一般的にＤＣ／ＤＣスイッチングレギュレータの電源ライン側に配置される、いわゆるハイサイドスイッチ素子として、たとえばＰＭＯＳトランジスタとＮＭＯＳトランジスタのいずれか一方が用いられる。ＰＭＯＳトランジスタはゲート電圧制御が比較的容易であるというメリットがあるが、同等の電気的特性を実現しようとするとＮＭＯＳトランジスタに比べて面積を大きくしなければならず、製造コストが高くなるというデメリットがある。さらに、ＰＭＯＳトランジスタでは低オン抵抗が実現しにくいが、ＮＭＯＳトランジスタであればＰ型ＭＯＳトランジスタの約三分の一の面積で実現することができるので製造コストの廉価化が図れる。しかし、ＮＭＯＳトランジスタをハイサイドスイッチ素子として用いると、ゲート駆動にチャージポンプ回路、ブートストラップ回路等の昇圧回路が必要とされ、消費電流が増えると共にトランジスタの高耐圧化が要求されるというデメリットが生じる。

図９は一般的によく知られたチャージポンプ回路の基本動作を説明するために用意した図である。チャージポンプ回路１００はＮＭＯＳトランジスタからなるスイッチ素子ＳＷと昇圧部２で構成される。スイッチ素子ＳＷはドレインＤ、ソースＳ、およびゲートＧを有する。スイッチ素子ＳＷのソースＳおよび昇圧部２の入力端子Ｔｉには入力電圧ｖｉｎが供給される。入力電圧ｖｉｎはスイッチ素子ＳＷのソースＳにも供給される。昇圧部２の昇圧出力端子ＴＣＰからは入力電圧ｖｉｎよりもスイッチ素子ＳＷの閾値電圧Ｖｔを超える昇圧出力電圧ｖｃｐが出力され、昇圧出力電圧ｖｃｐはスイッチ素子ＳＷのゲートＧに印加される。昇圧出力電圧ｖｃｐはたとえば入力電圧ｖｉｎよりもたとえば５〜６Ｖ高い電圧である。たとえば入力電圧ｖｉｎが１９Ｖに選ばれたとき昇圧出力電圧Ｖｃｐはたとえば２５Ｖに（１９Ｖ＋６Ｖ＝２５Ｖ）設定される。これによってスイッチ素子ＳＷを確実にオン状態に置くことができる。すなわちスイッチ素子ＳＷがＮＭＯＳトランジスタである場合にはそのゲートＧには入力電源電圧ｖｉｎよりも数Ｖ高い電圧を印加しなければならない。このため、ＮＭＯＳトランジスタを電源ライン側に用いる場合には、上記のようなメリットは得られるもののチャージポンプ回路のような昇圧回路が必要となり、消費電力の低減化およびスイッチ素子の高耐圧化の面で課題が残っていた。

チャージポンプ回路としては、その目的に応じて従来、種々の回路が提案されている。省電力化の点ではたとえば特許文献１が知られている。特許文献１は、チャージポンプ回路に与えるクロック周波数が一定である場合において昇圧電圧を適正に制御するとしている。このために、チャージポンプ回路の出力電圧が所望の電圧よりも小さいとき、第１または第２クロックの供給を開始し、出力電圧が所望の電圧より大きいとき、第１または第２のクロックの供給を停止する手法を開示する。

特許文献２は、電力の消費を能率的に行うために、チャージポンプ回路への入力信号の周波数を可変する可変周波数発生器を有するとしており、電流負荷の変化に応じて、発振器の周波数を適切に対応できるものを提案する。

特許文献３は、消費電力の低減化を実現できる半導体記憶装置を提供するとしている。このためにリングオシレータと昇圧回路とを有する半導体記憶装置において、昇圧電圧に達するまでの期間中にリングオシレータの発振周期を短くして速く動作させ、昇圧終了後にリングオシレータの発振周期を長くして遅く動作させる。

特許文献４は、低消費電力を実現することができるチャージポンプ回路を提供するとしている。このためにクロック信号を供給する発振回路を有し、発振回路はインバータがリング状に接続されるリングオシレータとインバータに流れる電流を制御することにより、クロック信号の周波数を電源電圧の増加に応じて減少させる電流発生回路を有するとしている。

特開２００１−１１２２３９号公報 特開２００２−２３３１３５号公報 特開平１１−３２８９７３号公報 特開２００８−１２４８５２号公報

しかし、特許文献１では出力電圧が所望の電圧より大きいとき、クロックの供給を停止すると、出力電圧が幅広く変動し、望まない大きなリプルを作り出すという恐れがある。

特許文献２は重い負荷のときには発振周波数を高くし、軽い負荷のときには発振周波数を低くする方法であるが、そうすると初期の段階から出力電流が大きい場合、すなわち負荷が重い場合には最初の段階から発振周波数が高くなり、出力電圧も共に上昇する。出力電圧の昇圧によって、出力電流が上昇して、また発振周波数が上がるという悪循環に陥りやすくなり、発振器が常に最大周波数で動いて、大きな電力損失が生じてしまうという不具合が生じうる。

特許文献３は、クロックを生成するリングオシレータのインバータの数を変更することによって、クロックの周期を変える仕組みであるが、変更する数のインバータ数と相当のスイッチ素子が必要とされる。スイッチ素子の数が多い場合、そのスイッチ素子を制御する回路が複雑になるという不具合が生じる。

特許文献４は、リングオシレータとインバータに流れる電流を制御するときに電源電圧の増加に応じて減少させる電流発生回路が必要となり回路がやや複雑になること、またインバータの段数の増加に応じて、電流の調整精度を高めなければならないという不具合が生じる。

本発明は、上記の問題点に鑑み、比較的簡便な回路構成によって消費電力の低減化が図れるチャージポンプ回路を提供することを目的とする。

本発明に係るチャージポンプ回路は、第１周波数と第１周波数よりも少なくともその周波数が１桁低い第２周波数のクロック信号を生成するクロック部と、入力電圧よりも高い昇圧出力電圧をクロック信号を用いて生成する昇圧部と、昇圧出力電圧が制御電極に印加され、その第１主電極に第１入力電源が供給され、その第２主電極から第１出力電源が出力されるスイッチ素子と、昇圧出力電圧が所定値に至ったとき、またはスイッチ素子の第１主電極または第２主電極に流れる負荷電流が所定値に至ったときにクロック信号の周波数を第１周波数から第２周波数に切り替えるクロック部制御手段を有する。

また、本発明のチャージポンプ回路は、クロック部はインバータまたは差動増幅器またはこれらの組み合わせによりリング状に接続したリングオシレータまたはリングオシレータの接続経路内に設けられた抵抗およびキャパシタで構成されるＣＲオシレータで構成される。そして、抵抗およびキャパシタの第１端同士は共通に接続されてリング状に接続されるインバータの初段の入力に接続される。また、抵抗の第２端はリング状の奇数番目のインバータの出力に接続され、キャパシタの第２端はリング状の偶数番目のインバータの出力に接続され、初段のインバータの入力側にはクロック部制御手段の出力が接続される。

本発明によれば、昇圧出力電圧が所定値に達するまでの期間は、比較的高い周波数のクロック信号によって昇圧し、昇圧出力電圧が所定値に達した後は、クロック信号の周波数を低くすることによって不要な消費電力を抑えるので少電力化が図れる。

本発明のチャージポンプ回路の第１実施形態を示すブロック図である。 図１の具体的な回路構成図である。 図１、図２に示す第１実施形態のタイムチャートである。 図１、図２に示した第1実施形態に用いるクロック部１の主なノードに生じる信号波形図であり、クロック信号ＣＬＫの周波数の遷移を説明する図である。 本発明の第２実施形態を示すブロック図である 図５に示す第２実施形態に用いる一回路構成図である。 本発明にかかるチャージポンプ回路をＳＭＢｕｓに適用した応用回路を示す図である。 本発明の第１実施形態および第２実施形態に用いるクロック部制御手段に流れる周波数制御電流とクロック部１で生成されるクロック信号の周波数との関係を示す特性図である。 チャージポンプ回路の基本動作を説明する図である。

（第１実施形態）
図１は本発明に係るチャージポンプ回路の第１実施形態を示し、とりわけ本発明に係るチャージポンプ回路の概念を説明するために用意したブロック図である。本実施形態に係るチャージポンプ回路１０は、集積回路ＩＣ１に内蔵されるクロック部１、昇圧部２、電圧モニタ部３、クロック部制御手段４、および集積回路ＩＣ１の外部に設けたスイッチ素子ＳＷを有する。また、回路外部との電気的な接続を確立するため、入力端子ＴＩＮ、昇圧出力端子ＴＣＰを有している。

クロック部１は、後段の昇圧部２で入力電圧ｖｉｎを昇圧するときに用いるクロック信号ＣＬＫを生成する。クロック信号ＣＬＫはクロック部１に内蔵されるたとえばＣＲオシレータやインバータまたは差動増幅器がリング状に接続されたリングオシレータで生成される。クロック信号ＣＬＫは、昇圧電圧に達するまでの期間中は周波数が高く設定され、昇圧終了後は周波数を低くなるように制御される。クロック信号ＣＬＫの周波数Ｆｃｌｋは電圧モニタ部３およびクロック部制御手段４によって自動的に制御される。具体的な制御方法については後述する。

昇圧部２は、クロック部１から出力されるクロック信号ＣＬＫで制御され、クロック信号ＣＬＫの周波数（周期）Ｆｃｌｋに基づいて昇圧出力電圧ｖｃｐを昇圧出力端子ＴＣＰに出力する。昇圧出力電圧ｖｃｐは、入力端子ＴＩＮに供給される入力電圧ｖｉｎに昇圧部２で昇圧する昇圧電圧ｖｕｐを加えた、ｖｃｐ＝ｖｉｎ＋ｖｕｐとなる。

電圧モニタ部３は、入力端子ＴＩＮに供給される入力電圧ｖｉｎと昇圧部２で生成される昇圧出力電圧Ｖｃｐとの差電圧すなわち昇圧電圧ｖｕｐをモニタし、これらの間に所定の差電圧が生じている場合にはその状態を検知し、検知出力を後段のクロック部制御手段４に伝達する。

昇圧出力端子ＴＣＰから出力される昇圧出力電圧ｖｃｐはスイッチ素子ＳＷの制御電極Ｇに印加される。スイッチ素子ＳＷの第１主電極Ｓには第１入力電源ｖｃｃが供給され、その第２主電極Ｄには制御電極Ｇに印加される昇圧出力電圧ｖｃｐの大きさに基づきオンしたときにはほぼ第１電源ＶＣＣとほぼ同じ第１出力電源ｖｏｕｔが出力される。

電圧モニタ部３は電圧をモニタする回路部ではあるが、本発明の一実施形態では、そこに流れる電流を検知するようにしている。なぜならば、電圧モニタ部３に流れる電流が、後段のクロック部制御手段４の回路動作を支配しているからである。昇圧出力端子ＴＣＰ側から電圧モニタ部３に向かって流れる電流は符号ｉｕで、電圧モニタ部３から入力端子ＴＩＮに向かって流れる電流は符号ｉｚで、それぞれ表している

クロック部制御手段４は、電圧モニタ部３からの検知出力を受け、クロック部１で生成されるクロック信号ＣＬＫの周波数Ｆｃｌｋを制御する。クロック部制御手段４は本発明の一実施形態ではクロック部１から周波数制御電流ｉｗを引き込むようにしている。もちろん、クロック部制御手段４側からクロック部１に向かって周波数制御電流を流し込むようにしてもよい。クロック部制御手段４の具体的な回路構成は後述で明らかになるが、その回路には、たとえば電圧−電流変換回路、電圧−電圧変換回路、電流−電圧変換回路、電流−電流変換回路などを採用することができる。クロック部制御手段４のクロック部１に対する作用が電流制御型にせよ電圧制御型にせよ、いずれにしてもクロック部制御手段４によってクロック部１で生成されるクロック信号ＣＬＫの周波数Ｆｃｌｋを調整・制御することが求められる。

昇圧電圧ｖｕｐおよび電流ｉu，ｉｚ，および周波数制御電流ｉｗとの間には所定の関係がもたされる。たとえば昇圧電圧ｖｕｐが所定値以下である場合、たとえばｖｕｐ＜６Ｖである状態では電流ｉｕ，ｉｚおよび周波数制御電流ｉｗはいずれもほぼ０に設定される。昇圧電圧ｖｕｐがｖｕｐ≧６Ｖであるとき電流ｉｕ，ｉｚおよび周波数制御電流ｉｗは所定の電流値または所定の範囲の電流値に設定される。電流ｉｕとｉｚとの大きさの関係は随時設定される。これら両者は同じ大きさでもよいし異なっていてもかまわない。クロック部１からクロック部制御手段４に引き込まれる周波数制御電流ｉｗはクロック部１で生成されるクロック信号ＣＬＫの周波数Ｆｃｌｋの制御範囲に応じてその大きさが決定される。省電力化の観点で周波数制御電流ｉｗは電流ｉｕおよびｉｚよりはたとえば1桁または２桁小さな数μＡ〜十数μＡに設定される。

図２は図１に示した本発明にかかる第１実施形態の具体的な回路構成図である。図１と同じ箇所には同じ符号を付与し、説明を省略する。

クロック部１はクロック信号ＣＬＫを出力するクロック信号発振器としての回路機能を有する。クロック部１の回路構成としてはたとえばインバータがリング状に接続され、さらにキャパシタおよび抵抗が所定の経路間に接続される。インバータはたとえばＰＭＯＳトランジスタおよびＮＭＯＳトランジスタのゲートを共通に接続し、両者の主導電路を直列に接続したいわゆるＣＭＯＳインバータで構成される。本発明に用いるクロック部１は、一般的にＣＲオシレータまたはリングオシレータで構成される。リング状のオシレータを構成するために否定回路が奇数段用意される。否定回路としては図２に例示したインバータや図示しない差動増幅器をインバータとして用いることもできる。

図２に示したクロック部１は、リング状に接続したインバータＩＮＶ１〜ＩＮＶ５、キャパシタＣ１、抵抗Ｒ１、およびインバータＩＮＶ６で構成している。インバータＩＮＶ１〜ＩＮＶ５それぞれの出力は次段のインバータの入力にそれぞれ接続される。すなわち、インバータＩＮＶ１,ＩＮＶ２,ＩＮＶ３,およびＩＮＶ４の出力それぞれはインバータＩＮＶ２,ＩＮＶ３,ＩＮＶ４,およびＩＮＶ５のそれぞれの入力に接続される。奇数段の最終段であるインバータＩＮＶ５の出力は抵抗Ｒ１を介して初段であるインバータＩＮＶ１の入力に帰還される。抵抗Ｒ１とキャパシタＣ１との共通接続点およびインバータＩＮＶ１の入力との接続点はノードＮ１で示している。インバータＩＮＶ１の入力とインバータＩＮＶ５の出力は逆相であるので、抵抗Ｒ１は負帰還として作用する。したがって、インバータＩＮＶ５の出力は常にインバータＩＮＶ１の入力を逆の電圧に引き込む。キャパシタＣ１はインバータＩＮＶ４の出力とインバータＩＮＶ１の入力に接続される。インバータＩＮＶ４の出力とインバータＩＮＶ１の入力は同相の関係に置かれている。したがって、キャパシタＣ１は正帰還として作用する。こうした回路構成によってクロック部１は安定にクロック信号ＣＬＫを出力する。なお、インバータＩＮＶ６はＣＲオシレータやリングオシレータとは直接的には関係なく後段との極性合わせや、バッファの役目をもたせるために配置されている。クロック部１の出力はノードＮ２で示されている。

クロック部１の出力であるノードＮ２から出力されるクロック信号ＣＬＫの周波数（周期）Ｆｃｌｋ、パルス幅はインバータＩＮＶ１〜ＩＮＶ５の遅延時間およびキャパシタＣ１と抵抗Ｒ１の充放電特性で決定することができる。

図２に示したクロック部１はよく知られたＣＲオシレータであるが、本発明の特徴はインバータＩＮＶ１の入力、キャパシタＣ１、および抵抗Ｒ１の共通接続点であるノードＮ１にクロック部制御手段４の出力を結合していることである。これによって、クロック部制御手段４は、ノードＮ１を介してクロック部１から周波数制御電流ｉｗを引き込む。さらに、こうした構成によればキャパシタＣ１と抵抗Ｒ１の充放電特性を制御してクロック信号ＣＬＫの周波数Ｆｃｌｋやパルスデューテイ比、パルス幅を可変する。詳細については後述する。

昇圧部２は、クロック部１から出力されたクロック信号ＣＬＫを用いて入力端子ＴＩＮに供給される入力電圧ｖｉｎを所定の大きさまで昇圧する役割を担う。昇圧部２は、ＮＭＯＳトランジスタＱ２１およびＱ２３、ＰＭＯＳトランジスタＱ２２およびＱ２４、キャパシタＣ２１およびＣ２２、およびインバータＩＮＶ２１を有する。トランジスタＱ２１およびＱ２２の各ゲートＧは共通接続され第１のＣＭＯＳインバータの入力部（ノードＮ４）を構成する。トランジスタＱ２１およびＱ２２の各ドレインＤは共通接され第１のＣＭＯＳインバータの出力部（ノードＮ３）を構成する。トランジスタＱ２３およびＱ２４の各ゲートＧは共通に接続され第２のＣＭＯＳインバータの入力部（ノードＮ３）を構成する。トランジスタＱ２３およびＱ２４の各ドレインＤは共通接され第２のＣＭＯＳインバータの出力部（ノードＮ４）を構成する。第１のＣＭＯＳインバータと第２のＣＭＯＳインバータからなる回路構成は、互いに自己の出力を相手の入力に帰還させる、よく知られたラッチ回路を構成する。

ノードＮ３とインバータＩＮＶ２１の出力との間にはキャパシタＣ２１が、ノードＮ４とインバータＩＮＶ２１の入力であるノードＮ２との間にはキャパシタＣ２２がそれぞれ接続される。

トランジスタＱ２１およびＱ２３のソースＳは共通に接続され、基準入力電源ＶＰＰから基準入力電圧ｖｐｐが供給される。基準入力電圧ｖｐｐは昇圧部２の基準電圧ともいえるものであり、昇圧部２は基準入力電圧ｖｐｐよりも昇圧電圧Ｖｕｐだけ高い電圧を生成する。昇圧電圧ＶｕｐはキャパシタＣ２１およびＣ２２での昇圧損失分を無視するならばクロック信号ＣＬＫのピーク値ｖｐによって決定される。よって、昇圧部２は基準入力電圧ｖｐｐにピーク値ｖｐを上積みした電圧、すなわち電圧（ｖｐｐ＋ｖｐ）をトランジスタＱ２２,Ｑ２４のソースＳ側から出力する。

ノードＮ２から出力されるクロック信号ＣＬＫは、インバータＩＮＶ２１、キャパシタＣ２１を介してノードＮ３、すなわち第２ＣＭＯＳインバータを構成するトランジスタＱ２３,Ｑ２４の各ゲートＧに印加される。また、クロック信号ＣＬＫはキャパシタＣ２２を介してノードＮ４、すなわち第１ＣＭＯＳインバータを構成するトランジスタＱ２１,Ｑ２２の各ゲートＧに印加される。クロック信号ＣＬＫがハイレベルＨであるとき、ノードＮ４は同じハイレベルＨとなり、トランジスタＱ２１,Ｑ２４はオンする。このとき、ノードＮ３はローレベルＬであり、トランジスタＱ２３,Ｑ２２はオフである。

クロック信号ＣＬＫがハイレベルＨであるとき、インバータＩＮＶ２１の出力はローレベルＬであり、トランジスタＱ２１はオンであるので、キャパシタＣ２１は充電され、キャパシタＣ２１のノードＮ３側の電極は基準電源ＶＰＰに供給される基準入力電圧ｖｐｐまで充電される。一方、クロック信号ＣＬＫがローレベルＬであるときには、トランジスタＱ２３がオンであるので、キャパシタＣ２２は充電され、キャパシタＣ２２のノードＮ４側の電極は基準入力電源ＶＰＰに供給される基準入力電圧ｖｐｐまで充電される。

クロック信号ＣＬＫがハイレベルＨからローレベルＬに遷移すると、トランジスタＱ２１,Ｑ２４はオンからオフに切り替わる。クロック信号ＣＬＫがローレベルＬであるとき、インバータＩＮＶ２１の出力に接続されるキャパシタＣ２１の電極は、クロック信号ＣＬＫのピーク値ｖｐまで持ち上げられ、ノードＮ３の電位は先に充電された電位ｖｐｐにピーク値ｖｐを加えた電位である（ｖｐｐ＋ｖｐ）まで昇圧される。昇圧された電圧（ｖｐｐ＋ｖｐ）は、トランジスタＱ２４を介して昇圧出力端子ＴＣＰに出力される。

クロック信号ＣＬＫがローレベルＬからハイレベルＨに遷移すると、トランジスタＱ２３,Ｑ２２はオンからオフに切り替わる。クロック信号ＣＬＫがハイレベルＨであるとき、インバータＩＮＶ２１の入力（ノードＮ２）に接続されるキャパシタＣ２２のノードＮ４側の電極は、クロック信号ＣＬＫのピーク値ｖｐまで持ち上げられ、ノードＮ４の電位は先に充電された基準入力電圧ｖｐｐにピーク値ｖｐを加えた電位である（ｖｐｐ＋ｖｐ）まで昇圧される。昇圧された電圧（ｖｐｐ＋ｖｐ）は、トランジスタＱ２２を介して昇圧出力端子ＴＣＰに出力される。

トランジスタＱ２１〜Ｑ２４、キャパシタＣ２１,Ｃ２２、およびインバータＩＮＶ２１で構成される昇圧部２はクロック信号ＣＬＫのハイレベルＨ、ローレベルＬの状態に関わらず常時、基準入力電圧ｖｐｐにクロック信号ＣＬＫのピーク値ｖｐを上積みした大きさまで昇圧することができる。したがって、昇圧部２は基準電圧ｖｐｐおよびクロック信号ＣＬＫのピーク値ｖｐを適宜選ぶことによって所望する大きさの電圧まで昇圧することができる。

電圧モニタ部３は、ツェナーダイオードＺＤとダイオード接続されたトランジスタＱ４１で構成した極めて簡便な回路構成である。トランジスタＱ４１はたとえばｐｎｐバイポーラトランジスタで構成される。電圧モニタ部３は入力端子ＴＩＮと昇圧出力端子ＴＣＰとの間に接続され、この２つの端子間に所定の電圧差を持たせるとともに両端子間の電圧差をモニタリングする。電圧差のモニタリングはツェナーダイオードＺＤに流れる電流ｉｚ（ツェナーダイオードの降伏電流）の有無に基づき行う。すなわち、電流ｉｚがほぼ０であるときには入力端子ＴＩＮと昇圧出力端子ＴＣＰとの間の電圧差は所定の大きさに達していない状態であり、電流ｉｚが所定を超える大きさに達したときには両端子間に所望する大きさの電圧差が生じたときである。言い換えれば昇圧出力端子ＴＣＰに所望する昇圧すべき電圧が出力されたときにはトランジスタＱ４１およびツェナーダイオードＺＤに電流ｉｚが流れる。したがって、本発明の一実施形態は、電圧モニタ部３は端に昇圧すべき電圧の大きさをモニタリングしているだけではなく、併せて昇圧電圧をも決定していることに特徴を有する。

電圧モニタ部３での昇圧電圧のモニタはツェナーダイオードＺＤに流れる電流ｉｚの有無で行うことは前に述べたとおりであるが、ここでは所望する昇圧電圧の設定について述べる。昇圧電圧は、トランジスタＱ４１のエミッタ・ベース間の順方向電圧ｖｄとツェナーダイオードＺＤの降伏電圧ｖｚで決定される。昇圧電圧ｖｕｐはｖｕｐ＝ｖｚ＋ｖｄで示される。いま、ｖｚ＝５．３Ｖ、ｖｄ＝０．７Ｖとするとｖｕｐ＝５．３＋０．７＝６．０Ｖとなる。昇圧電圧の大きさは６．０Ｖに限らず、所望する大きさに応じて定電圧素子を組み合わせて設定することができる。たとえば、昇圧電圧を１２Ｖ前後に設定したい場合にはツェナーダイオードを２つ直列に接続すればよい。また、昇圧電圧をたとえば１４Ｖ前後に設定したい場合には２つのツェナーダイオードとダイオードを３個とを直列に接続すればよい。また、昇圧電圧を６Ｖ以下に設定したい場合にはツェナーダイオードを用いずに定電圧素子であるダイオードを数個直列に接続することで足りる。なお、ツェナーダイオードＺＤの降伏電圧ｖｚの制御は、ツェナーダイオードＺＤのカソード側またはアノード側の不純物濃度を制御することで行われる。

クロック部制御手段４は、第１カレントミラー回路４ａおよび第２カレントミラー回路４ｂで構成される。第１カレントミラー回路４ａはｐｎｐバイポーラトランジスタＱ４１,Ｑ４２で、第２カレントミラー回路４ｂはｎｐｎバイポーラトランジスタＱ４３,Ｑ４４でそれぞれ構成される。これらのトランジスタはそれぞれＰＭＯＳトランジスタおよびＮＭＯＳトランジスタで構成することもできる。第１カレントミラー回路４ａを構成するトランジスタＱ４１は前にも述べたが、電圧モニタ部３の一構成要素でもある。こうしたトランジスタＱ４１は電圧モニタ部３で検知した電圧、電流をクロック部制御手段４の回路動作に直結させる貴重な役割を有する。すなわち、トランジスタＱ４１に流れる電流は第１カレントミラー回路４ａおよび第２カレントミラー回路４ｂに流れる電流を決める転写元であり、ひいてはクロック部１で生成されるクロック信号ＣＬＫを制御する周波数制御電流ｉｗの生成源となる。

トランジスタＱ４１に流れる電流はツェナーダイオードＺＤに流れる電流ｉｚとほぼ等しいことは前に述べたとおりであるが、電流ｉｚは昇圧出力端子ＴＣＰと入力端子ＴＩＮとの間のインピーダンスによって決定される。このため、このインピーダンスが小さすぎるとツェナーダイオードＺＤに過大電流が流れる恐れが生じる。こうした場合には、たとえばツェナーダイオードＺＤと入力端子ＴＩＮとの間に数十Ωから数百Ωの比較的抵抗値の小さな抵抗を接続して、ツェナーダイオードＺＤに流れる電流ｉｚを制限するようにしてもよい。

トランジスタＱ４１に流れるコレクタ電流ｉｃ４１は電流ｉｚとほぼ等しいが、トランジスタＱ４２に流す電流の転写元となる。ここでトランジスタＱ４１とトランジスタＱ４２の大きさが同じであればトランジスタＱ４２にはコレクタ電流ｉｃ４１（≒ｉｚ）と同じ電流が流れる。トランジスタＱ４２に流れるコレクタ電流はトランジスタＱ４３に入力される。トランジスタＱ４３に流れる電流はトランジスタＱ４４に転写され、トランジスタＱ４４とトランジスタＱ４３が同じ大きさであれば、トランジスタＱ４４とトランジスタＱ４３には同じ電流が流れる。トランジスタＱ４４のコレクタに流れる電流はクロック部１からクロック部制御手段４に向かって流れる、いわゆる周波数制御電流ｉｗとなる。

いずれにしても周波数制御電流ｉｗは、ツェナーダイオードＺＤに流れる電流ｉｚに基づき決定されるが、両者の電流比の設定はトランジスタＱ４１,Ｑ４２で構成した第１カレントミラー回路４ａおよびトランジスタＱ４３,Ｑ４４で構成した第２カレントミラー回路４ｂによって調整される。なお、両者の電流比を比較的大きく採る場合には、トランジスタＱ４１,Ｑ４２のいずれか一方のエミッタと昇圧出力端子ＴＣＰとの間に抵抗素子を接続したり、または、トランジスタＱ４３,Ｑ４４のいずれか一方のエミッタと接地電位ＧＮＤとの間に抵抗素子を接続したりすることで容易に達成することができる。

周波数制御電流ｉｗがクロック部１のノードＮ１側から引き込まれると、周波数制御電流ｉｗによって、ノードＮ１に生じる信号の信号波形、周波数（周期）が制御され、最終的にはクロック部１の出力であるノードＮ２から出力されるクロック信号ＣＬＫの周波数とパルスデューティ比が制御される。

図２に示したクロック部制御手段４はクロック部１から周波数制御電流ｉｗを引き込むようにしたが、クロック部制御手段４からクロック部１に周波数制御電流を流し込むように構成してもよい。いずれにしてもこうした回路構成は電流制御型となるが、電流制御型ではなく電圧制御型としてもよい。すなわち、電圧モニタ部３で検知した昇圧電圧を所定の電圧に変換するたとえば電圧−電圧変換器を用いて、クロック部１を構成する各インバータへの供給電源電圧を制御するか、またはノードＮ１に印加する電圧を制御するようにしてもよい。

周波数制御電流ｉｗによって周波数とパルスデューテ比が制御されたクロック信号ＣＬＫは昇圧部２で行うチャージポンプの信号源となり、昇圧部２で生成される昇圧電圧ｖｃｐはトランジスタＱ２２,Ｑ２４のソースＳ側（昇圧出力端子ＴＣＰ）に出力する。電圧モニタ部３は、トランジスタＱ４１およびＱ４２によって構成される第１のカレントミラー回路と、トランジスタＱ４３およびＱ４４によって構成される第２のカレントミラー回路を有する。第１のカレントミラー回路と第２のカレントミラー回路は直列に接続される。第１のカレントミラー回路の入力側にはトランジスタＱ４１が、出力側にはトランジスタＱ４２がそれぞれ配置される。第２のカレントミラー回路の入力側にはトランジスタＱ４３が、出力側にはトランジスタＱ４４がそれぞれ配置される。第１のカレントミラー回路の出力側は第２のカレントミラー回路の入力側に接続される。したがって、第１のカレントミラー回路と第２のカレントミラー回路とは直列に接続される。

図２において、昇圧出力端子ＴＣＰに出力される昇圧出力電圧ｖｃｐはスイッチ素子ＳＷの制御電極Ｇに印加される。ここでスイッチ素子ＳＷはＤＣ／ＤＣスイッチングレギュレータを構成するハイサイドトランジスタとは別に用意される。なお、スイッチ素子ＳＷとハイサイドトランジスタとの接続状態は後述の図７に示すが、ここで両者の接続の関係を簡単に述べると、スイッチ素子ＳＷとハイサイドトランジスタとは直列に接続され、この直列接続体が入力電源とローサイドトランジスタとの間に接続される。こうした回路構成は後述の図７に示す。

図３は図１、図２に示した第１実施形態の動作を説明するためのタイムチャートである。図３（ａ）は、昇圧部２から出力される昇圧出力電圧ｖｃｐである。入力電圧ｖｉｎは常時供給されているとすると、昇圧動作が行われる時刻ｔ１以前では、昇圧部２の昇圧出力電圧ｖｃｐは入力端子ＶＩＮの入力電圧ｖｉｎと一致している。時刻ｔ１以前ではクロック信号ＣＬＫは昇圧部２には供給されていない。時刻ｔ１〜ｔ２の期間では、昇圧部２はクロック信号ＣＬＫの供給を受け昇圧動作、すなわちチャージポンプを開始する。時刻ｔ２に達すると、昇圧出力電圧ｖｃｐは、入力端子ＶＩＮの入力電圧ｖｉｎよりも昇圧電圧ｖｕｐだけ高い大きさまで上昇し、時刻ｔ２以降では昇圧出力電圧Ｖｃｐは（ｖｉｎ＋ｖｕｐ）の大きさに維持される。

図３（ｂ）は、昇圧部２の昇圧出力端子ＴＣＰから電圧モニタ部３に向かって流れる電流ｉｕの遷移を示す。第１実施形態では、昇圧出力端子ＴＣＰから出力される昇圧出力電圧ｖｃｐと入力端子ＶＩＮの入力電圧ｖｉｎの差電圧（ｖｃｐ−ｖｉｎ）が電圧モニタ部３で設定された設定電圧よりも低い場合、すなわち時刻ｔ２以前では、電流ｉｕはほとんど流れていないのでほぼ０である。昇圧出力電圧ｖｃｐと入力電圧ｖｉｎの電圧の差が電圧モニタの設定電圧を超える期間、すなわち時刻ｔ２に至ると、電流ｉｕが流れ始め、電流ｉｕはまもなく制御電流ｉｕｎに維持される。なお、制御電流ｉｕｎに維持されるタイミングは時刻ｔ２または時刻ｔ２に至る直前であってもかまわない。また、電流ｉｕが制御電流ｉｕｎに至るまでの時間はある程度遅くてもかまわないし、また遷移特性に急峻性は要求されない。なぜならば、消費電力の低減化にはさほど影響しないからである。

図３（ｃ）は、クロック部制御手段４がクロック部１から引き込む周波数制御電流ｉｗを示す。周波数制御電流ｉｗは電流ｉｕと同じオーダーであってもかまわないし、電流ｉｕより１桁または２桁小さくてもよい。また、１桁または２桁大きくなるように設定してもよい。いずれにしても電流ｉｗの電流値ｉｗｎは、クロック部１に要求されるクロック信号ＣＬＫの周波数の制御範囲などのいわゆる制御特性に応じて随時決定すればよい。

図３（ｄ）は、クロック部１で生成されるクロック信号ＣＬＫを示す。時刻ｔ１で、クロック信号ＣＬＫが生成され、昇圧部２が昇圧を開始する。時刻ｔ１から、昇圧出力電圧ｖｃｐの電圧と入力電圧ｖｉｎの電圧の差が電圧モニタ部３の設定電圧値に達する時刻ｔ２までの時間帯では、クロック信号ＣＬＫの周波数は第1周波数Ｆｃｌｋ１であり比較的大きく設定される。すなわち、クロック信号ＣＬＫは速く振動している。時刻ｔ２以降、時刻ｔ３，ｔ４の期間はクロック信号ＣＬＫの周波数は第１周波数Ｆｃｌｋ１よりは小さな第２周波数Ｆｃｌｋ２となり遅く振動するように設定され、このときのパルスデューティ比も小さくなるように設定される。

本実施例では、時刻ｔ１〜ｔ２では、クロック信号ＣＬＫはクロック部１の発振できる第１周波数Ｆｃｌｋ１で振動している。時刻ｔ２以降では、クロック信号ＣＬＫの周波数は周波数制御電流ｉｗに依存する。周波数制御電流ｉｗが小さい場合、クロック信号ＣＬＫの周波数は大きい。逆に周波数制御電流ｉｗが大きい場合、クロック信号ＣＬＫの周波数は小さくなる。また、一般的に知られているように、昇圧部２を駆動するクロック信号ＣＬＫの周波数が大きいほど、昇圧部２の駆動能力が大きいため、昇圧出力電圧ｖｃｐの電圧値が高くなる。

図４はクロック部１のノードＮ１に生じる信号波形を模式的に示す。図４において、インバータＩＮＶ１〜ＩＮＶ５の反転閾値をＶｔ、キャパシタＣ１の容量値をＣ、抵抗Ｒ１の抵抗値をＲと表示する。ここで、インバータＩＮＶ１〜ＩＮＶ５はそれぞれＰＭＯＳトランジスタとＮＭＯＳトランジスタからなるいわゆるＣＭＯＳインバータで構成される。ここでＮＭＯＳトランジスタおよびＰＭＯＳトランジスタの閾値Ｖｔｎ、Ｖｔｐがインバータの反転閾値Ｖｔに比べで、無視できる値とみなす。

図４（ａ）はクロック部１で生成されるクロック信号ＣＬＫの周波数が制御されていない状態すなわちクロック部制御手段４がクロック部１から引き込む周波数制御電流ｉｗが０であるときのノードＮ１に生じる信号波形を模式的に示している。キャパシタＣ１が放電している時刻ｔ１０〜時刻ｔ１１でのノードＮ１の電位ＶＮ１は、下記の（１）式で示される。
ＶＮ１＝（Ｖｔ＋Ｖｉｎ）×ｅ^(-t/CR) ・・・・・・・・・（１）

時刻ｔ１２〜ｔ１３、すなわちキャパシタＣ１が充電されている場合、ノードＮ１の電位は、下記の（２）式で示される。
ＶＮ１＝Ｖｉｎ−（２Ｖｉｎ−Ｖｔ）×ｅ^(-t/CR) ・・・・（２）

インバータＩＮＶ１の出力が反転してから、キャパシタＣ１が放電され、ノードＮ１の電位がＶｔに下降するまでの時間Ｔ１は、下記の（３）式で示される。
Ｔ１＝ＣＲ×ｌｎ｛（Ｖｉｎ＋Ｖｔ）／Ｖｔ｝ ・・・・・・・（３）

また、インバータＩＮＶ１の出力が反転してから、キャパシタＣ１が充電され、ノードＮ１が電位Ｖｔまで上昇するまでの時間Ｔ２は、下記の（４）で示される。
Ｔ２＝ＣＲ×ｌｎ｛（２Ｖｉｎ−Ｖｔ）／（Ｖｉｎ−Ｖｔ）｝・・・（４）

ここでクロック信号ＣＬＫの周波数Ｆｃｌｋ１は時間Ｔ１と時間Ｔ２の和の逆数となるため、下記の（５）式で示される。
Ｆｃｌｋ＝１／（Ｔ１＋Ｔ２） ・・・・・・・・・・・・・・（５）

前記インバータの反転閾値ＶｔをＶｔ＝Ｖｉｎ／２とすると、クロック部１のクロック信号ＣＬＫの周波数Ｆｃｌｋは、下記の（６）式で示される。
Ｆｃｌｋ＝１／（２．２×ＣＲ） ・・・・・・・・・・・・・（６）

すなわち、クロック信号ＣＬＫの周波数Ｆｃｌｋは、キャパシタＣ１および抵抗Ｒ１の時定数で決まる。

図４（ｂ）は、図４（ａ）に準じクロック部１の出力すなわちノードＮ２から出力されるクロック信号ＣＬＫａを示す。クロック信号ＣＬＫａは、図４（ａ）に示したＣＲ積分波形に応じて生成される時間Ｔ１とＴ２とがほぼ同じであり比較的周波数が大きい状態であるものを模式的に示す。

図４（ｃ）は、クロック信号ＣＬＫの周波数が制御された状態すなわちクロック部制御手段４がクロック部１から電流ｉｗを引き込んでいる時にノードＮ１に生じる信号波形を示す。インバータＩＮＶ１の出力が反転し、ノードＮ１の電位がピークから反転閾値Ｖｔに下降するまでの時間をＴ３、およびインバータＩＮＶ１の出力が反転し、ノードＮ１の電位がボトムから反転閾値Ｖｔまで上昇するまでの時間をＴ４としてそれぞれ示す。図４（ｃ）に示した時間Ｔ３とＴ４を加えた大きさは、図４（ａ）に示した時間Ｔ１とＴ２を加えた大きさより長くなることがわかる。その理由は、クロック部制御手段４がクロック部１から周波数制御電流ｉｗを引き込むことで、キャパシタＣ１の両端にかかる電圧が（Ｖｉｎ−ｉｗ×Ｒ）となり減少するからである。この大きさを上記（３）式、（４）式に代入して、発振周波数ｆ２（前記時間Ｔ３とＴ４の和の逆数）とすると、その大きさは前に求めた発振周波数ｆ１の時よりは長くなり、周波数が小さくなることが分かる。

図４（ｄ）は、図４（ｃ）に準じて生成されるクロック部１の出力すなわちノードＮ２から出力されるクロック信号ＣＬＫｂを示す。クロック信号ＣＬＫｂは、図４（ｃ）に示したＣＲ積分波形に応じて生成される時間Ｔ３とＴ４とを加えた大きさとなり、図４（ｂ）に示したものよりも周波数が小さく（低く）なりかつデューティ比が小さくなっていることが分かる。

（第２実施形態）
図５は本発明にかかる第２実施形態のブロック図を示す。チャージポンプ回路１０Ｂは、図１に示したチャージポンプ回路１０とは、第１に電流モニタ部５をスイッチ素子ＳＷの第２主電極Ｄ側に設けたこと、第２に電流モニタ部５の出力を外部端子ＴＭを介してクロック部制御手段４に接続していることで相違する。図５に示した集積回路ＩＣ２は図１に示した集積回路ＩＣ１とは外部端子ＴＭを有していることで相違する。なお、電流モニタ部５はスイッチ素子ＳＷの第１主電極Ｓ側に設けてもよい。図１、図２に示した第1実施形態のチャージポンプ回路１０は入力電圧ｖｉｎと昇圧出力電圧ｖｃｐの差電圧をモニタし、差電圧が所定の昇圧電圧ｖｕｐに達したときにクロック部１で生成されるクロック信号ＣＬＫの周波数を低くし、この低い周波数のパルス信号で昇圧部２を駆動することで省電力化を図るものであった。言い換えれば第１実施形態のチャージポンプ回路１０は、スイッチ素子ＳＷについては言及せずにその前段までの回路構成に言及するものであった。

これに対して図５に示したチャージポンプ回路１０Ｂは、第１実施形態に示したチャージポンプ回路１０に加えてスイッチ素子ＳＷに流れる電流ｉｓｗを検知し、電流ｉｓｗが所定値を超えたときにクロック部１で生成されるクロック信号ＣＬＫの周波数が低くなるように制御し、省電力化を図るというものである。スイッチ素子ＳＷに流れる電流ｉｓｗはＤＣ／ＤＣスイッチングレギュレータのハイサイドトランジスタＱＨに流れる電流とほぼ等しいので、ハイサイドトランジスタに所定を超える電流や過電流が流れたときにも消費電力が低下するように制御するものである。

図５には電流モニタ部５と電圧モニタ部３の両者を含む回路構成を示したが、第２実施形態では電圧モニタ部３は必須の構成要件ではない。なぜならば、電流モニタ部５をスイッチ素子ＳＷの第１主電極と第２主電極のいずれか一方の導電路に接続することで電圧モニタ部３の回路機能も得られるからである。すなわち、昇圧電圧ｖｕｐが所定の大きさに達しているときにはスイッチ素子ＳＷに電流ｉｓｗが生じているからである。また、電流モニタ部５を設けることで電圧モニタ部３の回路機能に加え、スイッチ素子ＳＷおよびハイサイドトランジスタＱＨに流れる電流までモニタすることができるというメリットを有する。電流モニタ部５は、スイッチ素子ＳＷに流れる電流ｉｓｗをモニタリングし、モニタリングされた電流ｉｓｗの大きさに応じてクロック部制御手段４を制御し、クロック部制御手段４はクロック部１から周波数制御電流ｉｗを取り込み、クロック信号ＣＬＫの周波数Ｆｃｌｋの周波数とパルスデューティ比を制御する。

図６は図５に示した第２実施形態の具体的な回路構成図を示す。電流モニタ部５がスイッチ素子ＳＷに流れる電流ｉｃｍをモニタリングしている。電流モニタ部５は電流検知抵抗Ｒ２、オペアンプＯＰ１およびＯＰ２で構成される。電流検知抵抗Ｒ２の一端がスイッチ素子ＳＷの第２主電極Ｄと外部端子ＴＭＰにそれぞれ接続され、電流検知抵抗Ｒ２の他端は外部端子ＴＭＮと接続される。また、外部端子ＴＭＮには出力電圧ｖｏｕｔが出力されるが、出力電圧ｖｏｕｔはたとえばＤＣ／ＤＣスイッチングレギュレータの電源ライン側に配置されたハイサイドトランジスタＱＨに印加される。

外部端子ＴＭＰはオペアンプＯＰ１の非反転端子に、外部端子ＴＭＮはオペアンプＯＰ１の反転端子にそれぞれ接続される。オペアンプＯＰ１の出力はオペアンプＯＰ２の反転端子に接続され、比較電圧ＶＲＥＦがオペアンプＯＰ２の非反転端子に入力される。オペアンプＯＰ２の出力は電圧モニタ部３およびクロック部制御手段４に接続され、トランジスタＱ１のエミッタに接続される。

電流検知抵抗Ｒ２は、スイッチ素子ＳＷに流れる電流ｉｃｍを電圧に変換する。電流ｉｃｍの大きさに応じて外部端子ＴＭＰと外部端子ＴＭＮとの間の電圧差が定まる。両者間の電圧差ｖｒは電流検知抵抗Ｒ２の抵抗値ｒ２と電流ｉｃｍとの積となりＶｒ＝ｒ２・ｉｃｍとなる。

オペアンプＯＰ１は、外部端子ＴＭＰと外部端子ＴＭＮ間の電圧差を増幅する。その電圧増幅度はたとえば２０ｄｂ〜４０ｄｂに設定される。

オペアンプＯＰ２は、オペアンプＯＰ１で増幅した電圧の大きさと基準電圧ＶＲＥＦとを比較する。両者の比較結果に基づきオペアンプＯＰ２はクロック部制御手段４側から電流ｉｖを引き込む。電流ｉｖは、オペアンプＯＰ２の出力がハイレベルＨであるとき最小となり、ローレベルＬのとき最大となる。電流ｉｖが最大になると、クロック部制御手段４はクロック部１側から周波数制御電流ｉｗを引き込み、クロック信号ＣＬＫの周波数Ｆｃｌｋが低くなるように制御する。

図５、図６に示した第２実施形態ではツェナーダイオードＺＤは必ずしも必要としない。なぜならば、第２実施形態は電圧モニタ部３を必須の構成要件としないからである。また第２実施形態では、クロック部制御手段４を第１のカレントミラー回路４ａおよび第２のカレントミラー回路４ｂの２つのカレントミラー回路をもって構成する必要もない。なぜならば、当業者であれば、２つのカレントミラー回路を用いずに、たとえばオペアンプＯＰ２に流れる電流ｉｖまたは電流ｉｖを変換した電流を用いてクロック部１のノードＮ１から引き込むように、またはこれらの電流をノードＮ１側に向かって流し込むことが比較的に容易にできるからである。したがって、本発明に係るクロック部制御手段は必ずしもカレントミラー回路を必須の構成要件とはしないのである。

図７は本発明にかかるチャージポンプ回路をＳＭＢｕｓ（System Management Bus）バッテリチャージャーに用いた一例を示す。ＳＭＢｕｓはたとえばスマート・バッテリとホスト・システムとスマート充電器との間において情報をやり取りするためのツー（２）ワイヤ通信システムである。スマートバッテリとは自身に内蔵されたマイコンを用いて二次電池の電圧や充放電電流をモニタする機能を有し充電器あるいはコンピュータ等の負荷の間でデータ授受を行うバッテリである。

図７に示した電源装置３００はＳＭＢｕｓインターフェース機能を有する。電源装置３００は、ホストシステムＨＯＳＴと集積回路ＩＣ３を有する。ホストシステムＨＯＳＴと集積回路ＩＣ３との間ではクロック入力ＳＣＬとデータ入力ＳＤＡのツーワイヤーで情報のやり取りが行われる。

集積回路ＩＣ３には図示しないが前に述べた集積回路ＩＣ１および集積回路ＩＣ２と同様に、クロック部１、昇圧部２、電圧モニタ部３、クロック部制御手段４が内蔵されている。なお、前に述べたように、電圧モニタ部３は必ずしも設けなくともよい。集積回路ＩＣ３はさらにＳＭＢｕｓや同期整流方式の降圧型ＤＣ／ＤＣスイッチングレギュレータが内蔵される。

集積回路ＩＣ３には比較的多くの外部端子が用意されるが、それらの外部端子とそれらに接続される回路素子および回路機能について図７を正視し、左上段側から反時計方向に説明する。

外部端子ＡＧＡＴＥ（ＴＣＰ）は、図１、図２、図５、および図６で説明した昇圧部２の昇圧出力端子ＴＣＰに該当する。外部端子ＡＧＡＴＥには抵抗Ｒａを介して第１スイッチ素子としてのスイッチＳＷ１の制御電極Ｇが接続される。スイッチ素子ＳＷ１はＮＭＯＳトランジスタで構成され、その第１主電極Ｓと制御電極Ｇとの間にはキャパシタＣＡＧが接続される。抵抗ＲａとキャパシタＣＡＧとはローパスフィルタを構成し、スイッチ素子ＳＷ１の制御電極Ｇに印加されるサージ電圧やスパイク状の不所望なノイズを抑圧し、スイッチ素子ＳＷ１に不要な電流が流入するのを抑止する。スイッチ素子ＳＷ１の第１主電極Ｓは第１電源端子としての端子ＡＤＡに接続される。端子ＡＤＡにはたとえば、交流電源を直流電源に変換するＡＣ−ＤＣアダプタ（以下ＡＣアダプタ）が接続される。スイッチ素子ＳＷ１の第２主電極ＤはハイサイドトランジスタＱＨの第１主電極Ｄに接続される。

外部端子ＶＡは集積回路ＩＣ３の第１電源電圧供給端子である。外部端子ＶＡにはキャパシタＣＶＡが接続され、さらに抵抗ＲＶＡを介してダイオードＤＶＡのカソードに接続される。ダイオードＤＶＡのアノードは端子ＡＤＡに接続される。抵抗ＲＶＡおよびキャパシタＣＶＡでローパスフィルタが構成され、不所望なたとえばスパイク状の電圧や電流が端子ＡＤＡ側から流入するのを抑止する。ダイオードＤＶＡは外部端子ＶＡ側から端子ＡＤＡ側に電流が逆流するのを遮断する。

外部端子ＡＣＤＥＴは、ＡＣアダプタから端子ＡＤＡに供給される第１電源電圧ｖａｄａが所定の範囲であるかどうかを検知するために用意された端子である。外部端子ＡＣＤＥＴには第１電源電圧ｖａｄａを抵抗Ｒ３,Ｒ４で分割した電圧が印加される。外部端子ＡＣＤＥＴに印加される電圧が所定値以下のときにはスイッチ素子ＳＷ１はオフとなるように制御される。

外部端子ＳＣＬ（クロック入力）,ＳＤＡ（データ入力）は、前に述べたようにＳＭＢｕｓインターフェースを行うために用意したツーワイヤーを接続する端子である。なお、ＳＭＢｕｓインターフェースにおいて、ホストシステムＨＯＳＴとの間には２つの外部端子の他にも他の外部端子が用意されるが説明の便宜上これらの端子については省略している。

外部端子ＧＮＤは集積回路ＩＣ３の接地電位端子である。

外部端子ＶＢは集積回路ＩＣ３の第２電源電圧供給端子である。前に述べた第１電源電圧供給端子である外部端子ＶＡとは別に用意される。外部端子ＶＢは充電が可能ないわゆる二次バッテリＢＡＴＴが接続される。電源装置３００は外部端子ＶＢに接続される二次バッテリＢＡＴを充電できるいわゆる、バッテリチャージャーとしての回路機能も有する。外部端子ＶＢには第２スイッチ素子としてのスイッチ素子ＳＷ２の第１主電極Ｓが接続される。

外部端子ＢＧＡＴＥ（ＴＣＰ２）は、図１、図２、図５、および図６で説明した昇圧部２の昇圧出力端子ＴＣＰが該当する。先に述べた外部端子ＡＧＡＴＥ（ＴＣＰ１）も昇圧部２の昇圧電圧出力端子ＴＣＰに該当したが、集積回路ＩＣ３にはクロック部１、昇圧部２、電圧モニタ部３、およびクロック部制御手段４がそれぞれ１対内蔵される。すなわち、集積回路ＩＣ３には昇圧部２が１対内蔵されているのでこれらは第１昇圧部及び第２昇圧部として区別される。外部端子ＢＧＡＴＥ（ＴＣＰ２）には抵抗Ｒｂを介してスイッチ素子ＳＷ２の制御電極Ｇが接続される。ＮＭＯＳトランジスタで構成されるスイッチ素子ＳＷ２の第１主電極Ｓは外部端子ＶＢに、その第２主電極Ｄは外部端子ＳＲＮにそれぞれ接続される。

外部端子ＳＲＮは、スイッチ素子ＳＷ２に流れる電流、ひいては外部端子ＶＢに接続される二次バッテリＢＡＴを充電するときの充電電流ｉｃｈを検知する、いわゆる電流検知端子として用意される。外部端子ＳＲＮと接地電位ＧＮＤとの間にはノイズをバイパスするたとえばセラミックキャパシタＣＲＮが接続される。

外部端子ＳＲＰは先に述べた外部端子ＳＲＮと同様に充電電流ｉｃｈを検知するための、いわゆる電流検知端子として用意される。外部端子ＳＲＰと外部端子ＳＲＮとの間には充電電流ｉｃｈを電圧に変換する電流検知抵抗ＲＳＲが接続される。外部端子ＳＲＰと接地電位ＧＮＤとの間にはノイズをバイパスするたとえばセラミックキャパシタＣＲＰが接続される。

外部端子ＬＤＲＶはローサイドトランジスタＱＬを駆動する駆動電圧を取り出す端子である。ローサイドトランジスタＱＬは、同期整流方式のＤＣ／ＤＣスイッチングレギュレータの接地電位ＧＮＤ側に配置される。外部端子ＬＤＲＶにはＮＭＯＳトランジスタで構成されるローサイドトランジスタＱＬのゲートＧが接続され、ローサイドトランジスタＱＬのソースＳは接地電位ＧＮＤに接続される。なお、非同期整流方式、すなわちローサイドトランジスタＱＬを用いずに整流ダイオードを用いる場合には外部端子ＬＤＲＶは不要である。

外部端子ＰＨＡＳＥは、ＤＣ／ＤＣスイッチングレギュレータの出力端子である。外部端子ＰＨＡＳＥと接地電位ＧＮＤとの間には、インダクタＬおよびキャパシタＣＯＵＴが直列に接続される。また、外部端子ＰＨＡＳＥにはローサイドトランジスタＱＬのドレインＤおよびハイサイドトランジスタＱＨのソースＳおよびブートストラップキャパシタＣＢＴの第１端がそれぞれ接続される。ハイサイドトランジスタＱＨおよびローサイドトランジスタＱＬによって同期整流方式の降圧型ＤＣ／ＤＣスイッチングレギュレータが構成される。

外部端子ＨＤＲＶはハイサイドトランジスタＱＨを駆動する駆動電圧を取り出す端子である。ハイサイドトランジスタＱＨは、同期整流方式のＤＣ／ＤＣスイッチングレギュレータの電源ライン側に配置される。ハイサイドトランジスタＱＨはＮＭＯＳトランジスタで構成され、そのゲートＧは外部端子ＨＤＲＶに、そのソースＳはローサイドトランジスタＱＬのドレインＤに、そのドレインＤはスイッチ素子ＳＷ１の第２主電極Ｄにそれぞれ接続される。

外部端子ＢＯＯＴは、ブートストラップキャパシタＣＢＴを接続する端子である。ブートストラップキャパシタＣＢＴの第１端は外部端子ＰＨＡＳＥに、その第２端は外部端子ＢＯＯＴにそれぞれ接続される。一般的にＤＣ／ＤＣスイッチングレギュレータのハイサイドトランジスタをＮＭＯＳトランジスタで構成するときにはブートストラップ回路が用意され、ブートストラップ回路にはキャパシタの他にダイオード素子が必要であるがダイオード素子は集積回路ＩＣ３に内蔵されている。図示しないブートストラップ回路で昇圧された駆動電圧はハイサイドトランジスタＱＨのゲートＧ側に印加される。ブートストラップ回路によってハイサイドトランジスタＱＨは十分にオンできる状態に置かれる。

図７に示した電源装置３００は、たとえばノート型パソコンに使用することができる。ノート型パソコンは２つの電源で駆動されることが少なくない。すなわち、ノート型パソコンは、ＡＣアダプタで作動させる場合と、バッテリＢＡＴＴで作動させる場合の２つの状態が頻繁に起こりうる。また、ＡＣアダプタで作動させる場合には同時に二次バッテリを充電させていることも少なくなく、こうした場合にはＡＣアダプタはバッテリチャージャーとしても働く。

電源装置３００の一構成要素である集積回路ＩＣ３は、こうした異なる使用状態に支障なく対応できるような回路機能が持たされている。集積回路ＩＣ３に持たされたこうした回路機能を次の３つに分けて説明する

集積回路ＩＣ３に持たされる第１の回路機能は、ＡＣアダプタが端子ＡＤＡに接続され、外部端子ＶＢに接続される二次バッテリが十分に充電されていないときに実行される。この場合には集積回路ＩＣ３に用意された外部端子ＡＧＡＴＥおよび外部端子ＢＧＡＴＥにはハイレベルＨの電圧が出力され、スイッチ素子ＳＷ１,ＳＷ２は共にオンとなる。スイッチ素子ＳＷ１（第１スイッチ素子）がオンすると、ハイサイドトランジスタＱＨのドレインＤに第１電源電圧Ｖａｄａが供給され、出力端子Ｖｏｕｔ３には第１電源電圧Ｖａｄａを降圧した出力電圧ｖｏｕｔ３が出力されると共に出力電圧ｖｏｕｔ３によって、外部端子ＶＢに接続されるバッテリＢＡＴＴが充電される。バッテリＢＡＴＴが所定の電圧まで充電されるとスイッチ素子ＳＷ２（第２スイッチ素子）はオフに制御され、ＡＣアダプタとバッテリＢＡＴＴとの電気的な接続が遮断される。

集積回路ＩＣ３の第２の回路機能は、ＡＣアダプタが端子ＡＤＡに接続され、外部端子ＶＢに接続される二次バッテリが十分に充電されているときである。すなわち、第１の回路機能では二次バッテリＢＡＴＴの充電が十分でなかった場合であったが第２においてはバッテリが十分に充電され所定の電圧が出力できる状態になっているときである。この場合には集積回路ＩＣ３に用意された外部端子ＡＧＡＴＥにはハイレベルＨの電圧が出力され、外部端子ＢＧＡＴＥにはローレベルＬの電圧が出力される。これによって、スイッチ素子ＳＷ１はオンとなるが、スイッチ素子ＳＷ２はオフとなる。スイッチ素子ＳＷ１がオンであるので、出力端子Ｖｏｕｔ３には出力電圧ｖｏｕｔ３が出力される。しかしスイッチ素子ＳＷ２はオフしているので出力端子Ｖｏｕｔ３と二次バッテリＢＡＴＴとの電気的な接続は切り離される。

集積回路ＩＣ３の第３の回路機能は、ＡＣアダプタの接続が切れており、バッテリＢＡＴＴで集積回路ＩＣ３を立ち上げる場合である。この場合には集積回路ＩＣ３に用意された外部端子ＡＧＡＴＥにはローレベルＬの電圧が出力され、外部端子ＢＧＡＴＥにはハイレベルＬの電圧が出力される。これによって、スイッチ素子ＳＷ１はオフとなるが、スイッチ素子ＳＷ２はオンとなる。スイッチ素子ＳＷ１がオフでありスイッチ素子ＳＷ２がオンであるので、バッテリＢＡＴＴから出力端子Ｖｏｕｔ３に電圧が伝達される。このとき、電流検知抵抗ＲＳＲにはバッテリＢＡＴＴＥＲＹが充電されるときの充電電流ｉｃｈとは逆方向に負荷電流ｉｈｃが流れる。負荷電流ｉｈｃは抵抗ＲＳＲで電圧に変換される。負荷電流ｉｈｃが所定の範囲を超えた場合には過電流とみなされ、スイッチ素子ＳＷ２の制御電極Ｇ側である外部端子ＢＧＡＴＥに接続される昇圧部２（図６参照）を駆動するクロック信号ＣＬＫの周波数Ｆｃｌｋの周波数を低くするように制御し、昇圧電圧ｖｕｐを低下させスイッチ素子ＳＷ２のオン抵抗を増加させ過電流を抑制する。こうした働きは図６で説明した電流検知電流検知抵抗とほぼ同じである。

図８は、クロック信号ＣＬＫの周波数Ｆｃｌｋの制御特性を示す。横軸にはクロック部１からクロック制御手段４に向かって流れる周波数制御電流ｉｗを、縦軸には周波数Ｆｃｌｋをそれぞれ示す。周波数制御電流ｉｗが０であるｉｗ＝ｉｗ０のときに、クロック部１で生成されるクロック信号ＣＬＫの周波数Ｆｃｌｋは最大となり、その最大周波数Ｆｃｌｋ（ｍａｘ）はたとえば２００ＫＨｚ〜６ＭＨｚに設定される。周波数制御電流ｉｗの最小値ｉｗ０は必ずしも０である必要はなく、最大周波数Ｆｃｌｋ（ｍａｘ）が上記の範囲を満たせるならばそれで十分である。しかし、小電力化の観点から周波数制御電流ｉｗが０であることが好ましい。周波数制御電流ｉｗ１は電流値が０ではないが、上記の周波数範囲を満たす最小値を示す。周波数制御電流ｉｗ１のときのクロック信号ＣＬＫの周波数Ｆｃｌｋ２から最大周波数Ｆｃｌｋ（ｍａｘ）までの周波数を本書で第１周波数と称する。第１周波数に設定されるのは、図３、時刻ｔ１からｔ２の区間である。時刻ｔ１〜ｔ２の区間は比較的短時間で所望する昇圧出力電圧ｖｃｐに到達させるために高速のクロック信号ＣＬＫが要求される。このクロック信号の周波数はたとえば２００ＫＨｚ〜６ＭＨｚである。

クロック信号ＣＬＫの周波数Ｆｃｌｋは周波数制御電流ｉｗの増加とともに低く（小さく）なり、周波数制御電流ｉｗｎに至るとクロック信号ＣＬＫの周波数はＦｃｌｋ２となる。すなわち、周波数Ｆｃｌｋ２は周波数制御電流の増加とともに下がる。周波数Ｆｃｌｋ２は本書で第２周波数と称される。なお、第１周波数が２００ＫＨｚであっても６ＭＨｚであっても周波数制御電流ｉｗの電流値がｉｗｎの時第２周波数は２０ＫＨｚ前後に設定する。したがって、第２周波数の大きさは第１周波数のそれよりも１桁以上小さく設定される。第１周波数がたとえば６ＭＨｚであっても第２周波数は２０ＫＨｚに設定するものであるから、さらに好ましくは２桁以上であるとも言える。第２周波数が２０ＫＨｚ以下に設定されると可聴周波数帯域に入り不快音が聞こえるという不具合が生じうる。してみれば、第２周波数の下限値は２０ＫＨｚ前後が好ましいということになる。言い換えるならば第２周波数の下限値は可聴周波数帯域の上限値に近い周波数となる。また、第２周波数が設定されるのは図３に示した、時刻ｔ２以降である。時刻ｔ２以降は、図３（ａ）から明らかであるように昇圧出力電圧ｖｃｐが所望する電圧の大きさに到達した区間である。昇圧出力電圧ｖｃｐが所定の大きさに到達した以降は、昇圧部２は比較的低い周波数と比較的パルスデューティ比の小さなクロック信号ＣＬＫに切り替え省電力化が図られる。

以上説明したように、本発明のチャージポンプ回路は比較的簡便な回路構成で、省電力化が図れると共にＳＭＢｕｓ等の電源切り替えにも好適なのでその産業上の利用可能性は極めて高い。

１ クロック部
２ 昇圧部
３ 電圧モニタ部
４ クロック部制御手段
４ａ 第１のカレントミラー回路
４ｂ 第２のカレントミラー回路
５ 電流モニタ部
１０,１０Ｂ チャージポンプ回路
３００ 電源装置
ＡＤＰ ＡＣアダプタ
ＢＡＴＴ 二次バッテリ
ＣＢＴ ブートストラップキャパシタ
ＣＬＫ クロック信号
Ｃ１、Ｃ２１、Ｃ２２ キャパシタ
ＩＣ１、ＩＣ２、ＩＣ３ 集積回路
ＩＮＶ１〜ＩＮＶ６，ＩＮＶ２１ インバータ
ｉｕ 電流
ｉｖ 電流
ｉｚ 電流
ｉｗ 周波数制御電流
Ｑ２１〜Ｑ２４ トランジスタ
Ｑ４１〜Ｑ４４ トランジスタ
ＯＰ１、ＯＰ２ オペアンプ
Ｒ２ 電流検知抵抗
ＲＳＲ 電流検知抵抗
ＳＷ スイッチ素子
ＳＷ１ スイッチ素子（第１スイッチ素子）
ＳＷ２ スイッチ素子（第２スイッチ素子）
ＴＩＮ 入力端子
ＴＣＰ 昇圧出力端子
ＴＭ 外部端子
ｖｃｐ 昇圧出力電圧
ｖｉｎ 入力電圧
ｖｕｐ 昇圧電圧
ＺＤ ツェナーダイオード

Claims (14)

1. 第１周波数と前記第１周波数よりも低い第２周波数のクロック信号を生成するクロック部と、
   供給される入力電圧に基づき前記入力電圧よりも高い昇圧出力電圧を前記クロック信号で生成してスイッチ素子の制御電極に印加する昇圧部と、
   前記昇圧出力電圧と前記入力電圧との差電圧をモニタする電圧モニタ部と、
   前記電圧モニタ部が所定の電圧または電流を検知したときに前記クロック信号の周波数を前記第１周波数から前記第２周波数に制御するクロック部制御手段と、
   を有し、
   前記電圧モニタ部は、前記昇圧出力電圧の印加端と前記入力電圧の印加端との間に接続されたツェナダイオードを含み、
   前記クロック部制御手段は、前記ツェナダイオードに流れる電流をミラーして前記クロック信号の前記周波数を制御するための周波数制御電流を生成するカレントミラー回路を含むことを特徴とするチャージポンプ回路。
2. 前記クロック部は、前記周波数制御電流の増加とともに、前記第２周波数の大きさを下げることを特徴とする請求項１に記載のチャージポンプ回路。
3. 前記第２周波数は前記第１周波数よりも１桁以上小さいことを特徴とする請求項２に記載のチャージポンプ回路。
4. 前記第２周波数の下限値は可聴周波数帯域の上限値に近いことを特徴とする請求項３に記載のチャージポンプ回路。
5. 前記クロック部はインバータまたは差動増幅器またはこれらの組み合わせによりリング状に接続されて構成されたリングオシレータまたは前記リングオシレータの接続経路内に設けられた抵抗およびキャパシタで構成されるＣＲオシレータであることを特徴とする請求項１〜４のいずれか１項に記載のチャージポンプ回路。
6. 前記抵抗および前記キャパシタの第１端同士は共通に接続されて前記リング状に接続されるインバータの初段の入力に接続され、前記抵抗の第２端は前記リング状の奇数番目の前記インバータの出力に接続され前記キャパシタの第２端は前記リング状の偶数番目のインバータの出力に接続され、前記初段の前記インバータの入力側には前記クロック部制御手段の出力が接続されていることを特徴とする請求項５に記載のチャージポンプ回路。
7. 第１周波数と前記第１周波数よりも低い第２周波数のクロック信号を生成するクロック部と、
   供給される入力電圧に基づき前記入力電圧よりも高い昇圧出力電圧を前記クロック信号で生成する昇圧部と、
   前記昇圧出力電圧が制御電極に印加され、その第１主電極に第１入力電源が供給され、その第２主電極から第１出力電源が出力されるスイッチ素子と、
   前記昇圧出力電圧が所定値に至ったとき、または前記第１主電極または前記第２主電極に流れる負荷電流が所定値を超えたときに前記クロック信号の周波数を前記第１周波数から前記第２周波数に制御するクロック部制御手段と、
   を有し、
   前記昇圧出力電圧と前記入力電圧との差電圧をモニタする電圧モニタ部を有し、前記モニタ部が所定の電圧または電流を検知したときに前記クロック部制御手段を作動させ前記第１周波数を前記第２周波数に切り替え、
   前記電圧モニタ部はダイオード機能素子を含む定電圧回路であり、
   前記定電圧回路はツェナーダイオードを含み、
   前記ツェナーダイオードに流れる電流が検知されたときに前記クロック部制御手段は前記クロック信号の前記第１周波数を前記第２周波数に切り替え、
   前記クロック部制御手段は前記電圧モニタ部と前記クロック部の間に接続されており、
   前記クロック部制御手段はカレントミラー回路を含み、前記カレントミラー回路の電流転写元となるトランジスタは前記定電圧回路に接続され、前記トランジスタには前記ツェナーダイオードに流れる前記電流が流れ、前記電流が前記カレントミラー回路の転写元の電流であり、
   前記カレントミラー回路は第１のカレントミラー回路と第２のカレントミラー回路で構成され、前記第１のカレントミラー回路は第１トランジスタおよび第２トランジスタで構成され、前記第２のカレントミラー回路は第３トランジスタおよび第４トランジスタで構成され、前記第１トランジスタは前記トランジスタであり、前記電流は前記第１トランジスタに流れ、前記第１トランジスタに流れる電流は前記第２トランジスタに転写され、前記第２トランジスタに流れる電流は前記第３トランジスタに入力され、前記第３トランジスタに流れる電流は前記第４トランジスタに転写され、前記第４トランジスタに流れる電流が前記クロック部から引き込むかまたはクロック部に流し込む電流であり、前記第４トランジスタの電流によって前記クロック部で生成されるクロック信号の周波数が制御されることを特徴とするチャージポンプ回路。
8. 前記第１トランジスタおよび前記第２トランジスタはｐｎｐバイポーラトランジスタであり、前記第３トランジスタおよび前記第４トランジスタはｎｐｎバイポーラトランジスタであることを特徴とする請求項７に記載のチャージポンプ回路。
9. 前記第１トランジスタおよび前記第２トランジスタはＰＭＯＳトランジスタであり、前記第３トランジスタおよび前記第４トランジスタはＮＭＯＳトランジスタであることを特徴とする請求項７に記載のチャージポンプ回路。
10. 第１周波数と前記第１周波数よりも低い第２周波数のクロック信号を生成するクロック部と、
    供給される入力電圧に基づき前記入力電圧よりも高い昇圧出力電圧を前記クロック信号で生成する昇圧部と、
    前記昇圧出力電圧が制御電極に印加され、その第１主電極に第１入力電源が供給され、その第２主電極から第１出力電源が出力されるスイッチ素子と、
    前記昇圧出力電圧が所定値に至ったとき、または前記第１主電極または前記第２主電極に流れる負荷電流が所定値を超えたときに前記クロック信号の周波数を前記第１周波数から前記第２周波数に制御するクロック部制御手段を有し、
    前記スイッチ素子は制御電極、第１主電極、および第２主電極をそれぞれに有する第１スイッチ素子および第２スイッチ素子を含み、前記昇圧部は第１昇圧部および第２昇圧部を有し、前記第１スイッチ素子の第１主電極は第１電源端子に接続され、前記第２主電極はＤＣ／ＤＣスイッチングレギュレータのハイサイドトランジスタの第１主電極に接続され、前記第１スイッチ素子の前記制御電極には前記第１昇圧部から出力される第１昇圧出力電圧が印加され、前記第２スイッチ素子の第１主電極は第２電源端子に接続され、前記第２スイッチ素子の第２主電極は前記ＤＣ／ＤＣスイッチングレギュレータを介して前記第１スイッチ素子の前記第２主電極に接続され前記第２スイッチ素子の前記制御電極は前記第２昇圧部から出力される第２昇圧出力電圧が印加されており、
    前記第１スイッチ素子または前記第２スイッチ素子の前記第１主電極または第２主電極には前記第１スイッチ素子または前記第２スイッチ素子に流れる電流を検知する電流検知抵抗が接続され、前記電流検知抵抗の両端に生じる電圧の大きさが所定の大きさを超えたときに前記クロック部制御手段を作動させて、前記クロック信号の周波数を前記第１周波数から前記第２周波数に切り替えることを特徴とするチャージポンプ回路。
11. 前記第１電源端子にはＡＣアダプタが接続され、前記第２電源端子には二次バッテリが接続されていることを特徴とする請求項１０に記載のチャージポンプ回路。
12. 前記第１スイッチ素子および前記第２スイッチ素子がオン状態に置かれたとき、前記バッテリは前記ＡＣアダプタおよび前記ＤＣ／ＤＣスイッチングレギュレータを介して充電されることを特徴とする請求項１１に記載のチャージポンプ回路。
13. 前記バッテリが所定の大きさまで充電されたとき前記第２スイッチ素子はオフにされることを特徴とする請求項１２に記載のチャージポンプ回路。
14. 前記第１電源端子に供給される第１電源電圧が所定値以下であるとき、前記第１スイッチ素子はオフであり、前記第２スイッチ素子はオンであることを特徴とする請求項１３に記載のチャージポンプ回路。

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