JP6515633B2 - 半導体装置及び半導体装置の製造方法 - Google Patents

Description

本発明は、半導体装置及び半導体装置の製造方法に関するものである。

窒化物半導体は、高い飽和電子速度及びワイドバンドギャップ等の特徴を利用し、高耐圧及び高出力の半導体デバイスへの適用が検討されている。例えば、窒化物半導体であるＧａＮのバンドギャップは３．４ｅＶであり、Ｓｉのバンドギャップ（１．１ｅＶ）及びＧａＡｓのバンドギャップ（１．４ｅＶ）よりも大きく、高い破壊電界強度を有する。そのため、ＧａＮ等の窒化物半導体は、高電圧動作かつ高出力を得る電源用の半導体デバイスの材料として極めて有望である。

窒化物半導体を用いた半導体デバイスとしては、電界効果トランジスタ、特に高電子移動度トランジスタ（High Electron Mobility Transistor：ＨＥＭＴ）についての報告が数多くなされている。例えば、ＧａＮ系のＨＥＭＴ（ＧａＮ−ＨＥＭＴ）では、ＧａＮを電子走行層として、ＡｌＧａＮを電子供給層として用いたＡｌＧａＮ／ＧａＮからなるＨＥＭＴが注目されている。ＡｌＧａＮ／ＧａＮからなるＨＥＭＴでは、ＧａＮとＡｌＧａＮとの格子定数差に起因した歪みがＡｌＧａＮに生じる。これにより発生したピエゾ分極及びＡｌＧａＮの自発分極差により、高濃度の２ＤＥＧ（Two-Dimensional Electron Gas：２次元電子ガス）が得られる。そのため、高効率のスイッチ素子、電気自動車用等の高耐圧電力デバイスとして期待されている。

特開２００２−３５９２５６号公報 特開２０１０−２３２５０３号公報

上述した窒化物半導体を用いた半導体装置においては、高周波動作時の安定動作が可能な、高周波特性の良好な半導体装置が求められている。

本実施の形態の一観点によれば、基板の上方に設けられた、窒化物半導体のバッファ層と、前記バッファ層の上方に設けられた、コドープ領域及び高抵抗領域を含んだ窒化物半導体の窒化物半導体層と、前記窒化物半導体層の上方に設けられた、窒化物半導体のキャリア走行層と、前記キャリア走行層の上方に設けられた、窒化物半導体のキャリア供給層と、前記キャリア供給層の上方に設けられた、ゲート電極、ソース電極及びドレイン電極と、を有し、前記コドープ領域は、平面視で前記ゲート電極と前記ドレイン電極との間の領域に形成されており、Ｆｅ及びＣから選択された少なくとも１つの不純物元素と、Ｓｉとがドープされているものであって、前記高抵抗領域は、前記ゲート電極の直下の領域に形成されており、不純物元素としてＦｅ、Ｃのうちのいずれかがドープされていることを特徴とする。

開示の半導体装置によれば、窒化物半導体を用いた半導体装置において、高周波特性を良好にすることができる。

高抵抗層が形成されている半導体装置の構造図 図１に示す半導体装置の特性の説明図（１） 図１に示す半導体装置の特性の説明図（２） 第１の実施の形態における半導体装置の構造図 第１の実施の形態における半導体装置の特性の説明図（１） 第１の実施の形態における半導体装置の特性の説明図（２） 第１の実施の形態における半導体装置の製造方法の工程図（１） 第１の実施の形態における半導体装置の製造方法の工程図（２） 第１の実施の形態における半導体装置の製造方法の工程図（３） 第２の実施の形態における半導体装置の構造図 第２の実施の形態における半導体装置の製造方法の工程図（１） 第２の実施の形態における半導体装置の製造方法の工程図（２） 第２の実施の形態における半導体装置の製造方法の工程図（３） 第３の実施の形態における半導体装置の構造図 第３の実施の形態における半導体装置の製造方法の工程図（１） 第３の実施の形態における半導体装置の製造方法の工程図（２） 第３の実施の形態における半導体装置の製造方法の工程図（３） 第４の実施の形態における半導体装置の構造図 第４の実施の形態における半導体装置の製造方法の工程図（１） 第４の実施の形態における半導体装置の製造方法の工程図（２） 第４の実施の形態における半導体装置の製造方法の工程図（３） 第５の実施の形態におけるディスクリートパッケージされた半導体デバイスの説明図 第５の実施の形態における電源装置の回路図 第５の実施の形態における高出力増幅器の構造図

実施するための形態について、以下に説明する。尚、同じ部材等については、同一の符号を付して説明を省略する。

〔第１の実施の形態〕
最初に、窒化物半導体を用いた半導体装置として、窒化物半導体を用いた電界効果型トランジスタについて図１に基づき説明する。この電界効果型トランジスタは、バッファ層におけるリーク電流を抑制するため、バッファ層と電子走行層との間に高抵抗層が設けられた構造のものである。この電界効果型トランジスタは、図１に示されるように、基板９１０の上に、不図示の核形成層、バッファ層９２１、高抵抗層９２２、電子走行層９３１、電子供給層９３２、キャップ層９３３が順に積層して形成されている。キャップ層９３３の上には、ゲート電極９４１が形成されており、電子供給層９３２の上には、ソース電極９４２、ドレイン電極９４３が形成されており、キャップ層９３３の表面が露出している領域は保護膜９５０により覆われている。

図１に示される半導体装置である電界効果型トランジスタにおいては、基板９１０は、ＳｉＣ基板が用いられており、不図示の核形成層は、ＡｌＮ等により形成されている。バッファ層９２１は、ＡｌＧａＮ等により形成されており、高抵抗層９２２は、高抵抗化にするためＦｅがドープされたＧａＮにより形成されている。電子走行層９３１は、ＧａＮにより形成されており、電子供給層９３２は、ＡｌＧａＮにより形成されており、キャップ層９３３は、ＧａＮにより形成されている。これにより、電子走行層９３１と電子供給層９３２との界面近傍における電子走行層９３１には、２ＤＥＧ９３１ａが生成される。保護膜９５０は、ＳｉＮ等により形成されている。

図１に示される電界効果型トランジスタでは、バッファ層９２１と電子走行層９３１との間に、ＦｅがドープされたＧａＮからなる高抵抗層９２２を設けることにより、バッファ層９２１を介して流れるリーク電流を抑制することができる。しかしながら、高抵抗層９２２を形成しているＦｅがドープされたＧａＮには、準位が多く存在しているため、ソース−ドレイン間に電圧を印加すると、準位に電子がトラップされ、高周波特性が低下してしまう。

例えば、図１に示される電界効果型トランジスタにおいて、図２（ａ）に示されるようなパルス電圧を印加した場合について考える。具体的には、オフ動作するゲート電圧（Ｖｇ）と、１５０Ｖのドレイン電圧（Ｖｄ）の電圧のパルス（ＰＨの状態）を印加した後、ドレイン電流（Ｉｄ）がＩｄｓｑとなるゲート電圧とし、５０Ｖのドレイン電圧に下げる（ＰＬの状態）場合について考える。この場合、電圧のパルスを印加した後に、Ｉｄｓｑ（例えば、２０ｍＡ／ｍｍ^２）となるドレイン電流が流れるが、図２（ｂ）に示されるように、Ｉｄｓｑとなるドレイン電流は、電圧のパルス印加が終了後、遅延して流れ始める。このようなドレイン電流が流れ始める際の遅延時間が長いと、高周波特性が悪くなる。ドレイン電流が流れ始める時間が、遅延する理由は、図１に示される半導体装置に、高いドレイン電圧を印加すると、ＧａＮにＦｅがドープされている高抵抗層９２２において電子がトラップされる。しかしながら、ドレイン電圧を下げても、トラップされた電子が、高抵抗層９２２からすぐには放出されず、電子が放出されるのに時間を要してしまう。このため、高抵抗層９２２に電子がトラップされている間は、十分なドレイン電流が流れないためと推察される。

また、図３は、半導体装置にＤＣ電圧を印加して得られたＤＣ測定によるＩ−Ｖ特性と所定の電圧パルスを印加して得られたパルス印加測定によるＩ−Ｖ特性を示す。この結果、同じドレイン電圧であっても、ＤＣ測定よりもパルス印加測定の方がドレイン電流が低くなっており、オン抵抗が上昇している。パルス印加測定は、高周波動作させた場合に相当するものであるため、図３は、半導体装置を高周波動作させた場合には、オン抵抗が高くなることを意味している。これは、高抵抗層９２２にトラップされた電子が、ドレイン電圧を低くしても、高抵抗層９２２からすぐには放出されず、放出されるのに時間を要するからである。尚、このパルス印加測定は、オフ動作するゲート電圧（Ｖｇ）と、１５０Ｖのドレイン電圧（Ｖｄ）の電圧のパルスを印加した後、所定のゲート電圧に戻し、電圧のパルスを印加する度に、ドレイン電圧を徐々に上昇させて測定を行ったものである。

このため、窒化物半導体を用いた半導体装置において、高周波特性の良好な半導体装置が求められている。

（半導体装置）
次に、本実施の形態における半導体装置について説明する。本実施の形態における半導体装置は、図４に示されるように、基板１０の上に、不図示の核形成層、バッファ層２１が順に積層して形成されている。バッファ層２１の上において、後述するゲート電極４１とドレイン電極４３との間には、コドープ領域２２が形成されており、ゲート電極４１の直下及びゲート電極４１とソース電極４２との間には、高抵抗領域２３が形成されている。バッファ層２１の上に形成されるコドープ領域２２及び高抵抗領域２３は、同じ厚さで形成されており、コドープ領域２２及び高抵抗領域２３の上には、電子走行層３１、電子供給層３２、キャップ層３３が順に積層して形成されている。キャップ層３３の上には、ゲート電極４１が形成されており、電子供給層３２の上には、ソース電極４２、ドレイン電極４３が形成されている。また、キャップ層３３の表面が露出している領域は保護膜５０により覆われている。

本実施の形態においては、基板１０には、ＳｉＣ基板が用いられており、不図示の核形成層は、膜厚が１ｎｍから３００ｎｍ、例えば、１６０ｎｍのＡｌＮ膜により形成されている。バッファ層２１は、膜厚が１ｎｍから１０００ｎｍ、例えば、６００ｎｍのＡｌＧａＮ膜により形成されている。コドープ領域２２と高抵抗領域２３は同じ膜厚で形成されており、コドープ領域２２には、ＧａＮに不純物元素としてＦｅとＳｉの双方がドープされており、高抵抗領域２３には、ＧａＮに不純物元素としてＦｅのみドープされている。

本実施の形態においては、コドープ領域２２における不純物元素の濃度は、ＦｅよりもＳｉの方が高くなるようにドープされている。具体的には、コドープ領域２２にドープされているＦｅの濃度は、１×１０^１６ｃｍ^−３以上、１×１０^１８ｃｍ^−３以下であって、例えば、１×１０^１７ｃｍ^−３である。また、コドープ領域２２にドープされているＳｉの濃度は、１×１０^１７ｃｍ^−３以上、１×１０^２０ｃｍ^−３以下であって、例えば、５×１０^１８ｃｍ^−３である。また、高抵抗領域２３には、コドープ領域２２にドープされているＦｅの濃度と同じ濃度のＦｅがドープされている。コドープ領域２２及び高抵抗領域２３にドープされる不純物元素としては、Ｆｅに代えて、Ｃ等を用いてもよい。

電子走行層３１は、膜厚が３μｍのｉ−ＧａＮ膜により形成されており、電子供給層３２は、膜厚が３０ｎｍのＡｌＧａＮ膜により形成されており、キャップ層３３は、膜厚が５ｎｍのＧａＮにより形成されている。尚、電子供給層３２は、ｎ−ＡｌＧａＮ膜により形成してもよく、この場合、不純物元素としてＳｉが５×１０^１８ｃｍ^−３の濃度でドープされている。また、電子走行層３１と電子供給層３２との間には、不図示のスペーサ層として膜厚が５ｎｍのｉ−ＡｌＧａＮ膜を形成してもよい。これにより、電子走行層３１と電子供給層３２との界面近傍における電子走行層３１には、２ＤＥＧ３１ａが生成される。保護膜５０は、膜厚が１０ｎｍ以上、７００ｎｍ以下のＳｉＮ等により形成されている。

本実施の形態では、バッファ層２１と電子走行層３１との間において、ゲート電極４１とドレイン電極４３との間の領域に、コドープ領域２２が形成されている。コドープ領域２２では、ＧａＮにＳｉがドープされているため、Ｆｅがドープされていても、トラップされた電子が短時間に放出され、高周波特性を良好にすることができる。また、バッファ層２１と電子走行層３１との間において、ゲート電極４１の直下及びゲート電極４１とソース電極４２との間の領域には、高抵抗領域２３が形成されているため、バッファ層２１におけるリーク電流の発生を抑制することができる。よって、本実施の形態における半導体装置においては、バッファ層２１におけるリーク電流の発生を抑制し、かつ、高周波特性を良好にすることができる。

図５は、図２（ａ）に示される方法と同じ方法により、図１に示される半導体装置と図４に示される本実施の形態における半導体装置について、遅延時間を測定した結果である。図５における５Ａは、図１に示す半導体装置における特性であり、図２（ｂ）に示されるものと同じものであり、５Ｂは、図４に示す本実施の形態における半導体装置の特性である。図５に示されるように、本実施の形態における半導体装置は、図１に示される半導体装置よりも遅延時間を短くすることができ、高周波特性を向上させることができる。

図６は、図１に示される半導体装置と図４に示される本実施の形態における半導体装置についてパルス印加測定を行った結果である。図６における６Ａは、図３に示されるものと同じ、図１に示す半導体装置のパルス印加測定の結果であり、６Ｂは、図４に示す本実施の形態における半導体装置のパルス印加測定の結果である。図６に示されるように、パルス印加測定において、本実施の形態における半導体装置は、図１に示される半導体装置よりも、同じドレイン電圧であってもドレイン電流を高くすることができ、オン抵抗を低くすることができる。これにより、高周波特性を向上させることができる。

（半導体装置の製造方法）
次に、本実施の形態における半導体装置の製造方法について図７から図９に基づき説明する。尚、基板１０の上に形成される窒化物半導体は、ＭＯＶＰＥ（Metal-Organic Vapor Phase Epitaxy）によるエピタキシャル成長により形成されている。窒化物半導体をＭＯＶＰＥにより成長する際には、Ａｌの原料ガスにはＴＭＡ（トリメチルアルミニウム）が用いられ、Ｇａの原料ガスにはＴＭＧ（トリメチルガリウム）が用いられ、Ｎの原料ガスにはＮＨ_３（アンモニア）が用いられる。また、Ｆｅをドープする際には、原料ガスとしてシクロペンタンジエニル鉄（ＣＰ２Ｆｅ）を供給する。

最初に、図７（ａ）に示すように、基板１０の上に、ＭＯＶＰＥにより、不図示の核形成層、バッファ層２１、高抵抗膜２３ａを順次形成する。本実施の形態においては、基板１０には、ＳｉＣ基板が用いられており、不図示の核形成層は、膜厚が１ｎｍから３００ｎｍ、例えば、１６０ｎｍのＡｌＮ膜により形成されている。バッファ層２１は、膜厚が１ｎｍから１０００ｎｍ、例えば、６００ｎｍのＡｌＧａＮ膜により形成されている。高抵抗膜２３ａは、ＧａＮに不純物元素としてＦｅがドープされている膜であり、不純物元素としてドープされているＦｅの濃度は、例えば、１×１０^１７ｃｍ^−３である。

次に、図７（ｂ）に示すように、高抵抗膜２３ａの上に、コドープ領域２２が形成される領域に開口部６１ａを有するレジストパターン６１を形成する。具体的には、高抵抗膜２３ａの上にフォトレジストを塗布し、露光装置による露光、現像を行うことにより、コドープ領域２２が形成される領域に開口部６１ａを有するレジストパターン６１を形成する。

次に、図７（ｃ）に示すように、レジストパターン６１が形成されていない領域の高抵抗膜２３ａにＳｉのイオン注入を行うことによりコドープ領域２２を形成する。コドープ領域２２にイオン注入されるＳｉの濃度は、例えば、５×１０^１８ｃｍ^−３である。これにより、高抵抗膜２３ａにおいて、Ｓｉのイオン注入が行われた領域にコドープ領域２２が形成され、レジストパターン６１が形成されており、Ｓｉのイオン注入がなされなかった領域が高抵抗領域２３となる。

次に、図８（ａ）に示すように、コドープ領域２２及び高抵抗領域２３の上に、電子走行層３１、電子供給層３２、キャップ層３３を順次積層して形成する。電子走行層３１は、膜厚が約３．０μｍのｉ−ＧａＮ膜により形成されている。電子供給層３２は、膜厚が約３０ｎｍのｎ−ＡｌＧａＮにより形成されており、ｎ型となる不純物元素としてＳｉが、不純物濃度が５×１０^１８ｃｍ^−３となるようにドープされている。キャップ層３３は、膜厚が約５ｎｍのＧａＮにより形成されている。尚、電子走行層３１と電子供給層３２との間には、不図示のスペーサ層として膜厚が５ｎｍのｉ−ＡｌＧａＮ膜を形成してもよい。これにより、電子走行層３１と電子供給層３２との界面近傍における電子走行層３１には、２ＤＥＧ３１ａが生成される。この後、不純物元素としてドープされたＳｉを活性化させるため、８００℃〜１１００℃、例えば、９００℃の温度で熱処理を行う。

次に、図８（ｂ）に示すように、電子供給層３２の上に、ソース電極４２及びドレイン電極４３を形成する。具体的には、キャップ層３３の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、ソース電極４２及びドレイン電極４３が形成される領域に開口を有する不図示のレジストパターンを形成する。この後、レジストパターンの形成されていない領域のキャップ層３３等をＲＩＥ（Reactive Ion Etching）等により除去し、更に、不図示のレジストパターンを有機溶剤等により除去する。この後、再び、キャップ層３３及び電子供給層３２の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、ソース電極４２及びドレイン電極４３が形成される領域に開口を有する不図示のレジストパターンを形成する。この後、真空蒸着によりＡｌを含む金属膜を成膜した後、有機溶剤等に浸漬させることにより、レジストパターンの上の金属膜をレジストパターンとともにリフトオフにより除去する。これにより、残存する金属膜によりソース電極４２及びドレイン電極４３が形成される。この後、更に、窒素雰囲気中において、４００℃〜１０００℃、例えば、５５０℃の温度で熱処理を行い、ソース電極４２及びドレイン電極４３におけるオーミックコンタクトを確立させる。

次に、図８（ｃ）に示すように、キャップ層３３の上に、ゲート電極４１を形成する。具体的には、キャップ層３３の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、ゲート電極４１が形成される領域に開口を有する不図示のレジストパターンを形成する。この後、真空蒸着によりＮｉ／Ａｕの金属積層膜を成膜した後、有機溶剤等に浸漬させることにより、レジストパターンの上の金属積層膜をレジストパターンとともにリフトオフにより除去する。これにより、残存する金属積層膜によりゲート電極４１が形成される。

次に、図９に示すように、ゲート電極４１、ソース電極４２及びドレイン電極４３が形成されていないキャップ層３３の上に、保護膜５０を形成する。具体的には、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）により膜厚が１０ｎｍ以上、７００ｎｍ以下のＳｉＮ膜を成膜することにより形成する。

以上の工程により、本実施の形態における半導体装置を製造することができる。

〔第２の実施の形態〕
（半導体装置）
次に、第２の実施の形態における半導体装置について説明する。本実施の形態における半導体装置は、図１０に示されるように、基板１０の上に、不図示の核形成層、バッファ層２１が順に積層して形成されている。バッファ層２１の上において、後述するゲート電極４１とドレイン電極４３との間には、コドープ領域２２が形成されており、ゲート電極４１とソース電極４２との間には、コドープ領域１２２が形成されている。また、ゲート電極４１の直下には、高抵抗領域１２３が形成されている。バッファ層２１の上に形成されるコドープ領域２２、１２２及び高抵抗領域１２３は、同じ厚さで形成されており、コドープ領域２２、１２２及び高抵抗領域１２３の上には、電子走行層３１、電子供給層３２、キャップ層３３が順に積層して形成されている。キャップ層３３の上には、ゲート電極４１が形成されており、電子供給層３２の上には、ソース電極４２、ドレイン電極４３が形成されている。また、キャップ層３３の表面が露出している領域は保護膜５０により覆われている。

本実施の形態においては、コドープ領域２２、１２２には、ＧａＮに不純物元素としてＦｅとＳｉの双方がドープされており、高抵抗領域１２３には、ＧａＮに不純物元素としてＦｅのみドープされている。

コドープ領域２２、１２２における不純物元素の濃度は、ＦｅよりもＳｉの方が高くなるようにドープされている。具体的には、コドープ領域２２、１２２にドープされているＦｅの濃度は、１×１０^１６ｃｍ^−３以上、１×１０^１８ｃｍ^−３以下であって、例えば、１×１０^１７ｃｍ^−３である。また、コドープ領域２２、１２２にドープされているＳｉの濃度は、１×１０^１７ｃｍ^−３以上、１×１０^２０ｃｍ^−３以下であって、例えば、５×１０^１８ｃｍ^−３である。また、高抵抗領域１２３には、コドープ領域２２、１２２にドープされているＦｅの濃度と同じ濃度のＦｅがドープされている。コドープ領域２２、１２２及び高抵抗領域１２３にドープされている不純物元素は、Ｆｅに代えて、Ｃ等を用いてもよい。

電子走行層３１は、膜厚が３μｍのｉ−ＧａＮ膜により形成されており、電子供給層３２は、膜厚が３０ｎｍのＡｌＧａＮ膜により形成されており、キャップ層３３は、膜厚が５ｎｍのＧａＮにより形成されている。尚、電子供給層３２は、ｎ−ＡｌＧａＮ膜により形成してもよく、この場合、不純物元素としてＳｉが５×１０^１８ｃｍ^−３の濃度でドープされている。また、電子走行層３１と電子供給層３２との間には、不図示のスペーサ層として膜厚が５ｎｍのｉ−ＡｌＧａＮ膜を形成してもよい。これにより、電子走行層３１と電子供給層３２との界面近傍における電子走行層３１には、２ＤＥＧ３１ａが生成される。保護膜５０は、膜厚が１０ｎｍ以上、７００ｎｍ以下のＳｉＮ等により形成されている。

本実施の形態では、バッファ層２１と電子走行層３１との間において、ゲート電極４１とドレイン電極４３との間の領域に、コドープ領域２２が形成されており、ゲート電極４１とソース電極４２との間の領域に、コドープ領域１２２が形成されている。コドープ領域２２、１２２では、ＧａＮにＳｉがドープされているため、Ｆｅがドープされていても、トラップされた電子が短時間に放出され、第１の実施の形態よりも更に高周波特性を良好にすることができる。また、バッファ層２１と電子走行層３１との間において、ゲート電極４１の直下の領域には、高抵抗領域１２３が形成されているため、バッファ層２１におけるリーク電流の発生を抑制することができる。よって、本実施の形態における半導体装置においては、バッファ層２１におけるリーク電流の発生を抑制し、かつ、高周波特性を良好にすることができる。

（半導体装置の製造方法）
次に、本実施の形態における半導体装置の製造方法について図１１から図１３に基づき説明する。尚、基板１０の上に形成される窒化物半導体は、ＭＯＶＰＥによるエピタキシャル成長により形成されている。

最初に、図１１（ａ）に示すように、基板１０の上に、ＭＯＶＰＥにより、不図示の核形成層、バッファ層２１、高抵抗膜２３ａを順次形成する。本実施の形態においては、基板１０には、ＳｉＣ基板が用いられており、不図示の核形成層は、膜厚が１ｎｍから３００ｎｍ、例えば、１６０ｎｍのＡｌＮ膜により形成されている。バッファ層２１は、膜厚が１ｎｍから１０００ｎｍ、例えば、６００ｎｍのＡｌＧａＮ膜により形成されている。高抵抗膜２３ａは、ＧａＮに不純物元素としてＦｅがドープされている膜であり、不純物元素としてドープされているＦｅの濃度は、例えば、１×１０^１７ｃｍ^−３である。

次に、図１１（ｂ）に示すように、高抵抗膜２３ａの上に、コドープ領域２２、１２２が形成される領域に開口部１６１ａ、１６１ｂを有するレジストパターン１６１を形成する。具体的には、高抵抗膜２３ａの上にフォトレジストを塗布し、露光装置による露光、現像を行うことにより、コドープ領域２２、１２２が形成される領域に開口部１６１ａ、１６１ｂを有するレジストパターン１６１を形成する。

次に、図１１（ｃ）に示すように、レジストパターン１６１が形成されていない領域の高抵抗膜２３ａにＳｉのイオン注入を行うことによりコドープ領域２２、１２２を形成する。コドープ領域２２、１２２にイオン注入されるＳｉの濃度は、例えば、５×１０^１８ｃｍ^−３である。これにより、高抵抗膜２３ａにおいて、Ｓｉのイオン注入が行われた領域にコドープ領域２２、１２２が形成され、レジストパターン１６１が形成されており、Ｓｉのイオン注入がなされなかった領域が高抵抗領域１２３となる。

次に、図１２（ａ）に示すように、コドープ領域２２、１２２及び高抵抗領域１２３の上に、電子走行層３１、電子供給層３２、キャップ層３３を順次積層して形成する。電子走行層３１は、膜厚が約３．０μｍのｉ−ＧａＮ膜により形成されている。電子供給層３２は、膜厚が約３０ｎｍのｎ−ＡｌＧａＮにより形成されており、ｎ型となる不純物元素としてＳｉが、不純物濃度が５×１０^１８ｃｍ^−３となるようにドープされている。キャップ層３３は、膜厚が約５ｎｍのＧａＮにより形成されている。尚、電子走行層３１と電子供給層３２との間には、不図示のスペーサ層として膜厚が５ｎｍのｉ−ＡｌＧａＮ膜を形成してもよい。これにより、電子走行層３１と電子供給層３２との界面近傍における電子走行層３１には、２ＤＥＧ３１ａが生成される。この後、不純物元素としてドープされたＳｉを活性化させるため、８００℃〜１１００℃、例えば、９００℃の温度で熱処理を行う。

次に、図１２（ｂ）に示すように、電子供給層３２の上に、ソース電極４２及びドレイン電極４３を形成する。具体的には、キャップ層３３の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、ソース電極４２及びドレイン電極４３が形成される領域に開口を有する不図示のレジストパターンを形成する。この後、レジストパターンの形成されていない領域のキャップ層３３等をＲＩＥ等により除去し、更に、不図示のレジストパターンを有機溶剤等により除去する。この後、再び、キャップ層３３及び電子供給層３２の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、ソース電極４２及びドレイン電極４３が形成される領域に開口を有する不図示のレジストパターンを形成する。この後、真空蒸着によりＡｌを含む金属膜を成膜した後、有機溶剤等に浸漬させることにより、レジストパターンの上の金属膜をレジストパターンとともにリフトオフにより除去する。これにより、残存する金属膜によりソース電極４２及びドレイン電極４３が形成される。この後、更に、窒素雰囲気中において、４００℃〜１０００℃、例えば、５５０℃の温度で熱処理を行い、ソース電極４２及びドレイン電極４３におけるオーミックコンタクトを確立させる。

次に、図１２（ｃ）に示すように、キャップ層３３の上に、ゲート電極４１を形成する。具体的には、キャップ層３３の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、ゲート電極４１が形成される領域に開口を有する不図示のレジストパターンを形成する。この後、真空蒸着によりＮｉ／Ａｕの金属積層膜を成膜した後、有機溶剤等に浸漬させることにより、レジストパターンの上の金属積層膜をレジストパターンとともにリフトオフにより除去する。これにより、残存する金属積層膜によりゲート電極４１が形成される。

次に、図１３に示すように、ゲート電極４１、ソース電極４２及びドレイン電極４３が形成されていないキャップ層３３の上に、保護膜５０を形成する。具体的には、ＭＯＣＶＤにより膜厚が１０ｎｍ以上、７００ｎｍ以下のＳｉＮ膜を成膜することにより形成する。

以上の工程により、本実施の形態における半導体装置を製造することができる。

尚、上記以外の内容については、第１の実施の形態と同様である。

〔第３の実施の形態〕
（半導体装置）
次に、第３の実施の形態における半導体装置について説明する。本実施の形態における半導体装置は、コドープ領域及び高抵抗領域にドープされている不純物元素をＦｅに代えてＣをドープしたものである。本実施の形態における半導体装置は、図１４に示されるように、基板１０の上に、不図示の核形成層、バッファ層２１が順に積層して形成されている。バッファ層２１の上において、後述するゲート電極４１とドレイン電極４３との間には、コドープ領域２２２が形成されており、ゲート電極４１の直下及びゲート電極４１とソース電極４２との間には、高抵抗領域２２３が形成されている。バッファ層２１の上に形成されるコドープ領域２２２及び高抵抗領域２２３は、同じ厚さで形成されており、コドープ領域２２２及び高抵抗領域２２３の上には、電子走行層３１、電子供給層３２、キャップ層３３が順に積層して形成されている。キャップ層３３の上には、ゲート電極４１が形成されており、電子供給層３２の上には、ソース電極４２、ドレイン電極４３が形成されている。また、キャップ層３３の表面が露出している領域は保護膜５０により覆われている。

本実施の形態においては、コドープ領域２２２には、ＧａＮに不純物元素としてＣとＳｉの双方がドープされており、高抵抗領域２２３には、ＧａＮに不純物元素としてＣのみドープされている。

コドープ領域２２２における不純物元素の濃度は、ＣよりもＳｉの方が高くなるようにドープされている。具体的には、コドープ領域２２２にドープされているＣの濃度は、１×１０^１６ｃｍ^−３以上、１×１０^１８ｃｍ^−３以下であって、例えば、１×１０^１７ｃｍ^−３である。また、コドープ領域２２２にドープされているＳｉの濃度は、１×１０^１７ｃｍ^−３以上、１×１０^２０ｃｍ^−３以下であって、例えば、５×１０^１８ｃｍ^−３である。また、高抵抗領域２２３には、コドープ領域２２２にドープされているＣの濃度と同じ濃度のＣがドープされている。

本実施の形態では、バッファ層２１と電子走行層３１との間において、ゲート電極４１とドレイン電極４３との間の領域には、コドープ領域２２２が形成されている。コドープ領域２２２では、ＧａＮにＳｉがドープされているため、Ｆｅがドープされていても、トラップされた電子が短時間に放出され、高周波特性を良好にすることができる。また、バッファ層２１と電子走行層３１との間において、ゲート電極４１の直下及びゲート電極４１とソース電極４２との間の領域には、高抵抗領域２２３が形成されているため、バッファ層２１におけるリーク電流の発生を抑制することができる。よって、本実施の形態における半導体装置においては、バッファ層２１におけるリーク電流の発生を抑制し、かつ、高周波特性を良好にすることができる。

（半導体装置の製造方法）
次に、本実施の形態における半導体装置の製造方法について図１５から図１７に基づき説明する。

最初に、図１５（ａ）に示すように、基板１０の上に、ＭＯＶＰＥにより、不図示の核形成層、バッファ層２１、高抵抗膜２２３ａを順次形成する。本実施の形態においては、基板１０には、ＳｉＣ基板が用いられており、不図示の核形成層は、膜厚が１ｎｍから３００ｎｍ、例えば、１６０ｎｍのＡｌＮ膜により形成されている。バッファ層２１は、膜厚が１ｎｍから１０００ｎｍ、例えば、６００ｎｍのＡｌＧａＮ膜により形成されている。高抵抗膜２２３ａは、ＧａＮに不純物元素としてＣがドープされている膜であり、不純物元素としてドープされているＣの濃度は、例えば、１×１０^１７ｃｍ^−３である。

次に、図１５（ｂ）に示すように、高抵抗膜２２３ａの上に、コドープ領域２２２が形成される領域に開口部６１ａを有するレジストパターン６１を形成する。具体的には、高抵抗膜２２３ａの上にフォトレジストを塗布し、露光装置による露光、現像を行うことにより、コドープ領域２２２が形成される領域に開口部６１ａを有するレジストパターン６１を形成する。

次に、図１５（ｃ）に示すように、レジストパターン６１が形成されていない領域の高抵抗膜２２３ａにＳｉのイオン注入を行うことによりコドープ領域２２２を形成する。コドープ領域２２２にイオン注入されるＳｉの濃度は、例えば、５×１０^１８ｃｍ^−３である。これにより、高抵抗膜２２３ａにおいて、Ｓｉのイオン注入が行われた領域にコドープ領域２２２が形成され、レジストパターン６１が形成されており、Ｓｉのイオン注入がなされなかった領域が高抵抗領域２２３となる。

次に、図１６（ａ）に示すように、コドープ領域２２２及び高抵抗領域２２３の上に、電子走行層３１、電子供給層３２、キャップ層３３を順次積層して形成する。電子走行層３１は、膜厚が約３．０μｍのｉ−ＧａＮ膜により形成されている。電子供給層３２は、膜厚が約３０ｎｍのｎ−ＡｌＧａＮにより形成されており、ｎ型となる不純物元素としてＳｉが、不純物濃度が５×１０^１８ｃｍ^−３となるようにドープされている。キャップ層３３は、膜厚が約５ｎｍのＧａＮにより形成されている。尚、電子走行層３１と電子供給層３２との間には、不図示のスペーサ層として膜厚が５ｎｍのｉ−ＡｌＧａＮ膜を形成してもよい。これにより、電子走行層３１と電子供給層３２との界面近傍における電子走行層３１には、２ＤＥＧ３１ａが生成される。この後、不純物元素としてドープされたＳｉを活性化させるため、８００℃〜１１００℃、例えば、９００℃の温度で熱処理を行う。

次に、図１６（ｂ）に示すように、電子供給層３２の上に、ソース電極４２及びドレイン電極４３を形成する。具体的には、キャップ層３３の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、ソース電極４２及びドレイン電極４３が形成される領域に開口を有する不図示のレジストパターンを形成する。この後、レジストパターンの形成されていない領域のキャップ層３３等をＲＩＥ等により除去し、更に、不図示のレジストパターンを有機溶剤等により除去する。この後、再び、キャップ層３３及び電子供給層３２の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、ソース電極４２及びドレイン電極４３が形成される領域に開口を有する不図示のレジストパターンを形成する。この後、真空蒸着によりＡｌを含む金属膜を成膜した後、有機溶剤等に浸漬させることにより、レジストパターンの上の金属膜をレジストパターンとともにリフトオフにより除去する。これにより、残存する金属膜によりソース電極４２及びドレイン電極４３が形成される。この後、更に、窒素雰囲気中において、４００℃〜１０００℃、例えば、５５０℃の温度で熱処理を行い、ソース電極４２及びドレイン電極４３におけるオーミックコンタクトを確立させる。

次に、図１６（ｃ）に示すように、キャップ層３３の上に、ゲート電極４１を形成する。具体的には、キャップ層３３の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、ゲート電極４１が形成される領域に開口を有する不図示のレジストパターンを形成する。この後、真空蒸着によりＮｉ／Ａｕの金属積層膜を成膜した後、有機溶剤等に浸漬させることにより、レジストパターンの上の金属積層膜をレジストパターンとともにリフトオフにより除去する。これにより、残存する金属積層膜によりゲート電極４１が形成される。

次に、図１７に示すように、ゲート電極４１、ソース電極４２及びドレイン電極４３が形成されていないキャップ層３３の上に、保護膜５０を形成する。具体的には、ＭＯＣＶＤにより膜厚が１０ｎｍ以上、７００ｎｍ以下のＳｉＮ膜を成膜することにより形成する。

以上の工程により、本実施の形態における半導体装置を製造することができる。

尚、上記以外の内容については、第１の実施の形態と同様である。

〔第４の実施の形態〕
（半導体装置）
次に、第４の実施の形態における半導体装置について説明する。本実施の形態における半導体装置は、図１８に示されるように、基板１０の上に、不図示の核形成層、バッファ層２１が順に積層して形成されている。バッファ層２１の上において、後述するゲート電極４１とドレイン電極４３との間には、コドープ領域２２２が形成されており、ゲート電極４１とソース電極４２との間には、コドープ領域３２２が形成されている。また、ゲート電極４１の直下には、高抵抗領域３２３が形成されている。バッファ層２１の上に形成されるコドープ領域２２２、３２２及び高抵抗領域３２３は、同じ厚さで形成されており、コドープ領域２２２、３２２及び高抵抗領域３２３の上には、電子走行層３１、電子供給層３２、キャップ層３３が順に積層して形成されている。キャップ層３３の上には、ゲート電極４１が形成されており、電子供給層３２の上には、ソース電極４２、ドレイン電極４３が形成されている。また、キャップ層３３の表面が露出している領域は保護膜５０により覆われている。

本実施の形態においては、コドープ領域２２２、３２２には、ＧａＮに不純物元素としてＣとＳｉの双方がドープされており、高抵抗領域３２３には、ＧａＮに不純物元素としてＣのみドープされている。

コドープ領域２２２、３２２における不純物元素の濃度は、ＣよりもＳｉの方が高くなるようにドープされている。具体的には、コドープ領域２２２、３２２にドープされているＣの濃度は、１×１０^１６ｃｍ^−３以上、１×１０^１８ｃｍ^−３以下であって、例えば、１×１０^１７ｃｍ^−３である。また、コドープ領域２２２、３２２にドープされているＳｉの濃度は、１×１０^１７ｃｍ^−３以上、１×１０^２０ｃｍ^−３以下であって、例えば、５×１０^１８ｃｍ^−３である。また、高抵抗領域３２３には、コドープ領域２２２、３２２にドープされているＣの濃度と同じ濃度のＣがドープされている。

本実施の形態では、バッファ層２１と電子走行層３１との間において、ゲート電極４１とドレイン電極４３との間の領域に、コドープ領域２２２が形成されており、ゲート電極４１とソース電極４２との間の領域に、コドープ領域３２２が形成されている。コドープ領域２２２、３２２では、ＧａＮにＳｉがドープされているため、Ｆｅがドープされていても、トラップされた電子が短時間に放出され、第３の実施の形態よりも更に高周波特性を良好にすることができる。また、バッファ層２１と電子走行層３１との間において、ゲート電極４１の直下の領域には、高抵抗領域３２３が形成されているため、バッファ層２１におけるリーク電流の発生を抑制することができる。よって、本実施の形態における半導体装置においては、バッファ層２１におけるリーク電流の発生を抑制し、かつ、高周波特性を良好にすることができる。

（半導体装置の製造方法）
次に、本実施の形態における半導体装置の製造方法について図１９から図２１に基づき説明する。尚、基板１０の上に形成される窒化物半導体は、ＭＯＶＰＥによるエピタキシャル成長により形成されている。

最初に、図１９（ａ）に示すように、基板１０の上に、ＭＯＶＰＥにより、不図示の核形成層、バッファ層２１、高抵抗膜２２３ａを順次形成する。本実施の形態においては、基板１０には、ＳｉＣ基板が用いられており、不図示の核形成層は、膜厚が１ｎｍから３００ｎｍ、例えば、１６０ｎｍのＡｌＮ膜により形成されている。バッファ層２１は、膜厚が１ｎｍから１０００ｎｍ、例えば、６００ｎｍのＡｌＧａＮ膜により形成されている。高抵抗膜２２３ａは、ＧａＮに不純物元素としてＣがドープされている膜であり、不純物元素としてドープされているＣの濃度は、例えば、１×１０^１７ｃｍ^−３である。

次に、図１９（ｂ）に示すように、高抵抗膜２２３ａの上に、コドープ領域２２２、３２２が形成される領域に開口部１６１ａ、１６１ｂを有するレジストパターン１６１を形成する。具体的には、高抵抗膜２２３ａの上にフォトレジストを塗布し、露光装置による露光、現像を行うことにより、コドープ領域２２２、３２２が形成される領域に開口部１６１ａ、１６１ｂを有するレジストパターン１６１を形成する。

次に、図１９（ｃ）に示すように、レジストパターン１６１が形成されていない領域の高抵抗膜２２３ａにＳｉのイオン注入を行うことによりコドープ領域２２２、３２２を形成する。コドープ領域２２２、３２２にイオン注入されるＳｉの濃度は、例えば、５×１０^１８ｃｍ^−３である。これにより、高抵抗膜２２３ａにおいて、Ｓｉのイオン注入が行われた領域にコドープ領域２２２、３２２が形成され、レジストパターン１６１が形成されており、Ｓｉのイオン注入がなされなかった領域が高抵抗領域３２３となる。

次に、図２０（ａ）に示すように、コドープ領域２２２、３２２及び高抵抗領域３２３の上に、電子走行層３１、電子供給層３２、キャップ層３３を順次積層して形成する。電子走行層３１は、膜厚が約３．０μｍのｉ−ＧａＮ膜により形成されている。電子供給層３２は、膜厚が約３０ｎｍのｎ−ＡｌＧａＮにより形成されており、ｎ型となる不純物元素としてＳｉが、不純物濃度が５×１０^１８ｃｍ^−３となるようにドープされている。キャップ層３３は、膜厚が約５ｎｍのＧａＮにより形成されている。尚、電子走行層３１と電子供給層３２との間には、不図示のスペーサ層として膜厚が５ｎｍのｉ−ＡｌＧａＮ膜を形成してもよい。これにより、電子走行層３１と電子供給層３２との界面近傍における電子走行層３１には、２ＤＥＧ３１ａが生成される。この後、不純物元素としてドープされたＳｉを活性化させるため、８００℃〜１１００℃、例えば、９００℃の温度で熱処理を行う。

次に、図２０（ｂ）に示すように、電子供給層３２の上に、ソース電極４２及びドレイン電極４３を形成する。具体的には、キャップ層３３の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、ソース電極４２及びドレイン電極４３が形成される領域に開口を有する不図示のレジストパターンを形成する。この後、レジストパターンの形成されていない領域のキャップ層３３等をＲＩＥ等により除去し、更に、不図示のレジストパターンを有機溶剤等により除去する。この後、再び、キャップ層３３及び電子供給層３２の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、ソース電極４２及びドレイン電極４３が形成される領域に開口を有する不図示のレジストパターンを形成する。この後、真空蒸着によりＡｌを含む金属膜を成膜した後、有機溶剤等に浸漬させることにより、レジストパターンの上の金属膜をレジストパターンとともにリフトオフにより除去する。これにより、残存する金属膜によりソース電極４２及びドレイン電極４３が形成される。この後、更に、窒素雰囲気中において、４００℃〜１０００℃、例えば、５５０℃の温度で熱処理を行い、ソース電極４２及びドレイン電極４３におけるオーミックコンタクトを確立させる。

次に、図２０（ｃ）に示すように、キャップ層３３の上に、ゲート電極４１を形成する。具体的には、キャップ層３３の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、ゲート電極４１が形成される領域に開口を有する不図示のレジストパターンを形成する。この後、真空蒸着によりＮｉ／Ａｕの金属積層膜を成膜した後、有機溶剤等に浸漬させることにより、レジストパターンの上の金属積層膜をレジストパターンとともにリフトオフにより除去する。これにより、残存する金属積層膜によりゲート電極４１が形成される。

次に、図２１に示すように、ゲート電極４１、ソース電極４２及びドレイン電極４３が形成されていないキャップ層３３の上に、保護膜５０を形成する。具体的には、ＭＯＣＶＤにより膜厚が１０ｎｍ以上、７００ｎｍ以下のＳｉＮ膜を成膜することにより形成する。

以上の工程により、本実施の形態における半導体装置を製造することができる。

尚、上記以外の内容については、第２の実施の形態と同様である。

〔第５の実施の形態〕
次に、第５の実施の形態について説明する。本実施の形態は、半導体デバイス、電源装置及び高周波増幅器である。

本実施の形態における半導体デバイスは、第１から第４の実施の形態におけるいずれかの半導体装置をディスクリートパッケージしたものであり、このようにディスクリートパッケージされた半導体デバイスについて、図２２に基づき説明する。尚、図２２は、ディスクリートパッケージされた半導体装置の内部を模式的に示すものであり、電極の配置等については、第１から第４の実施の形態に示されているものとは、異なっている。

最初に、第１から第４の実施の形態において製造された半導体装置をダイシング等により切断することにより、ＧａＮ系の半導体材料のＨＥＭＴの半導体チップ４１０を形成する。この半導体チップ４１０をリードフレーム４２０上に、ハンダ等のダイアタッチ剤４３０により固定する。尚、この半導体チップ４１０は、第１から第４の実施の形態における半導体装置に相当するものである。

次に、ゲート電極４１１をゲートリード４２１にボンディングワイヤ４３１により接続し、ソース電極４１２をソースリード４２２にボンディングワイヤ４３２により接続し、ドレイン電極４１３をドレインリード４２３にボンディングワイヤ４３３により接続する。尚、ボンディングワイヤ４３１、４３２、４３３はＡｌ等の金属材料により形成されている。また、本実施の形態においては、ゲート電極４１１はゲート電極パッドであり、第１から第４の実施の形態における半導体装置のゲート電極４１と接続されている。また、ソース電極４１２はソース電極パッドであり、第１から第４の実施の形態における半導体装置のソース電極４２と接続されている。また、ドレイン電極４１３はドレイン電極パッドであり、第１から第４の実施の形態における半導体装置のドレイン電極４３と接続されている。

次に、トランスファーモールド法によりモールド樹脂４４０による樹脂封止を行なう。このようにして、ＧａＮ系の半導体材料を用いたＨＥＭＴのディスクリートパッケージされている半導体デバイスを作製することができる。

次に、本実施の形態における電源装置及び高周波増幅器について説明する。本実施の形態における電源装置及び高周波増幅器は、第１から第４の実施の形態におけるいずれかの半導体装置を用いた電源装置及び高周波増幅器である。

最初に、図２３に基づき、本実施の形態における電源装置について説明する。本実施の形態における電源装置４６０は、高圧の一次側回路４６１、低圧の二次側回路４６２及び一次側回路４６１と二次側回路４６２との間に配設されるトランス４６３を備えている。一次側回路４６１は、交流電源４６４、いわゆるブリッジ整流回路４６５、複数のスイッチング素子（図２３に示す例では４つ）４６６及び一つのスイッチング素子４６７等を備えている。二次側回路４６２は、複数のスイッチング素子（図２３に示す例では３つ）４６８を備えている。図２３に示す例では、第１から第４の実施の形態における半導体装置を一次側回路４６１のスイッチング素子４６６及び４６７として用いられている。尚、一次側回路４６１のスイッチング素子４６６及び４６７は、ノーマリーオフの半導体装置であることが好ましい。また、二次側回路４６２において用いられているスイッチング素子４６８はシリコンにより形成される通常のＭＩＳＦＥＴ（metal insulator semiconductor field effect transistor）を用いている。

次に、図２４に基づき、本実施の形態における高周波増幅器について説明する。本実施の形態における高周波増幅器４７０は、例えば、携帯電話の基地局用パワーアンプに適用してもよい。この高周波増幅器４７０は、ディジタル・プレディストーション回路４７１、ミキサー４７２、パワーアンプ４７３及び方向性結合器４７４を備えている。ディジタル・プレディストーション回路４７１は、入力信号の非線形歪みを補償する。ミキサー４７２は、非線形歪みが補償された入力信号と交流信号とをミキシングする。パワーアンプ４７３は、交流信号とミキシングされた入力信号を増幅する。図２４に示す例では、パワーアンプ４７３は、第１から第４の実施の形態におけるいずれかの半導体装置を有している。方向性結合器４７４は、入力信号や出力信号のモニタリング等を行なう。図２４に示す回路では、例えば、スイッチの切り替えにより、ミキサー４７２により出力信号を交流信号とミキシングしてディジタル・プレディストーション回路４７１に送出することが可能である。

以上、実施の形態について詳述したが、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された範囲内において、種々の変形及び変更が可能である。

上記の説明に関し、更に以下の付記を開示する。
（付記１）
基板の上方に設けられた、窒化物半導体のバッファ層と、
前記バッファ層の上方に設けられた、コドープ領域及び高抵抗領域を含んだ窒化物半導体の窒化物半導体層と、
前記窒化物半導体層の上方に設けられた、窒化物半導体のキャリア走行層と、
前記キャリア走行層の上方に設けられた、窒化物半導体のキャリア供給層と、
前記キャリア供給層の上方に設けられた、ゲート電極、ソース電極及びドレイン電極と、
を有し、
前記コドープ領域は、平面視で前記ゲート電極と前記ドレイン電極との間の領域に形成されており、Ｆｅ及びＣから選択された少なくとも１つの不純物元素と、Ｓｉとがドープされているものであって、
前記高抵抗領域は、前記ゲート電極の直下の領域に形成されており、不純物元素としてＦｅ、Ｃのうちのいずれかがドープされていることを特徴とする半導体装置。
（付記２）
前記高抵抗領域は、平面視で前記ゲート電極と前記ソース電極との間の領域にも形成されていることを特徴とする付記１に記載の半導体装置。
（付記３）
前記コドープ領域は、平面視で前記ゲート電極と前記ソース電極との間の領域にも形成されていることを特徴とする付記１に記載の半導体装置。
（付記４）
前記コドープ領域において、前記Ｓｉの濃度は、前記Ｆｅ、Ｃのうちのいずれかの濃度よりも、高いことを特徴とする付記１から３のいずれかに記載の半導体装置。
（付記５）
前記コドープ領域にドープされている前記Ｆｅ、Ｃのうちのいずれかの濃度は、１×１０^１６ｃｍ^−３以上、１×１０^１８ｃｍ^−３以下であって、前記Ｓｉの濃度は、１×１０^１７ｃｍ^−３以上、１×１０^２０ｃｍ^−３以下であることを特徴とする付記１から４のいずれかに記載の半導体装置。
（付記６）
前記高抵抗領域にドープされている前記Ｆｅ、Ｃのうちのいずれかの濃度は、１×１０^１６ｃｍ^−３以上、１×１０^１８ｃｍ^−３以下であることを特徴とする付記５に記載の半導体装置。
（付記７）
前記コドープ領域及び前記高抵抗領域は、ＧａＮを含む材料により形成されていることを特徴とする付記１から６のいずれかに記載の半導体装置。
（付記８）
前記キャリア走行層は、ＧａＮを含む材料により形成されており、
前記キャリア供給層は、ＡｌＧａＮを含む材料により形成されていることを特徴とする付記１から７のいずれかに記載の半導体装置。
（付記９）
基板の上方に、バッファ層を形成し、
前記バッファ層の上方に、Ｆｅ及びＣから選択された少なくとも１つの不純物元素をドープした窒化物半導体の窒化物半導体層を形成し、
前記窒化物半導体層の一部にＳｉをイオン注入することにより、前記窒化物半導体層において、前記Ｓｉがイオン注入されたコドープ領域と、前記Ｓｉがドープされていない高抵抗領域とを形成し、
前記窒化物半導体層の上方に、窒化物半導体のキャリア走行層を形成し、
前記キャリア走行層の上方に、窒化物半導体のキャリア供給層を形成し、
前記キャリア供給層の上方に、ゲート電極、ソース電極及びドレイン電極を形成し、
前記コドープ領域は、平面視で前記ゲート電極と前記ドレイン電極との間の領域に形成されており、
前記高抵抗領域は、前記ゲート電極の直下の領域に形成されていることを特徴とする半導体装置の製造方法。
（付記１０）
前記高抵抗領域は、平面視で前記ゲート電極と前記ソース電極との間の領域にも形成されていることを特徴とする付記９に記載の半導体装置の製造方法。
（付記１１）
前記コドープ領域は、平面視で前記ゲート電極と前記ソース電極との間の領域にも形成されていることを特徴とする付記９に記載の半導体装置の製造方法。
（付記１２）
前記コドープ領域において、前記Ｓｉの濃度は、前記Ｆｅ、Ｃのうちのいずれかの濃度よりも、高いことを特徴とする付記９から１１のいずれかに記載の半導体装置の製造方法。
（付記１３）
前記コドープ領域にドープされている前記Ｆｅ、Ｃのうちのいずれかの濃度は、１×１０^１６ｃｍ^−３以上、１×１０^１８ｃｍ^−３以下であって、前記Ｓｉの濃度は、１×１０^１７ｃｍ^−３以上、１×１０^２０ｃｍ^−３以下であることを特徴とする付記９から１２のいずれかに記載の半導体装置の製造方法。
（付記１４）
前記高抵抗領域にドープされている前記Ｆｅ、Ｃのうちのいずれかの濃度は、１×１０^１６ｃｍ^−３以上、１×１０^１８ｃｍ^−３以下であることを特徴とする付記１３に記載の半導体装置の製造方法。
（付記１５）
前記コドープ領域及び前記高抵抗領域は、ＧａＮを含む材料により形成されていることを特徴とする付記９から１４のいずれかに記載の半導体装置の製造方法。
（付記１６）
前記キャリア走行層は、ＧａＮを含む材料により形成されており、
前記キャリア供給層は、ＡｌＧａＮを含む材料により形成されていることを特徴とする付記９から１５のいずれかに記載の半導体装置の製造方法。
（付記１７）
付記１から８のいずれかに記載の半導体装置を有することを特徴とする電源装置。
（付記１８）
付記１から８のいずれかに記載の半導体装置を有することを特徴とする増幅器。

１０ 基板
２１ バッファ層
２２ コドープ領域
２３ 高抵抗領域
３１ 電子走行層
３１ａ ２ＤＥＧ
３２ 電子供給層
３３ キャップ層
４１ ゲート電極
４２ ソース電極
４３ ドレイン電極

Claims (10)

1. 基板の上方に設けられた、窒化物半導体のバッファ層と、
   前記バッファ層の上方に設けられた、コドープ領域及び高抵抗領域を含んだ窒化物半導体の窒化物半導体層と、
   前記窒化物半導体層の上方に設けられた、窒化物半導体のキャリア走行層と、
   前記キャリア走行層の上方に設けられた、窒化物半導体のキャリア供給層と、
   前記キャリア供給層の上方に設けられた、ゲート電極、ソース電極及びドレイン電極と、
   を有し、
   前記コドープ領域は、平面視で前記ゲート電極と前記ドレイン電極との間の領域に形成されており、Ｆｅ及びＣから選択された少なくとも１つの不純物元素と、Ｓｉとがドープされているものであって、
   前記高抵抗領域は、前記ゲート電極の直下の領域に形成されており、不純物元素としてＦｅ、Ｃのうちのいずれかがドープされていることを特徴とする半導体装置。
2. 前記高抵抗領域は、平面視で前記ゲート電極と前記ソース電極との間の領域にも形成されていることを特徴とする請求項１に記載の半導体装置。
3. 前記コドープ領域は、平面視で前記ゲート電極と前記ソース電極との間の領域にも形成されていることを特徴とする請求項１に記載の半導体装置。
4. 前記コドープ領域において、前記Ｓｉの濃度は、前記Ｆｅ、Ｃのうちのいずれかの濃度よりも、高いことを特徴とする請求項１から３のいずれかに記載の半導体装置。
5. 前記コドープ領域にドープされている前記Ｆｅ、Ｃのうちのいずれかの濃度は、１×１０^１６ｃｍ^−３以上、１×１０^１８ｃｍ^−３以下であって、前記Ｓｉの濃度は、１×１０^１７ｃｍ^−３以上、１×１０^２０ｃｍ^−３以下であることを特徴とする請求項１から４のいずれかに記載の半導体装置。
6. 前記コドープ領域は、平面視で前記ドレイン電極の直下の領域にも形成されていることを特徴とする請求項１から５のいずれかに記載の半導体装置。
7. 基板の上方に、バッファ層を形成し、
   前記バッファ層の上方に、Ｆｅ及びＣから選択された少なくとも１つの不純物元素をドープした窒化物半導体の窒化物半導体層を形成し、
   前記窒化物半導体層の一部にＳｉをイオン注入することにより、前記窒化物半導体層において、前記Ｓｉがイオン注入されたコドープ領域と、前記Ｓｉがドープされていない高抵抗領域とを形成し、
   前記窒化物半導体層の上方に、窒化物半導体のキャリア走行層を形成し、
   前記キャリア走行層の上方に、窒化物半導体のキャリア供給層を形成し、
   前記キャリア供給層の上方に、ゲート電極、ソース電極及びドレイン電極を形成し、
   前記コドープ領域は、平面視で前記ゲート電極と前記ドレイン電極との間の領域に形成されており、
   前記高抵抗領域は、前記ゲート電極の直下の領域に形成されていることを特徴とする半導体装置の製造方法。
8. 前記高抵抗領域は、平面視で前記ゲート電極と前記ソース電極との間の領域にも形成されていることを特徴とする請求項７に記載の半導体装置の製造方法。
9. 前記コドープ領域は、平面視で前記ゲート電極と前記ソース電極との間の領域にも形成されていることを特徴とする請求項７に記載の半導体装置の製造方法。
10. 前記コドープ領域は、平面視で前記ドレイン電極の直下の領域にも形成されていることを特徴とする請求項７から９のいずれかに記載の半導体装置の製造方法。

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