JP6520733B2 - Information processing apparatus and control method - Google Patents
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Description
本発明は、情報処理装置および制御方法に関する。 The present invention relates to an information processing apparatus and control method.
従来、複数の演算処理装置が主記憶装置を共有するSymmetric Multi-Processor（ＳＭＰ）システムがある。ＳＭＰでは、複数のノードを１パーティションとして扱っており、１つのノードが故障すると他のノードにそのエラーが波及してしまい、システムがダウンすることになる。 BACKGROUND Conventionally, there is a Symmetric Multi-Processor (SMP) system in which a plurality of processing units share a main storage. In SMP, a plurality of nodes are treated as one partition, and when one node fails, the error spreads to the other nodes, and the system goes down.
ノード間のデータ転送に関わる異常が発生した場合に、エラーの影響範囲を抑える技術が知られている（例えば、特許文献１参照）。 There is known a technique for suppressing the influence range of an error when an abnormality related to data transfer between nodes occurs (see, for example, Patent Document 1).
ここで、ＳＭＰシステムにおいて、データ要求元のＣＰＵ、データの実メモリを所有するＣＰＵ、およびデータをキャッシュに持ち出しているＣＰＵをそれぞれローカルＣＰＵ（Ｌ−ＣＰＵ）、ホームＣＰＵ（Ｈ−ＣＰＵ）、およびリモートＣＰＵ（Ｒ−ＣＰＵ）と呼ぶ。 Here, in the SMP system, the CPU of the data request source, the CPU having the actual memory of the data, and the CPU carrying out the data to the cache are the local CPU (L-CPU), the home CPU (H-CPU), and It is called remote CPU (R-CPU).
特許文献１では、Ｒ−ＣＰＵからＨ−ＣＰＵへのデータの書き戻し（ライトバック）に問題がある場合の解決方法しか記載されていない。従来技術では、ライトバックに問題がある場合以外の問題、例えば、異常があった場合にＬ−ＣＰＵがＲ−ＣＰＵからのデータを使用しまう等の問題は解決していない。そのため、このような問題が発生した場合に、キャッシュコヒーレンシが崩れ、エラーが他のノードに波及してしまい、システムがダウンしてしまう。
１つの側面において、本発明の課題は、異常が発生した場合にエラーの影響範囲を抑えることである。 In one aspect, the object of the present invention is to reduce the scope of the error when an abnormality occurs.
実施の形態に係る情報処理装置は、複数の演算処理装置と、前記複数の演算処理装置のそれぞれが接続する複数のメモリと、を有し、前記複数のメモリの共有領域が前記複数の演算処理装置で共有される。 An information processing apparatus according to an embodiment includes a plurality of arithmetic processing devices and a plurality of memories to which each of the plurality of arithmetic processing devices is connected, and a shared region of the plurality of memories is the plurality of arithmetic processing Shared by the device.
前記複数の演算処理装置のうち、第１の演算処理装置は、第２の演算処理装置にデータの要求を送信する第１の制御部を備える。 Among the plurality of processing units, the first processing unit includes a first control unit that transmits a data request to the second processing unit.
前記第２の演算処理装置は、第２の制御部を備える。前記第２の制御部は、前記第１の演算装置から前記要求を受信したとき、前記データを保持する演算処理装置と前記データの状態とを示すディレクトリ情報に基づいて、前記データをキャッシュに保持する第３の演算処理装置を検出する。前記第２の制御部は、前記第１の演算処理装置への前記データの転送と前記データの前記キャッシュからの破棄を含む依頼を前記第３の演算処理装置に送信する。 The second arithmetic processing unit includes a second control unit. When the second control unit receives the request from the first arithmetic device, the second controller holds the data in a cache based on directory information indicating the arithmetic processing device that holds the data and the state of the data. Detecting a third processing unit. The second control unit transmits a request including the transfer of the data to the first arithmetic processing unit and the discarding of the data from the cache to the third arithmetic processing unit.
前記第３の演算処理装置は、第３の制御部を備える。前記第３の制御部は、前記依頼を受信し、前記第１の演算処理装置へ前記データを送信し、前記データのステータスを変更し、前記ステータスを変更したことを示すステータス変更応答を前記第２の演算処理装置に送信する。 The third processing unit includes a third control unit. The third control unit receives the request, transmits the data to the first arithmetic processing unit, changes a status of the data, and transmits a status change response indicating that the status has been changed. Transmit to the second processing unit.
前記第２の制御部は、前記第３の演算処理装置に前記依頼を送信してから所定時間以内に前記第３の演算処理装置から前記ステータス変更応答を受信しない場合に、前記第１の演算処理装置にエラー応答を送信する。 When the second control unit does not receive the status change response from the third arithmetic processing unit within a predetermined time after transmitting the request to the third arithmetic processing unit, the first operation is performed. Send an error response to the processing unit.
前記第１の制御部は、前記エラー応答を受信した場合、前記第３の演算処理装置から受信した前記データを破棄する。 When the first control unit receives the error response, the first control unit discards the data received from the third arithmetic processing unit.
実施の形態に係る情報処理装置によれば、異常が発生した場合にエラーの影響範囲を抑えることが出来る。 According to the information processing apparatus according to the embodiment, when an abnormality occurs, the influence range of the error can be suppressed.
従来のＳＭＰシステムにおいて、下記のような問題がある。
ＳＭＰシステムにおいて、データ要求元のＣＰＵ、データの実メモリを所有するＣＰＵ、およびデータをキャッシュに持ち出しているＣＰＵをそれぞれローカルＣＰＵ（Ｌ−ＣＰＵ）、ホームＣＰＵ（Ｈ−ＣＰＵ）、およびリモートＣＰＵ（Ｒ−ＣＰＵ）と呼ぶ。
The conventional SMP system has the following problems.
In the SMP system, the CPU requesting the data, the CPU owning the actual memory of the data, and the CPU carrying out the data in the cache are respectively the local CPU (L-CPU), home CPU (H-CPU) and remote CPU It is called R-CPU).
・問題１―異常のある転送データを使用してしまう問題（三角転送）
Ｌ−ＣＰＵがＨ−ＣＰＵにデータを要求（ＥＸ要求）してＨ−ＣＰＵがＲ−ＣＰＵにＩＶ依頼を送信するまでは正常動作と同じである。尚、ＥＸ要求は、キャッシュデータのステータスをExclusiveとして要求データを持ちたいことを示す要求である。また、ＩＶ依頼は、キャッシュに要求データをステータスがExclusiveまたはModifiedで格納している場合に要求データをＬ−ＣＰＵに送信し、要求データに対応するキャッシュデータのステータスを無効（Invalid）にすることを依頼するものである。キャッシュデータのステータスについては後述する。ここで、もしＲ−ＣＰＵが故障していたとすると、Ｒ−ＣＰＵからの応答がないのでＨ−ＣＰＵは指示のタイムアウトを検出する。このときのアクセスがライトバック（ＷＲＢＫ）応答、すなわちＲ−ＣＰＵからのデータ受信を期待するものであれば、Ｈ−ＣＰＵはディレクトリ（ＤＩＲ）情報にエラーマーク（ＤＩＲ＝ＵＮＫ）を書き込む。ここで、Ｈ−ＣＰＵがＲ−ＣＰＵに依頼を出すのと、Ｌ−ＣＰＵの要求に応答を返すのを同時に行ったとすると、以下の問題が起きる。
・ Problem 1-Problem of using abnormal transfer data (triangular transfer)
It is the same as the normal operation until the L-CPU requests data to the H-CPU (EX request) and the H-CPU transmits an IV request to the R-CPU. The EX request is a request indicating that the status of cache data is exclusive and that it is desired to have request data. In addition, when the IV request stores request data in the cache with a status of Exclusive or Modified, it sends the request data to the L-CPU, and invalidates the status of cache data corresponding to the request data. To request. The status of the cache data will be described later. Here, if the R-CPU has failed, the H-CPU detects an instruction timeout because there is no response from the R-CPU. If the access at this time is a write back (WRBK) response, that is, one that expects data reception from the R-CPU, the H-CPU writes an error mark (DIR = UNK) in the directory (DIR) information. Here, assuming that the H-CPU issues a request to the R-CPU and a response to the L-CPU's request simultaneously, the following problems occur.
Ｒ−ＣＰＵからＨ−ＣＰＵへの応答はないが、Ｒ−ＣＰＵからＬ−ＣＰＵへのデータ転送があったときに、Ｈ−ＣＰＵはタイムアウトを検出して、ＤＩＲ情報をＤＩＲ＝ＵＮＫとするが、Ｈ−ＣＰＵはＲ−ＣＰＵからの応答を受け取る前にＬ−ＣＰＵに応答を返しているため、Ｒ−ＣＰＵから転送されてきたデータに問題があることをＬ−ＣＰＵに伝えていない。そのため、Ｌ−ＣＰＵはＲ−ＣＰＵからの問題があるデータを使用してしまう。 Although there is no response from the R-CPU to the H-CPU, when there is data transfer from the R-CPU to the L-CPU, the H-CPU detects a timeout and sets DIR information to DIR = UNK. Because the H-CPU returns a response to the L-CPU before receiving a response from the R-CPU, the H-CPU does not notify the L-CPU that there is a problem with the data transferred from the R-CPU. Therefore, the L-CPU uses problematic data from the R-CPU.
・問題２−ＷＲＢＫ以外のパケットの滞留（タイムアウト）を検出してもエラーマークできない問題
従来、ＷＲＢＫ応答が期待されなければ、Ｈ−ＣＰＵはＤＩＲ情報にＤＩＲ＝ＵＮＫを書き込まない。これにより、以下の問題が起きる。
Problem 2-A problem in which an error can not be marked even if a packet retention (timeout) other than WRBK is detected Conventionally, if a WRBK response is not expected, the H-CPU does not write DIR = UNK in DIR information. This causes the following problems.
Ｈ−ＣＰＵがＤＩＲ情報を参照してＲ−ＣＰＵにデータ転送を指示してもＲ−ＣＰＵからの応答を得られないとき、Ｒ−ＣＰＵは故障しているはずであるが、エラーマークされないのでキャッシュコヒーレンシの崩れた状態を認識できないまま動作を継続することになる。 If the H-CPU refers to DIR information and instructs the R-CPU to transfer data but can not obtain a response from the R-CPU, the R-CPU should have failed but is not marked as an error. The operation will be continued without recognizing the broken state of the cache coherency.
・問題３−ＤＩＲ情報とキャッシュの状態に矛盾が生じると、エラーが波及してしまう問題（Ｒ−ＣＰＵに波及）
Ｈ−ＣＰＵのＤＩＲ情報をもとに発行された依頼とＲ−ＣＰＵのキャッシュデータのステータスが一致しないとする。Ｈ−ＣＰＵはＲ−ＣＰＵにＥＸデータの返却を求めるが、Ｒ−ＣＰＵはＥＸデータを保持していなかった場合、プロトコルエラーとなりＲ−ＣＰＵはＦＡＴＡＬすることになる。尚、ＥＸデータは、ステータスがExclusiveまたはModifiedであるデータである。
・ Problem 3-Problem that the error spreads when contradiction occurs in the DIR information and the cache state (R-CPU spread)
It is assumed that the status of the request issued based on the DIR information of the H-CPU and the status of the cache data of the R-CPU do not match. If the H-CPU requests the R-CPU to return EX data, but the R-CPU does not hold the EX data, a protocol error occurs and the R-CPU becomes FATAL. The EX data is data whose status is Exclusive or Modified.
・問題４−ＤＩＲ情報とキャッシュの状態に矛盾が生じると、エラーが波及してしまう問題（Ｈ−ＣＰＵに波及）
Ｈ−ＣＰＵのＤＩＲ情報をもとに発行された依頼とＲ−ＣＰＵのキャッシュデータのステータスが一致しないとする。Ｈ−ＣＰＵのＤＩＲ情報をもとに複数のＲ−ＣＰＵにデータ破棄を依頼する。そして、Ｈ−ＣＰＵはＲ−ＣＰＵからの破棄応答を受け取る。このとき、Ｈ−ＣＰＵはＳＨデータを保持しているＲ−ＣＰＵにだけ依頼を出すのではなく、全Ｒ−ＣＰＵに依頼を出し、ＤＩＲ情報で管理していたＲ−ＣＰＵのＳＨデータがすべて破棄されたかをＲ−ＣＰＵの破棄応答とつき合わせて確認している。ＤＩＲ情報で管理していたＳＨデータの数（ＳＨ数）と破棄されたＳＨデータの数が合わない場合、Ｈ−ＣＰＵはＦＡＴＡＬする。尚、ＳＨデータは、複数のＣＰＵがキャッシュに持っており、且つ更新されていないデータである。
· Problem 4-If there is a contradiction between the DIR information and the cache status, the error will spread (H-CPU spread)
It is assumed that the status of the request issued based on the DIR information of the H-CPU and the status of the cache data of the R-CPU do not match. Based on the DIR information of the H-CPU, it requests the plurality of R-CPUs to discard the data. Then, the H-CPU receives the discarding response from the R-CPU. At this time, the H-CPU does not send a request only to the R-CPU holding the SH data, but sends a request to all the R-CPUs, and all the SH data of the R-CPU managed by DIR information Whether it has been discarded is checked in conjunction with the R-CPU's discard response. If the number of SH data (SH number) managed by the DIR information does not match the number of discarded SH data, the H-CPU is FATAL. The SH data is data that a plurality of CPUs have in cache and has not been updated.
従来技術では、データ要求元ＣＰＵと、データの実メモリを所有するＣＰＵと、データをキャッシュに持ち出しているＣＰＵとの３つのＣＰＵ間の間でのデータの書き戻し（ライトバック（ＷＲＢＫ））に起因した問題のみ解決している。そのため、ライトバック以外で発生した問題については、解決しておらず、上記の問題１〜４が発生した場合に、キャッシュコヒーレンシの異常が波及し、システムがダウンしてしまう。
In the prior art, in the data write back (write back (WRBK)) between the three CPUs of the data request source CPU, the CPU owning the actual memory of the data, and the CPU carrying the data to the cache. Only the problems caused by it are solved. Therefore, problems that have occurred other than write back have not been solved, and when the
以下、図面を参照しながら実施の形態について説明する。
図１は、実施の形態に係る情報処理システムの構成図である。
Hereinafter, embodiments will be described with reference to the drawings.
FIG. 1 is a block diagram of an information processing system according to the embodiment.
情報処理システム１０１は、ビルディングブロック（ＢＢ）２０１−ｉ（ｉ＝１〜４）およびクロスバスイッチ（ＸＢ）３０１を備える。
The
ＢＢ２０１−ｉは、ＣＰＵとメモリを有し、Operating System（ＯＳ）等のソフトウェアを実行する。尚、ＢＢ２０１−ｉの詳細な構成については後述する。また、実施の形態において、ＢＢ２０１−ｉをそれぞれノードとしている。尚、実施の形態のＢＢ２０１−ｉの数は一例であり、これに限られるものではない。 The BB 201-i has a CPU and a memory, and executes software such as an operating system (OS). The detailed configuration of the BB 201-i will be described later. In the embodiment, each BB 201-i is a node. In addition, the number of BB201-i of embodiment is an example, It is not restricted to this.
ＸＢ３０１は、各ビルディングブロック２０１−ｉを相互に接続する。
情報処理ステム１０１では、ＣＰＵ間のキャッシュコヒーレンス制御をディレクトリ方式で実現し、データをメモリ上に持つ後述のホームＣＰＵが該当ディレクトリを管理している。
The
In the
図２は、実施の形態に係るビルディングブロックの構成図である。
ＢＢ２０１−ｉは、ＣＰＵ４０１−ｉ−ｊ（ｊ＝１，２）、メモリ５０１−ｉ−ｊ、およびＸＢチップ６０１−ｉを備える。尚、ＣＰＵ４０１−ｉ−ｊおよびメモリ５０１−ｉ−ｊの数は一例であり、これに限られるものではない。
FIG. 2 is a block diagram of a building block according to the embodiment.
The BB 201-i includes a CPU 401-i-j (j = 1, 2), a memory 501-i-j, and an XB chip 601-i. The numbers of the CPUs 401 -i-j and the memories 501 -i-j are merely examples, and the present invention is not limited thereto.
ＣＰＵ４０１−ｉ−１は、コア４１１−ｉ、キャッシュ４２１−ｉ、アクセス制御部４３１−ｉ、メモリアクセス部４４１−ｉ、リクエスト（ＲＥＱ）部４５１−ｉ、タイマ４５２−ｉ−ｋ（ｋ＝１〜ｐ）、オーダー（ＯＤＲ）部４６１−ｉ、タイマ４６２−ｉ−ｍ（ｍ＝１〜ｑ）、外部インタフェース（ＩＦ）４７１−ｉを備える。 The CPU 401-i-1 includes a core 411-i, a cache 421-i, an access control unit 431-i, a memory access unit 441-i, a request (REQ) unit 451-i, and a timer 452-i-k (k = 1). To p), an order (ODR) unit 461-i, timers 462-im (m = 1 to q), and an external interface (IF) 471-i.
尚、図２において、ＣＰＵ４０１−ｉ−２およびメモリ５０１−ｉ−２の構成は、ＣＰＵ４０１−ｉ−１およびメモリ５０１−ｉ−１の構成と同様であるため、記載は省略している。 In FIG. 2, the configurations of the CPU 401-i-2 and the memory 501-i-2 are the same as the configurations of the CPU 401-i-1 and the memory 501-i-1, and thus the description thereof is omitted.
コア４１１−ｉは、演算処理を実行し、ＯＳやアプリケーション等を実行する。
キャッシュ４２１−ｉは、コア４１１−ｉで頻繁に利用されるデータを一時的に格納するキャッシュメモリである。
The core 411-i executes arithmetic processing and executes an OS, an application, and the like.
The cache 421-i is a cache memory that temporarily stores data frequently used by the core 411-i.
アクセス制御部４３１−ｉは、ノードマップ４３２−ｉ、タグ（ＴＡＧ）部４３３−ｉ、ディレクトリ（ＤＩＲ）部４３４−ｉ、およびカウント（ＣＮＴ）部４３５−ｉを備える。 The access control unit 431-i includes a node map 432-i, a tag (TAG) unit 433-i, a directory (DIR) unit 434-i, and a count (CNT) unit 435-i.
ノードマップ４３２−ｉは、物理アドレスと、物理アドレスが示す記憶領域を有するメモリ５０１−ｉ−ｊと接続されたＣＰＵ４０１−ｉ−ｊを示す識別子（ＣＰＵＩＤ）が対応付けて登録されたテーブルである。 The node map 432-i is a table in which a physical address and an identifier (CPUID) indicating the CPU 401-i-j connected to the memory 501-i-j having the storage area indicated by the physical address are associated with each other and registered. .
ＴＡＧ部４３３−ｉは、キャッシュ４２１−ｉに格納されたキャッシュデータのステータス（ＴＡＧ情報）を管理する。 The TAG unit 433-i manages the status (TAG information) of cache data stored in the cache 421-i.
ＤＩＲ部４３４−ｉは、ＤＩＲ情報５２１−ｉの管理を行う。
ＴＡＧ部４３３−ｉおよびＤＩＲ部４３４−ｉは、ＭＥＳＩプロトコル等の手法を用いて、キャッシュコヒーレンスを保持するための処理を実行する。例えば、ＴＡＧ部４３３−ｉおよびＤＩＲ部４３４−ｉは、キャッシュされたデータ（キャッシュデータ）のステータスがＭＥＳＩ(Modified/Exclusive/Shared/Invalid)のいずれであるかを判定する。
The DIR unit 434-i manages the DIR information 521-i.
The TAG unit 433-i and the DIR unit 434-i execute processing for maintaining cache coherence using a method such as the MESI protocol. For example, the TAG unit 433-i and the DIR unit 434-i determine which of MESI (Modified / Exclusive / Shared / Invalid) is the status of cached data (cache data).
ＴＡＧ部４３３−ｉおよびＤＩＲ部４３４−ｉは、判定結果に応じて、他のＣＰＵ４０１−ｉ−ｊとコヒーレンシを保持するための要求（リクエスト）や依頼（オーダー）の送受信を行い、キャッシュデータの状態に応じた処理を実行する。ここで、「Ｍｏｄｉｆｉｅｄ」とは、いずれか１つのＣＰＵがデータをキャッシュしており、かつ、キャッシュデータが更新される状態を示す。なお、キャッシュデータの状態が「Modified」である場合には、ライトバックを実行する必要がある。 The TAG unit 433-i and the DIR unit 434-i transmit and receive requests (requests) and requests (orders) for maintaining coherency with other CPUs 401-i-j according to the determination result, and cache data Execute processing according to the status. Here, “Modified” indicates a state in which any one CPU is caching data and the cache data is updated. When the state of cache data is "Modified", write back needs to be performed.
また、「Exclusive」とは、いずれか１つのＣＰＵがデータをキャッシュしており、かつ、キャッシュデータが更新されていない状態を示す。また、「Shared」とは、複数のＣＰＵがデータをキャッシュしており、かつ、キャッシュデータが更新されていないことを示す。また、「Invalid」とは、キャッシュデータのステータスが登録されていないことを示す。以下、Modified、Exclusive、Shared、およびInvalidをそれぞれＥＸ（Ｍ）、ＥＸ、ＳＨ、およびＩＶと表記する場合がある。尚、特に断らなければ、ＥＸはＥＸ（Ｍ）を含む。 Also, "Exclusive" indicates that any one CPU is caching data, and the cache data is not updated. Also, “Shared” indicates that a plurality of CPUs cache data, and the cache data is not updated. Also, "Invalid" indicates that the status of the cache data is not registered. Hereinafter, Modified, Exclusive, Shared, and Invalid may be denoted as EX (M), EX, SH, and IV, respectively. Unless otherwise noted, EX includes EX (M).
ＣＮＴ部４３５−ｉは、データを使用しているＣＰＵ４０１−ｉ−ｊの数と当該データを返却（破棄）したＣＰＵ４０１−ｉ−ｊの数の管理を行う。 The CNT unit 435-i manages the number of CPUs 401 -i using data and the number of CPUs 401-i returning (discarding) the data.
メモリアクセス部４４１−ｉ、メモリ５０１−ｉ−１へのアクセスを行い、ＤＩＲ情報５２１−ｉおよびデータ５１１−ｉの読み書きを行う。 The memory access unit 441-i accesses the memory 501-i-1, and reads / writes the DIR information 521-i and the data 511-i.
リクエスト部４５１−ｉは、他のＣＰＵ４０１−ｉ−ｊに対する要求（リクエスト）を格納するバッファであり、他のＣＰＵ４０１−ｉ−ｊに要求を送信する。 The request unit 451-i is a buffer that stores requests for other CPUs 401-i-j, and transmits the requests to the other CPUs 401-i-j.
タイマ４５２−ｉ−ｋは、リクエスト部４５１−ｉが依頼を送信してからの時間をカウントするタイマである。タイマ４５２−ｉ−ｋは、リクエスト部４５１−ｉが格納する要求に対応する数が用意される。 The timer 452-ik is a timer that counts the time after the request unit 451-i transmits a request. The timer 452-ik has a number corresponding to the request stored in the request unit 451-i.
オーダー部４６１−ｉは、他のＣＰＵ４０１−ｉ−ｊに対する依頼（オーダー）を格納するバッファであり、他のＣＰＵ４０１−ｉ−ｊに依頼を送信する。 The order unit 461-i is a buffer that stores requests (orders) for the other CPUs 401-i-j, and transmits the requests to the other CPUs 401-i-j.
タイマ４６２−ｉ−ｍは、オーダー部４６１−ｉが依頼を送信してからの時間をカウントするタイマである。タイマ４６２−ｉ−ｍは、オーダー部４６１−ｉが格納する依頼に対応する数が用意される。 The timer 462-im is a timer that counts the time after the order unit 461-i transmits the request. The timers 462-im are provided with the numbers corresponding to the requests stored by the order unit 461-i.
外部ＩＦ４７１−ｉは、ＸＢチップ６０１およびＣＰＵ４０１−ｉ−２と接続するインタフェースである。
The external IF 471-i is an interface connected to the
メモリ５０１−ｉ−１は、共有領域とローカル領域を有する。メモリ５０１−ｉ−１は、ディレクトリ（ＤＩＲ）情報５２１−ｉおよびデータ５１１−ｉを格納する。以下、ＤＩＲ情報５２１−ｉを単にＤＩＲ５２１−ｉと表記する場合がある。ローカル領域は、同じＢＢ２０１−ｉ内のＣＰＵ４０１−ｉ−ｊのＣＰＵが使用でき、共有領域は、他のＢＢ２０１−ｉ内のＣＰＵ４０１−ｉ−ｊからも使用できる。例えば、共有領域は、全てのＢＢ２０１−ｉ内の複数のＣＰＵ４０１−ｉ−ｊで共有される。 The memory 501-i-1 has a shared area and a local area. The memory 501-i-1 stores directory (DIR) information 521-i and data 511-i. Hereinafter, DIR information 521-i may be simply referred to as DIR 521-i. The local area can be used by the CPUs of the CPUs 401 -i in the same BB 201 -i, and the shared area can also be used by the CPUs 401 -i in other BBs 201 -i. For example, the shared area is shared by a plurality of CPUs 401 -i in all the BBs 201 -i.
ＤＩＲ情報５２１−ｉは、ＣＰＵ４０１−ｉ−１が所有するメモリ５０１−ｉ−１のアドレスのデータのステータス（ＭＥＳＩのいずれか）と当該アドレスのデータをキャッシュに持つＣＰＵ４０１−ｉ−ｊとが対応付けられたリストである。 The DIR information 521-i corresponds to the status (one of MESI) of the data of the address of the memory 501-i-1 owned by the CPU 401-i-1 and the CPU 401-i-j having the data of the address in the cache. It is a list attached.
ＸＢチップ６０１−ｉは、ＣＰＵ４０１−ｉ−ｊおよびＸＢ３０１と接続と接続している。
The XB chip 601-i is connected to the CPU 401 -i-j and the
データ要求元のＣＰＵ、データの実メモリを所有するＣＰＵ、およびデータをキャッシュに持ち出しているＣＰＵをそれぞれローカルＣＰＵ（Ｌ−ＣＰＵ）、ホームＣＰＵ（Ｈ−ＣＰＵ）、およびリモートＣＰＵ（Ｒ−ＣＰＵ）と呼ぶ。 Local CPU (L-CPU), home CPU (H-CPU), and remote CPU (R-CPU): CPU that requests data, CPU that owns actual memory of data, and CPU that carries out data to cache Call it
また、以下の説明において、Ｌ−ＣＰＵ、Ｈ−ＣＰＵ、およびＲ−ＣＰＵは、それぞれ異なるＢＢ２０１−ｉに搭載されたＣＰＵ４０１−ｉ−ｊのいずれかに相当する。尚、Ｌ−ＣＰＵとＨ−ＣＰＵは、同一のＣＰＵ４０１−ｉ−ｊであってもよい。 Further, in the following description, the L-CPU, the H-CPU, and the R-CPU correspond to any of the CPUs 401 -i-j mounted on different BBs 201 -i. The L-CPU and the H-CPU may be the same CPU 401-i-j.
図３Ａは、実施の形態に係る情報処理システムの三角転送時の処理を示す図である。
図３Ｂは、ローカルＣＰＵの処理を示すフローチャートである。
FIG. 3A is a diagram illustrating processing at the time of triangular transfer of the information processing system according to the embodiment.
FIG. 3B is a flowchart showing processing of the local CPU.
図３Ａでは、Ｌ−ＣＰＵがあるデータを要求した場合に、当該データを格納するメモリをＨ−ＣＰＵが有し、当該データはＲ−ＣＰＵのキャッシュに持ち出されたとする。この場合、以下のような処理が行われる。 In FIG. 3A, when the L-CPU requests a certain data, the H-CPU has a memory for storing the data, and the data is taken out to the cache of the R-CPU. In this case, the following processing is performed.
Ｌ−ＣＰＵ内のアクセス制御部４３１−ｉは、コア４１１−ｉから、メモリ５０１−ｉ−ｊのいずれかの共有領域にあるアドレスのデータを要求される。 The access control unit 431-i in the L-CPU is requested by the core 411-i for data of an address in one of the shared areas of the memories 501-i-j.
コア４１１−ｉからの要求を受けて、アクセス制御部４３１−ｉは、ノードマップ４３２−ｉに基づいてアクセス先、すなわち要求データのアドレスの実メモリを所有しているＣＰＵ４０１−ｉ−ｊを検出する。 In response to the request from the core 411-i, the access control unit 431-i detects the access destination, that is, the CPU 401-i-j having the real memory of the address of the requested data based on the node map 432-i Do.
ここでは、要求データはＬ−ＣＰＵのキャッシュに登録されていなく（ステータスがＩＶ）、Ｌ−ＣＰＵが要求データのアドレスの実メモリも所有していない。また、要求データのアドレスの実メモリを所有しているＣＰＵとしてＨ−ＣＰＵが検出される。 Here, the request data is not registered in the cache of the L-CPU (status is IV), and the L-CPU does not possess the real memory of the address of the request data. Also, the H-CPU is detected as a CPU that owns the real memory of the address of the requested data.
Ｌ−ＣＰＵのリクエスト部４５１−ｉは、Ｈ−ＣＰＵに要求（ＥＸ要求）を出す。尚、ＥＸ要求は、キャッシュデータのステータスをＥＸとして要求データを持ちたいことを示す要求である。 The request unit 451-i of the L-CPU issues a request (EX request) to the H-CPU. The EX request is a request indicating that the status of cache data is EX and it is desired to have request data.
Ｈ−ＣＰＵは、Ｌ−ＣＰＵから要求を受信すると、要求データが格納されたメモリのアドレスに対応するＤＩＲ情報を参照する。ここでは、要求データに対応するＤＩＲ情報５２１−ｉが、Ｒ−ＥＸであるとする。Ｈ−ＣＰＵは、“Ｒ”で示されるＲ−ＣＰＵがＥＸのステータスで要求データをキャッシュに持ち出していると分かる。 When receiving the request from the L-CPU, the H-CPU refers to DIR information corresponding to the address of the memory in which the request data is stored. Here, it is assumed that DIR information 521-i corresponding to request data is R-EX. The H-CPU knows that the R-CPU indicated by "R" carries out the requested data to the cache with the status of EX.
Ｈ−ＣＰＵのオーダー部４６１−ｉは、Ｒ−ＣＰＵにＩＶ依頼を送信する。ＩＶ依頼は、キャッシュに要求データをステータスがＥＸまたはＥＸ（Ｍ）で格納している場合にＬ−ＣＰＵに要求データを送信し、要求データに対応するキャッシュデータのステータスを無効にすることを依頼する。 The order unit 461-i of the H-CPU transmits the IV request to the R-CPU. The IV request transmits the request data to the L-CPU when the request data is stored in the cache with the status EX or EX (M), and requests to invalidate the status of the cache data corresponding to the request data. Do.
Ｒ−ＣＰＵは、ＩＶ依頼を受信すると、アクセス制御部４３１−ｉは、Ｌ−ＣＰＵに要求データを送信し、キャッシュデータのステータスをＩＶに変更し、ステータスの変更したことを示す応答をＨ−ＣＰＵに送信する。また、Ｒ−ＣＰＵは、ＩＶ依頼の受信時に、キャッシュデータのステータスがＥＸ（Ｍ）であるので、アクセス制御部４３１−ｉは、Ｈ−ＣＰＵに要求データを送信（ライトバック応答）することにより、ライトバックを行う。尚、Ｒ−ＣＰＵは、ＩＶ依頼の受信時に、キャッシュデータのステータスがＥＸである場合は、アクセス制御部４３１−ｉは、Ｈ−ＣＰＵに要求データを送信せず、ステータスの変更したことを示す応答をＨ−ＣＰＵに送信する。 When the R-CPU receives the IV request, the access control unit 431-i transmits request data to the L-CPU, changes the status of cache data to IV, and sends a response indicating that the status has been changed, to H-. Send to CPU. In addition, since the status of cache data is EX (M) when the R-CPU receives an IV request, the access control unit 431-i transmits the request data to the H-CPU (write back response). , Write back. In addition, when the status of cache data is EX when the IV request is received, the R-CPU does not transmit request data to the H-CPU, but indicates that the status has been changed. Send a response to the H-CPU.
ここで、Ｒ−ＣＰＵがＬ−ＣＰＵに要求データを送信後且つＨ−ＣＰＵにステータスの変更したことを示す応答を送信前に故障した、またはＲ−ＣＰＵとＨ−ＣＰＵ間の経路に故障が発生したとする。 Here, a response indicating that the R-CPU has sent request data to the L-CPU and has changed the status to the H-CPU has failed before sending, or a failure has occurred in the path between the R-CPU and the H-CPU Suppose that it occurs.
Ｈ−ＣＰＵは、ＩＶ依頼を送信するとタイマを起動し、所定時間以内にステータスの変更したことを示す応答を受信するかチェックしている。上記のように、Ｒ−ＣＰＵが故障またはＲ−ＣＰＵとＨ−ＣＰＵ間の経路に故障が発生した場合、Ｈ−ＣＰＵは、応答を受信しないため、タイムアウトを検出する。Ｈ−ＣＰＵは、タイムアウトを検出すると、ＤＩＲ情報５２１−ｉをＵＮＫに変更し、Ｌ−ＣＰＵにエラー（ＡＥＲ）応答を送信する。 When the H-CPU transmits the IV request, the H-CPU starts a timer and checks whether a response indicating that the status has been changed is received within a predetermined time. As described above, when the R-CPU fails or a failure occurs in the path between the R-CPU and the H-CPU, the H-CPU detects a timeout because it does not receive a response. When detecting the timeout, the H-CPU changes the DIR information 521-i to UNK, and transmits an error (AER) response to the L-CPU.
Ｌ−ＣＰＵのＤＩＲ部４３４−ｉは、ＡＥＲ応答を受信したか判定し（ステップＳ７０１）、コア４１１−ｉは、ＡＥＲ応答を受信するとＲ−ＣＰＵから受信した要求データを破棄する（ステップＳ７０２）。また、コア４１１−ｉは、ＡＥＲ応答を受信しない場合、Ｒ−ＣＰＵから受信した要求データを使用する（ステップＳ７０３）。 The DIR unit 434-i of the L-CPU determines whether the AER response has been received (step S701), and the core 411-i discards the request data received from the R-CPU when the AER response is received (step S702). . When the core 411-i does not receive the AER response, the core 411-i uses the request data received from the R-CPU (step S 703).
Ｈ−ＣＰＵはタイムアウトを検出すると、ＡＥＲ応答をＬ−ＣＰＵに送信する。それにより、Ｌ−ＣＰＵはＲ−ＣＰＵからの問題があるデータ（すなわち、Ｈ−ＣＰＵが管理できていないデータ）を使用してしまうことを防止できる。すなわち、上述の問題１が解決できる。
When the H-CPU detects a timeout, it sends an AER response to the L-CPU. Thereby, it is possible to prevent the L-CPU from using problematic data from the R-CPU (i.e., data that the H-CPU can not manage). That is, the above-mentioned
図４Ａは、実施の形態に係る情報処理システムのリモートＣＰＵからの応答の検出処理を示す図である。 FIG. 4A is a diagram showing a process of detecting a response from the remote CPU of the information processing system according to the embodiment.
図４Ｂは、ホームＣＰＵの処理を示すフローチャートである。
図４Ａ，４Ｂにおいて、Ｌ−ＣＰＵ、Ｈ−ＣＰＵ、およびＲ−ＣＰＵは、上述の図３Ａの説明と同様の処理を行うとする。
FIG. 4B is a flowchart showing processing of the home CPU.
In FIGS. 4A and 4B, it is assumed that the L-CPU, the H-CPU, and the R-CPU perform the same processing as the description of FIG. 3A described above.
ここでは、Ｈ−ＣＰＵの処理についてさらに説明する。
上述のようにＨ−ＣＰＵは、Ｒ−ＣＰＵにＩＶ依頼を送信するとタイマを起動し、所定時間以内にステータスの変更したことを示す応答を受信するかチェックしている。Ｈ−ＣＰＵは、Ｒ−ＣＰＵから所定時間内に応答を受信しない場合、タイムアウトを検出する（ステップＳ７１１）。Ｈ−ＣＰＵは、タイムアウトを検出すると、ＤＩＲ情報５２１−ｉをステータスが不明でありアクセスを禁止することを示すエラーマーク（ＤＩＲ＝ＵＮＫ）に変更し（ステップＳ７１１）、Ｌ−ＣＰＵにエラー（ＡＥＲ）応答を送信する。情報処理システム１０１は、エラーマークに対応するアドレス領域に対して、キャッシュコヒーレンシを復旧させるまで使用（アクセス）しないようする。これにより、キャッシュコヒーレンシの異常が波及するのを防ぐことが出来る。情報処理システム１０１は、ＤＩＲ情報にエラーマークが設定された場合、ＣＰＵ４０１−ｉーｊに含まれるリカバリ部（不図示）により、キャッシュコヒーレンシを復旧させる。
Here, the processing of the H-CPU will be further described.
As described above, when the H-CPU transmits an IV request to the R-CPU, the H-CPU starts a timer, and checks whether a response indicating that the status has been changed is received within a predetermined time. When the H-CPU does not receive a response from the R-CPU within a predetermined time, the H-CPU detects a timeout (step S711). When the H-CPU detects a time-out, it changes the DIR information 521-i to an error mark (DIR = UNK) indicating that the status is unknown and prohibits access (step S711), and the L-CPU receives an error (AER). ) Send a response. The
従来は、Ｈ−ＣＰＵにおいてライトバック応答（すなわち、メモリに書き戻すためのデータ）の受信が期待される場合に、ＩＶ依頼の送信から所定時間以内にライトバック応答を受信しなかった場合にのみ、ＤＩＲ情報をＤＩＲ＝ＵＮＫに変更している。 Conventionally, when the H-CPU is expected to receive a write back response (that is, data for writing back to the memory), only when a write back response is not received within a predetermined time from the transmission of the IV request , DIR information has been changed to DIR = UNK.
例えば、ＩＶ依頼を受信したときに、Ｒ−ＣＰＵのキャッシュの状態がＥＸである場合、Ｒ−ＣＰＵは、Ｈ−ＣＰＵにライトバック応答は送信せず、ステータスの変更したことを示す応答をＨ−ＣＰＵに送信する。この場合、従来技術では、Ｒ−ＣＰＵが故障し、ステータスの変更したことを示す応答をＨ−ＣＰＵが所定時間以内に受信できなくても、ＤＩＲ情報をＤＩＲ＝ＵＮＫに変更しない。すなわち、キャッシュコヒーレンスが崩れている可能性があっても、情報処理システムはキャッシュコヒーレンスの異常を認識できず、ＦＡＴＡＬが発生する。 For example, when the status of the cache of the R-CPU is EX when the IV request is received, the R-CPU does not send a write back response to the H-CPU, and sends a response indicating that the status has been changed. Send to CPU. In this case, in the prior art, the DIR information is not changed to DIR = UNK even if the R-CPU fails and a response indicating that the status has been changed can not be received within a predetermined time. That is, even if there is a possibility that the cache coherence is broken, the information processing system can not recognize the cache coherence abnormality and FATAL occurs.
Ｈ−ＣＰＵは、ＩＶ依頼を送信してから所定時間以内にステータスの変更したことを示す応答を受信するかチェックし、タイムアウトを検出すると、ＤＩＲ情報をＵＮＫに変更する。実施の形態の情報処理システムによれば、ライトバック応答以外の応答（ステータスの変更したことを示す応答）の所定時間以内の未受信を検出して、ＤＩＲ情報にエラーマークを記述できる。すなわち、上述の問題２が解決できる。
The H-CPU checks whether a response indicating that the status has been changed is received within a predetermined time after sending the IV request, and changes the DIR information to UNK when a timeout is detected. According to the information processing system of the embodiment, an error mark can be described in DIR information by detecting non-reception within a predetermined time of a response (a response indicating that the status has been changed) other than the write back response. That is, the
図５Ａは、実施の形態に係る情報処理システムのディレクトリ情報に矛盾がある場合の処理を示す図である。
図５Ｂは、リモートＣＰＵの処理を示すフローチャートである。
FIG. 5A is a diagram showing processing when there is a contradiction in directory information of the information processing system according to the embodiment.
FIG. 5B is a flowchart showing processing of the remote CPU.
図５Ａにおいて、あるデータをキャッシュにステータスがＥＸで持ちたいＬ−ＣＰＵがいるとする。Ｌ−ＣＰＵがノードマップを確認すると、Ｈ−ＣＰＵが自身ではなかったので、Ｈ−ＣＰＵにＥＸになりたいとリクエスト（ＥＸ要求）を送信する。 In FIG. 5A, it is assumed that there is an L-CPU that wants to have certain data in the cache and the status is EX. When the L-CPU confirms the node map, since the H-CPU is not itself, it transmits a request (EX request) to the H-CPU when it wants to become EX.
Ｈ−ＣＰＵが対象アドレスのＤＩＲ情報５２１−ｉを確認するとＲ−ＣＰＵがＥＸで所有していると検出されたとする。Ｈ−ＣＰＵはＲ−ＣＰＵに、データをＬ−ＣＰＵに送信してステータス（ＴＡＧ情報）をＩＶにするようにオーダー（ＩＶ依頼）を送信する。本来であればＲ−ＣＰＵはＴＡＧ情報をＩＶに変更し、Ｈ−ＣＰＵに変更したことを応答で伝え、Ｒ−ＣＰＵはＬ−ＣＰＵにデータを転送する。 When the H-CPU checks the DIR information 521-i of the target address, it is detected that the R-CPU is owned by EX. The H-CPU sends an order (IV request) to the R-CPU to send data to the L-CPU and set the status (TAG information) to IV. Under normal circumstances, the R-CPU changes the TAG information to IV, informs the H-CPU of the change in response, and the R-CPU transfers data to the L-CPU.
ここで、Ｒ−ＣＰＵは要求されたデータ（ＥＸデータ）をキャッシュに保持していなかったとする（すなわち、ＴＡＧ情報がＩＶ）。 Here, it is assumed that the R-CPU did not hold the requested data (EX data) in the cache (ie, the TAG information is IV).
Ｈ−ＣＰＵからのオーダーを受け取ったＲ−ＣＰＵはＴＡＧ情報を参照し、キャッシュに要求された対象アドレスのデータがあるか判定する（ステップＳ７２２）。ＴＡＧ情報にＨ−ＣＰＵから要求された対象アドレスのデータを持っていないので、Ｒ−ＣＰＵはＨ−ＣＰＵにＡＥＲ応答をする（ステップＳ７２３）。以降、Ｒ−ＣＰＵは、通常の処理（正常処理）を行う（ステップＳ７２４）。ＡＥＲ応答を受け取ったＨ−ＣＰＵは対象アドレスのＤＩＲ情報５２１−ｉにＤＩＲ＝ＵＮＫを書き込み、Ｌ−ＣＰＵにＡＥＲを応答する。ＡＥＲを受け取ったＬ−ＣＰＵは要求を終了する。 The R-CPU that has received the order from the H-CPU refers to the TAG information and determines whether there is data of the requested target address in the cache (step S722). Since the TAG information does not have the data of the target address requested from the H-CPU, the R-CPU makes an AER response to the H-CPU (step S723). Thereafter, the R-CPU performs normal processing (normal processing) (step S724). The H-CPU that has received the AER response writes DIR = UNK in the DIR information 521-i of the target address, and responds the AER to the L-CPU. The L-CPU receiving the AER terminates the request.
また、Ｌ−ＣＰＵがＳＨ、ＥＸデータを保持しているにも関わらず、ＳＨデータを要求してきた場合、Ｌ−ＣＰＵがＥＸデータを保持しているにもかかわらず、ＥＸデータを要求してきた場合も、Ｈ−ＣＰＵは、ＤＩＲ情報５２１−ｉをＤＩＲ＝ＵＮＫに変更し、Ｌ−ＣＰＵにＡＥＲを応答する。すでにＤＩＲ＝ＵＮＫであった場合には、Ｌ−ＣＰＵにＡＥＲを応答する。 In addition, even though the L-CPU holds the SH and EX data, when the SH data is requested, the EX data is requested despite the L-CPU holding the EX data. Also in the case, the H-CPU changes the DIR information 521-i to DIR = UNK, and responds the AER to the L-CPU. If DIR = UNK already, AER is returned to the L-CPU.
また、Ｌ−ＣＰＵがＥＸデータを保持していないはずなのにデータを書き戻してきた場合や、Ｌ−ＣＰＵがＳＨ、ＥＸデータを保持していないはずなのにデータを返却してきた場合はＨ−ＣＰＵはＦＡＴＡＬする。 Also, if the L-CPU writes back data although it should not hold EX data, or if the L-CPU returns data even though it should not hold SH and EX data, the H-CPU will To FATAL.
実施の形態に係る情報処理システムは、ディレクトリ情報に矛盾がある場合、ＡＥＲ応答を行い、ＤＩＲ情報にＤＩＲ＝ＵＮＫを書込むことで、ＤＩＲ情報の変更を抑止し、キャッシュコヒーレンシの異常の波及を防ぐ。すなわち、上述の問題３が解決できる。
The information processing system according to the embodiment makes an AER response when there is a contradiction in the directory information and writes DIR = UNK in the DIR information to suppress the change of the DIR information and spread the cache coherency abnormality. prevent. That is, the
ここで、ＤＩＲ矛盾があり、ＤＩＲ情報がＵＮＫとなるケースを示す。
図６は、ＤＩＲ＝ＵＮＫとなるパターンを示す図である。
Here, there is a case where there is DIR contradiction and DIR information becomes UNK.
FIG. 6 shows a pattern in which DIR = UNK.
図６では、Ｌ−ＣＰＵからのリクエストを受けて、Ｈ−ＣＰＵのＤＩＲ情報、Ｒ−ＣＰＵのＴＡＧ情報を変更する。
図６のＬ−ＴＡＧ、Ｒ−ＴＡＧは、それぞれＬ−ＣＰＵ、Ｒ−ＣＰＵのＴＡＧ情報である。
In FIG. 6, in response to a request from the L-CPU, the DIR information of the H-CPU and the TAG information of the R-CPU are changed.
L-TAG and R-TAG in FIG. 6 are TAG information of L-CPU and R-CPU, respectively.
・ＩＶ要求、ＳＨ要求、またはＥＸ要求
ＩＶ要求の場合、Ｒ−ＣＰＵのＴＡＧ情報をＥＸからＳＨに変更するようにオーダーを投げ、Ｒ−ＣＰＵはＨ−ＣＰＵに変更したことを応答で伝えてＬ−ＣＰＵにデータを送り、Ｌ−ＣＰＵはＴＡＧ情報をＳＨに変更する。また、Ｈ−ＣＰＵはＤＩＲ情報をＲ−ＥＸからＲ−ＳＨに変更する。
-In the case of IV request, SH request, or EX request IV request, an order is thrown to change the TAG information of R-CPU from EX to SH, and R-CPU informs H-CPU that it has changed. The data is sent to the L-CPU, and the L-CPU changes TAG information to SH. The H-CPU also changes DIR information from R-EX to R-SH.
ＳＨ要求の場合、Ｒ−ＣＰＵのＴＡＧ情報をＥＸからＳＨに変更するようにオーダーを投げ、Ｌ−ＣＰＵにデータを送り、Ｌ−ＣＰＵはＴＡＧ情報をＳＨに変更する。また、Ｈ−ＣＰＵはＤＩＲ情報をＲ−ＥＸからＲ−ＳＨに変更する。ここで、Ｒ−ＣＰＵがＥＸデータを変更している場合、Ｒ−ＣＰＵはＴＡＧ情報をＩＶに変更したことをＨ−ＣＰＵに応答で伝えてデータをＨ−ＣＰＵとＬ−ＣＰＵに送る。Ｌ−ＣＰＵはＴＡＧ情報をＥＸに変更する。また、Ｈ−ＣＰＵのＤＩＲ情報はＲ−ＥＸのままである。データを受け取ったＨ−ＣＰＵは最新のデータをメモリに反映する。 In the case of an SH request, an order is thrown to change the TAG information of the R-CPU from EX to SH, data is sent to the L-CPU, and the L-CPU changes the TAG information to SH. The H-CPU also changes DIR information from R-EX to R-SH. Here, when the R-CPU changes the EX data, the R-CPU sends a response to the H-CPU that the TAG information has been changed to IV and sends data to the H-CPU and the L-CPU. The L-CPU changes TAG information to EX. Also, DIR information of the H-CPU remains R-EX. The H-CPU receiving the data reflects the latest data in the memory.
ＥＸ要求の場合、Ｒ−ＣＰＵのＴＡＧ情報をＥＸからＩＶに変更するようにオーダーを投げ、Ｒ−ＣＰＵはＴＡＧ情報をＩＶに変更したことをＨ−ＣＰＵに応答で伝えてデータをＬ−ＣＰＵに送り、Ｌ−ＣＰＵはＴＡＧ情報をＥＸに変更する。また、Ｈ−ＣＰＵのＤＩＲ情報はＲ−ＥＸのままである。ここで、Ｒ−ＣＰＵがＥＸデータを変更している場合、Ｒ−ＣＰＵはＨ−ＣＰＵとＬ−ＣＰＵにデータを送り、Ｈ−ＣＰＵは最新のデータをメモリに反映する。 In the case of an EX request, an order is thrown so as to change the TAG information of the R-CPU from EX to IV, and the R-CPU notifies the H-CPU that the TAG information has been changed to IV and sends data to the L-CPU. And the L-CPU changes TAG information to EX. Also, DIR information of the H-CPU remains R-EX. Here, when the R-CPU changes the EX data, the R-CPU sends data to the H-CPU and the L-CPU, and the H-CPU reflects the latest data in the memory.
・ＩＶ依頼
Ｒ−ＣＰＵのＴＡＧ情報をＥＸからＩＶに変更するようにオーダーを投げ、Ｒ−ＣＰＵはＴＡＧ情報をＩＶに変更したことをＨ−ＣＰＵに応答で伝える。Ｈ−ＣＰＵはＤＩＲ情報をＲ−ＥＸからＲ−ＩＶに変更する。
An order is issued to change the TAG information of the R-CPU from EX to IV, and the R-CPU notifies the H-CPU that the TAG information has been changed to IV. The H-CPU changes DIR information from R-EX to R-IV.
・全ＩＶ依頼
Ｒ−ＣＰＵのＴＡＧ情報をＳＨからＩＶに変更するようにオーダーを投げ、Ｒ−ＣＰＵはＴＡＧ情報をＩＶに変更したことをＨ−ＣＰＵに応答で伝える。Ｈ−ＣＰＵはＤＩＲ情報をＲ−ＳＨからＲ−ＩＶに変更する。
-All IV request An order is thrown so as to change the TAG information of R-CPU from SH to IV, and R-CPU informs H-CPU that the TAG information has been changed to IV. The H-CPU changes DIR information from R-SH to R-IV.
このとき、Ｒ−ＣＰＵはＨ−ＣＰＵからのオーダーと自身のキャッシュを確認し、ＳＨではなくＥＸで所有していたら、Ｒ−ＣＰＵはＦＡＴＡＬするようにする。 At this time, the R-CPU checks the order from the H-CPU and its own cache, and if owned by EX instead of SH, the R-CPU performs FATAL.
・強制全ＩＶ
Ｒ−ＣＰＵのＴＡＧ情報をＥＸからＩＶに変更するようにオーダーを投げ、Ｒ−ＣＰＵはＴＡＧ情報をＩＶに変更したことをＨ−ＣＰＵに応答で伝える。Ｈ−ＣＰＵはＤＩＲ情報をＲ−ＥＸからＲ−ＩＶに変更する。ここで、Ｒ−ＣＰＵがＥＸデータを変更している場合でも、Ｈ−ＣＰＵにデータ送付せず、Ｈ−ＣＰＵは最新のデータをメモリに反映しない。
· Forced all IV
The order is thrown to change the TAG information of the R-CPU from EX to IV, and the R-CPU informs the H-CPU that the TAG information has been changed to IV. The H-CPU changes DIR information from R-EX to R-IV. Here, even when the R-CPU changes the EX data, the data is not sent to the H-CPU, and the H-CPU does not reflect the latest data in the memory.
図７Ａは、実施の形態に係る情報処理システムのＳＨ数が矛盾した場合の処理を示す図である。
図７Ｂは、リモートＣＰＵの処理を示すフローチャートである。
図７Ｃは、ホームＣＰＵの処理を示すフローチャートである。
FIG. 7A is a diagram illustrating processing when the number of SHs in the information processing system according to the embodiment contradicts each other.
FIG. 7B is a flowchart showing processing of the remote CPU.
FIG. 7C is a flowchart showing processing of the home CPU.
図７Ａ〜７Ｃにおいて、あるデータをＨ−ＣＰＵが自身のメモリに戻したいとする。
Ｈ−ＣＰＵが対象アドレスのＤＩＲ情報５２１−ｉを参照すると、Ｒ−ＣＰＵがデータをステータス（ＴＡＧ情報）がＳＨでキャッシュに所有していると検出され、Ｈ−ＣＰＵはＲ−ＣＰＵにＴＡＧ情報をＩＶにするようにオーダー（データ回収指示）を送信し、データを回収する。尚、データの回収は、Ｒ−ＣＰＵに回収データを転送させるのではなく破棄させ、Ｒ−ＣＰＵのＴＡＧ情報がＳＨからＩＶになるように依頼する。
In FIGS. 7A to 7C, it is assumed that the H-CPU wants to return certain data to its own memory.
When the H-CPU refers to the DIR information 521-i of the target address, it is detected that the R-CPU owns data in the cache with the status (TAG information) SH, and the H-CPU sends TAG information to the R-CPU. Send an order (data collection instruction) to make it IV, and collect data. The data collection is made to discard the R-CPU instead of transferring the collection data, and requests the TAG information of the R-CPU to change from SH to IV.
ここで、Ｒ−ＣＰＵは１つではなく複数あり、Ｈ−ＣＰＵのＣＮＴ部４３５−ｉがＳＨ数を確認すると複数のＲ−ＣＰＵがデータをＴＡＧ情報がＳＨでキャッシュに保持していたとする。このとき、Ｈ−ＣＰＵは、Ｌ−ＣＰＵとＨ−ＣＰＵを除く全ＣＰＵにオーダーを送信する。すなわち、Ｈ−ＣＰＵは、送信先のＣＰＵがデータをキャッシュに所有しているか否かにかかわらずオーダーを送信する。尚、Ｈ−ＣＰＵは、ＴＡＧ情報がＳＨでキャッシュに保持しているＲ−ＣＰＵにのみオーダーを送信してもよい。ここで、ＳＨ数は、ＤＩＲ情報に基づく、あるデータをキャッシュに持っているＲ−ＣＰＵの数である。 Here, there are a plurality of R-CPUs instead of one, and when the CNT unit 435-i of the H-CPU confirms the number of SH, it is assumed that a plurality of R-CPUs hold data in cache with TAG information SH. At this time, the H-CPU transmits the order to all the CPUs except the L-CPU and the H-CPU. That is, the H-CPU transmits an order regardless of whether the CPU of the transmission destination owns data in the cache. The H-CPU may transmit the order only to the R-CPU whose TAG information is SH and held in the cache. Here, the SH number is the number of R-CPUs having certain data in the cache based on DIR information.
Ｈ−ＣＰＵからのデータ回収指示を受けたＲ−ＣＰＵはデータ、データがキャッシュにあるか判定し（ステップＳ７３１）、データがキャッシュにあれば破棄し、ＴＡＧ情報をＩＶに変更したことをしめす応答をＨ−ＣＰＵに送信する（ステップＳ７３２）。また、もともとデータを所有しておらず、ＴＡＧ情報がＩＶであったＲ−ＣＰＵもＨ−ＣＰＵに応答を返す（ステップＳ７３３）。Ｒ−ＣＰＵは、応答の中にキャッシュにデータを持っていたか否かを示す情報（ＣＮＴ）を含める。Ｒ−ＣＰＵは、キャッシュにデータを持っていた場合、ＣＮＴ＝１とし、キャッシュにデータを持っていなかった場合、ＣＮＴ＝０とする。 The R-CPU receives the data collection instruction from the H-CPU, determines whether the data is in the cache (step S731), discards the data if it is in the cache, and indicates that the TAG information has been changed to IV Are sent to the H-CPU (step S732). Also, the R-CPU which originally did not possess data and the TAG information was IV also returns a response to the H-CPU (step S733). The R-CPU includes, in the response, information (CNT) indicating whether or not the cache has data. If the R-CPU has data in the cache, it sets CNT = 1, and if it does not have data in the cache, it sets CNT = 0.
これにより、全Ｒ−ＣＰＵから応答が返ってきたときに、Ｈ−ＣＰＵは、ＳＨ数とＣＮＴ＝１である応答の数との差分（ＳＨ−ＣＮＴ）を算出し、すべてのＳＨのデータを回収できたかを判定する（ステップＳ７４１）。例えば、Ｈ−ＣＰＵは、差分がＳＨ数とＤＩＲ情報５２１−ｉにより算出される期待値と一致するか判定することにより、すべてのＳＨのデータを回収できたかを判定する。 By this, when responses are returned from all R-CPUs, the H-CPU calculates the difference (SH-CNT) between the number of SH and the number of responses where CNT = 1, and the data of all SH is calculated. It is determined whether it has been recovered (step S741). For example, the H-CPU determines whether the data of all SHs can be collected by determining whether the difference matches the number of SH and the expected value calculated by the DIR information 521-i.
Ｈ−ＣＰＵは、すべてのＳＨのデータを回収できていない場合、ＤＩＲ情報５２１−ｉにＤＩＲ＝ＵＮＫを書き込み（ステップＳ７４２）、通常の処理を実行する（ステップＳ７４３）。 If the H-CPU can not collect all SH data, it writes DIR = UNK in the DIR information 521-i (step S742), and executes the normal processing (step S743).
算出された差分により、Ｈ−ＣＰＵは、それぞれ下記のように動作する。 Based on the calculated difference, the H-CPU operates as follows.
・ＳＨ−ＣＮＴ＝０の場合（このとき期待値は０）
すべてのＳＨのデータを回収できたので、Ｈ−ＣＰＵは、正常にオーダーを終了する。
· In the case of SH-CNT = 0 (expected value is 0 at this time)
Since all SH data could be collected, the H-CPU normally terminates the order.
・ＳＨ−ＣＮＴ＝１の場合
ＳＨのデータを１つ回収できていない。どこかのＣＰＵがＳＨでデータを所有している状態である。
In the case of SH-CNT = 1 One SH data could not be collected. It is in a state where some CPU owns data by SH.
このとき、Ｈ−ＣＰＵはＤＩＲ情報ＤＩＲ情報５２１−ｉから回収できていないＳＨはどのＣＰＵが所有しているのかを確認する。 At this time, the H-CPU checks from the DIR information DIR information 521-i which CPU owns an SH that can not be recovered.
回収できなかったＳＨのデータを所有しているＣＰＵがＬ−ＣＰＵである場合、そもそもオーダーを送信していないので、期待値は１であり、ＳＨ−ＣＮＴと期待値は一致しているため、正常にオーダーを終了する。 If the CPU that owns the data of the SH that could not be collected is the L-CPU, the order is not sent in the first place, so the expected value is 1, and since the expected value matches the SH-CNT, Finish the order normally.
回収できなかったＳＨを所有しているＣＰＵがＲ−ＣＰＵである場合、期待値は０であるが、ＳＨ−ＣＮＴと期待値は一致していない。すなわち、ＳＨのデータがどこかで消失してしまっているので、ＤＩＲ情報５２１−ｉにＤＩＲ＝ＵＮＫを書き込んでＬ−ＣＰＵにＡＥＲを応答し、オーダーを終了する。 When the CPU possessing the SH that could not be recovered is the R-CPU, the expected value is 0, but the SH-CNT and the expected value do not match. That is, since the data of SH has been lost somewhere, DIR = UNK is written to DIR information 521-i, AER is returned to the L-CPU, and the order is ended.
・ＳＨ−ＣＮＴ≧２の場合
Ｌ−ＣＰＵ以外にもＲ−ＣＰＵからも回収できていないことになる。ＳＨがどこかで消失してしまっているので、ＤＩＲ情報にＤＩＲ＝ＵＮＫを書き込んでＬ−ＣＰＵにＡＥＲを応答し、オーダーを終了する。
In the case of SH-CNT ≧ 2, it means that it can not be recovered from the R-CPU as well as the L-CPU. Since SH has been lost somewhere, write DIR = UNK to DIR information, respond AER to the L-CPU, and end the order.
・ＳＨ−ＣＮＴ≦−１の場合
この場合、Ｈ−ＣＰＵは、ＳＨのデータを余計に回収している。Ｈ−ＣＰＵが把握しているＳＨ数よりも多くのＲ−ＣＰＵがデータをＳＨで所有していたことになり、これはＨ−ＣＰＵが以前に応答を受け損ねていたことを示す。Ｈ−ＣＰＵは、ＤＩＲ情報５２１−ｉにＤＩＲ＝ＵＮＫを書き込んでＬ−ＣＰＵにＡＥＲを応答し、オーダーを終了する。
In the case of SH-CNT ≦ -1 In this case, the H-CPU collects extra data of SH. It means that more R-CPUs own data in SH than the number of SHs that the H-CPU knows, which indicates that the H-CPU has failed to receive a response before. The H-CPU writes DIR = UNK to the DIR information 521-i, responds the AER to the L-CPU, and ends the order.
実施の形態の情報処理システムは、ＤＩＲ情報に基づくＳＨ数と実際にキャッシュにデータをＳＨで保持しているＣＰＵの数とが矛盾している場合、ＤＩＲ情報にＤＩＲ＝ＵＮＫを書込むことで、ＤＩＲ情報の変更を抑止し、キャッシュコヒーレンシの異常の波及を防ぐ。すなわち、上述の問題４が解決できる。
The information processing system according to the embodiment writes DIR = UNK to DIR information when the number of SH based on DIR information contradicts the number of CPUs actually holding data in the cache as SH. , DIR information changes to prevent the spread of cache coherency anomalies. That is, the
次に、ＣＰＵ４０１−ｉ−ｊがデータ要求元であるＬ−ＣＰＵである場合の処理を示す。 Next, processing in the case where the CPU 401 -i-j is an L-CPU that is a data request source is shown.
図８は、ローカルＣＰＵの詳細な処理を示すフローチャートである。
ステップＳ８０１において、コア４１１−ｉは、あるアドレスに格納されたデータを要求し、アクセス制御部４３１−ｉは要求を受信する。
FIG. 8 is a flowchart showing detailed processing of the local CPU.
In step S801, the core 411-i requests data stored in a certain address, and the access control unit 431-i receives the request.
ステップＳ８０２において、ＴＡＧ部４３２−ｉは、ＴＡＧ情報に基づいて、要求されたデータ（要求データ）がキャッシュ４２１−ｉに格納されたかを判定する。キャッシュに要求データが４２１−ｉに格納された場合、制御はステップＳ８１５に進み、格納されていない場合、制御はステップＳ８０３に進む。 In step S802, the TAG unit 432-i determines whether the requested data (request data) is stored in the cache 421-i based on the TAG information. When the request data is stored in the cache in 421-i, the control proceeds to step S815. When the request data is not stored in the cache, the control proceeds to step S803.
ステップＳ８０３において、アクセス制御部４３１−ｉは、ノードマップ４３２−ｉに基づいて、要求データを格納するアドレスに対応するメモリを所有するＣＰＵ４０１−ｉ−ｊを検出する。要求データを格納するアドレスに対応するメモリを自ＣＰＵ４０１−ｉ−ｊが所有していた場合、制御はステップＳ８１３に進み、要求データを格納するアドレスに対応するメモリを他のＣＰＵ４０１−ｉ−ｊ（Ｈ−ＣＰＵ）が所有していた場合、制御はステップＳ８０４に進む。 In step S 803, the access control unit 431-i detects, based on the node map 432-i, the CPU 401-i-j that owns the memory corresponding to the address storing the request data. If the own CPU 401 -i-j owns the memory corresponding to the address storing the request data, the control proceeds to step S813 and the memory corresponding to the address storing the request data is stored in the other CPU 401 -ij ( If it is owned by the H-CPU, the control proceeds to step S804.
ステップＳ８０４において、リクエスト部４５１−ｉは、Ｈ−ＣＰＵに要求を送信し、タイマ４５２−ｉ−ｋを２つ起動する。２つのタイマ４５２−ｉ−ｋは、それぞれ第１の所定時間、および第１の所定時間より長い第２の所定時間で満了する。 In step S804, the request unit 451 -i transmits a request to the H-CPU, and starts two timers 452 -i-k. The two timers 452-ik each expire at a first predetermined time and a second predetermined time which is longer than the first predetermined time.
ステップＳ８０５において、リクエスト部４５１−ｉは、Ｈ−ＣＰＵに要求を送信してから第１の所定時間以内にＨ−ＣＰＵから応答を受信した場合、制御はステップＳ８０５に進み、Ｈ−ＣＰＵに要求を送信してから第１の所定時間以内にＨ−ＣＰＵから応答を受信しなかった（タイマ満了）場合、制御はステップＳ８１１に進む。 In step S805, if the request unit 451-i receives a response from the H-CPU within a first predetermined time after transmitting the request to the H-CPU, the control proceeds to step S805 to request the H-CPU If a response is not received from the H-CPU within a first predetermined time after the transmission of the timer (timer expiration), the control proceeds to step S811.
ステップＳ８０６において、ＤＩＲ部４３４−ｉは、ＡＥＲ応答を受信したか判定する。ＡＥＲ応答を受信した場合、制御はステップＳ８１２に進み、ＡＥＲ応答を受信しない場合、制御はステップＳ８０７に進む。 In step S806, the DIR unit 434-i determines whether an AER response has been received. If an AER response has been received, control proceeds to step S812, and if no AER response is received, control proceeds to step S807.
ステップＳ８０７において、Ｒ−ＣＰＵからの要求データの転送（送信）がある場合、制御はステップＳ８０８に進み、Ｒ−ＣＰＵからの要求データの転送が無い場合、制御はステップＳ８０９に進む。尚、Ｒ−ＣＰＵからの要求データの転送が無い場合、アクセス制御部４３１−ｉは、Ｈ−ＣＰＵから要求データを受信している。 In step S807, if there is transfer (transmission) of request data from the R-CPU, control proceeds to step S808, and if there is no transfer of request data from the R-CPU, control proceeds to step S809. When there is no transfer of request data from the R-CPU, the access control unit 431-i receives the request data from the H-CPU.
ステップＳ８０８において、ＤＩＲ部４３４−ｉは、Ｈ−ＣＰＵに要求を送信してから第２の所定時間以内にＲ−ＣＰＵから応答（要求データ）を受信したか判定する。Ｈ−ＣＰＵに要求を送信してから第２の所定時間以内にＲ−ＣＰＵから応答を受信した場合、制御はステップＳ８０９に進み、Ｈ−ＣＰＵに要求を送信してから第２の所定時間以内にＲ−ＣＰＵから応答を受信しない場合（タイマ満了）、制御はステップＳ８１０に進む。 In step S808, the DIR unit 434-i determines whether a response (request data) has been received from the R-CPU within a second predetermined time period since the request was sent to the H-CPU. If a response is received from the R-CPU within a second predetermined time after sending the request to the H-CPU, control proceeds to step S809 and within a second predetermined time after sending the request to the H-CPU If the response is not received from the R-CPU (timeout), the control proceeds to step S810.
ステップＳ８０９において、アクセス制御部４３１−ｉは、受信した要求データをキャッシュ４２１−ｉに格納する。 In step S 809, the access control unit 431-i stores the received request data in the cache 421-i.
ステップＳ８１０において、ＤＩＲ部４３４−ｉは、タイムアウトと判定する。
ステップＳ８１１において、ＤＩＲ部４３４−ｉは、タイムアウトと判定する。
In step S810, the DIR unit 434-i determines that a timeout has occurred.
In step S811, the DIR unit 434-i determines that a timeout has occurred.
ステップＳ８１２において、ＤＩＲ部４３４−ｉは、コア４１１−ｉに受信した要求データの破棄を通知する。 In step S812, the DIR unit 434-i notifies the core 411-i of discarding of the received request data.
ステップＳ８１３において、アクセス制御部４３１−ｉは、メモリアクセス部４４１−ｉを介してメモリ５０１−ｉ−ｊから要求データを読み出し、キャッシュ４２１−ｉに格納する。 In step S813, the access control unit 431-i reads out request data from the memory 501-i-j via the memory access unit 441-i, and stores the read request data in the cache 421-i.
ステップＳ８１４において、ＤＩＲ部４３４−ｉは、ＤＩＲ情報５２１−ｉを更新する。 In step S814, the DIR unit 434-i updates the DIR information 521-i.
ステップＳ８１５において、アクセス制御部４３１−ｉはコアに要求データを送信する。 In step S815, the access control unit 431 -i transmits request data to the core.
次に、ＣＰＵ４０１−ｉ−ｊがデータの実メモリを所有するＨ−ＣＰＵである場合の処理を示す。 Next, processing in the case where the CPU 401 -i-j is an H-CPU that owns a real memory of data is shown.
図９は、ホームＣＰＵの詳細な処理を示すフローチャートである。
ステップＳ８２１において、リクエスト部４５１−ｉは、Ｌ−ＣＰＵから要求を受信する。
FIG. 9 is a flowchart showing the detailed processing of the home CPU.
In step S 821, the request unit 451-i receives a request from the L-CPU.
ステップＳ８２２において、Ｌ−ＣＰＵからの要求がデータ書き戻し要求である場合、制御はステップＳ８２３に進み、Ｌ−ＣＰＵからの要求がデータ書き戻し要求でない場合、制御はステップＳ８２８に進む。 In step S822, if the request from the L-CPU is a data write-back request, control proceeds to step S823, and if the request from the L-CPU is not a data write-back request, control proceeds to step S828.
ステップＳ８２３において、ＤＩＲ部４３４−ｉは、ＤＩＲ情報５２１−ｉに矛盾があるか判定する。ＤＩＲ部４３４−ｉは、例えば、図６に示すようなパターンに該当するかによって、矛盾があるか判定する。 In step S823, the DIR unit 434-i determines whether there is a contradiction in the DIR information 521-i. The DIR unit 434-i determines, for example, whether there is a contradiction depending on whether the pattern corresponds to the pattern as shown in FIG.
ステップＳ８２４において、ＤＩＲ情報５２１−ｉがすでにエラーマーク（ＤＩＲ＝ＵＮＫ）である場合、制御はステップＳ８４２進み、エラーマーク（ＤＩＲ＝ＵＮＫ）でない場合、制御はステップＳ８２５進む。 In step S824, if DIR information 521-i is already an error mark (DIR = UNK), control proceeds to step S842, and if it is not an error mark (DIR = UNK), control proceeds to step S825.
ステップＳ８２５において、ＤＩＲ情報５２１−ｉがＬ−ＣＰＵ：ＥＸ以外の場合 制御はステップＳ８２６に進み、ＤＩＲ情報５２１−ｉがＬ−ＣＰＵ：ＥＸの場合、制御はステップＳ８２７に進む。 In step S825, when DIR information 521-i is other than L-CPU: EX, control proceeds to step S826, and when DIR information 521-i is L-CPU: EX, control proceeds to step S827.
ステップＳ８２６において、ホームＣＰＵはＦＡＴＡＬする。
ステップＳ８２７において、メモリアクセス部４４１は、データ５１１−ｉの更新を行う。
In step S826, the home CPU FATALs.
In step S827, the
ステップＳ８２８において、ＤＩＲ部４３４−ｉは、ＤＩＲ情報５２１−ｉに矛盾があるか判定する。 In step S828, the DIR unit 434-i determines whether there is a contradiction in the DIR information 521-i.
ステップＳ８２９において、ＤＩＲ情報５２１−ｉがすでにエラーマーク（ＤＩＲ＝ＵＮＫ）である場合、制御はステップＳ８４２進み、エラーマーク（ＤＩＲ＝ＵＮＫ）でない場合、制御はステップＳ８３０進む。 In step S829, if DIR information 521-i is already an error mark (DIR = UNK), control proceeds to step S842, and if it is not an error mark (DIR = UNK), control proceeds to step S830.
ステップＳ８３０において、ＤＩＲ情報５２１−ｉがＬ−ＣＰＵ：ＳＨであり、且つＬ−ＣＰＵからの要求がＳＨ要求である場合、制御はステップＳ８４１に進み、ＤＩＲ情報５２１−ｉがＬ−ＣＰＵ：ＳＨであり、且つＬ−ＣＰＵからの要求がＳＨ要求（ＴＡＧ情報をＳＨとしてデータを持ちたい要求）である以外の場合、制御はステップＳ８３１に進む。 In step S830, if DIR information 521-i is L-CPU: SH and the request from L-CPU is an SH request, control proceeds to step S841 and DIR information 521-i is L-CPU: SH If the request from the L-CPU is other than the SH request (request to hold data with TAG information as SH), the control proceeds to step S831.
ステップＳ８３１において、ＤＩＲ情報５２１−ｉがＬ−ＣＰＵ：ＥＸであり、且つＬ−ＣＰＵからの要求がＥＸ要求（ＴＡＧ情報をＥＸとしてデータを持ちたい要求）である場合、制御はステップＳ８４１に進み、ＤＩＲ情報５２１−ｉがＬ−ＣＰＵ：ＥＸであり、且つＬ−ＣＰＵからの要求がＥＸ要求である以外の場合、制御はステップＳ８３２に進む。 In step S 831, if the DIR information 521-i is L-CPU: EX and the request from the L-CPU is an EX request (request to have data with TAG information as EX), control proceeds to step S 841. If the DIR information 521-i is L-CPU: EX and the request from the L-CPU is other than the EX request, the control proceeds to step S832.
ステップＳ８３２において、ＤＩＲ部４３４−ｉは、ＤＩＲ情報５２１−ｉに基づいて、データをキャッシュに格納している他のＣＰＵ（Ｒ−ＣＰＵ）を検出する。データをキャッシュに格納している他のＣＰＵがない場合、制御はステップＳ８３３に進み、データをキャッシュに格納している他のＣＰＵがある場合、制御はステップＳ８３４に進む。 In step S832, the DIR unit 434-i detects another CPU (R-CPU) storing data in the cache based on the DIR information 521-i. If there is no other CPU storing data in the cache, control proceeds to step S833, and if there is another CPU storing data in the cache, control proceeds to step S834.
ステップＳ８３３において、メモリアクセス部４４１−ｉは、メモリ５０１−ｉ−ｊからデータ５１１−ｉを読み出す。 In step S833, the memory access unit 441 -i reads the data 511 -i from the memory 501 -i-j.
ステップＳ８３４において、オーダー部４６１−ｉは、Ｒ−ＣＰＵに依頼を送信し、タイマ４５２−ｉ−ｋを起動する。Ｒ−ＣＰＵへの依頼は、Ｒ−ＣＰＵのＴＡＧ情報をＩＶにする（キャッシュデータを破棄する）ＩＶ依頼（データ破棄依頼）や、Ｌ−ＣＰＵへのデータの転送依頼を含むＩＶ依頼（データ返却依頼）等である。 In step S 834, the order unit 461-i transmits a request to the R-CPU, and starts the timer 452-i-k. Request to R-CPU sets TAG information of R-CPU to IV (discard cache data) IV request (discard data request) or IV request including data transfer request to L-CPU (data return Request, etc.
ステップＳ８３５において、ＤＩＲ部８１１−ｉは、Ｒ−ＣＰＵに要求を送信してから第３の所定時間以内にＲ−ＣＰＵから応答を受信したか判定する。Ｒ−ＣＰＵに要求を送信してから第３の所定時間以内にＲ−ＣＰＵから応答を受信した場合、制御はステップＳ８３６に進み、Ｒ−ＣＰＵに要求を送信してから第３の所定時間以内にＲ−ＣＰＵから応答を受信しない場合（タイマ満了）、制御はステップＳ８３８に進む。 In step S 835, the DIR unit 811-i determines whether a response has been received from the R-CPU within a third predetermined time period since the request was sent to the R-CPU. If a response is received from the R-CPU within a third predetermined time after sending the request to the R-CPU, the control proceeds to step S836, and within a third predetermined time after sending the request to the R-CPU If the response is not received from the R-CPU (timeout), the control proceeds to step S838.
ステップＳ８３６において、ＤＩＲ部８１１−ｉは、Ｒ−ＣＰＵから受信した応答がＡＥＲ応答であるか判定する。Ｒ−ＣＰＵから受信した応答がＡＥＲ応答である場合、制御はステップＳ８４１に進み、Ｒ−ＣＰＵから受信した応答がＡＥＲ応答で無い場合、制御はステップＳ８３７に進む。 In step S 836, the DIR unit 811-i determines whether the response received from the R-CPU is an AER response. If the response received from the R-CPU is an AER response, control proceeds to step S841. If the response received from the R-CPU is not an AER response, control proceeds to step S837.
ステップＳ８３７において、ＣＮＴ部４３５−ｉは、ＳＨ数が不足しているか（すなわち、すべてのＳＨのデータを回収できたか）判定する。ＳＨ数が不足している場合（すべてのＳＨのデータを回収できていない場合）、制御はステップＳ８４１に進み、ＳＨ数が不足していない場合、制御はステップＳ８３９に進む。 In step S837, the CNT unit 435-i determines whether the number of SH is insufficient (that is, can all data of SH be recovered). If the number of SH is insufficient (data of all SH can not be collected), the control proceeds to step S841. If the number of SH is not insufficient, the control proceeds to step S839.
ステップＳ８３８において、ＤＩＲ部４３４−ｉは、タイムアウトを判定する。
ステップＳ８３９において、ＤＩＲ部４３４−ｉは、Ｌ−ＣＰＵからの要求に基づいて、ＤＩＲ情報５２１−ｉを更新する。
In step S838, the DIR unit 434-i determines timeout.
In step S839, the DIR unit 434-i updates the DIR information 521-i based on the request from the L-CPU.
ステップＳ８４０において、ＤＩＲ部４３４−ｉは、Ｌ−ＣＰＵに応答する。
ステップＳ８４１において、ＤＩＲ部４３４−ｉは、ＤＩＲ情報５２１−ｉにエラーマーク（ＤＩＲ＝ＵＮＫ）を書き込む。
In step S840, the DIR unit 434-i responds to the L-CPU.
In step S841, the DIR unit 434-i writes an error mark (DIR = UNK) in the DIR information 521-i.
ステップＳ８４２において、ＤＩＲ部４３４−ｉは、Ｌ−ＣＰＵにＡＥＲ応答を送信する。 In step S842, the DIR unit 434-i transmits an AER response to the L-CPU.
次に、ＣＰＵ４０１−ｉ−ｊがデータをキャッシュに格納していると判定されたＲ−ＣＰＵである場合の処理を示す。 Next, processing in the case where the CPU 401 -i-j is an R-CPU determined to store data in a cache will be described.
図１０は、リモートＣＰＵの詳細な処理を示すフローチャートである。
ステップＳ８５１において、オーダー部４６１−ｉは、Ｈ−ＣＰＵから依頼を受信する。
FIG. 10 is a flowchart showing the detailed processing of the remote CPU.
In step S851, the order unit 461-i receives the request from the H-CPU.
ステップＳ８５２において、Ｈ−ＣＰＵから受信した依頼が、データ返却依頼である場合、制御はステップＳ８５３に進み、データ返却依頼でない場合、制御はステップＳ８５９に進む。 In step S852, if the request received from the H-CPU is a data return request, control proceeds to step S853, and if it is not a data return request, control proceeds to step S859.
ステップＳ８５３において、ＴＡＧ部４３３−ｉは、キャッシュ４２１−ｉにＨ−ＣＰＵからの依頼に対応するデータが格納されたか判定する。キャッシュ４２１−ｉにＨ−ＣＰＵからの依頼に対応するデータが格納された場合、制御はステップＳ８５４に進み、格納されていない場合、制御はステップＳ８５８に進む。 In step S853, the TAG unit 433-i determines whether data corresponding to the request from the H-CPU is stored in the cache 421-i. If data corresponding to the request from the H-CPU is stored in the cache 421-i, control proceeds to step S854, and if not stored, control proceeds to step S858.
ステップＳ８５４において、ＴＡＧ部４３３−ｉは、キャッシュ４２１−ｉを更新する。すなわち、ＴＡＧ部４３３−ｉは、キャッシュ４２１−ｉに格納されたＨ−ＣＰＵからの依頼に対応するデータをオーダー部４６１−ｉに送信し、キャッシュ４２１−ｉに格納されたデータを破棄、すなわち、当該データのステータスを変更する。 In step S854, the TAG unit 433-i updates the cache 421-i. That is, TAG unit 433-i transmits data corresponding to the request from the H-CPU stored in cache 421-i to ordering unit 461-i, and discards the data stored in cache 421-i, ie, , Change the status of the data.
ステップＳ８５５において、オーダー部４６１−ｉは、ステータスを変更したことを示す応答をＨ−ＣＰＵに送信する。さらに、オーダー部４６１−ｉは、Ｈ−ＣＰＵからの依頼に対応するデータをＨ−ＣＰＵに送信してもよい。
In
ステップＳ８５６において、オーダー部４６１−ｉがＨ−ＣＰＵからの依頼に対応するデータをＬ−ＣＰＵに送信する場合、制御はステップＳ８５７に進み、送信しない場合、処理は終了する。 In step S856, when the order unit 461 -i transmits data corresponding to the request from the H-CPU to the L-CPU, the control proceeds to step S857, and when not transmitted, the process ends.
ステップＳ８５７において、オーダー部４６１−ｉがＨ−ＣＰＵからの依頼に対応するデータをＬ−ＣＰＵに送信する。
In
ステップＳ８５８において、ＤＩＲ部４３４−ｉは、Ｈ−ＣＰＵにＡＥＲ応答を送信する。 In step S858, the DIR unit 434-i transmits an AER response to the H-CPU.
ステップＳ８５９において、Ｈ−ＣＰＵから受信した依頼は、データ破棄依頼である。
ステップＳ８６０において、ＴＡＧ部４３３−ｉは、キャッシュ４２１−ｉにＨ−ＣＰＵからの依頼に対応するデータが格納されたか判定する。キャッシュ４２１−ｉにＨ−ＣＰＵからの依頼に対応するデータが格納された場合、制御はステップＳ８６１に進み、格納されていない場合、制御はステップＳ８６３に進む。
The request received from the H-CPU in step S859 is a data discarding request.
In step S860, the TAG unit 433-i determines whether data corresponding to the request from the H-CPU is stored in the cache 421-i. If data corresponding to the request from the H-CPU is stored in the cache 421-i, the control proceeds to step S861. If not, the control proceeds to step S863.
ステップＳ８６１において、ＴＡＧ部４３３−ｉは、キャッシュ４２１−ｉを更新する。すなわち、ＴＡＧ部４３３−ｉは、キャッシュ４２１−ｉに格納されたＨ−ＣＰＵからの依頼に対応するデータを破棄、すなわち、当該データのステータスを変更する。 In step S861, the TAG unit 433-i updates the cache 421-i. That is, the TAG unit 433-i discards data corresponding to the request from the H-CPU stored in the cache 421-i, that is, changes the status of the data.
ステップＳ８６２において、ＴＡＧ部４３３−ｉは、Ｈ−ＣＰＵからの依頼に対応するデータを持っていたことを示すＣＮＴ＝１を含む応答をＨ−ＣＰＵに送信する。 In step S 862, the TAG unit 433-i transmits, to the H-CPU, a response including CNT = 1 indicating that the data corresponding to the request from the H-CPU is included.
ステップＳ８６３において、ＴＡＧ部４３３−ｉは、Ｈ−ＣＰＵからの依頼に対応するデータを持っていなかったことをＣＮＴ＝０を含む応答をＨ−ＣＰＵに送信する。 In step S863, the TAG unit 433-i transmits a response including CNT = 0 to the H-CPU that there is no data corresponding to the request from the H-CPU.
図１１は、実施の形態に係る情報処理システムの処理を示す図である。
上述の図８〜１０の処理を簡略化して示すと図１１のようになる。
FIG. 11 is a diagram illustrating processing of the information processing system according to the embodiment.
If the process of above-mentioned FIGS. 8-10 is simplified and shown, it will become like FIG.
Ｌ−ＣＰＵがデータ要求を生成し、Ｈ−ＣＰＵに送信する。Ｌ−ＣＰＵは、データ要求を送信とともに、Ｈ−ＣＰＵからの応答を検出するＬ−Ｈタイマ、Ｒ−ＣＰＵからの応答を検出するＲ−Ｌタイマを起動する。 The L-CPU generates a data request and sends it to the H-CPU. The L-CPU transmits a data request and starts an L-H timer that detects a response from the H-CPU and an R-L timer that detects a response from the R-CPU.
Ｈ−ＣＰＵは、データ要求を受信するとＲＥＱ−ＯＤＲタイマを起動し、データ要求を受信してから依頼を発行するまでの時間をカウントする。Ｈ−ＣＰＵは、依頼（オーダー）を生成し、Ｒ−ＣＰＵに送信する。また、Ｈ−ＣＰＵは、依頼の送信とともに、Ｒ−ＣＰＵからの応答を検出するＨ−Ｒタイマを起動する。ＲＥＱ−ＯＤＲタイマまたはＨ−Ｒタイマがタイムアウトした場合、ＤＩＲ情報５２１−ｉをＤＩＲ＝ＵＮＫにする。 When receiving the data request, the H-CPU starts the REQ-ODR timer, and counts the time from the reception of the data request to the issuance of the request. The H-CPU generates a request (order) and sends it to the R-CPU. The H-CPU also starts an H-R timer that detects a response from the R-CPU as well as sending a request. When the REQ-ODR timer or the HR timer has timed out, the DIR information 521-i is set to DIR = UNK.
Ｒ−ＣＰＵは、Ｈ−ＣＰＵからの依頼と自身のＴＡＧ情報に基づいて、ＤＩＲ情報に矛盾が無いか判定する。Ｒ−ＣＰＵは、ＤＩＲ情報に矛盾が無ければ、正常な応答を生成しＨ−ＣＰＵに送信する。また、Ｌ−ＣＰＵにデータの送信が必要であれば、Ｌ−ＣＰＵにデータを送信する（三角転送）。Ｒ−ＣＰＵは、ＤＩＲ情報に矛盾があれば、ＡＥＲ応答をＨ−ＣＰＵに送信する。 The R-CPU determines, based on the request from the H-CPU and its own TAG information, whether or not the DIR information is consistent. If there is no contradiction in the DIR information, the R-CPU generates a normal response and sends it to the H-CPU. If it is necessary to transmit data to the L-CPU, the data is transmitted to the L-CPU (triangular transfer). The R-CPU sends an AER response to the H-CPU if there is any contradiction in DIR information.
Ｈ−ＣＰＵは、Ｒ−ＣＰＵからの応答とステート（ＤＩＲ情報およびＳＨ数に基づいて、Ｌ−ＣＰＵへの応答を生成し、Ｌ−ＣＰＵに送信する。 The H-CPU generates a response to the L-CPU based on the response from the R-CPU and the state (DIR information and the number of SHs, and transmits the response to the L-CPU.
実施の形態に係る情報処理システムによれば、上述の問題１〜４が発生しても、キャッシュコヒーレンシの異常が波及し、システムがダウンしてしまうのを防ぐことが出来る。
According to the information processing system according to the embodiment, even if the
また、情報処理システム１０１は、あらかじめ情報処理システム１０１のハードウェアまたはソフトウェアが参照できる場所に、故障ノードを示す情報を登録しておき、ＣＰＵ４０２−ｉーｊがアクセスする際にアクセス先が故障ノードであったら、ＤＩＲ情報５２１−ｉにＤＩＲ＝ＵＮＫを書いてもよい。
In addition, the
情報処理システム１０１は、Ｈ−ＣＰＵの依頼がタイムアウトしたらＤＩＲ情報５２１−ｉにＤＩＲ＝ＵＮＫを書き込んでいるが、エントリがつまって依頼を発行できない場合に備えて別途タイマを用意し、エントリを解放できていない依頼の宛先を故障ノードであるとしてＤＩＲ情報５２１−ｉにＤＩＲ＝ＵＮＫを書いてもよい。また、このとき上記の故障ノードの登録を行ってもよい。
The
アクセス制御部４３１−ｉは、ある範囲内でＤＩＲ＝ＵＮＫを複数検出したら等の条件を用いて、故障メモリアドレスを示すＤＩＲ情報５２１−ｉのＤＩＲ＝ＵＮＫだけでなく、故障ＤＩＭＭ、故障ＣＰＵ、または故障ノードを示すエラーマークを設定する等、エラーマークする単位を昇格させてもよい。また、そのときにはＤＩＲ情報５２１−ｉがＤＩＲ＝ＵＮＫの場合と同様のリカバリができるようにしておいてもよい。これにより、タイムアウト待ちやリカバリにかかる時間を節約でき、性能を向上できる。 The access control unit 431-i uses not only the DIR = UNK of the DIR information 521-i indicating the faulty memory address but also the faulty DIMM, the faulty CPU, and the like by using a condition such as when a plurality of DIR = UNK are detected within a certain range. Alternatively, the unit to be marked with an error may be promoted, such as setting an error mark indicating a faulty node. At that time, the same recovery as in the case where DIR information 521-i is DIR = UNK may be made possible. This saves time for waiting for timeout and recovery, and improves performance.
以上の実施の形態に関し、さらに以下の付記を開示する。
（付記１）
複数の演算処理装置と、前記複数の演算処理装置のそれぞれが接続する複数のメモリと、を有し、前記複数のメモリの共有領域が前記複数の演算処理装置で共有される情報処理装置において、
前記複数の演算処理装置のうち、第１の演算処理装置は、第２の演算処理装置にデータの要求を送信する第１の制御部を備え、
前記第２の演算処理装置は、前記第１の演算装置から前記要求を受信したとき、前記データを保持する演算処理装置と前記データの状態とを示すディレクトリ情報に基づいて、前記データをキャッシュに保持する第３の演算処理装置を検出し、前記第１の演算処理装置への前記データの転送と前記データの前記キャッシュからの破棄を含む依頼を前記第３の演算処理装置に送信する第２の制御部を備え、
前記第３の演算処理装置は、前記依頼を受信し、前記第１の演算処理装置へ前記データを送信し、前記データのステータスを変更し、前記ステータスを変更したことを示すステータス変更応答を前記第２の演算処理装置に送信する第３の制御部を備え、
前記第２の制御部は、前記第３の演算処理装置に前記依頼を送信してから所定時間以内に前記第３の演算処理装置から前記ステータス変更応答を受信しない場合に、前記第１の演算処理装置にエラー応答を送信し、
前記第１の制御部は、前記エラー応答を受信した場合、前記第３の演算処理装置から受信した前記データを破棄することを特徴とする情報処理装置。
（付記２）
前記第２の制御部は、前記第３の演算処理装置に前記データの要求を送信してから前記所定時間以内に前記第３の演算処理装置から前記ステータス変更応答を受信しない場合に、前記データのディレクトリ情報を前記データに対するアクセスを禁止するエラーマークにする付記１記載の情報処理装置。
（付記３）
前記第３の制御部は、前記依頼を受信したときに、前記第３の演算処理装置が前記データを保持していない場合、前記第２の演算処理装置にエラー応答を送信することを特徴とする付記１または２記載の情報処理装置。
（付記４）
前記第２の制御部は、前記データのキャッシュからの破棄を含む依頼を前記第１の演算処理装置と前記第２の演算処理装置を除く前記複数の演算処理装置に送信し、
前記第１の演算処理装置と前記第２の演算処理装置を除く前記複数の演算処理装置それぞれは、前記データを前記キャッシュに保持していた場合に、前記データを破棄し、前記第２の制御部に前記データを破棄したことを示す応答を送信し、
前記第２の制御部は、前記ディレクトリ情報に基づく前記データを破棄したことを示す応答の数の期待値と、受信した前記データを破棄したことを示す応答の数とが一致しない場合に、前記データのディレクトリ情報を前記エラーマークにすることを特徴とする付記１乃至３のいずれか１項に記載の情報処理装置。
（付記５）
複数の演算処理装置と、前記複数の演算処理装置のそれぞれが接続する複数のメモリと、を有し、前記複数のメモリの共有領域が前記複数の演算処理装置で共有される情報処理装置の制御方法において、
前記複数の演算処理装置のうち、第１の演算処理装置が、第２の演算処理装置にデータの要求を送信し、
前記第２の演算処理装置が、前記第１の演算装置から前記要求を受信したとき、前記データを保持する演算処理装置と前記データの状態とを示すディレクトリ情報に基づいて、前記データをキャッシュに保持する第３の演算処理装置を検出し、前記第１の演算処理装置への前記データの転送と前記データの前記キャッシュからの破棄を含む依頼を前記第３の演算処理装置に送信し、
前記第３の演算処理装置が、前記依頼を受信し、前記第１の演算処理装置へ前記データを送信し、前記データのステータスを変更し、前記ステータスを変更したことを示すステータス変更応答を前記第２の演算処理装置に送信し、
前記第２の演算処理装置が、前記第３の演算処理装置に前記依頼を送信してから所定時間以内に前記第３の演算処理装置から前記ステータス変更応答を受信しない場合に、前記第１の演算処理装置にエラー応答を送信し、
前記第１の演算処理装置が、前記エラー応答を受信した場合、前記第３の演算処理装置から受信した前記データを破棄する
処理を備える制御方法。
制御方法。
（付記６）
前記第２の演算処理装置が、前記第３の演算処理装置に前記データの要求を送信してから前記所定時間以内に前記第３の演算処理装置から前記ステータス変更応答を受信しない場合に、前記データのディレクトリ情報を前記データに対するアクセスを禁止するエラーマークにする付記５記載の制御方法。
（付記７）
前記第３の演算処理装置が、前記依頼を受信したときに、前記第３の演算処理装置が前記データを保持していない場合、前記第２の演算処理装置にエラー応答を送信することを特徴とする付記５または６記載の制御方法。
（付記８）
前記第２の演算処理装置が、前記データのキャッシュからの破棄を含む依頼を前記第１の演算処理装置と前記第２の演算処理装置を除く前記複数の演算処理装置に送信し、
前記第１の演算処理装置と前記第２の演算処理装置を除く前記複数の演算処理装置それぞれが、前記データを前記キャッシュに保持していた場合に、前記データを破棄し、前記第２の演算処理装置に前記データを破棄したことを示す応答を送信し、
前記第２の演算処理装置が、前記ディレクトリ情報に基づく前記データを破棄したことを示す応答の数の期待値と、受信した前記データを破棄したことを示す応答の数とが一致しない場合に、前記データのディレクトリ情報を前記エラーマークにすることを特徴とする付記５乃至７のいずれか１項に記載の制御方法。
Further, the following appendices will be disclosed regarding the above embodiment.
(Supplementary Note 1)
In an information processing apparatus, comprising: a plurality of arithmetic processing units; and a plurality of memories to which each of the plurality of arithmetic processing units is connected, wherein shared areas of the plurality of memories are shared by the plurality of arithmetic processing units.
Among the plurality of processing units, the first processing unit includes a first control unit that transmits a request for data to the second processing unit,
When the second arithmetic processing unit receives the request from the first arithmetic unit, the second arithmetic processing unit caches the data based on directory information indicating the arithmetic processing unit that holds the data and the state of the data. A second method detects a third processing unit to be held, and transmits a request including transfer of the data to the first processing unit and discarding of the data from the cache to the third processing unit. Control unit, and
The third arithmetic processing unit receives the request, transmits the data to the first arithmetic processing unit, changes the status of the data, and transmits a status change response indicating that the status has been changed. A third control unit for transmitting data to the second processing unit;
When the second control unit does not receive the status change response from the third arithmetic processing unit within a predetermined time after transmitting the request to the third arithmetic processing unit, the first operation is performed. Send an error response to the processing unit,
An information processing apparatus characterized in that the first control unit discards the data received from the third arithmetic processing unit when the error response is received.
(Supplementary Note 2)
When the second control unit does not receive the status change response from the third arithmetic processing unit within the predetermined time after transmitting the data request to the third arithmetic processing unit, the data The information processing apparatus according to
(Supplementary Note 3)
The third control unit transmits an error response to the second arithmetic processing unit when the third arithmetic processing unit does not hold the data when the request is received. The information processing apparatus according to
(Supplementary Note 4)
The second control unit transmits a request including discarding of the data from the cache to the plurality of processing units excluding the first processing unit and the second processing unit.
Each of the plurality of arithmetic processing units except the first arithmetic processing unit and the second arithmetic processing unit discards the data when the data is held in the cache, and the second control Send a response indicating that the data has been discarded to the
The second control unit is configured such that the expected value of the number of responses indicating that the data is discarded based on the directory information does not match the number of responses indicating that the received data is discarded. The information processing apparatus according to any one of
(Supplementary Note 5)
Control of an information processing apparatus including: a plurality of arithmetic processing units; and a plurality of memories to which each of the plurality of arithmetic processing units is connected, wherein shared areas of the plurality of memories are shared by the plurality of arithmetic processing units In the method
Among the plurality of processing units, a first processing unit transmits a data request to a second processing unit,
When the second arithmetic processing unit receives the request from the first arithmetic unit, the data is stored in the cache based on directory information indicating the arithmetic processing unit that holds the data and the state of the data. Detecting a third processing unit to be held, and sending a request including transfer of the data to the first processing unit and discarding of the data from the cache to the third processing unit;
The third arithmetic processing unit receives the request, transmits the data to the first arithmetic processing unit, changes the status of the data, and transmits a status change response indicating that the status has been changed. Send to the second processing unit,
If the second arithmetic processing unit does not receive the status change response from the third arithmetic processing unit within a predetermined time after transmitting the request to the third arithmetic processing unit, the first processing Send an error response to the processing unit,
A control method, comprising: a process of discarding the data received from the third arithmetic processing unit when the first arithmetic processing unit receives the error response.
Control method.
(Supplementary Note 6)
When the second arithmetic processing unit does not receive the status change response from the third arithmetic processing unit within the predetermined time after transmitting the data request to the third arithmetic processing unit, The control method according to
(Appendix 7)
When the third arithmetic processing unit receives the request, the third arithmetic processing unit transmits an error response to the second arithmetic processing unit when the third arithmetic processing unit does not hold the data. The control method according to
(Supplementary Note 8)
The second arithmetic processing unit transmits a request including discarding the data from the cache to the plurality of arithmetic processing units excluding the first arithmetic processing unit and the second arithmetic processing unit;
When each of the plurality of processing units except the first processing unit and the second processing unit holds the data in the cache, the data is discarded, and the second processing is performed. Sending a response to the processing device indicating that the data has been discarded;
If the expected value of the number of responses indicating that the second processing unit has discarded the data based on the directory information does not match the number of responses indicating that the received data has been discarded. The control method according to any one of
１０１ 情報処理システム
２０１ ビルディングブロック（ＢＢ）
３０１ クロスバスイッチ（ＸＢ）
４０１ ＣＰＵ
４１１ コア
４２１ キャッシュ
４３１ アクセス制御部
４４１ メモリアクセス部
４５１ リクエスト部
４５２ タイマ
４６１ オーダー部
４６２ タイマ
４７１ 外部インタフェース（ＩＦ）
５０１ メモリ
５１１ データ
５２１ ディレクトリ（ＤＩＲ）情報
６０１ ＸＢチップ
101
301 Crossbar Switch (XB)
401 CPU
411 core 421
501
Claims (5)
前記複数の演算処理装置のうち、第１の演算処理装置は、第２の演算処理装置にデータの要求を送信する第１の制御部を備え、
前記第２の演算処理装置は、前記第１の演算装置から前記要求を受信したとき、前記データを保持する演算処理装置と前記データの状態とを示すディレクトリ情報に基づいて、前記データをキャッシュに保持する第３の演算処理装置を検出し、前記第１の演算処理装置への前記データの転送と前記データの前記キャッシュからの破棄を含む依頼を前記第３の演算処理装置に送信する第２の制御部を備え、
前記第３の演算処理装置は、前記依頼を受信し、前記第１の演算処理装置へ前記データを送信し、前記データのステータスを変更し、前記ステータスを変更したことを示すステータス変更応答を前記第２の演算処理装置に送信する第３の制御部を備え、
前記第２の制御部は、前記第３の演算処理装置に前記依頼を送信してから所定時間以内に前記第３の演算処理装置から前記ステータス変更応答を受信しない場合に、前記第１の演算処理装置にエラー応答を送信し、
前記第１の制御部は、前記エラー応答を受信した場合、前記第３の演算処理装置から受信した前記データを破棄することを特徴とする情報処理装置。 In an information processing apparatus, comprising: a plurality of arithmetic processing units; and a plurality of memories to which each of the plurality of arithmetic processing units is connected, wherein shared areas of the plurality of memories are shared by the plurality of arithmetic processing units.
Among the plurality of processing units, the first processing unit includes a first control unit that transmits a request for data to the second processing unit,
When the second arithmetic processing unit receives the request from the first arithmetic unit, the second arithmetic processing unit caches the data based on directory information indicating the arithmetic processing unit that holds the data and the state of the data. A second method detects a third processing unit to be held, and transmits a request including transfer of the data to the first processing unit and discarding of the data from the cache to the third processing unit. Control unit, and
The third arithmetic processing unit receives the request, transmits the data to the first arithmetic processing unit, changes the status of the data, and transmits a status change response indicating that the status has been changed. A third control unit for transmitting data to the second processing unit;
When the second control unit does not receive the status change response from the third arithmetic processing unit within a predetermined time after transmitting the request to the third arithmetic processing unit, the first operation is performed. Send an error response to the processing unit,
An information processing apparatus characterized in that the first control unit discards the data received from the third arithmetic processing unit when the error response is received.
前記第１の演算処理装置と前記第２の演算処理装置を除く前記複数の演算処理装置それぞれは、前記データを前記キャッシュに保持していた場合に、前記データを破棄し、前記第２の制御部に前記データを破棄したことを示す応答を送信し、
前記第２の制御部は、前記ディレクトリ情報に基づく前記データを破棄したことを示す応答の数の期待値と、受信した前記データを破棄したことを示す応答の数とが一致しない場合に、前記データのディレクトリ情報を前記エラーマークにすることを特徴とする請求項１乃至３のいずれか１項に記載の情報処理装置。 The second control unit transmits a request including discarding of the data from the cache to the plurality of processing units excluding the first processing unit and the second processing unit.
Each of the plurality of arithmetic processing units except the first arithmetic processing unit and the second arithmetic processing unit discards the data when the data is held in the cache, and the second control Send a response indicating that the data has been discarded to the
The second control unit is configured such that the expected value of the number of responses indicating that the data is discarded based on the directory information does not match the number of responses indicating that the received data is discarded. The information processing apparatus according to any one of claims 1 to 3, wherein directory information of data is used as the error mark.
前記複数の演算処理装置のうち、第１の演算処理装置が、第２の演算処理装置にデータの要求を送信し、
前記第２の演算処理装置が、前記第１の演算装置から前記要求を受信したとき、前記データを保持する演算処理装置と前記データの状態とを示すディレクトリ情報に基づいて、前記データをキャッシュに保持する第３の演算処理装置を検出し（、前記第１の演算処理装置への前記データの転送と前記データの前記キャッシュからの破棄を含む依頼を前記第３の演算処理装置に送信し、
前記第３の演算処理装置が、前記依頼を受信し、前記第１の演算処理装置へ前記データを送信し、前記データのステータスを変更し、前記ステータスを変更したことを示すステータス変更応答を前記第２の演算処理装置に送信し、
前記第２の演算処理装置が、前記第３の演算処理装置に前記依頼を送信してから所定時間以内に前記第３の演算処理装置から前記ステータス変更応答を受信しない場合に、前記第１の演算処理装置にエラー応答を送信し、
前記第１の演算処理装置が、前記エラー応答を受信した場合、前記第３の演算処理装置から受信した前記データを破棄する
処理を備える制御方法。 Control of an information processing apparatus including: a plurality of arithmetic processing units; and a plurality of memories to which each of the plurality of arithmetic processing units is connected, wherein shared areas of the plurality of memories are shared by the plurality of arithmetic processing units In the method
Among the plurality of processing units, a first processing unit transmits a data request to a second processing unit,
When the second arithmetic processing unit receives the request from the first arithmetic unit, the data is stored in the cache based on directory information indicating the arithmetic processing unit that holds the data and the state of the data. Detecting a third processing unit to be held (transmitting a request including transfer of the data to the first processing unit and discarding of the data from the cache to the third processing unit;
The third arithmetic processing unit receives the request, transmits the data to the first arithmetic processing unit, changes the status of the data, and transmits a status change response indicating that the status has been changed. Send to the second processing unit,
If the second arithmetic processing unit does not receive the status change response from the third arithmetic processing unit within a predetermined time after transmitting the request to the third arithmetic processing unit, the first processing Send an error response to the processing unit,
A control method, comprising: a process of discarding the data received from the third arithmetic processing unit when the first arithmetic processing unit receives the error response.
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