JP6521682B2 - 回路部品間の干渉を防止し得る回路基板、及び当該回路基板備える電子装置 - Google Patents

Description

本発明は、回路基板に関し、特に、搭載される回路部品間での輻射雑音を介した干渉を抑制又は防止することのできる多層の回路基板、及び当該回路基板を備える電子装置に関する。

従来、回路基板を用いた電子回路においては、当該電子回路を構成する各回路部品及び又は各回路ブロックのグランド電位を同じ電位又は一定の電位差の範囲内に保持すべく、回路基板の一つの層をグランド層として、当該グランド層に大面積で形成されたグランドパターン（いわゆるベタパターン）を形成し、各回路部品及び又は各回路ブロックのグランドラインを当該グランド層のベタパターンに接続していた。

これにより、各回路部品及び又は各回路ブロックのグランドラインから電源装置のグランド端子に至るまでのグランド電流経路のインピーダンスを下げ、グランド電流によってグランド電流経路に電圧降下が発生するのを回避し、当該グランド電流の変動に伴って各回路部品及び又は各回路ブロックのグランドラインの電位が変動するのを回避している。

ところで、マイクロコンピュータ等の、極めて速い電圧変動を伴うデジタル信号を扱う回路部品では、当該電圧変動に伴って輻射雑音を生じやすく、当該輻射雑音によって当該回路部品の近傍のグランドパターンに局所的な電位変動を生じ得る。このような局所的な電位変動は、回路部品近傍の狭い範囲に限られているため、回路基板上に実装する回路部品間の距離を適切に設定することで回避することが可能である。

しかしながら、電子装置に求められる処理速度の高速化に伴い、上記のような回路部品近傍のグランドパターンに生ずる局所的な電位変動はより生じ易くなり、且つ電子装置の小型化への要求に伴って回路基板上における回路部品の実装密度が高まるにつれ、上記局所的な変動が隣接する回路部品のグランド電位に変動を生じさせやすくなり、電子装置全体としての誤動作や動作異常が生じやすくなってきた。

上記背景より、回路基板において、電子回路を構成する回路部品からの輻射雑音によりグランドパターンに局所的な電位変動が生ずるのを効果的に回避して、当該電位変動に起因する電子回路の誤動作を防止することが望まれている。

本発明の一の態様は、電子回路を構成する回路部品が搭載される回路基板であって、当該回路基板は、前記回路部品間を接続する配線パターンが形成される配線層と、前記配線層に隣接する層に形成されたシールド層であって、前記回路部品のグランド電流が流れないよう電源装置のグランドラインのみに直接又は間接に接続されるシールド層と、前記シールド層を挟んで前記配線層と対向する側に配された、前記電子回路を構成する回路部品のグランドラインが接続されるグランド層と、を備える。そして、前記シールド層には、複数の領域に分割して形成された複数の導体領域であるシールドパターンが設けられ、当該複数のシールドパターン間は、電気的に互いに直接には接続されていない。
本発明の他の態様によると、前記複数のシールドパターンのそれぞれは、少なくとも一つの前記回路部品の前記回路基板上における実装領域を含む領域に対応する、前記シールド層の領域に設けられている。
本発明の他の態様によると、前記回路基板には、いずれかの導体層に、前記電源装置のグランドラインが直接又は間接に接続されるグランド接続パターンが形成されており、前記複数のシールドパターンのそれぞれは、前記グランド接続パターンを介してのみ、前記電源装置のグランドラインに直接又は間接に接続される。
本発明の他の態様は、上記回路基板と、当該回路基板を収容する筺体と、を有する電子装置であって、前記グランド接続パターンは、前記筺体を介して前記電源装置のグランドラインと直接又は間接に接続されている。
本発明の他の態様によると、前記筺体は、外部構造物に取り付けられ、前記グランド接続パターンは、前記筺体及び前記外部構造物を介して、前記電源装置のグランドラインと直接又は間接に接続される。

本発明の一実施形態に係る回路基板を用いた電子装置の構成を示す図である。 図１に示す電子装置の回路基板の層構成を示す図である。 図１に示す電子装置の回路基板の、部品実装面の構成の一例を説明するための説明図である。 図１に示す電子装置の回路基板の、シールド層に形成されるシールドパターンの一例を示す図である。

以下、図面を参照して、本発明の実施の形態を説明する。なお、本実施形態では、一例として、車両に搭載されて当該車両の動作を制御する電子装置（制御装置）に用いられる回路基板を示しているが、本発明に係る回路基板は、本用途に限られるものではなく、車両制御を行う制御装置以外の、他の電子装置にも広く一般に適用され得る。

図１は、本発明の一実施形態に係る回路基板を用いた電子装置の構成を示す図である。図１Ａは、本電子装置１０の上面図であり、図１Ｂは、図１Ａに示す電子装置１０のＳＳ断面矢視図である。

本電子装置１０は、例えば車両に搭載され当該車両のエンジン制御を行う電子制御ユニット（ＥＣＵ、Ｅｌｅｃｔｒｏｎｉｃ Ｃｏｎｔｒｏｌ Ｕｎｉｔ）であり、ベース１００ａとカバー１００ｂとにより構成される筐体１００と、本発明の一実施形態に係る回路基板１０２とを有している（図１Ｂ）。ベース１００ａとカバー１００ｂとは、４つのネジ１０４ａ〜ｄにより互いに固定されて内部空洞を形成し、当該内部空洞内に回路基板１０２を収容する。回路基板１０２にはコネクタ１０６が搭載されており、コネクタ１０６の一部は筺体１００から突き出ている（図１Ａ）。

図１Ｂに示すように、回路基板１０２の図示左右の端部は、ベース１００ａとカバー１００ｂとにより把持されるよう構成されており、例えばベース１００ａとカバー１００ｂとを固定するネジ１０４ａ〜ｂを締結することにより、加圧された状態で把持され固定される。本実施形態では、回路基板１０２は、後述するように、オモテ面及び裏面の導体層を含む４つの導体層を有する４層基板である。

筐体１００は、金属等の導電性材料（例えば、アルミニウム）で構成されており、外部構造物である車体に固定されることにより当該車体を介して間接的に、電源装置である車載発電機（不図示）のグランド端子に電気的に接続される。また、筐体１００が車体に固定されることにより、回路基板１０２上の電子回路の動作に伴って筐体１００内部で発生する熱は車体に向かって効率的に発散される。

図２は、筺体１００内部に収容されている回路基板１０２の層構成を示す回路基板１０２の断面図である。本実施形態では、回路基板１０２は４層基板であり、当該回路基板１０２の図示上面は部品実装面である。回路基板１０２は、３つの絶縁体２００ａ、２００ｂ、２００ｃにより互いに電気的に絶縁された４つの導体層２０２ａ、２０２ｂ、２０２ｃ、２０２ｄで構成される。

第１層目の導体層２０２ａが形成された回路基板１０２のオモテ面は、回路部品（図２には、符号３１０、３１２、３１４を持つ回路部品が示されている。これら回路部品については後述する）が搭載される部品実装面であり、第１層目及び第２層目の導体層２０２ａ、２０２ｂは、共に、搭載された回路部品間を接続する配線パターンが形成される配線層である。

配線層である導体層２０２ｂに隣接する導体層２０２ｃは、電源装置のグランドラインのみが直接又は間接に直流的に接続されるシールド層であり、当該シールド層である導体層２０２ｃを挟んで、配線層である導体層２０２ａ、２０２ｂと対向する側に配された導体層２０２ｄ（本実施例では回路基板１０２の裏面に形成された導体層２０２ｄ）は、回路部品のグランド端子あるいはグランドラインが接続されるグランド層である。

すなわち、グランド層である導体層２０２ｄは、回路部品のグランド端子又はグランドラインに接続されてグランド電流経路を構成するが、シールド層である導体層２０２ｃは、回路部品には接続されておらず、グランド電流経路を構成しない。

図３は、回路基板１０２の部品実装面の構成の一例を説明するための説明図である。なお、図３に示す回路部品は電子回路を構成する回路部品の一部であって、回路基板１０２上に構成される電子回路に求められる機能や動作に応じて、回路基板１０２上には図示と異なる回路部品や図示以外の回路部品が搭載され得る。また、図３に示す矢印は、説明のため信号及び電源供給の流れの一部を示したものであり、具体的には、回路基板１０２の部品実装面に形成された導体層２０２ａの導体パターン（配線パターン）による電気的な接続によって実現される。

回路基板１０２上には、コネクタ１０６と、コネクタ１０６を介して外部のセンサ等（不図示）からの微弱な信号を受けて増幅等を行うオペアンプ３００、３０２が搭載されている。当該オペアンプ３００、３０２は、例えば微弱な電流信号を電圧信号に変換するトランスインピーダンスアンプや負帰還増幅回路として機能し、周辺に実装されるコンデンサや抵抗器等の他の回路部品（不図示）と共に小信号増幅回路ブロック３０４を構成している。

回路基板１０２には、また、小信号増幅回路ブロック３０４から出力される（より具体的には、例えばオペアンプ３０２から出力される）増幅されたセンサ信号（アナログ信号）をデジタル信号に変換して出力するＡＤＣ（Ａｎａｌｏｇ−ｔｏ−Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ）３１０と、ＡＤＣ３１０から出力されるデジタル信号を処理して、当該処理の結果であるデジタル信号を出力するマイクロコンピュータ３１２と、マイクロコンピュータ３１２から出力されるデジタル信号をアナログ信号に変換して出力するＤＡＣ（Ｄｉｇｉｔａｌ−ｔｏ−Ａｎａｌｏｇ Ｃｏｎｖｅｒｔｅｒ）３１４と、が搭載されている。これらのＡＤＣ３１０、マイクロコンピュータ３１２、及びＤＡＣ３１４は、周辺に実装されるコンデンサや抵抗器等の他の回路部品（不図示）と共に論理演算回路ブロック３１６を構成している。

また、回路基板１０２には、論理演算回路ブロック３１６から出力される（より具体的には、ＤＡＣ３１４から出力される）アナログ信号を、例えばＭＯＳ−ＦＥＴのゲート電極を駆動するのに適した電圧まで増幅するためのオペアンプ３２０と、当該オペアンプ３２０から出力されるゲート駆動電圧により動作して、コネクタ１０６を介して接続されたアクチュエータ等の制御対象である負荷（不図示）を駆動するための駆動信号を出力するＭＯＳ−ＦＥＴ等のトランジスタ３２２、３２４が搭載されている。これらのオペアンプ３２０、トランジスタ３２２、３２４は、周辺に実装されるコンデンサや抵抗器等の他の回路部品（不図示）と共に駆動回路ブロック３２６を構成している。

さらに、回路基板１０２には、コネクタ１０６を介して外部の電源装置から供給される電源電圧を他の電圧に変換する電圧変換回路を構成するスイッチング回路用のトランジスタ３３０、３３２が搭載されている。これらのトランジスタ３３０、３３２は、周辺に実装されるコンデンサや抵抗器等の他の回路部品（不図示）と共に電源回路ブロック３３４を構成している。当該電源回路ブロック３３４は、小信号増幅回路ブロック３０４と論理演算回路ブロック３１６とに、上記変換後の電圧を供給する。

また、回路基板１０２の部品実装面には、図示右側の端部近傍に、後述するシールド層（導体層２０２ｃ）に形成されたシールドパターン４００〜４１０に接続されたグランド接続パターン３４０が形成されている。当該グランド接続パターン３４０が形成された回路基板１０２の部分は、回路基板１０２が筺体１００に収容される際に、ベース１００ａとカバー１００ｂとにより把持される部分であり（図１Ｂの図示右側）、これにより、シールドパターン４００〜４１０は、筺体１００に電気的に接続され、当該筺体１００及び当該筺体１００が取り付けられた外部構造物（不図示）を介して、外部の電源装置のグランド端子に接続される。なお、シールドパターン４００〜４１０とグランド接続パターン３４０との接続は、例えばグランド接続パターン３４０と各シールドパターン４００〜４１０との間に設けられたビアホール（図示の９個の小さな白丸）により行われる。

図３には、さらに、回路基板１０２の裏面（すなわち、グランド層である導体層２０２ｄ）に形成されたグランドパターン３５０が、点線で示されている。グランドパターン３５０は、小信号増幅回路ブロック３０４の実装領域に対応する領域を含む部分（図示右側部分）と、論理演算回路ブロック３１６及び電源回路ブロック３３４の実装領域に対応する領域を含む部分（図示中央部）と、駆動回路ブロック３２６の実装領域に対応する領域を含む部分（図示左部分）と、で構成され、これらの部分は、回路基板１０２の図示下側の辺の近傍で互いに接続されている。

また、グランドパターン３５０は、回路基板１０２の図示左側の辺の近傍まで延在している。グランドパターン３５０が延在している回路基板１０２の図示左側の辺の近傍は、回路基板１０２が筺体１００に収容される際に、ベース１００ａとカバー１００ｂとにより把持される部分であり（図１Ｂの図示左側）、これにより、グランドパターン３５０は、筺体１００に電気的に接続され、当該筺体１００及び当該筺体１００が取り付けられた外部構造物（不図示）を介して、外部の電源装置のグランド端子に接続される。なお、符号３００、３０２、３１０、３１２等々により示した回路部品とグランドパターン３５０との接続は、例えばスルーホール等（不図示）を介して行われる。ここで、これらのスルーホールは、シールド層である導体層２０２ｃに形成されたシールドパターン４００〜４１０とは接続されず、これにより、上述したように、シールド層である導体層２０２ｃに形成されたシールドパターン４００〜４１０はグランド電流経路を構成しないものとなる。

図４は、回路基板１０２の、シールド層を構成する導体層２０２ｃに形成されたシールドパターンの一例を示す図である。本実施形態では、コネクタ１０６の実装領域に対応する領域を含むように形成されたシールドパターン４００と、小信号増幅回路ブロック３０４を構成するオペアンプ３００、３０２の実装領域に対応する領域を含むように形成されたシールドパターン４０２と、論理演算回路ブロック３１６を構成するＡＤＣ３１０、マイクロコンピュータ３１２、ＤＡＣ３１４の実装領域に対応する領域を含むように形成されたシールドパターン４０４と、が形成されている。

また、駆動回路ブロック３２６を構成するオペアンプ３２０の実装領域に対応する領域を含むように形成されたシールドパターン４０６と、駆動回路ブロック３２６を構成するトランジスタ３２２、３２４の実装領域に対応する領域を含むように形成されたシールドパターン４０８と、電源回路ブロック３３４を構成するトランジスタ３３０、３３２の実装領域に対応する領域を含むように形成されたシールドパターン４１０と、が形成されている。

さらに、シールドパターン４００〜４１０は、電気的には互いに直接接続されておらず、回路基板１０２の図示右側の辺の近傍において各シールドパターン４１０〜４１０に設けられたビアホール（図示の９個の白丸）により、導体層２０２ａに設けられたグランド接続パターン３４０に接続されている。これにより、シールドパターン４００〜４１０は、それぞれ個別に、グランド接続パターン３４０、筺体１００、及び外部構造物（不図示）を介して、外部の電源装置（不図示）のグランド端子に接続されることとなる。

なお、本実施形態では、グランド端子接続パターン３４０を回路基板１０２の部品実装面（すなわち、導体層２０２ａに設けるものとしたが、これに限らず、グランド接続パターン３４０は、グランドパターン３５０に接続されない限り、導体層２０２ａ〜２０２ｄのいずれの導体層に設けてもよい。ただし、グランド接続パターン３４０を内層（導体層２０２ｂ又は２０２ｃ）に設ける場合には、当該グランド接続パターン３４０を電源装置のグランド端子に直接又は間接に接続するための配線パッドを、導体層２０２ａ又は２０２０ｄに設けることが必要となり得る。

これらのシールドパターン４００〜４１０により、回路基板１０２上に搭載された各回路部品は、回路基板１０２の裏面方向から到来する外来輻射雑音からシールドされる。また、これらのシールドパターン４００〜４１０により、回路部品から発生する輻射雑音に対して導体層２０２ｄに形成されたグランドパターン３５０がシールドされ、当該輻射雑音に起因するグランドパターン３５０における局所的なグランド電位の変動の発生が防止又は抑制される。

特に、本実施形態の電子装置１０では、シールドパターン４００〜４１０が互いに直接接続されていないため、回路部品（例えば、マイクロコンピュータ３１２や、トランジスタ３２２、３２４、３３０、又は３３２）からの輻射雑音により一のシールドパターン（例えば、４０４、４０８、又は４１０）で局所的な電位変動やノイズ誘導電流（例えば渦電流）が発生したとしても、当該電位変動やノイズ誘導電流は他のシールドパターン（例えば、４００、４０２、及び又は４０６）には伝搬しない。

このため、本実施形態の電子装置１０では、一の回路部品（例えば、３１２、３２２、３２４、３３０、又は３３２）からの輻射雑音に起因するグランドパターン３５０における局所的な電位変動が防止又は抑制されて、当該電位変動がグランドパターン３５０を介して他の回路部品の動作に影響を与えることが回避されると共に、上記一の回路部品からの輻射雑音に起因して一のシールドパターン（例えば、４０４、４０８、又は４１０）に発生した電位変動やノイズ誘導電流が、他のシールドパターン（例えば、４００、４０２、及び又は４０６）に伝搬することにより他の回路部品の動作に影響を与えることも回避される。その結果、電子回路１０における誤動作や異常動作の発生が効果的に防止される。

また、シールドパターン４００〜４１０を設けたことにより、トランジスタ３２２、３２４等の回路部品で発生した熱は、グランドパターン３５０のみならず、シールドパターン４００〜４１０にも伝達されるので、これらの熱は、グランドパターン３５０とシールドパターン４００〜４１０とを介して、筺体１００から外部構造物へ効果的に放熱される。このため、電子装置１０の筺体１００に大きなラジエータを設ける必要がなくなるので、電子装置１０の小型化を図ることができる。

１０・・・電子装置、１００・・・筺体、１００ａ・・・ベース、１００ｂ・・・カバー、１０２・・・回路基板、１０４ａ〜ｄ・・・ネジ、１０６・・・コネクタ、２００ａ〜ｃ・・・絶縁体、２０２ａ〜ｄ・・・導体層、３００、３０２、３２０・・・オペアンプ、３０４・・・小信号増幅回路ブロック、３１０・・・ＡＤＣ、３１２・・・マイクロコンピュータ、３１４・・・ＤＡＣ、３１６・・・論理演算回路ブロック、３２２、３２４、３３０、３３２・・・トランジスタ、３２６・・・駆動回路ブロック、３３４・・・電源回路ブロック、３４０・・・グランド接続パターン、３５０・・・グランドパターン、４００〜４１０シールドパターン。

Claims (5)

1. 電子回路を構成する回路部品が搭載される回路基板であって、
   前記回路部品間を接続する配線パターンが形成される配線層と、
   前記配線層に隣接する層に形成されたシールド層であって、前記回路部品のグランド電流が流れないよう電源装置のグランドラインのみに直接又は間接に接続されるシールド層と、
   前記シールド層を挟んで前記配線層と対向する側に配された、前記電子回路を構成する回路部品のグランドラインが接続されるグランド層と、
   を備え、
   前記シールド層には、複数の領域に分割して形成された複数の導体領域であるシールドパターンが設けられ、当該複数のシールドパターン間は、電気的に互いに直接には接続されていない、
   回路基板。
2. 前記複数のシールドパターンのそれぞれは、少なくとも一つの前記回路部品の前記回路基板上における実装領域を含む領域に対応する、前記シールド層の領域に設けられている、
   請求項１に記載の回路基板。
3. 前記回路基板には、いずれかの導体層に、前記電源装置のグランドラインが直接又は間接に接続されるグランド接続パターンが形成されており、
   前記複数のシールドパターンのそれぞれは、前記グランド接続パターンを介してのみ、前記電源装置のグランドラインに直接又は間接に接続される、
   請求項２に記載の回路基板。
4. 請求項３に記載の回路基板と、当該回路基板を収容する筺体と、を有する電子装置であって、
   前記グランド接続パターンは、前記筺体を介して前記電源装置のグランドラインと直接又は間接に接続される、
   電子装置。
5. 前記筺体は、外部構造物に取り付けられ、
   前記グランド接続パターンは、前記筺体及び前記外部構造物を介して、前記電源装置のグランドラインと直接又は間接に接続される、
   請求項４に記載の電子装置。

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