JP6522082B2 - Ｉｉｉ−ｖ族半導体ダイオード - Google Patents

Description

本発明は、ＩＩＩ−Ｖ族半導体ダイオードに関する。

Ｇｅｒｍａｎ Ａｓｈｋｉｎａｚｉの「ＧａＡｓ Ｐｏｗｅｒ Ｄｅｖｉｃｅｓ」、ＩＳＢＮ９６５−７０９４−１９−４、第８頁および第９頁から、高圧耐性のある半導体ダイオードｐ⁺−ｎ−ｎ⁺が公知である。

この背景を基礎とする、本発明の課題は、従来技術をさらに発展させた装置を提供することである。

この課題は、請求項１の特徴を備えているＩＩＩ−Ｖ族半導体ダイオードによって解決される。本発明の有利な構成は、従属請求項の対象である。

本発明の対象によれば、５×１０¹⁸〜５×１０²⁰ｃｍ^-3のドーパント濃度および５０μｍ〜５００μｍの層厚を備えており、ＧａＡｓ化合物を含有しているか、またはＧａＡｓ化合物から成るｐ⁺基板を有している、スタック状のＩＩＩ−Ｖ族半導体ダイオードが提供される。

さらに、ＩＩＩ−Ｖ族半導体ダイオードは、１０¹⁴〜１０¹⁶ｃｍ^-3のドーパント濃度および１０〜３００μｍの層厚を備えているｎ^-層、ならびに少なくとも５×１０¹⁹ｃｍ^-3のドーパント濃度および３０μｍ未満の層厚を備えているｎ⁺層を有しており、ｎ^-層およびｎ⁺層は、それぞれＧａＡｓ化合物を含有しているか、またはそれぞれＧａＡｓ化合物から成り、かつ素材結合により相互に結合されている。

ｐ⁺基板とｎ^-層との間には、１〜５０μｍの層厚および１０¹²〜１０¹⁷ｃｍ^-3のドーパント濃度を備えており、かつドープされた中間層が配置されており、この場合、中間層はｐ⁺基板およびｎ^-層と素材結合により結合されている。

中間層は、素材結合により結合された層と比較すると、少なくとも、異なるドーパント濃度を有していると解される。

本発明によるＩＩＩ−Ｖ族半導体ダイオードによって、簡単なやり方で、２００Ｖ〜３，３００Ｖの範囲の逆電圧を、ＳｉまたはＳｉＣから成る従来の高耐圧ダイオードに比べて、面積あたり低い容量および低いオン抵抗で生じさせることができることは１つの利点である。これによって、３０ｋＨｚ〜０．５ＧＨｚのスイッチング周波数および０．５Ａ／ｍｍ²〜５Ａ／ｍｍ²の電流密度を達成することができる。

別の利点は、ＩＩＩ−Ｖ族半導体ダイオードを、ＳｉＣから成る同等の高耐圧ダイオードに比べて廉価に製造できることである。

特に、本発明によるＩＩＩ−Ｖ族半導体ダイオードを、フリーホイーリングダイオードとして使用することができる。

本発明によるＩＩＩ−Ｖ族半導体ダイオードは、ここでは、１ｍΩ〜２００ｍΩの範囲のオン抵抗を有していないことを言及しておく。面積あたりの容量は、２ｐＦ〜１００ｐＦの範囲にある。

本発明によるＩＩＩ−Ｖ族半導体ダイオードの別の利点は、３００℃までの高い温度耐性である。換言すれば、ＩＩＩ−Ｖ族半導体ダイオードは、高温の環境下でも使用することができる。

第１の実施の形態においては、中間層がｐ型ドープされて形成されており、また代替的な発展形態によれば、ドーパントとして亜鉛および／またはケイ素を含有している。中間層のドーパント濃度は、ｐ⁺基板のドーパント濃度よりも低い。とりわけ、ドーパント濃度は、係数２〜１００，０００の範囲にあり、つまり５オーダ未満である。

１つの別の実施の形態においては、中間層がｎ型ドープされて形成されており、かつドーパントとして、とりわけケイ素を含有している。中間層のドーパント濃度は、ｎ^-領域のドーパント濃度よりも低い。とりわけ、ドーパント濃度は、係数１００未満までの範囲にある。

１つの別の実施の形態においては、ｐ⁺基板がドーパントとして亜鉛を含有している。１つの別の実施の形態においては、ｎ^-層および／またはｎ⁺層が、とりわけケイ素および／またはクロムおよび／またはパラジウムおよび／またはスズを含有している。

１つの別の実施の形態においては、ｐ⁺基板、中間層、ｎ^-層およびｎ⁺層から成るスタック状の層構造がモノリシックに形成されている。

１つの別の実施の形態においては、ｐ⁺基板、中間層、ｎ^-層およびｎ⁺層から成るスタック状の層構造の全高が、高々１５０〜５００μｍである。

とりわけ、層構造の表面は、四角形、特に矩形または正方形であり、かつ１ｍｍ〜２０ｍｍの範囲の長さの辺を有するように形成されている。１つの発展形態においては、四角形の構造がそれぞれ丸みのあるエッジおよび／または角を有しており、これによって特に５００Ｖを上回る電圧での電界強度ピークが回避される。

１つの別の実施の形態においては、表面が円形に形成されている。これによって、電界強度の過度の上昇が非常に効果的に低減される。とりわけ、表面は真円形または楕円形に形成されている。

１つの別の実施の形態においては、ｐ⁺基板、中間層、ｎ^-層およびｎ⁺層から成るスタック状の層構造が、ｎ^-層と中間層との間に形成された半導体ボンディングを有している。用語「半導体ボンディング」は、用語「ウェハボンディング」と同義で用いられていることを言及しておく。ｐ⁺基板および中間層から成る層構造は、第１の部分スタックを形成しており、またｎ⁺層およびｎ^-層から成る層構造は、第２の部分スタックを形成している。第１の部分スタックおよび第２の部分スタックは、それぞれモノリシックに形成されている。

１つの発展形態においては、ｐ⁺基板から出発してエピタキシャルに中間層が形成されることによって、第１の部分スタックが形成される。とりわけ、ｐ^-層として形成された中間層は、１０¹³Ｎ／ｃｍ^-3未満のドーパント、または１０¹³Ｎ／ｃｍ^-3〜１０¹⁵Ｎ／ｃｍ^-3のドーパントを有している。１つの実施の形態においては、ｐ⁺基板が、ボンディングの前または後に、研磨プロセスによって２００μｍ〜５００μｍの厚さまで薄くされる。

１つの実施の形態においては、ｎ^-基板から出発して、ｎ^-基板がウェハボンディングプロセスによって第２のスタックと接合されることによって、第２のスタックが形成される。さらなるプロセスステップにおいて、ｎ^-基板が所望の厚さまで薄くされる。とりわけ、ｎ^-基板の厚さは、５０μｍ〜２５０μｍの範囲にある。とりわけ、ｎ^-基板のドーパントは、１０¹³Ｎ／ｃｍ^-3〜１０¹⁵Ｎ／ｃｍ^-3の範囲にある。ウェハボンディングの１つの利点は、厚いｎ^-層を容易に形成できることにある。これによって、エピタキシャルの際の長い析出プロセスが省略される。また、ボンディングによって、積層欠陥の数を低減することもできる。

１つの代替的な実施の形態においては、ｎ^-基板が、１０¹⁰Ｎ／ｃｍ^-3より高く、かつ１０¹³Ｎ／ｃｍ^-3未満のドーパントを有している。ドーパントを極端に低くすることによって、ｎ^-基板を、真性層と解することもできる。

１つの発展形態においては、ｎ^-基板を薄くした後に、エピタキシャルまたは高ドーズ注入によって、ｎ^-基板上に、１０¹⁸Ｎ／ｃｍ^-3〜５×１０¹⁹Ｎ／ｃｍ^-3未満の範囲でｎ⁺層が形成される。ｎ^-基板を薄くすることは、とりわけＣＭＰステップによって、すなわち化学機械研磨によって行われる。

１つの別の発展形態においては、ダイオード構造の前面に補助層が設けられる。続いて、ダイオード構造の裏面が薄くされ、支持体に載置される。１つの別の発展形態においては、続いて前面が剥がされる。

１つの実施の形態においては、半導体ダイオードを電気的に接続するために、ｎ⁺基板の表面およびｐ⁺基板の表面がメタライジングされる。とりわけ、半導体ダイオードのカソードが、メタライジング後に、ヒートシンクとして形成されたベース部と素材結合により結合される。換言すれば、アノードは、ダイオードの表面において、ｐ⁺層に形成されている。

実験の結果、ｐ^-中間層とｎ^-層との特定の組合せでもって、種々の逆電圧を達成できることが分かった。

第１のヴァリエーションにおいては：
ｐ^-中間層が、１０μｍ〜２５μｍの厚さを有しており、かつｎ^-層に関しては、４０μｍ〜９０μｍの厚さによって、約９００Ｖの逆電圧が生じる。

第２のヴァリエーションにおいては：
ｐ^-中間層が、２５μｍ〜２５μｍの厚さを有しており、かつｎ^-層に関しては、４０μｍ〜７０μｍの厚さによって、約１，２００Ｖの逆電圧が生じる。

第３のヴァリエーションにおいては：
ｐ^-中間層が、３５μｍ〜５０μｍの厚さを有しており、かつｎ^-層に関しては、７０μｍ〜１５０μｍ〜７０μｍの厚さによって、約１，５００Ｖの逆電圧が生じる。

第１〜第３のヴァリエーションにおけるダイオードは、パンチ型ダイオード（Ｐｕｎｓｃｈ−Ｄｉｏｄｅ）と称することもできる。

第４のヴァリエーションにおいては：
ｐ^-中間層が、１０μｍ〜２５μｍの厚さを有しており、かつｎ^-層に関しては、６０μｍ〜１１０μｍの厚さを有している。

第５のヴァリエーションにおいては：
ｐ^-中間層が、１０μｍ〜２５μｍの厚さを有しており、かつｎ^-層に関しては、７０μｍ〜１４０μｍの厚さを有している。

第６のヴァリエーションにおいては：
ｐ^-中間層が、３５μｍ〜５０μｍの厚さを有しており、かつｎ^-層に関しては、８０μｍ〜２００μｍの厚さを有している。

第４〜第６のヴァリエーションにおけるダイオードは、ｎ「非リーチスルー型（ｎｏｎ−ｒｅａｃｈ−ｔｈｒｏｕｇｈ）」ダイオードと称することもできる。

以下では、図面を参照しながら、本発明を詳細に説明する。図中、同種の部分には、同一の参照番号を付している。図示の実施の形態は、非常に概略的に示されている。つまり、間隔、横方向および縦方向の大きさは、縮尺通りではなく、また別記しない限りは、導き出すことができる相互の幾何学的な関係も有していない。

ＩＩＩ−Ｖ族半導体ダイオードの本発明による第１の実施の形態を示す。 層列の本発明による第１の実施の形態を示す。 層列の本発明による第２の実施の形態を示す。 図１に示したＩＩＩ−Ｖ族半導体ダイオードの上面図を示す。

図１には、ｐ⁺基板１２と、このｐ⁺基板１２と素材結合により結合されている中間層１４と、この中間層１４と素材結合により結合されているｎ^-層１６と、このｎ^-層１６と素材結合により結合されているｎ⁺層１８と、第１のコンタクト２０と、第２のコンタクト２２と、を有している、本発明によるスタック状のＩＩＩ−Ｖ族半導体ダイオード１０の第１の実施の形態が示されている。第１のコンタクト２０は、素材結合により、ｐ⁺基板１２の下面と結合されており、他方、第２のコンタクト２２は、素材結合により、ｎ⁺層１８の上面と結合されている。

ｐ⁺基板１２は、ＧａＡｓ化合物を含有しており、ｐ型ドープされており、かつ１０¹⁹ｃｍ^-3のドーパント濃度を有している。ｐ⁺基板１２の層厚Ｄ_Sは、５０μｍ〜５００μｍである。

中間層１４は、１〜５０μｍの層厚Ｄ₃を有しており、かつ１０¹²〜１０¹⁷ｃｍ^-3のドーパント濃度を有するドーパントを含んでいる。

ｎ^-層１６は、１０¹²〜１０¹⁶ｃｍ^-3のドーパント濃度で弱くｎ型ドープされており、かつ１０〜３００μｍの層厚Ｄ₁を有している。

ｎ⁺層１８は、少なくとも１０¹⁹ｃｍ^-3のドーパント濃度で強くｎ型ドープされており、かつ３０μｍ未満の層厚Ｄ₂を有している。

図２および図３には、ｐ⁺基板１２と、ｎ^-層１６と、中間層１４と、ｎ⁺層１８と、から成る、本発明によるＩＩＩ−Ｖ族半導体ダイオードの層構造１００の２つの代替的な実施の形態が図示されている。以下では、図１との相異のみを説明する。

層構造１００は、第１の実施の形態において、図２に図示されているように、弱くｐ型ドープされた中間層１４．１を有することができる。代替的に、層列は、図３に図示されているように、弱くｎ型ドープされた中間層１４．２を有している。

図４には、本発明によるＩＩＩ−Ｖ族半導体ダイオードの、図１に示した第１の実施の形態の上面図が示されている。以下では、図１との相異のみを説明する。

ｐ⁺基板１２と、ｎ^-層１６と、中間層１４と、ｎ⁺層１８と、から成る、ＩＩＩ−Ｖ族半導体ダイオード１０のスタック状の層構造１００は、矩形の外周を有しており、またそれによって、辺の長さがＬ１およびＬ２である矩形の表面も有している。層列１００の表面に配置されているコンタクト面２２は、表面の一部のみを覆っている。

図示していない実施の形態において、スタックは四角形の表面も有していると解される。特に、表面は正方形に形成されている。

図示していない１つの別の実施の形態では、角を有する構成において、その角が丸められており、それによって、高圧時の電界強度ピークが低減される。

図示していない１つの別の実施の形態においては、表面が円形に形成されている。これによって、電界強度の過度の上昇が非常に効果的に低減される。とりわけ、表面は真円形または楕円形に形成されている。

Claims (13)

1. スタック状のＩＩＩ−Ｖ族半導体ダイオード（１０）であって、
   ５×１０¹⁸〜５×１０²⁰ｃｍ^-3のドーパント濃度および５０〜５００μｍの層厚（Ｄ_S）を備えており、ＧａＡｓ化合物を含有しているか、またはＧａＡｓ化合物から成るｐ⁺基板（１２）と、
   １０¹²〜１０¹⁶ｃｍ^-3のドーパント濃度および１０〜３００μｍの層厚（Ｄ₁）を備えており、ＧａＡｓ化合物を含有しているか、またはＧａＡｓ化合物から成るｎ^-層（１６）と、
   少なくとも１０¹⁹ｃｍ^-3のドーパント濃度および３０μｍ未満の層厚（Ｄ₂）を備えており、ＧａＡｓ化合物を含有しているか、またはＧａＡｓ化合物から成るｎ⁺層（１８）と、
   を有しており、
   前記ｎ^-層（１６）および前記ｎ⁺層（１８）は、素材結合により相互に結合されている、ＩＩＩ−Ｖ族半導体ダイオード（１０）において、
   前記ｐ⁺基板（１２）と前記ｎ^-層（１６）との間には、１μｍ〜５０μｍの層厚（Ｄ₃）および１０¹²〜１０¹⁷ｃｍ^-3のドーパント濃度を備えたドープされた中間層（１４）が配置されており、
   前記中間層（１４）は、前記ｐ⁺基板（１２）および前記ｎ^-層（１６）と素材結合により結合されていることを特徴とする、
   ＩＩＩ−Ｖ族半導体ダイオード（１０）。
2. 前記中間層（１４）は、ｐ型ドープされて形成されていることを特徴とする、
   請求項１記載のＩＩＩ−Ｖ族半導体ダイオード（１０）。
3. 前記中間層（１４）のドーパント濃度は、前記ｐ⁺基板のドーパント濃度よりも低くされていることを特徴とする、
   請求項２記載のＩＩＩ−Ｖ族半導体ダイオード（１０）。
4. 前記中間層（１４）は、亜鉛またはケイ素を含有していることを特徴とする、
   請求項２または３記載のＩＩＩ−Ｖ族半導体ダイオード（１０）。
5. 前記中間層（１４）は、ｎ型ドープされて形成されていることを特徴とする、
   請求項１記載のＩＩＩ−Ｖ族半導体ダイオード（１０）。
6. 前記中間層（１４）のドーパント濃度は、前記ｎ^- 層（１６）のドーパント濃度よりも低いことを特徴とする、
   請求項５記載のＩＩＩ−Ｖ族半導体ダイオード（１０）。
7. 前記ｐ⁺基板（１２）は、亜鉛を含有していることを特徴とする、
   請求項１から６までのいずれか１項記載のＩＩＩ−Ｖ族半導体ダイオード（１０）。
8. 前記ｎ^-層（１６）および／または前記ｎ⁺層（１８）は、ケイ素および／またはクロムおよび／またはパラジウムおよび／またはスズを含有していることを特徴とする、
   請求項１から７までのいずれか１項記載のＩＩＩ−Ｖ族半導体ダイオード（１０）。
9. 前記ｐ⁺基板（１２）、前記ｎ^-層（１６）、前記中間層（１４）および前記ｎ⁺層（１８）から成るスタック状の層構造（１００）は、モノリシックに形成されていることを特徴とする、
   請求項１から８までのいずれか１項記載のＩＩＩ−Ｖ族半導体ダイオード（１０）。
10. 前記ｐ⁺基板（１２）、前記ｎ^-層（１６）、前記中間層（１４）および前記ｎ⁺層（１８）から成るスタック状の層構造（１００）の全高は、高々１５０〜５００μｍであることを特徴とする、
    請求項１から９までのいずれか１項記載のＩＩＩ−Ｖ族半導体ダイオード（１０）。
11. 前記ｐ⁺基板（１２）、前記ｎ^-層（１６）、前記中間層（１４）および前記ｎ⁺層（１８）から成るスタック状の層構造（１００）は、１ｍｍ〜１０ｍｍの長さの辺（Ｌ１、Ｌ２）を備えた矩形または正方形の表面を有していることを特徴とする、
    請求項１から１０までのいずれか１項記載のＩＩＩ−Ｖ族半導体ダイオード（１０）。
12. 前記ｐ⁺基板（１２）、前記ｎ^-層（１６）、前記中間層（１４）および前記ｎ⁺層（１８）から成るスタック状の層構造（１００）は、円形、とりわけ楕円形または真円形の表面を有していることを特徴とする、
    請求項１から１１までのいずれか１項記載のＩＩＩ−Ｖ族半導体ダイオード（１０）。
13. 第１の部分スタックが設けられており、前記第１の部分スタック内に、前記ｐ⁺基板（１２）から出発してエピタキシャルに前記中間層（１４）を形成可能であり
    第２の部分スタックが設けられており、前記第２の部分スタック内に、前記ｎ ^- 層（１６）および前記ｎ ⁺ 層（１８）が形成され、前記中間層（１４）および前記ｎ^- 層（１６）がウェハボンディングプロセスによって接合されることを特徴とする、
    請求項１から１２までのいずれか１項記載のＩＩＩ−Ｖ族半導体ダイオード（１０）。

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