JP6523128B2 - High frequency line and method of manufacturing the same - Google Patents
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Description
本発明は、所望とする特性インピーダンスが得られるＩＭＳＬ構成の高周波線路およびその製造方法に関する。 The present invention relates to an IMSL-configured high-frequency line capable of obtaining a desired characteristic impedance and a method of manufacturing the same.
近年、実装の高密度化が進むにつれ、基板、パッケージを垂直方向に接続するフリップチップ実装の検討が活発化している。フリップチップ実装では、高周波応用時におけるＧＮＤ（grand）強化、実装密度向上、アイソレーション向上、コープレーナー接続におけるインピーダンス低下回避などが可能になるという利点を有している。 In recent years, as the density of mounting has been increased, studies of flip chip mounting in which a substrate and a package are vertically connected are intensified. The flip chip mounting has an advantage that it is possible to strengthen the GND (grand) in high frequency application, improve the mounting density, improve the isolation, avoid impedance reduction in coplanar connection, and the like.
このような実装形態として、例えば、２次基板のマイクロストリップ線路（ＭＳＬ：Micro Strip Line）の構成を反転した、図８に示すようなＩＭＳＬ（Inverted Micro Strip Line）構成が提案されている（非特許文献１参照）。このＩＭＳＬ構成では、積層された複数の誘電体基板４０１の最上層の誘電体基板４０１の直下に内層信号線路４０２を備え、最上層の誘電体基板４０１の上にグランド導電層４０３を備えている。 As such an implementation form, for example, an inverted microstrip line (IMSL) configuration as shown in FIG. 8 is proposed in which the microstrip line (MSL: micro strip line) configuration of the secondary substrate is inverted (non- Patent Document 1). In this IMSL configuration, the inner layer signal line 402 is provided immediately below the uppermost dielectric substrate 401 of the plurality of stacked dielectric substrates 401, and the ground conductive layer 403 is provided on the uppermost dielectric substrate 401. .
ところで、ＩＭＳＬ構成においても、ＭＳＬ構成と同様に、誘電体基板４０１の誘電率、誘電体基板４０１の厚さＨ、内層信号線路４０２の幅Ｗ０などのパラメータによって、特性インピーダンスが決定される。例えば、誘電体基板４０１がアルミナセラッミックから構成され、誘電率が９．８（誘電正接ｔａｎσ＝０．００６）であり、厚さ０．２５４ｍｍの場合、内層信号線路４０２の幅が変化すると、図９に示すように反射特性が変化する。 Also in the IMSL configuration, the characteristic impedance is determined by parameters such as the dielectric constant of the dielectric substrate 401, the thickness H of the dielectric substrate 401, and the width W0 of the inner layer signal line 402, as in the MSL configuration. For example, when the dielectric substrate 401 is made of alumina ceramic, the dielectric constant is 9.8 (dielectric loss tangent tan σ = 0.006), and the thickness is 0.254 mm, the width of the inner layer signal line 402 changes. The reflection characteristics change as shown in FIG.
図９において、（ａ）は、内層信号線路４０２の幅０．１６ｍｍの場合の反射特性を示し、（ｂ）は、内層信号線路４０２の幅０．１４５ｍｍの場合の反射特性を示し、（ｃ）内層信号線路４０２の幅０．１７５ｍｍの場合の反射特性を示している。なお、誘電体基板４０１は６層積層された構成とされ、層間にはグランド導電層はないものとし、有限要素法（ＨＦＳＳ）によりシミュレーションを実施した。 In FIG. 9, (a) shows the reflection characteristic in the case of the width 0.16 mm of the inner layer signal line 402, (b) shows the reflection characteristic in the case of the width 0.145 mm of the inner layer signal line 402 (c The reflection characteristic of the case where the width of the inner layer signal line 402 is 0.175 mm is shown. In addition, the dielectric substrate 401 was made into the structure laminated | stacked six layers, and it shall not be a thing with a grand conductive layer between layers, and simulated by the finite element method (HFSS).
上述したように、誘電率・基板厚・信号線幅等のパラメータによって特性インピーダンスが決定されることから、ＩＭＳＬ構成の高周波線路では、基板厚が決まると線路幅が決まってしまうという線路設計上の制限が生じていた。また、ＩＭＳＬ構成の高周波線路では、製造公差により基板厚や信号線幅が変動すると、特性インピーダンスが変化してしまい、所望とする高周波特性が得られないという問題があった。 As described above, since the characteristic impedance is determined by parameters such as dielectric constant, substrate thickness, and signal line width, in the line design that the line width is determined when the substrate thickness is determined for the high frequency line of the IMSL configuration. There was a restriction. Further, in the high frequency line of the IMSL configuration, when the substrate thickness and the signal line width change due to the manufacturing tolerance, the characteristic impedance changes, and a desired high frequency characteristic can not be obtained.
本発明は、以上のような問題点を解消するためになされたものであり、製造公差などにより基板厚や信号線幅が変動しても、所望とする高周波特性の高周波線路が形成できるようにすることを目的とする。 The present invention has been made to solve the above-mentioned problems, and it is possible to form a high-frequency line of desired high-frequency characteristics even if the substrate thickness or the signal line width changes due to manufacturing tolerance or the like. The purpose is to
本発明に係る高周波線路の製造方法は、第１基板の上に内層信号線路を形成する第１工程と、内層信号線路を形成した第１基板の表面上に第２基板を積層する第２工程と、内層信号線路の上方の第２基板に内層信号線路に沿って溝部を形成する第３工程と、溝部が形成された第２基板の上面に内層信号線路とマイクロストリップ線路を構成するグランド導電層を形成する第４工程とを備え、溝部の幅および深さは、内層信号線路の所望とする特性インピーダンスが得られる状態に形成する。 A method of manufacturing a high frequency line according to the present invention comprises a first step of forming an inner layer signal line on a first substrate, and a second step of laminating a second substrate on a surface of the first substrate on which the inner layer signal line is formed. And a third step of forming a groove along the inner layer signal line on the second substrate above the inner layer signal line, and a ground conductor forming the inner layer signal line and the microstrip line on the upper surface of the second substrate on which the groove is formed. And forming a layer, wherein the width and the depth of the groove are formed to obtain a desired characteristic impedance of the inner layer signal line.
上記高周波線路の製造方法において、溝部は、内層信号線路の直上に形成し、グランド導電層は、溝部以外の領域に形成する。 In the method of manufacturing the high frequency line, the groove is formed immediately above the inner layer signal line, and the ground conductive layer is formed in a region other than the groove.
平面視で内層信号線路を挾んで配置された２つの溝を形成するようにしても良い。 Across the inner-layer signal line in a flat plane when viewed may be formed of arranged two grooves are.
本発明に係る高周波線路は、第１基板および第１基板の上に積層された第２基板と、第１基板と第２基板との間に配置された内層信号線路と、内層信号線路の上方の第２基板に内層信号線路に沿って形成された溝部と、溝部が形成された第２基板の上面に形成されて内層信号線路とマイクロストリップ線路を構成するグランド導電層とを備え、溝部の幅および深さは、内層信号線路の所望とする特性インピーダンスが得られる状態とされている。 The high frequency line according to the present invention comprises a second substrate laminated on the first substrate and the first substrate, an inner layer signal line disposed between the first substrate and the second substrate, and an upper portion of the inner layer signal line. A groove formed along the inner layer signal line in the second substrate, and a ground conductive layer formed on the upper surface of the second substrate on which the groove is formed to constitute the inner layer signal line and the microstrip line; The width and the depth are set to obtain the desired characteristic impedance of the inner layer signal line.
上記高周波線路において、溝部は、内層信号線路の直上に形成され、グランド導電層は、溝部以外の領域に形成されている。 In the high-frequency line, the groove is formed directly on the inner-layer signal line, a ground conductive layer, that is formed in a region other than the groove.
平面視で内層信号線路を挾んで配置された２つの溝部を備えるようにしてもよい。 Flat face view may be provided two grooves which are arranged across the inner-layer signal line.
以上説明したように、本発明によれば、内層信号線路の上方の第２基板に内層信号線路に沿って溝部を形成するようにしたので、製造公差などにより基板厚や信号線幅が変動しても、所望とする高周波特性の高周波線路が形成できるという優れた効果が得られるようになる。 As described above, according to the present invention, the groove portion is formed along the inner layer signal line in the second substrate above the inner layer signal line, so the substrate thickness and the signal line width fluctuate due to manufacturing tolerances and the like. However, the excellent effect of forming the high frequency line of the desired high frequency characteristic can be obtained.
以下、本発明の実施の形態について図を参照して説明する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.
［実施の形態１］
はじめに、本発明の実施の形態１について説明する。図１Ａは、本発明の次の形態１における高周波線路の構成を示す構成図である。図１Ｂは、本発明の次の形態１における高周波線路の構成を示す平面図である。
First Embodiment
First, the first embodiment of the present invention will be described. FIG. 1A is a configuration diagram showing a configuration of a high frequency line according to a next embodiment 1 of the present invention. FIG. 1B is a plan view showing the configuration of the high-frequency line in the next embodiment 1 of the present invention.
この高周波線路は、まず、第１基板１０１および第１基板１０１の上に積層された第２基板１０２と、第１基板１０１と第２基板１０２との間に配置された内層信号線路１０３とを備える。第１基板１０１および第２基板１０２は、誘電体から構成されている。 First, the high frequency line includes a first substrate 101 and a second substrate 102 stacked on the first substrate 101, and an inner layer signal line 103 disposed between the first substrate 101 and the second substrate 102. Prepare. The first substrate 101 and the second substrate 102 are made of a dielectric.
また、この高周波線路は、内層信号線路１０３の上方の第２基板１０２に内層信号線路１０３に沿って形成された溝部１０４と、溝部１０４が形成された第２基板１０２の上面に形成されて内層信号線路１０３とマイクロストリップ線路を構成するグランド導電層１０５とを備える。 The high frequency line is formed on the upper surface of the second substrate 102 above the inner layer signal line 103 and on the upper surface of the second substrate 102 in which the groove portion 104 is formed along the inner layer signal line 103 and the groove portion 104 is formed. A signal line 103 and a ground conductive layer 105 constituting a microstrip line are provided.
実施の形態１では、溝部１０４は、内層信号線路１０３の直上に形成されている。また、溝部１０４の内部を含めて第２基板１０２の上面にグランド導電層１０５が形成されている。なお、第１基板１０１の下側にも、図示しない誘電体基板が形成されていても良い。例えば、第１基板１０１の下側には、４層の誘電体基板が積層され、全体で６層の誘電体基板が積層されたものとなっている。内層信号線路１０３の下方にもグランド導電層を備える場合、このグランド導電層と内層信号線路１０３と間隔は、内層信号線路１０３とグランド導電層１０５との間隔より離れている。 In the first embodiment, the groove portion 104 is formed immediately above the inner layer signal line 103. In addition, a ground conductive layer 105 is formed on the upper surface of the second substrate 102 including the inside of the groove portion 104. A dielectric substrate (not shown) may be formed below the first substrate 101 as well. For example, four dielectric substrates are stacked below the first substrate 101, and a total of six dielectric substrates are stacked. When the ground conductive layer is also provided below the inner layer signal line 103, the distance between the ground conductive layer and the inner layer signal line 103 is larger than the distance between the inner layer signal line 103 and the ground conductive layer 105.
上述した構成において、溝部１０４の幅および深さは、内層信号線路１０３の所望とする特性インピーダンスが得られる状態とされているところに特徴がある。グランド導電層１０５が形成される第２基板１０２の上面に溝部１０４を設けるようにしたので、内層信号線路１０３の上に第２基板１０２を形成した後で、所定の深さおよび幅の溝部１０４を形成することで、内層信号線路１０３とグランド導電層１０５との間の電界結合強度を後から調整することができる。このように、実施の形態１によれば、内層信号線路１０３の特性インピーダンスを、第２基板１０２を形成した後で制御することができる。 In the configuration described above, the width and the depth of the groove portion 104 are characterized in that the desired characteristic impedance of the inner layer signal line 103 is obtained. Since the groove portion 104 is provided on the upper surface of the second substrate 102 on which the ground conductive layer 105 is formed, the groove portion 104 having a predetermined depth and width is formed after the second substrate 102 is formed on the inner layer signal line 103. Thus, the electric field coupling strength between the inner layer signal line 103 and the ground conductive layer 105 can be adjusted later. As described above, according to the first embodiment, the characteristic impedance of the inner layer signal line 103 can be controlled after the second substrate 102 is formed.
次に、本発明の実施の形態１における高周波線路の製造方法を図２Ａ〜図２Ｃを用いて説明する。図２Ａ〜図２Ｃは、本発明の実施の形態１における高周波線路の製造方法を説明するための途中工程の状態を示す断面図である。 Next, a method of manufacturing the high frequency line according to the first embodiment of the present invention will be described with reference to FIGS. 2A to 2C. 2A to 2C are cross-sectional views showing a state of an intermediate step for describing the method of manufacturing the high-frequency line in the first embodiment of the present invention.
まず、図２Ａに示すように、第１基板１０１の上に内層信号線路１０３を形成する（第１工程）。例えば、アルミナセラッミックから構成した第１基板１０１の線路形成領域に溝を形成する。次いで、よく知られためっき法により銅（Ｃｕ）を堆積してＣｕ膜を形成する。この後、化学的機械的研磨法などによりＣｕ膜をエッチバックし、第１基板１０１の表面を平坦な状態として形成した溝内にＣｕが充填された状態とすることで、Ｃｕから構成された内層信号線路１０３を形成する。 First, as shown in FIG. 2A, the inner layer signal line 103 is formed on the first substrate 101 (first step). For example, a groove is formed in the line formation region of the first substrate 101 made of alumina ceramic. Next, copper (Cu) is deposited by a well-known plating method to form a Cu film. After that, the Cu film is etched back by a chemical mechanical polishing method or the like, and the groove formed by making the surface of the first substrate 101 flat is filled with Cu, so that it is made of Cu. An inner layer signal line 103 is formed.
次に、図２Ｂに示すように、内層信号線路１０３を形成した第１基板１０１の表面上に第２基板１０２を積層する（第２工程）。例えば、公知の貼り合わせ技術により、内層信号線路１０３を形成した第１基板１０１の貼り合わせ面（上面）に、第２基板１０２の貼り合わせ面（裏面）を貼り合わせる。 Next, as shown in FIG. 2B, the second substrate 102 is stacked on the surface of the first substrate 101 on which the inner layer signal line 103 is formed (second step). For example, the bonding surface (rear surface) of the second substrate 102 is bonded to the bonding surface (upper surface) of the first substrate 101 on which the inner layer signal line 103 is formed by a known bonding technology.
次に、図２Ｃに示すように、内層信号線路１０３の上方の第２基板１０２の上面に内層信号線路１０３に沿って溝部１０４を形成する（第３工程）。実施の形態１において、溝部１０４は、内層信号線路１０３の直上に形成する。溝部１０４の形成において、溝部１０４の幅および深さを、内層信号線路１０３の所望とする特性インピーダンスが得られる状態に形成する。 Next, as shown in FIG. 2C, the groove portion 104 is formed on the upper surface of the second substrate 102 above the inner layer signal line 103 along the inner layer signal line 103 (third step). In the first embodiment, the groove portion 104 is formed immediately above the inner layer signal line 103. In the formation of the groove portion 104, the width and depth of the groove portion 104 are formed in a state where the desired characteristic impedance of the inner layer signal line 103 can be obtained.
この後、溝部１０４が形成された第２基板１０２の上面にグランド導電層１０５を形成すれば、図１Ａに示す高周波線路が得られる。グランド導電層１０５は、内層信号線路１０３とマイクロストリップ線路を構成する。例えば、めっき法などによりＣｕを堆積することで、Ｃｕからなるグランド導電層１０５が形成できる。 Thereafter, ground conductive layer 105 is formed on the upper surface of second substrate 102 in which groove portion 104 is formed, whereby the high frequency line shown in FIG. 1A can be obtained. The ground conductive layer 105 constitutes a microstrip line together with the inner layer signal line 103. For example, the ground conductive layer 105 made of Cu can be formed by depositing Cu by a plating method or the like.
次に、実施の形態１における高周波線路の特性のシミュレーション結果について説明する。第１基板１０１，第２基板１０２は、アルミナセラッミックから構成し、板厚Ｈは０．２５４ｍｍとした。また、溝部１０４における第２基板１０２の板厚Ｈ’は、０．２１ｍｍとした。この場合、溝部１０４の深さは、０．０４４ｍｍとなるまた、第１基板１０１の下側に、同材料，同じ厚さの４層の誘電体基板が設けられ、また、層間にはグランド導電層がないものとしている。 Next, simulation results of the characteristics of the high frequency line in the first embodiment will be described. The first substrate 101 and the second substrate 102 were made of alumina ceramic, and the plate thickness H was 0.254 mm. The plate thickness H 'of the second substrate 102 in the groove portion 104 is 0.21 mm. In this case, the depth of the groove portion 104 is 0.044 mm. Further, four dielectric substrates of the same material and the same thickness are provided under the first substrate 101, and ground conduction is provided between the layers. It is assumed that there is no layer.
例えば、内層信号線路１０３の幅は、設計値は幅０．１６ｍｍであるが、製造の結果幅０．１４５ｍｍになった場合を検討する。この場合、図３の（ｂ）に示すように、所望とする３０ｄＢ以下の反射特性が得られなくなる。これに対し、幅０．１４５ｍｍに形成された内層信号線路１０３の上の第２基板１０２に、深さ０．０４４ｍｍ、幅Ｇ０．３２ｍｍの溝部１０４を形成することで、図３（ａ）に示すように、所望とする３０ｄＢ以下の反射特性が得られるようになる。 For example, consider the case where the width of the inner layer signal line 103 is 0.16 mm in design value but 0.145 mm in width as a result of manufacture. In this case, as shown in FIG. 3B, the desired 30 dB or less reflection characteristic can not be obtained. On the other hand, in FIG. 3A, the groove portion 104 having a depth of 0.044 mm and a width G of 0.32 mm is formed in the second substrate 102 on the inner layer signal line 103 formed to a width of 0.145 mm. As shown, a desired 30 dB or less reflection characteristic can be obtained.
［実施の形態２］
次に、本発明の実施の形態２について説明する。図４Ａは、本発明の次の形態１における高周波線路の構成を示す構成図である。図４Ｂは、本発明の次の形態１における高周波線路の構成を示す平面図である。
Second Embodiment
Next, a second embodiment of the present invention will be described. FIG. 4A is a configuration diagram showing a configuration of a high frequency line in a next embodiment 1 of the present invention. FIG. 4B is a plan view showing the configuration of the high-frequency line in the next embodiment 1 of the present invention.
この高周波線路は、まず、第１基板１０１および第１基板１０１の上に積層された第２基板１０２と、第１基板１０１と第２基板１０２との間に配置された内層信号線路１０３とを備える。第１基板１０１および第２基板１０２は、誘電体から構成されている。 First, the high frequency line includes a first substrate 101 and a second substrate 102 stacked on the first substrate 101, and an inner layer signal line 103 disposed between the first substrate 101 and the second substrate 102. Prepare. The first substrate 101 and the second substrate 102 are made of a dielectric.
また、この高周波線路は、内層信号線路１０３の上方の第２基板１０２に内層信号線路１０３に沿って形成された溝部１０４と、溝部１０４が形成された第２基板１０２の上面に形成されて内層信号線路１０３とマイクロストリップ線路を構成するグランド導電層２０５とを備える。 The high frequency line is formed on the upper surface of the second substrate 102 above the inner layer signal line 103 and on the upper surface of the second substrate 102 in which the groove portion 104 is formed along the inner layer signal line 103 and the groove portion 104 is formed. A signal line 103 and a ground conductive layer 205 constituting a microstrip line are provided.
実施の形態２では、溝部１０４は、内層信号線路１０３の直上に形成されている。また、溝部１０４の内部を含めて第２基板１０２の上面にグランド導電層２０５が形成されている。また、実施の形態２では、グランド導電層２０５は、溝部１０４以外の領域に形成されている。なお、第１基板１０１の下側にも、図示しない誘電体基板が形成されていても良い。例えば、第１基板１０１の下側には、４層の誘電体基板が積層され、全体で６層の誘電体基板が積層されたものとなっている。内層信号線路１０３の下方にもグランド導電層を備える場合、このグランド導電層と内層信号線路１０３と間隔は、内層信号線路１０３とグランド導電層２０５との間隔より離れている。 In the second embodiment, the groove portion 104 is formed immediately above the inner layer signal line 103. Further, a ground conductive layer 205 is formed on the upper surface of the second substrate 102 including the inside of the groove portion 104. Further, in the second embodiment, the ground conductive layer 205 is formed in a region other than the groove portion 104. A dielectric substrate (not shown) may be formed below the first substrate 101 as well. For example, four dielectric substrates are stacked below the first substrate 101, and a total of six dielectric substrates are stacked. When the ground conductive layer is also provided below the inner layer signal line 103, the distance between the ground conductive layer and the inner layer signal line 103 is larger than the distance between the inner layer signal line 103 and the ground conductive layer 205.
上述した構成において、溝部１０４の幅および深さは、内層信号線路１０３の所望とする特性インピーダンスが得られる状態とされているところに特徴がある。グランド導電層２０５が形成される第２基板１０２の上面に溝部１０４を設けるようにしたので、内層信号線路１０３の上に第２基板１０２を形成した後で、所定の深さおよび幅の溝部１０４を形成することで、内層信号線路１０３とグランド導電層２０５との間の電界結合強度を後から調整することができる。このように、実施の形態２においても、内層信号線路１０３の特性インピーダンスを、第２基板１０２を形成した後で制御することができる。 In the configuration described above, the width and the depth of the groove portion 104 are characterized in that the desired characteristic impedance of the inner layer signal line 103 is obtained. Since the groove portion 104 is provided on the upper surface of the second substrate 102 on which the ground conductive layer 205 is formed, the groove portion 104 of a predetermined depth and width is formed after the second substrate 102 is formed on the inner layer signal line 103. Thus, the electric field coupling strength between the inner layer signal line 103 and the ground conductive layer 205 can be adjusted later. As described above, also in the second embodiment, the characteristic impedance of the inner layer signal line 103 can be controlled after the second substrate 102 is formed.
次に、本発明の実施の形態２における高周波線路の製造方法を、図２Ａ、図５Ａ〜図５Ｃを用いて説明する。図５Ａ〜図５Ｃは、本発明の実施の形態２における高周波線路の製造方法を説明するための途中工程の状態を示す断面図である。 Next, a method of manufacturing the high frequency line according to the second embodiment of the present invention will be described with reference to FIGS. 2A and 5A to 5C. 5A to 5C are cross-sectional views showing a state of an intermediate step for describing the method of manufacturing the high-frequency line in the second embodiment of the present invention.
まず、図２Ａに示すように、第１基板１０１の上に内層信号線路１０３を形成する（第１工程）。例えば、アルミナセラッミックから構成した第１基板１０１の線路形成領域に溝を形成する。次いで、よく知られためっき法により銅（Ｃｕ）を堆積してＣｕ膜を形成する。この後、化学的機械的研磨法などによりＣｕ膜をエッチバックし、形成した溝内にＣｕが充填された状態とすることで、Ｃｕから構成された内層信号線路１０３を形成する。 First, as shown in FIG. 2A, the inner layer signal line 103 is formed on the first substrate 101 (first step). For example, a groove is formed in the line formation region of the first substrate 101 made of alumina ceramic. Next, copper (Cu) is deposited by a well-known plating method to form a Cu film. Thereafter, the Cu film is etched back by a chemical mechanical polishing method or the like, and the formed groove is filled with Cu, whereby the inner layer signal line 103 made of Cu is formed.
次に、図５Ａに示すように、内層信号線路１０３を形成した第１基板１０１の表面上に第２基板１０２を積層する（第２工程）。例えば、公知の貼り合わせ技術により、内層信号線路１０３を形成した第１基板１０１の貼り合わせ面（上面）に、第２基板１０２の貼り合わせ面（裏面）を貼り合わせる。上述した工程は、前述した実施の形態１と同様である。 Next, as shown in FIG. 5A, the second substrate 102 is stacked on the surface of the first substrate 101 on which the inner layer signal line 103 is formed (second step). For example, the bonding surface (rear surface) of the second substrate 102 is bonded to the bonding surface (upper surface) of the first substrate 101 on which the inner layer signal line 103 is formed by a known bonding technology. Above process is in the form 1 and the like embodiment described above.
次に、図５Ｂに示すように、第２基板１０２の上面にグランド導電層２０５を形成する。例えば、めっき法などによりＣｕを堆積することで、Ｃｕからなるグランド導電層２０５が形成できる。グランド導電層２０５は、内層信号線路１０３とマイクロストリップ線路を構成する。 Next, as shown in FIG. 5B, the ground conductive layer 205 is formed on the upper surface of the second substrate 102. For example, the ground conductive layer 205 made of Cu can be formed by depositing Cu by a plating method or the like. The ground conductive layer 205 constitutes a microstrip line together with the inner layer signal line 103.
この後、内層信号線路１０３の上方の第２基板１０２の上面に内層信号線路１０３に沿って溝部１０４を形成する（第３工程）。実施の形態２においては、グランド導電層２０５の上から溝部１０４を形成する。実施の形態２においも、溝部１０４は、内層信号線路１０３の直上に形成する。溝部１０４の形成において、溝部１０４の幅および深さを、内層信号線路１０３の所望とする特性インピーダンスが得られる状態に形成する。以上のことにより、図４Ａに示す高周波線路が得られる。 Thereafter, the groove portion 104 is formed along the inner layer signal line 103 on the upper surface of the second substrate 102 above the inner layer signal line 103 (third step). In the second embodiment, the groove portion 104 is formed on the ground conductive layer 205. Also in the second embodiment, the groove portion 104 is formed immediately above the inner layer signal line 103. In the formation of the groove portion 104, the width and depth of the groove portion 104 are formed in a state where the desired characteristic impedance of the inner layer signal line 103 can be obtained. By the above, the high frequency line shown in FIG. 4A can be obtained.
次に、実施の形態２における高周波線路の特性のシミュレーション結果について説明する。第１基板１０１，第２基板１０２は、アルミナセラッミックから構成し、板厚Ｈは０．２５４ｍｍとした。また、溝部１０４における第２基板１０２の板厚Ｈ’は、０．０３ｍｍとした。この場合、溝部１０４の深さは、０．２５１ｍｍとなるまた、第１基板１０１の下側に、同材料，同じ厚さの４層の誘電体基板が設けられ、また、層間にはグランド導電層がないものとしている。 Next, simulation results of the characteristics of the high frequency line according to the second embodiment will be described. The first substrate 101 and the second substrate 102 were made of alumina ceramic, and the plate thickness H was 0.254 mm. The plate thickness H 'of the second substrate 102 in the groove portion 104 is 0.03 mm. In this case, the depth of the groove portion 104 is 0.251 mm. Further, four dielectric substrates of the same material and the same thickness are provided under the first substrate 101, and ground conduction is provided between the layers. It is assumed that there is no layer.
例えば、内層信号線路１０３の幅は、設計値は幅０．１６ｍｍであるが、製造の結果幅０．１７５ｍｍになった場合を検討する。この場合、図６の（ｂ）に示すように、所望とする３０ｄＢ以下の反射特性が得られなくなる。これに対し、幅０．１７５ｍｍに形成された内層信号線路１０３の上の第２基板１０２に、深さ０．２５１ｍｍ、幅Ｇ０．０５ｍｍの溝部１０４を形成することで、図６（ａ）に示すように、所望とする３０ｄＢ以下の反射特性が得られるようになる。 For example, consider the case where the width of the inner layer signal line 103 is 0.16 mm in design value but 0.175 mm in width as a result of manufacture. In this case, as shown in (b) of FIG. 6, the desired 30 dB or less reflection characteristic can not be obtained. On the other hand, a groove 104 having a depth of 0.251 mm and a width G of 0.05 mm is formed in the second substrate 102 on the inner layer signal line 103 formed to a width of 0.175 mm, as shown in FIG. As shown, a desired 30 dB or less reflection characteristic can be obtained.
［実施の形態３］
次に、本発明の実施の形態３について説明する。図７Ａは、本発明の次の形態１における高周波線路の構成を示す構成図である。図７Ｂは、本発明の次の形態１における高周波線路の構成を示す平面図である。
Third Embodiment
Next, a third embodiment of the present invention will be described. FIG. 7A is a configuration diagram showing a configuration of a high frequency line in a next embodiment 1 of the present invention. FIG. 7B is a plan view showing the configuration of the high-frequency line in the next embodiment 1 of the present invention.
この高周波線路は、まず、第１基板１０１および第１基板１０１の上に積層された第２基板１０２と、第１基板１０１と第２基板１０２との間に配置された内層信号線路１０３とを備える。第１基板１０１および第２基板１０２は、誘電体から構成されている。 First, the high frequency line includes a first substrate 101 and a second substrate 102 stacked on the first substrate 101, and an inner layer signal line 103 disposed between the first substrate 101 and the second substrate 102. Prepare. The first substrate 101 and the second substrate 102 are made of a dielectric.
また、この高周波線路は、内層信号線路１０３の上方の第２基板１０２に内層信号線路１０３に沿って形成された２つの溝部３０４ａ，３０４ｂと、溝部３０４ａ，３０４ｂが形成された第２基板１０２の上面に形成されて内層信号線路１０３とマイクロストリップ線路を構成するグランド導電層３０５とを備える。溝部３０４ａおよび溝部３０４ｂは、互いに平行に配置されている。 Further, this high frequency line is formed on the second substrate 102 above the inner layer signal line 103 in the second substrate 102 in which the two groove portions 304a and 304b formed along the inner layer signal line 103 and the groove portions 304a and 304b are formed. An inner layer signal line 103 and a ground conductive layer 305 forming a microstrip line are provided on the upper surface. The grooves 304 a and the grooves 304 b are arranged in parallel to each other.
実施の形態３において、溝部３０４ａ，３０４ｂは、平面視で内層信号線路１０３を挾んで配置されている。また、溝部３０４ａ，３０４ｂの内部を含めて第２基板１０２の上面にグランド導電層３０５が形成されている。なお、第１基板１０１の下側にも、図示しない誘電体基板が形成されていても良い。例えば、第１基板１０１の下側には、４層の誘電体基板が積層され、全体で６層の誘電体基板が積層されたものとなっている。 In the third embodiment, the groove portions 304a and 304b are disposed so as to sandwich the inner layer signal line 103 in a plan view. In addition, a ground conductive layer 305 is formed on the upper surface of the second substrate 102 including the insides of the groove portions 304a and 304b. A dielectric substrate (not shown) may be formed below the first substrate 101 as well. For example, four dielectric substrates are stacked below the first substrate 101, and a total of six dielectric substrates are stacked.
上述した構成において、各々の溝部３０４ａ，３０４ｂの幅および深さ、溝部３０４ａと溝部３０４ｂとの間隔は、内層信号線路１０３の所望とする特性インピーダンスが得られる状態とされているところに特徴がある。なお、実施の形態３における高周波線路は、２つの溝部３０４ａ，３０４ｂを備えるところが実施の形態１と異なる部分であり、実施の形態１における高周波線路と同様に製造できる。実施の形態３では、第１基板１０１に第２基板１０２を貼り合わせた後、第２基板１０２の上面に２つの溝部３０４ａ，３０４ｂを形成すればよい（第３工程）。 In the configuration described above, the width and depth of each of the grooves 304a and 304b and the distance between the grooves 304a and 304b are characterized in that the desired characteristic impedance of the inner layer signal line 103 can be obtained. . The high frequency line in the third embodiment is different from the first embodiment in that the two groove portions 304a and 304b are provided, and can be manufactured in the same manner as the high frequency line in the first embodiment. In the third embodiment, after the second substrate 102 is bonded to the first substrate 101, two groove portions 304a and 304b may be formed on the upper surface of the second substrate 102 (third step).
実施の形態３においても、グランド導電層３０５が形成される第２基板１０２の上面に溝部３０４ａ，３０４ｂを設けるようにしたので、内層信号線路１０３の上に第２基板１０２を形成した後で、所定の深さおよび幅の溝部３０４ａ，３０４ｂを、所定の間隔で形成することで、内層信号線路１０３とグランド導電層３０５との間の電界結合強度を後から調整することができる。このように、実施の形態３によれば、内層信号線路１０３の特性インピーダンスを、第２基板１０２を形成した後で制御することができる。 Also in the third embodiment, since the grooves 304a and 304b are provided on the upper surface of the second substrate 102 on which the ground conductive layer 305 is formed, after the second substrate 102 is formed on the inner layer signal line 103, By forming the grooves 304a and 304b having a predetermined depth and width at predetermined intervals, the electric field coupling strength between the inner signal line 103 and the ground conductive layer 305 can be adjusted later. As described above, according to the third embodiment, the characteristic impedance of the inner layer signal line 103 can be controlled after the second substrate 102 is formed.
以上に説明したように、本発明によれば、内層信号線路の上方の第２基板に内層信号線路に沿って溝部を形成するようにしたので、製造公差などにより基板厚や信号線幅が変動しても、所望とする高周波特性の高周波線路が形成できるようになる。 As described above, according to the present invention, the groove is formed along the inner layer signal line in the second substrate above the inner layer signal line, so that the substrate thickness and the signal line width fluctuate due to manufacturing tolerances and the like. Even in this case, it is possible to form a high frequency line of desired high frequency characteristics.
なお、本発明は以上に説明した実施の形態に限定されるものではなく、本発明の技術的思想内で、当分野において通常の知識を有する者により、多くの変形および組み合わせが実施可能であることは明白である。例えば、上述では、アルミナセラッミックから構成した誘電体基板を用いるようにしたが、これに限るものではなく、他の誘電体から基板を構成しても良い。また、内層信号線路をＣｕから構成したが、これに限るものではなく、他の金属などの導電材料から構成しても良い。 The present invention is not limited to the embodiments described above, and many modifications and combinations can be made by those skilled in the art within the technical concept of the present invention. It is clear. For example, although the dielectric substrate made of alumina ceramic is used in the above description, the present invention is not limited to this, and the substrate may be made of another dielectric. Further, although the inner layer signal line is made of Cu, it is not limited to this, and may be made of a conductive material such as another metal.
１０１…第１基板、１０２…第２基板、１０３…内層信号線路、１０４…溝部、１０５…グランド導電層。 101: first substrate 102: second substrate 103: inner layer signal line 104: groove portion 105: ground conductive layer
Claims (2)
前記内層信号線路を形成した前記第１基板の表面上に第２基板を積層する第２工程と、
前記内層信号線路の上方の前記第２基板に前記内層信号線路に沿って溝部を形成する第３工程と、
前記溝部が形成された前記第２基板の上面に前記内層信号線路とマイクロストリップ線路を構成するグランド導電層を形成する第４工程と
を備え、
前記溝部は、前記内層信号線路の直上に形成し、
前記グランド導電層は、前記溝部以外の領域に形成し、
前記溝部の幅および深さは、前記内層信号線路の所望とする特性インピーダンスが得られる状態に形成する
ことを特徴とする高周波線路の製造方法。 Forming an inner layer signal line on the first substrate;
A second step of laminating a second substrate on the surface of the first substrate on which the inner layer signal line is formed;
Forming a groove along the inner layer signal line on the second substrate above the inner layer signal line;
And a fourth step of forming a ground conductive layer forming the inner layer signal line and the microstrip line on the upper surface of the second substrate in which the groove portion is formed,
The groove is formed immediately above the inner layer signal line,
The ground conductive layer is formed in a region other than the groove portion,
The width and depth of the groove portion are formed in a state where the desired characteristic impedance of the inner layer signal line can be obtained.
前記第１基板と前記第２基板との間に配置された内層信号線路と、
前記内層信号線路の上方の前記第２基板に前記内層信号線路に沿って形成された溝部と、
前記溝部が形成された前記第２基板の上面に形成されて前記内層信号線路とマイクロストリップ線路を構成するグランド導電層と
を備え、
前記溝部は、前記内層信号線路の直上に形成され、
前記グランド導電層は、前記溝部以外の領域に形成され、
前記溝部の幅および深さは、前記内層信号線路の所望とする特性インピーダンスが得られる状態とされている
ことを特徴とする高周波線路。 A first substrate and a second substrate stacked on the first substrate;
An inner layer signal line disposed between the first substrate and the second substrate;
A groove formed along the inner layer signal line in the second substrate above the inner layer signal line;
And a ground conductive layer formed on the upper surface of the second substrate on which the groove portion is formed to constitute the inner layer signal line and the microstrip line.
The groove is formed immediately above the inner layer signal line,
The ground conductive layer is formed in a region other than the groove portion.
The width and the depth of the groove portion are in a state where a desired characteristic impedance of the inner layer signal line can be obtained.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2015197495A JP6523128B2 (en) | 2015-10-05 | 2015-10-05 | High frequency line and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2015197495A JP6523128B2 (en) | 2015-10-05 | 2015-10-05 | High frequency line and method of manufacturing the same |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2017073593A JP2017073593A (en) | 2017-04-13 |
| JP6523128B2 true JP6523128B2 (en) | 2019-05-29 |
Family
ID=58538389
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2015197495A Active JP6523128B2 (en) | 2015-10-05 | 2015-10-05 | High frequency line and method of manufacturing the same |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP6523128B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2021214870A1 (en) * | 2020-04-21 | 2021-10-28 | 日本電信電話株式会社 | Impedance converter and method for making same |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10290105A (en) * | 1997-04-14 | 1998-10-27 | Toshiba Corp | Wiring board for high frequency |
| US7361842B2 (en) * | 2005-06-30 | 2008-04-22 | Intel Corporation | Apparatus and method for an embedded air dielectric for a package and a printed circuit board |
-
2015
- 2015-10-05 JP JP2015197495A patent/JP6523128B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| JP2017073593A (en) | 2017-04-13 |
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|
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