JP6540751B2 - 物理量センサ - Google Patents

Description

本発明は、静電容量の変化を利用して物理量を検出する物理量センサに関するものである。

従来より、第１基板上に第２基板が積層され、第１基板と第２基板との内部に物理量に応じた検出信号を出力するセンシング部が形成された物理量センサが提案されている（例えば、特許文献１参照）。そして、この物理量センサでは、第２基板のうちの第１基板と反対側に、センシング部と電気的に接続される電極部の取り出し口が形成されている。このため、物理量センサの小型化を図ることができる。

特開２０１４−１６１７５号公報

しかしながら、上記物理量センサでは、センシング部の周囲に位置する周辺領域が浮遊状態となっている。このため、センシング部と周辺領域との間に生成される寄生容量が変化し、検出精度が低下する可能性がある。

本発明は上記点に鑑み、検出精度が低下することを抑制できる物理量センサを提供することを目的とする。

上記目的を達成するための請求項１では、第１基板（１０）と第２基板（４０）とが積層され、内部に物理量に応じた検出信号を出力するセンシング部（７０）が形成された物理量センサにおいて、第１基板と、第１基板上に積層され、第１基板側と反対側の他面（４０ｂ）を有する第２基板と、物理量に応じた静電容量の変化に基づいて検出信号を出力するセンシング部と、センシング部と電気的に接続される検出電極部（９１〜９３）と、を備え、センシング部の周囲に位置する複数の領域とそれぞれ電気的に接続され、接続された領域を所定の電位に維持する複数の周辺電極部（９４〜９７）を有し、検出電極部および複数の周辺電極部は、それぞれ第２基板の他面側から第１基板と第２基板との積層方向に沿って第１基板側に延びる配線部（９１ｆ〜９７ｆ）を有し、少なくとも一部の電極部における配線部の積層方向に沿った長さと、他の電極部における配線部の積層方向に沿った長さとが異なっている。

これによれば、センシング部の周囲に位置する周辺領域を所定の電位に維持でき、センシング部と周辺部との間に生成される寄生容量が変化して検出精度が低下することを抑制できる。また、検出電極部および周辺電極部は、一部の電極部における配線部の積層方向に沿った長さと、他の電極部における配線部の積層方向に沿った長さとが異なっている。このため、第２基板の他面を基準とすると、異なる深さの領域を電気的に接続された状態とできる。

なお、上記および特許請求の範囲における括弧内の符号は、特許請求の範囲に記載された用語と後述の実施形態に記載される当該用語を例示する具体物等との対応関係を示すものである。

第１実施形態における物理量センサの断面図である。 第１実施形態における図１とは別断面の物理量センサの断面図である。 第１実施形態における図１および図２とは別断面の物理量センサの断面図である。 第１実施形態における物理量センサのセンシング部を示す平面模式図である。 第２基板の他面側の平面図である。 図１に示す物理量センサの製造工程を示す断面図である。 図６に続く物理量センサの製造工程を示す断面図である。 図７に続く物理量センサの製造工程を示す断面図であり、図１の断面に相当する断面図である。 図８に続く物理量センサの製造工程を示す断面図である。 図７に続く物理量センサの製造工程を示す断面図であり、図２の断面に相当する断面図である。 図７に続く物理量センサの製造工程を示す断面図であり、図３の断面に相当する断面図である。 第２実施形態における第２基板の他面側の平面図である。 第３実施形態における第２基板の他面側の平面図である。 図１３中のXIV−XIV線に沿った断面図である。 図１３中のXV−XV線に沿った断面図である。 図１３中のXVI−XVI線に沿った断面図である。 図１４に示す物理量センサの製造工程を示す断面図である。 図１７に続く物理量センサの製造工程を示す断面図であり、図１４の断面に相当する断面図である。 図１８に続く物理量センサの製造工程を示す断面図である。 図１７に続く物理量センサの製造工程を示す断面図であり、図１５の断面に相当する断面図である。 図１７に続く物理量センサの製造工程を示す断面図であり、図１６の断面に相当する断面図である。 他の実施形態における第２基板の他面側の平面図である。 他の実施形態における第２基板の他面側の平面図である。 他の実施形態における第２基板の他面側の平面図である。 他の実施形態における第２基板の他面側の平面図である。

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。

（第１実施形態）
第１実施形態について図面を参照しつつ説明する。なお、本実施形態では、加速度を検出する物理量センサについて説明する。まず、本実施形態の物理量センサの構成について、図１〜図５を参照しつつ説明する。

物理量センサは、図１〜図３に示されるように、第１基板１０と第２基板４０とが積層され、内部に物理量に応じた検出信号を出力するセンシング部７０が収容された構成とされている。なお、図１は、図４および図５中のI−I線に沿った断面に相当し、図２は、図４および図５中のII−II線に沿った断面に相当し、図３は、図４および図５中のIII−III線に沿った断面に相当している。

第１基板１０は、本実施形態では、第１支持基板１１上に第１絶縁膜１２を介して第１半導体層１３が配置されたＳＯＩ（すなわち、Silicon on Insulator）基板を用いて構成されている。そして、第１基板１０は、一面１０ａが第１半導体層１３のうちの第１絶縁膜１２側と反対側の表面で構成されている。なお、本実施形態では、第１支持基板１１および第１半導体層１３はシリコン基板で構成され、第１絶縁膜１２は酸化膜や窒化膜等で構成される。

そして、第１半導体層１３には、図１および図４に示されるように、マイクロマシン加工が施されて溝部１４が形成され、溝部１４によって可動部２０および周辺領域３０が区画形成されている。なお、図４は、物理量センサの平面図であるが、理解をし易くするため、可動部２０を構成する領域を実線で示し、後述する第１、第２固定部５５、５６を構成する領域を点線で示している。

第１支持基板１１および第１絶縁膜１２には、可動部２０における後述する錘部２２が第１支持基板１１および第１絶縁膜１２と接触することを防止するため、可動部２０と対向する部分に窪み部１５が形成されている。なお、この窪み部１５は、可動部２０のうちの後述するアンカー部２４を支持する部分と異なる部分に形成されている。

可動部２０は、図４に示されるように、平面矩形状の開口部２１が形成された矩形枠状の錘部２２と、開口部２１の対向辺部を連結するように備えられたトーション梁２３とを有している。そして、可動部２０は、トーション梁２３が第１絶縁膜１２に支持されたアンカー部２４と連結されることにより、第１支持基板１１に支持されている。なお、アンカー部２４は、本実施形態では、第１基板１０の一面１０ａにおける中心に形成されている。

トーション梁２３は、第１基板１０と第２基板４０との積層方向（以下では、単に積層方向という）の加速度が印加されたとき、可動部２０の回転中心となる回転軸（すなわち、動作軸）となる部材であり、本実施形態では開口部２１を２分割するように備えられている。なお、本実施形態では、積層方向は、図１〜図３中の紙面上下方向である。

錘部２２は、トーション梁２３を挟んで対向する第１部位２２ａと第２部位２２ｂとを有している。そして、錘部２２は、積層方向の加速度が印加されたとき、トーション梁２３を回転軸として回転できるように、トーション梁２３を基準として非対称な形状とされている。本実施形態では、錘部２２は、第１部位２２ａにおけるトーション梁２３から最も離れている部分の端部までの長さが、第２部位２２ｂにおけるトーション梁２３から最も離れている部分の端部までの長さより短くされている。つまり、本実施形態の錘部２２は、第１部位２２ａの質量が第２部位２２ｂの質量より小さくされている。

第２基板４０は、図１〜図３に示されるように、キャップ基板５０を有している。本実施形態では、キャップ基板５０は、第２支持基板５１上に第２絶縁膜５２を介して第２半導体層５３が配置されたＳＯＩ基板を用いて構成されている。そして、第２基板４０の一面４０ａは、第２半導体層５３のうちの第２絶縁膜５２側と反対側の表面で構成されている。なお、本実施形態では、第２支持基板５１および第２半導体層５３はシリコン基板で構成され、第２絶縁膜５２は酸化膜や窒化膜等で構成される。

また、第２基板４０は、キャップ基板５０における第１基板１０側と反対側に形成された他面絶縁膜６０を有している。そして、第２基板４０の他面４０ｂは、他面絶縁膜６０のうちのキャップ基板５０と反対側の表面で構成されている。

第２基板４０の第２半導体層５３には、図１および図４に示されるように、マイクロマシン加工が施されて溝部５４が形成され、溝部５４によって第１固定部５５、第２固定部５６、および周辺領域５７が区画形成されている。具体的には、第１固定部５５は、錘部２２のうちの第１部位２２ａと対向する部分に形成されて当該第１部位２２ａとの間に所定の静電容量を構成する第１固定電極部５５ａと、第１固定電極部５５ａから引き出された第１固定配線部５５ｂとを有している。また、第２固定部５６は、錘部２２における第２部位２２ｂと対向する部分に形成されて当該第２部位２２ｂとの間に所定の静電容量を構成する第２固定電極部５６ａと、第２固定電極部５６ａから引き出された第２固定配線部５６ｂとを有している。

第１、第２固定電極部５５ａ、５６ａは、加速度が印加されていない状態では、第１、第２部位２２ａ、２２ｂとの間に等しい静電容量が構成されるように、互いに同じ平面形状とされている。そして、錘部２２では、第１固定電極部５５ａと対向する部分が第１可動電極部２５ａとなり、第２固定電極部５６ａと対向する部分が第２可動電極部２５ｂとなる。本実施形態では、このように可動部２０および第１、第２固定部５５、５６が形成されていることによってセンシング部７０が構成される。そして、積層方向に加速度が印加されると、錘部２２がトーション梁２３を回転軸として回転するため、第１可動電極部２５ａと第１固定電極部５５ａとの間の静電容量と、第２可動電極部２５ｂと第２固定電極部５６ａとの間の静電容量が変化する。したがって、これらの静電容量の変化に応じた検出信号が出力される。

また、第１固定配線部５５ｂは、後述するように、第２貫通孔９２ａに配置された第２貫通配線層９２ｃと電気的に接続される。第２固定配線部５６ｂは、後述するように、第３貫通孔９３ａに配置された第３貫通配線層９３ｃと電気的に接続される。このため、第１、第２固定配線部５５ｂ、５６ｂは、それぞれ第２、第３貫通配線層９２ｃ、９３ｃと電気的に接続されるように、第１、第２固定電極部５５ａ、５６ａから所定位置まで引き出されている。

そして、このように構成された第２基板４０は、一面４０ａが第１基板１０の一面１０ａと対向するように、接合部材８０を介して第１基板１０と接合されている。より詳しくは、センシング部７０が気密封止されるように、第２基板４０が第１基板１０と接合されている。なお、本実施形態では、接合部材８０は酸化膜等で構成されている。

また、本実施形態では、外部回路と所定の領域との接続を図る第１〜第７配線部９１ｆ〜９７ｆを有する第１〜第７貫通電極部９１〜９７が形成されている。以下に、第１〜第７貫通電極部９１〜９７の構成について図１〜図３、および図５を参照して説明する。なお、図５では、保護膜１００を省略して示してある。

第１貫通電極部９１は、図１および図５に示されるように、第２基板４０を積層方向に貫通し、第１半導体層１３におけるアンカー部２４を露出させる第１貫通孔９１ａの壁面に形成された第１壁面絶縁膜９１ｂを有している。また、第１貫通電極部９１は、第１壁面絶縁膜９１ｂ上に形成され、アンカー部２４、つまり可動部２０と電気的に接続される第１貫通配線層９１ｃを有している。さらに、第１貫通電極部９１は、他面絶縁膜６０上に形成されて外部回路と接続される第１パッド部９１ｄと、第１パッド部９１ｄと第１貫通配線層９１ｃとを電気的に接続する第１引出配線層９１ｅとを有している。このため、第１貫通電極部９１における第１配線部９１ｆは、第１貫通配線層９１ｃ、第１パッド部９１ｄ、第１引出配線層９１ｅを有する構成とされている。

第２貫通電極部９２は、図２および図５に示されるように、他面絶縁膜６０、第２支持基板５１、第２絶縁膜５２を積層方向に貫通し、第２半導体層５３における第１固定配線部５５ｂを露出させる第２貫通孔９２ａの壁面に形成された第２壁面絶縁膜９２ｂを有している。また、第２貫通電極部９２は、第２壁面絶縁膜９２ｂ上に形成されて第１固定配線部５５ｂと電気的に接続される第２貫通配線層９２ｃを有している。さらに、第２貫通電極部９２は、他面絶縁膜６０上に形成されて外部回路と接続される第２パッド部９２ｄと、第２パッド部９２ｄと第２貫通配線層９２ｃとを電気的に接続する第２引出配線層９２ｅとを有している。このため、第２貫通電極部９２における第２配線部９２ｆは、第２貫通配線層９２ｃ、第２パッド部９２ｄ、第２引出配線層９２ｅを有する構成とされている。

第３貫通電極部９３は、第２貫通電極部９２と同様の構成とされている。すなわち、他面絶縁膜６０、第２支持基板５１、第２絶縁膜５２を積層方向に貫通し、第２半導体層５３における第２固定配線部５６ｂを露出させる第３貫通孔９３ａの壁面に形成された第３壁面絶縁膜９３ｂを有している。また、第３貫通電極部９３は、第３壁面絶縁膜９３ｂ上に形成されて第２固定配線部５６ｂと電気的に接続される第３貫通配線層９３ｃを有している。さらに、第３貫通電極部９３は、他面絶縁膜６０上に形成されて外部回路と接続される第３パッド部９３ｄと、第３パッド部９３ｄと第３貫通配線層９３ｃとを電気的に接続する第３引出配線層９３ｅとを有している。このため、第３貫通電極部９３における第３配線部９３ｆは、第３貫通配線層９３ｃ、第３パッド部９３ｄ、第３引出配線層９３ｅを有する構成とされている。

第４貫通電極部９４は、図３および図５に示されるように、第２基板４０を積層方向に貫通し、第１半導体層１３における周辺領域３０を露出させる第４貫通孔９４ａの壁面に形成された第４壁面絶縁膜９４ｂを有している。また、第４貫通電極部９４は、第４壁面絶縁膜９４ｂ上に形成されて第１半導体層１３における周辺領域３０と電気的に接続される第４貫通配線層９４ｃを有している。さらに、第４貫通電極部９４は、他面絶縁膜６０上に形成されて外部回路と接続される第４パッド部９４ｄと、第４パッド部９４ｄと第４貫通配線層９４ｃとを電気的に接続する第４引出配線層９４ｅとを有している。このため、第４貫通電極部９４における第４配線部９４ｆは、第４貫通配線層９４ｃ、第４パッド部９４ｄ、第４引出配線層９４ｅを有する構成とされている。

第５貫通電極部９５は、他面絶縁膜６０、第２支持基板５１、第２絶縁膜５２を積層方向に貫通し、第２半導体層５３における周辺領域５７を露出させる第５貫通孔９５ａの壁面に形成された第５壁面絶縁膜９５ｂを有している。また、第５貫通電極部９５は、第５壁面絶縁膜９５ｂ上に形成されて第２半導体層５３における周辺領域５７と電気的に接続される第５貫通配線層９５ｃを有している。さらに、第５貫通電極部９５は、他面絶縁膜６０上に形成されて外部回路と接続される第５パッド部９５ｄと、第５パッド部９５ｄと第５貫通配線層９５ｃとを電気的に接続する第５引出配線層９５ｅとを有している。このため、第５貫通電極部９５における第５配線部９５ｆは、第５貫通配線層９５ｃ、第５パッド部９５ｄ、第５引出配線層９５ｅを有する構成とされている。

なお、本実施形態では、他面絶縁膜６０には、第５貫通孔９５ａの開口部近傍に第２支持基板５１を露出させるコンタクトホール６０ａが形成されている。そして、第５引出配線層９５ｅは、当該コンタクトホール６０ａを埋め込むようにも形成され、第２支持基板５１とも電気的に接続されている。

第６、第７貫通電極部９６、９７は、図１および図５に示されるように、それぞれ第２基板４０、第１半導体層１３、第１絶縁膜１２を貫通して第１支持基板１１を露出させる第６、第７貫通孔９６ａ、９７ａに形成された第６、第７壁面絶縁膜９６ｂ、９７ｂを有している。また、第６、第７貫通電極部９６、９７は、それぞれ第６、第７壁面絶縁膜９６ｂ、９７ｂ上に形成されて第１支持基板１１と電気的に接続される第６、第７貫通配線層９６ｃ、９７ｃを有している。さらに、第６、第７貫通電極部９６、９７は、それぞれ他面絶縁膜６０上に形成されて外部回路と接続される第６、第７パッド部９６ｄ、９７ｄと、第６、第７パッド部９６ｄ、９７ｄと第６、第７貫通配線層９６ｃ、９７ｃとを電気的に接続する第６、第７引出配線層９６ｅ、９７ｅとを有している。このため、第６、７貫通電極部９６、９７における第６、７配線部９６ｆ、９７ｆは、第６、７貫通配線層９６ｃ、９７ｃ、第６、第７パッド部９６、９７ｄ、第６、７引出配線層９６ｅ、９７ｅを有する構成とされている。

以上が本実施形態における第１〜第７貫通電極部９１〜９７の基本的な構成である。つまり、第１〜第７貫通電極部９１〜９７は、少なくとも一部の電極部における積層方向に沿った長さが他の電極部における積層方向に沿った長さと異なっている。そして、第１〜第７貫通電極部９１〜９７は、第２基板４０の他面４０ｂから異なる長さに位置する領域と適宜電気的に接続されている。このため、各パッド部９１ｄ〜９７ｄがそれぞれ外部回路と接続されることにより、第１支持基板１１、第１半導体層１３における周辺領域３０、第２支持基板５１、第２半導体層５３における周辺領域５７は、それぞれ所定の電位に維持される。したがって、センシング部７０と、センシング部７０の周囲の領域との間に構成される寄生容量が変動することを抑制でき、検出精度が低下することを抑制できる。

さらに、本実施形態では、第１〜第７貫通配線層９１ｃ〜９７ｃは、それぞれ第１〜第７貫通孔９１ａ〜９７ａの内部と外部との連通が維持される状態で形成されている。つまり、第１〜第７貫通配線層９１ｃ〜９７ｃは、それぞれ第１〜第７貫通孔９１ａ〜９７ａを埋め込まない状態で形成されている。

また、本実施形態では、第１〜第７貫通孔９１ａ〜９７ａは、それぞれ互いに開口部の形状、大きさが等しくされている。具体的には、第１〜第７貫通孔９１ａ〜９７ａは、それぞれ開口部が円状とされ、互いに直径が等しくされている。

なお、本実施形態では、第１〜第３貫通電極部９１〜９３が検出電極部に相当し、第４〜第７貫通電極部９４〜９７が周辺電極部に相当する。また、本実施形態では、第１貫通電極部９１が可動部用電極部に相当し、第２、第３貫通電極部９２、９３が固定部用電極部に相当している。そして、本実施形態では、第４貫通電極部９４が第１周辺領域用電極部に相当し、第５貫通電極部９５が第２周辺領域用電極部に相当し、第６、第７貫通電極部９６、９７が第１支持基板用電極部に相当している。

次に、第１〜第７貫通電極部９１〜９７の配置箇所について説明する。本実施形態では、上記のようにアンカー部２４が第１基板１０の中心に形成されている。このため、図５に示されるように、第２基板４０の他面４０ｂに対する法線方向から視たとき、第１貫通孔９１ａは、第２基板４０の中心に形成される。そして、本実施形態では、第２〜第７貫通孔９２ｂ〜９７ｂは、第２基板４０の他面４０ｂにおける中心に対して点対称となるように形成されている。より詳しくは、本実施形態では、第２〜第７貫通孔９２ａ〜９７ａは、第２基板４０の他面４０ｂにおける中心に対し、６回対称となるように形成されている。なお、上記のように、第１、第２固定配線部５５ｂ、５６ｂは、第２、第３貫通孔９２ａ、９３ａが上記形状となるように、それぞれ第１、第２固定電極部５５ａ、５６ａから引き出されている。

さらに、本実施形態では、第２〜第７パッド部９２ｄ〜９７ｄ、および第２〜第７引出配線層９２ｅ〜９７ｅも、第２基板４０の中心に対して点対称となるように形成されている。つまり、本実施形態では、第２〜第７貫通電極部９２〜９７は、第２基板４０の中心に対して点対称となるように形成されている。

そして、第２基板４０の他面４０ｂ上には、第１〜第７貫通電極部９１〜９７を覆う保護膜１００が形成されている。保護膜１００には、特に図示しないが、第１〜第７パッド部９１ｄ〜９７ｄを露出させる開口部が形成され、外部回路と各パッド部９１ｄ〜９７ｄとの電気的な接続が図られるようになっている。

以上が本実施形態における物理量センサの構成である。次に、本実施形態の物理量センサの製造方法について図６〜図１１を参照しつつ説明する。

まず、図６（ａ）に示されるように、第１支持基板１１を用意し、第１支持基板１１上にＣＶＤ（すなわち、Chemical Vapor Deposition）法や熱酸化等によって第１絶縁膜１２を形成する。次に、第１絶縁膜１２上に図示しないマスクを配置し、窪み部１５の形成予定領域が開口するように第１絶縁膜１２をパターニングする。その後、第１絶縁膜１２をマスクとし、ウェットエッチング等を行って窪み部１５を形成する。

次に、図６（ｂ）に示されるように、第１絶縁膜１２と第１半導体層１３とを接合して第１基板１０を形成する。第１絶縁膜１２と第１半導体層１３との接合は、特に限定されるものではないが、例えば、次のように行うことができる。すなわち、まず、第１絶縁膜１２の接合面および第１半導体層１３の接合面にＮ_２プラズマ、Ｏ_２プラズマ、またはＡｒイオンビームを照射し、絶縁膜１２および半導体層１３の各接合面を活性化させる。そして、適宜形成されたアライメントマークを用いて赤外顕微鏡等によるアライメントを行い、室温〜５５０℃で第１絶縁膜１２および半導体層１３をいわゆる直接接合により接合する。その後、第１半導体層１３を研磨、研削等することにより、所望の厚さに加工する。

なお、ここでは直接接合を例に挙げて説明したが、第１絶縁膜１２と第１半導体層１３とは、陽極接合や中間層接合、フージョン接合等の接合技術によって接合されてもよい。また、接合後に高温アニール等の接合品質を向上させる処理を行ってもよい。

次に、図６（ｃ）に示されるように、第１半導体層１３上に図示しないマスクを配置してドライエッチング等を行い、溝部１４を形成して第１半導体層１３を可動部２０および周辺領域３０に区画する。

続いて、上記工程とは別工程において、図７（ａ）に示されるように、第２支持基板５１、第２絶縁膜５２、第２半導体層５３が順に積層されたキャップ基板５０を用意する。そして、第２半導体層５３を熱酸化等して接合部材８０を形成する。

次に、図７（ｂ）に示されるように、接合部材８０上に図示しないマスクを配置し、接合部材８０のうちの第１基板１０と接合された際に錘部２２と対向する部分をエッチングにより除去する。その後、再びマスクを配置してドライエッチング等を行い、溝部５４を形成することにより、第２半導体層５３を、第１固定部５５、第２固定部５６、および周辺領域５７に区画する。

続いて、図７（ｃ）に示されるように、第１基板１０の第１半導体層１３と、キャップ基板５０に形成された接合部材８０とを接合する。なお、第１半導体層１３と接合部材８０は、上記第１絶縁膜１２と第１半導体層１３との接合と同様に、直接接合等で接合される。

次に、上記第１〜第７貫通孔９１ａ〜９７ａを形成する工程について、図８、図１０、図１１を参照しつつ説明する。なお、図８は、図１に相当する断面図であり、図１０は図２に相当する断面図であり、図１１は図３に相当する断面図である。

図８（ａ）、図１０（ａ）、図１１（ａ）に示されるように、第２支持基板５１上に、酸化膜で構成される図示しないマスクをＣＶＤ法等で形成する。そして、第１〜第７貫通孔９１ａ〜９７ａの形成予定領域が露出するようにマスクをパターニングし、ドライエッチングを行って第２半導体層５３を露出させる。これにより、図８（ａ）に示されるように、第１貫通孔９１ａ、第６貫通孔９６ａ、第７貫通孔９７ａの開口部側の部分となる孔部１１１が形成される。また、図１０（ａ）に示されるように、第２半導体層５３における第１固定部５５を露出させる第２貫通孔９２ａ、第２半導体層５３における第２固定部５６を露出させる第３貫通孔９３ａが形成される。さらに、図１１（ａ）に示されるように、第４貫通孔９４ａの開口部側の部分となる孔部１１１、および第２半導体層５３における周辺領域５７を露出させる第５貫通孔９５ａが形成される。

続いて、図８（ｂ）、図１０（ｂ）、図１１（ｂ）に示されるように、第１フォトレジスト１２１を配置する。そして、フォトリソグラフィー等を行い、第１貫通孔９１ａ、第４貫通孔９４ａ、第６貫通孔９６ａ、および第７貫通孔９７ａの形成予定領域が露出するように、第１フォトレジスト１２１をパターニングする。そして、第１フォトレジスト１２１をマスクとして再びドライエッチングを行い、第１半導体層１３に達するように孔部１１１を掘り下げる。これにより、図８（ｂ）に示されるように、第１半導体層１３における可動部２０を露出させる第１貫通孔９１ａが形成される。また、図１１（ｂ）に示されるように、第１半導体層１３における周辺領域３０を露出させる第４貫通孔９４ａが形成される。その後、第１フォトレジスト１２１を除去する。

続いて、図８（ｃ）、図１０（ｃ）、図１１（ｃ）に示されるように、第２フォトレジスト１２２を配置する。そして、フォトリソグラフィー等を行い、第６貫通孔９６ａおよび第７貫通孔９７ａの形成予定領域が露出するように、第２フォトレジスト１２２をパターニングする。そして、第２フォトレジスト１２２をマスクとして再びドライエッチングを行い、第１支持基板１１に達するように孔部１１１を掘り下げる。これにより、図８（ｃ）に示されるように、第１支持基板１１を露出させる第６貫通孔９６ａおよび第７貫通孔９７ａが形成される。その後、第２フォトレジスト１２２を除去する。このようにして、上記第１〜第７貫通孔９１ａ〜９７ａが形成される。

上記第１〜第７貫通孔９１ａ〜９７ａを形成した後は、第１〜第７壁面絶縁膜９１ｂ〜９７ｂ、第１〜第７貫通配線層９１ｃ〜９７ｃ、第１〜第７パッド部９１ｄ〜９７ｄ、第１〜第７引出配線層９１ｅ〜９７ｅを形成する工程を行う。なお、以下では、これの工程について図１の断面に相当する図９を参照しながら説明するが、図２および図３の断面に相当する部分についても同様の工程が行われる。

すなわち、図９（ａ）に示されるように、絶縁膜をＣＶＤ法等によって形成し、第１〜第７貫通孔９１ａ〜９７ａの壁面に第１〜第７壁面絶縁膜９１ｂ〜９７ｂを形成すると共に、第２支持基板５１上に他面絶縁膜６０を形成する。これにより、第２基板４０が構成される。

続いて、図９（ｂ）に示されるように、第３フォトレジスト１２３を配置する。そして、フォトリソグラフィー等を行い、図９（ａ）の工程にて第１〜第７貫通孔９１ａ〜９７ａの底面に形成された絶縁膜が露出されるように、第３フォトレジスト１２３をパターニングする。なお、この工程では、図９とは別断面において、第２支持基板５１を露出させるコンタクトホール６０ａの形成予定領域も同時に露出させる。そして、第３フォトレジスト１２３をマスクとしてドライエッチングを行い、第１〜７貫通孔９１ａ〜９７ｂの底面から絶縁膜を除去すると共に、コンタクトホール６０ａを形成する。

続いて、図９（ｃ）に示されるように、アルミニウム等の金属膜をスパッタ法等により形成し、第１〜第７壁面絶縁膜９１ｂ〜９７ｂ上に第１〜第７貫通配線層９１ｃ〜９７ｃを形成する。そして、他面絶縁膜６０上に形成された金属膜をパターニングし、第１〜第７パッド部９１ｄ〜９７ｄおよび第１〜第７引出配線層９１ｅ〜９７ｅを形成する。このようにして、第１〜第７配線部９１ｆ〜９７ｆを有する第１〜第７貫通電極部９１〜９７が構成される。

その後は特に図示しないが、保護膜１００をＣＶＤ法等により形成し、第１〜第７パッド部９１ｄ〜９７ｄを露出させる開口部を形成することにより、本実施形態の物理量センサが製造される。

以上のようにして本実施形態の物理量センサが製造される。なお、上記では、１つの物理量センサの製造方法について説明したが、ウェハ状の第１基板１０とキャップ基板５０を用意し、ウェハ状態で上記各工程を行った後にダイシングカットしてチップ単位に分割するようにしてもよい。

以上説明したように、本実施形態では、第１支持基板１１、第１半導体層１３における周辺領域３０、第２支持基板５１、第２半導体層５３における周辺領域５７が外部回路と電気的に接続されて所定の電位に維持されている。このため、センシング部７０と、センシング部７０に周囲に位置する領域との間で構成される寄生容量が変動することを抑制でき、検出精度が低下することを抑制できる。

また、第２基板４０の他面４０ｂに対する法線方向から視たとき、第１貫通電極部９１は、第２基板４０の中心を含む位置に形成されている。そして、第２〜第７貫通電極部９２〜９７は、第２基板４０の他面４０ｂにおける中心に対して点対称となるように形成されている。このため、第２〜第７貫通配線層９２ｃ〜９７ｃに起因する応力が均等化される。したがって、本実施形態では、物理量センサが歪み難くなり、検出精度が低下することをさらに抑制できる。特に、本実施形態のように、積層方向に沿った加速度を検出する物理量センサでは、物理量センサが歪んでしまうと、第１可動電極部２５ａと第１固定電極部５５ａとの間の容量、第２可動電極部２５ｂと第２固定電極部５６ａとの間の容量との差が変化してしまい、検出精度が低下し易い。このため、物理量センサを歪み難くすることにより、検出精度が低下することを抑制できる。

さらに、第１〜第７貫通配線層９１ｃ〜９７ｃは、第１〜第７貫通孔９１ａ〜９７ａの内部と外部とが連通する状態で形成されている。つまり、第１〜第７貫通配線層９１ｃ〜９７ｃは、第１〜第７貫通孔９１ａ〜９７ａを埋め込まない状態で形成されている。このため、第１〜第７貫通孔９１ａ〜９７ａが第１〜第７貫通配線層９１ｃ〜９７ｃで埋め込まれている場合と比較して、当該埋め込まれていない部分で第１〜第７貫通配線層９１ｃ〜９７ｃに起因する応力を緩和できる。したがって、物理量センサを歪ませる応力自体の大きさを低減できる。

また、第１〜第７貫通孔９１ａ〜９７ａは、開口部の径が等しくされている。このため、第１〜第７貫通孔９１ａ〜９７ａの径が異なっている場合と比較して、特に貫通孔を埋め込まない場合の緩和する応力の大きさがばらつくことを抑制できる。したがって、物理量センサが歪むことをさらに抑制できる。

（第２実施形態）
第２実施形態について説明する。本実施形態は、第１実施形態に対して、ダミー配線層およびダミーパッド部を追加したものであり、その他に関しては第１実施形態と同様であるため、ここでは説明を省略する。

本実施形態では、図１２に示されるように、第２基板４０の他面４０ｂ上には、第１ダミーパッド部９１ｇ、および第１ダミーパッド部９１ｇと接続される第１ダミー引出配線層９１ｈが形成されている。具体的には、第１ダミーパッド部９１ｇおよび第１ダミー引出配線層９１ｈは、それぞれ第１貫通孔９１ａを挟んで第１パッド部９１ｄおよび第１引出配線層９１ｅと反対側に形成されている。より詳しくは、第１ダミーパッド部９１ｇおよび第１ダミー引出配線層９１ｈは、第１貫通孔９１ａを中心として第１パッド部９１ｄおよび第１引出配線層９１ｅと点対称となるように形成されている。

以上説明したように、本実施形態では、第１貫通孔９１ａを中心とし、第１パッド部９１ｄおよび第１引出配線層９１ｅと点対称となるように、第１ダミーパッド部９１ｇおよび第１ダミー引出配線層９１ｈが形成されている。このため、第１パッド部９１ｄおよび第１引出配線層９１ｅにて発生する応力と第１ダミーパッド部９１ｇおよび第１ダミー引出配線層９１ｈにて発生する応力とが均等化される。つまり、本実施形態では、第１配線部９１ｆに起因する応力によって物理量センサが歪むことも抑制できる。

（第３実施形態）
第３実施形態について説明する。本実施形態は、第１実施形態に対して、第１基板１０および第２基板４０の構成を変更したものであり、その他に関しては第１実施形態と同様であるため、ここでは説明を省略する。

まず、本実施形態の物理量センサの構成について説明する。本実施形態では、図１３に示されるように、第２基板４０の他面４０ｂから視たとき、第１〜第７貫通電極部９１〜９７の配置箇所は上記第１実施形態と同様とされている。

第１基板１０は、図１４〜図１６に示されるように、第１支持基板１１、下層絶縁膜１３０、下層半導体層１４０、上層絶縁膜１５０、上層半導体層１６０が順に積層されて構成されている。本実施形態では、下層半導体層１４０および上層半導体層１６０は、ポリシリコン等で構成され、下層絶縁膜１３０および上層絶縁膜１５０は、酸化膜や窒化膜等で構成されている。

上層半導体層１６０には、マイクロマシン加工が施されて溝部１６１が形成され、溝部１６１によって可動部２０、第１上層配線領域１６２、第２上層配線領域１６３、第３上層配線領域１６４、第４上層配線領域１６５、上層周辺領域１６６が区画形成されている。

なお、可動部２０は、上記第１実施形態と同様に、開口部２１が形成された錘部２２およびトーション梁２３を有する構成とされている。但し、可動部２０は、トーション梁２３が後述する下層半導体層１４０の支持領域１４２と連結されることにより、下層絶縁膜１３０を介して第１支持基板１１に支持されている。また、第１、第２上層配線領域１６２、１６３は、図１４および図１５に示され、第３上層配線領域１６４は、図１６に示され、第４上層配線領域１６５は、図１４に示され、上層周辺領域１６６は、図１４〜図１６に示されている。そして、本実施形態では、第１上層配線領域１６２および第２上層配線領域１６３が固定部用配線領域に相当している。また、第３上層配線領域１６４が周辺領域用配線領域に相当している。

下層半導体層１４０には、マイクロマシン加工が施されて溝部１４１が形成され、第１固定部５５、第２固定部５６、支持領域１４２、下層配線領域１４３、下層周辺領域１４４が区画形成されている。

なお、第１固定部５５は、上記と同様に、錘部２２のうちの第１部位２２ａと対向する部分に形成されて当該第１部位２２ａとの間に所定の容量を構成する第１固定電極部５５ａと、第１固定電極部５５ａから引き出された第１固定配線部５５ｂとを有している。また、第２固定部５６は、錘部２２における第２部位２２ｂと対向する部分に形成されて当該第２部位２２ｂとの間に所定の容量を構成する第２固定電極部５６ａと、第２固定電極部５６ａから引き出された第２固定配線部５６ｂとを有している。但し、本実施形態では、第１固定部５５および第２固定部５６は、可動部２０よりも下方側に配置されている。つまり、第１固定部５５および第２固定部５６は、可動部２０よりも第１支持基板１１側に形成されている。すなわち、本実施形態では、第１基板１０にセンシング部７０が構成されている。

また、図１４に示されるように、第１固定配線部５５ｂは、第１上層配線領域１６２の下方に位置するように区画形成されている。第２固定配線部５６ｂは、第２上層配線領域１６３の下方に位置するように区画形成されている。支持領域１４２は、アンカー部２４の下方に位置するように区画形成されている。下層配線領域１４３は、第４上層配線領域１６５の下方に位置するように区画形成されている。

なお、第１上層配線領域１６２は、後述するように、第２貫通配線層９２ｃと電気的に接続される。また、第２上層配線領域１６３は、後述するように、第３貫通配線層９３ｃと電気的に接続される。このため、図１４および図１５に示されるように、第１上層配線領域１６２は、第２貫通配線層９２ｃと電気的に接続されるように、第１固定配線部５５ｂの上方から所定位置まで引き出されている。また、第２上層配線領域１６３は、第３貫通配線層９３ｃと電気的に接続されるように、第２固定配線部５６ｂの上方から所定位置まで引き出されている。

上層絶縁膜１５０には、可動部２０における錘部２２と対向する部分が除去された開口部１５１が形成されている。これにより、可動部２０は、錘部２２が浮遊状態となり、積層方向の加速度が印可されるとトーション梁２３を回転軸として回転する。

また、上層絶縁膜１５０には、第１固定配線部５５ｂの一部を露出させる第１上層コンタクトホール１５２、第２固定配線部５６ｂの一部を露出させる第２上層コンタクトホール１５３が形成されている。また、上層絶縁膜１５０には、図１６に示されるように、下層周辺領域１４４の一部を露出させる第３上層コンタクトホール１５４が形成され、図１４に示されるように、下層配線領域１４３の一部を露出させる第４上層コンタクトホール１５５が形成されている。

そして、図１４に示されるように、第１上層配線領域１６２は、第１上層コンタクトホール１５２を通じて第１固定部５５と電気的に接続されている。第２上層配線領域１６３は、第２上層コンタクトホール１５３を通じて第２固定部５６と電気的に接続されている。また、図１６に示されるように、第３上層配線領域１６４は、第３上層コンタクトホール１５４を通じて下層周辺領域１４４と電気的に接続されている。そして、図１４に示されるように、第４上層配線領域１６５は、第４上層コンタクトホール１５５を通じて下層配線領域１４３と電気的に接続されている。

下層絶縁膜１３０には、第１支持基板１１の一部を露出させるコンタクトホール１３１が形成されている。そして、下層配線領域１４３は、コンタクトホール１３１を通じて第１支持基板１１と電気的に接続されている。つまり、第４上層配線領域１６５は、下層配線領域１４３を通じて第１支持基板１１と電気的に接続されている。

なお、図１４に示されるように、下層半導体層１４０に形成された溝部１４１のうちの可動部２０と対向する部分と異なる部分には、中層絶縁膜１４５が埋め込まれている。

第２基板４０は、キャップ基板５０と、他面絶縁膜６０とを有している。但し、本実施形態のキャップ基板５０は、上記第２支持基板５１を構成するシリコン基板のみで構成されている。そして、第２基板４０は、接合部材８０を介して第１基板１０における上層半導体層１６０と接合されている。

また、上記第１実施形態と同様に、外部回路と所定の領域との接続を図る第１〜第７配線部９１ｆ〜９７ｆを有する第１〜第７貫通電極部９１〜９７が形成されている。なお、第１〜第７貫通電極部９１〜９７の基本的な構成は上記第１実施形態と同様であるため、異なる部分について説明する。

本実施形態では、第１貫通電極部９１は、図１４に示されるように、第１貫通孔９１ａが上層半導体層１６０におけるアンカー部２４を露出させるように形成されている。そして、第１貫通配線層９１ｃは、アンカー部２４、つまり可動部２０と電気的に接続されている。

第２貫通電極部９２は、図１５に示されるように、第２貫通孔９２ａが上層半導体層１６０における第１上層配線領域１６２を露出させるように形成されている。そして、第２貫通配線層９２ｃは、第１上層配線領域１６２と電気的に接続されている。これにより、第２貫通配線層９２ｃは、第１上層配線領域１６２を介して第１固定部５５と電気的に接続される。つまり、第１上層配線領域１６２は、第１固定部５５と第２貫通配線層９２ｃとを接続する配線としての機能を発揮する領域である。このため、本実施形態の第２貫通電極部９２における第２配線部９２ｆは、第２貫通配線層９２ｃ、第２パッド部９２ｄ、第２引出配線層９２ｅ、第１上層配線領域１６２を有する構成とされている。

第３貫通電極部９３は、図１５に示されるように、第３貫通孔９３ａが上層半導体層１６０における第２上層配線領域１６３を露出させるように形成されている。そして、第３貫通配線層９３ｃは、第２上層配線領域１６３と電気的に接続されている。これにより、第３貫通配線層９３ｃは、第２上層配線領域１６３を介して第２固定部５６と電気的に接続される。つまり、第２上層配線領域１６３は、第２固定部５６と第３貫通配線層９３ｃとを接続する配線としての機能を発揮する領域である。このため、本実施形態の第３貫通電極部９３における第３配線部９３ｆは、第３貫通配線層９３ｃ、第３パッド部９３ｄ、第３引出配線層９３ｅ、第２上層配線領域１６３を有する構成とされている。

第４貫通電極部９４は、図１６に示されるように、第４貫通孔９４ａが上層半導体層１６０における上層周辺領域１６６を露出させるように形成されている。そして、第４貫通配線層９４ｃは、上層周辺領域１６６と電気的に接続されている。これにより、第４貫通配線層９４ｃと上層周辺領域１６６とが電気的に接続される。

第５貫通電極部９５は、図１６に示されるように、第５貫通孔９５ａが上層半導体層１６０における第３上層配線領域１６４を露出させるように形成されている。そして、第５貫通配線層９５ｃは、第３上層配線領域１６４と電気的に接続されている。これにより、第５貫通配線層９５ｃは、第３上層配線領域１６４を介して下層周辺領域１４４と電気的に接続される。つまり、第３上層配線領域１６４は、下層周辺領域１４４と第５貫通配線層９５ｃとを接続する配線としての機能を発揮する領域である。このため、本実施形態の第５貫通電極部９５における第５配線部９５ｆは、第５貫通配線層９５ｃ、第５パッド部９５ｄ、第５引出配線層９５ｅ、第３上層配線領域１６４を有する構成とされている。

第６、第７貫通電極部９６、９７は、図１４に示されるように、第６、第７貫通孔９６ａ、９７ａが上層半導体層１６０における第４上層配線領域１６５を露出させるように形成されている。そして、第６、第７貫通配線層９６ｃ、９７ｃは、第４上層配線領域１６５と電気的に接続されている。これにより、第６、第７貫通配線層９６ｃ、９７ｃは、第４上層配線領域１６５と下層配線領域１４３とが電気的に接続されているため、第４上層配線領域１６５、下層配線領域１４３を介して第１支持基板１１と電気的に接続される。つまり、第４上層配線領域１６５および下層配線領域１４３は、第１支持基板１１と第６、第７貫通配線層９６ｃ、９７ｃとを接続する配線としての機能を発揮する領域である。このため、本実施形態の第６、第７貫通電極部９６、９７における第６、第７配線部９６ｆ、９７ｆは、それぞれ第６、第７貫通配線層９６ｃ、９７ｃ、第６、第７パッド部９６ｄ、９７ｄ、第６、７引出配線層９６ｅ、９７ｅ、第４上層配線領域１６５、下層配線領域１４３を有する構成とされている。

以上が本実施形態における第１〜第７貫通電極部９１〜９７の構成である。つまり、本実施形態では、第１〜第７貫通孔９１ａ〜９７ａは、全て上層半導体層１６０を露出させる深さとされており、同じ深さとされている。このため、後述するように、金属膜を成膜して第１〜第７貫通配線層９１ｃ〜９７ｃを形成する際、第１〜第７貫通配線層９１ｃ〜９７ｃを構成する金属膜の量に差が生じ難く、各貫通配線層９１ｃ〜９７ｃで発生する応力の大きさの差が小さくなる。したがって、さらに物理量センサが歪むことが抑制される。

また、本実施形態では、上記第１実施形態と同様に、他面絶縁膜６０に形成されるコンタクトホール６０ａは、第５貫通孔９５ａの開口部近傍に形成されている。そして、当該コンタクトホール６０ａは、第５引出配線層９５ｅにて埋め込まれている。このため、本実施形態では、キャップ基板５０は、下層周辺領域１４４と同電位に維持されている。

なお、本実施形態では、第４貫通電極部９４が上層周辺領域用電極部に相当し、第５貫通電極部９５が下層周辺領域用電極部に相当している。

以上が本実施形態における物理量センサの構成である。次に、本実施形態の物理量センサの製造工程について図１７〜図２０を参照しつつ説明する。なお、図１７〜図１９は図１４に相当する断面図であり、図２０は図１５に相当する断面図であり、図２１は図１６に相当する断面図である。

まず、図１７を参照し、第１〜第７貫通孔９１ａ〜９７ａを形成する前の工程について説明する。なお、以下では、図１４の断面に相当する図１７を参照しながら説明するが、図１５および図１６に相当する断面においても同様の工程が適宜行われる。

図１７（ａ）に示されるように、第１支持基板１１を用意し、第１支持基板１１上に下層絶縁膜１３０を形成する。そして、下層絶縁膜１３０上に図示しないマスクを配置し、ドライエッチング等により、下層絶縁膜１３０にコンタクトホール１３１を形成する。

続いて、図１７（ｂ）に示されるように、コンタクトホール１３１が埋め込まれるように、ポリシリコンをＣＶＤ法等で成膜し、下層半導体層１４０を形成する。これにより、第１支持基板１１と下層半導体層１４０とがコンタクトホール１３１を通じて電気的に接続された構成となる。そして、下層半導体層１４０のうちの第１支持基板１１側と反対側の面をＣＭＰ法等で平坦化する。次に、下層半導体層１４０上に図示しないマスクを配置し、ドライエッチング等を行って溝部１４１を形成することにより、第１固定部５５、第２固定部５６、支持領域１４２、下層配線領域１４３、下層周辺領域１４４を区画形成する。なお、この工程では、下層配線領域１４３と第１支持基板１１との電気的な接続が維持されるように、溝部１４１を形成する。

次に、図１７（ｃ）に示されるように、溝部１４１が埋め込まれるように、ＣＶＤ法等で酸化膜を形成する。これにより、下層半導体層１４０上に上層絶縁膜１５０が形成され、溝部１４１内に中層絶縁膜１４５が形成される。そして、上層絶縁膜１５０のうちの第１支持基板１１側と反対側の面をＣＭＰ法等で平坦化する。次に、上層絶縁膜１５０上に図示しないマスクを配置してドライエッチング等を行い、第１〜第４上層コンタクトホール１５２〜１５５を形成する。なお、第３上層コンタクトホールは、図１７（ｃ）とは別断面にて形成される。

続いて、図１７（ｄ）に示されるように、第１〜第４上層コンタクトホール１５２〜１５５が埋め込まれるように、ポリシリコンをＣＶＤ法等で成膜する。これにより、下層半導体層１４０と上層半導体層１６０とが第１〜第４上層コンタクトホール１５２〜１５５を通じて電気的に接続された構成となる。そして、上層半導体層１６０のうちの第１支持基板１１側と反対側の面をＣＭＰ法等で平坦化する。次に、上層半導体層１６０上に図示しないマスクを配置し、ドライエッチング等を行って溝部１６１を形成することにより、可動部２０、第１上層配線領域１６２、第２上層配線領域１６３、第３上層配線領域１６４、第４上層配線領域１６５、上層周辺領域１６６を区画形成する。

なお、第３上層配線領域１６４は、図１７（ｄ）とは別断面にて形成される。また、この工程では、可動部２０が下層半導体層１４０の支持領域１４２に支持され、第１上層配線領域１６２と第１固定配線部５５ｂとの電気的な接続が維持され、第２上層配線領域１６３と第２固定配線部５６ｂとの電気的な接続が維持されるように溝部１６１が形成される。同様に、この工程では、第３上層配線領域１６４と下層周辺領域１４４との電気的な接続が維持され、第４上層配線領域１６５と下層配線領域１４３との電気的な接続が維持されるように、溝部１６１が形成される。

その後、図示しないマスクを配置し、ウェットエッチング等を行い可動部２０の下方に位置する絶縁膜を除去して開口部１５１を形成する。これにより、可動部２０における錘部２２が浮遊状態となる。

次に、図１７（ｅ）に示されるように、上記工程とは別工程において、キャップ基板５０を用意し、熱酸化等して接合部材８０を形成する。次に、接合部材８０上に図示しないマスクを配置してウェットエッチング等を行い、接合部材８０のうちの錘部２２に対向する部分を除去する。その後、第１基板１０の上層半導体層１６０と、キャップ基板５０に形成された接合部材８０とを接合する。

続いて、上記第１〜第７貫通孔９１ａ〜９７ａを形成する工程について、図１８、図２０、図２１を参照しつつ説明する。すなわち、図１８（ａ）、図２０（ａ）、図２１（ａ）に示されるように、キャップ基板５０上に、ＣＶＤ法等によって酸化膜等で構成されるマスク１７０を形成し、第１〜第７貫通孔９１ａ〜９７ａの形成予定領域が露出するようにマスク１７０をパターニングする。

そして、図１８（ｂ）、図２０（ｂ）、図２１（ｂ）に示されるように、ドライエッチングを行うことにより、上層半導体層１６０の各種領域が露出するように第１〜第７貫通孔９１ａ〜９７ａを形成する。具体的には、図１８（ｂ）に示されるように、アンカー部２４が露出するように第１貫通孔９１ａを形成する。また、図２０（ｂ）に示されるように、第１上層配線領域１６２が露出するように第２貫通孔９２ａを形成すると共に、第２上層配線領域１６３が露出するように第３貫通孔９３ａを形成する。そして、図２１（ｂ）に示されるように、上層周辺領域１６６が露出するように第４貫通孔９４ａを形成すると共に、第３上層配線領域１６４が露出するように第５貫通孔９５ａを形成する。また、図１８（ｂ）に示されるように、第４上層配線領域１６５が露出するように、第６、第７貫通孔９６ａ、９７ａを形成する。

その後は、上記図９と同様の工程を行う。すなわち、図１９（ａ）に示されるように、絶縁膜をＣＶＤ法等によって形成し、第１〜第７貫通孔９１ａ〜９７ａの壁面に第１〜第７壁面絶縁膜９１ｂ〜９７ｂを形成すると共に、キャップ基板５０上に他面絶縁膜６０を形成する。これにより、第２基板４０が構成される。なお、図１９は、図１４に相当する断面図であるが、図１５および図１６の断面に相当する部分についても同様の工程が行われる。

続いて、図１９（ｂ）に示されるように、フォトレジスト１７１を配置する。そして、フォトリソグラフィー等を行い、図１９（ａ）の工程にて第１〜第７貫通孔９１ａ〜９７ａの底面に形成された絶縁膜が露出するように、フォトレジスト１７１をパターニングする。なお、この工程では、図１９（ｂ）とは別断面において、キャップ基板５０を露出させるコンタクトホール６０ａの形成予定領域も同時に露出させる。そして、フォトレジスト１７１をマスクとして再びドライエッチングを行い、第１〜７貫通孔９１ａ〜９７ｂの底面から絶縁膜を除去すると共に、コンタクトホール６０ａを形成する。

続いて、図１９（ｃ）に示されるように、アルミニウム等の金属膜をスパッタ法等により形成し、第１〜第７壁面絶縁膜９１ｂ〜９７ｂ上に第１〜第７貫通配線層９１ｃ〜９７ｃを形成する。そして、他面絶縁膜６０上に形成された金属膜をパターニングし、第１〜第７パッド部９１ｄ〜９７ｄおよび第１〜第７引出配線層９１ｅ〜９７ｅを形成する。この際、本実施形態では、第１〜第７貫通孔９１ａ〜９７ａは、同じ径とされていると共に、同じ深さとされている。このため、第１〜第７貫通配線層９１ｃ〜９７ｃを構成する金属膜の量がほぼ等しくなる。したがって、第２〜第７貫通配線層９２ｃ〜９７ｃに起因する応力の大きさがほぼ等しくなり、互いの応力が相殺され易くなる。また、上記第１実施形態と比較すると、第１、第４、第６、第７貫通孔９１ａ、９４ａ、９６ａ、９７ａの深さが浅くなる。ここで、一般的には、貫通孔に金属膜を成膜する場合、貫通孔の底部では金属膜が成膜し難いことが知られている。このため、第１、第４、第６、第７貫通孔９１ａ、９４ａ、９６ａ、９７ａの深さが浅くなることにより、各貫通孔９１ａ、９４ａ、９６ａ、９７ａの底部に金属膜が成膜されないという不具合が発生することを抑制できる。つまり、第１、第４、第６、第７貫通孔９１ａ、９４ａ、９６ａ、９７ａに、第１、第４、第６、第７貫通配線層９１ｃ、９４ｃ、９６ｃ、９７ｃが適切に形成されないという不具合が発生することを抑制できる。言い換えると、接続不良が発生することが抑制される。

その後は特に図示しないが、保護膜１００をＣＶＤ法等により形成し、第１〜第７パッド部９１ｄ〜９７を露出させる開口部を形成することにより、本実施形態の物理量センサが製造される。

以上説明したように、本実施形態では、第１基板１０および第２基板４０の構成を変更しているが、センシング部７０の周囲に位置する第１支持基板１１、下層周辺領域１４４、上層周辺領域１６６、キャップ基板５０が所定の電位に維持される。このため、上記第１実施形態と同様の効果を得ることができる。

また、本実施形態では、第１〜第７貫通孔９１ａ〜９７ａは、それぞれ同じ径とされていると共に、同じ深さとされている。このため、第１〜第７貫通配線層９１ｃ〜９７ｃを構成する金属膜の量がほぼ等しくなり、第２〜第７貫通配線層９２ｃ〜９７ｃに起因する応力の大きさがほぼ等しくなる。したがって、互いの応力が均等化され、物理量センサが歪むことをさらに抑制でき、検出精度が低下することをさらに抑制できる。

さらに、第１〜第７貫通孔９１ａ〜９７ａは、第２基板４０を貫通して第１基板１０の一面１０ａを露出させる深さとされている。つまり、上記第１実施形態と比較すると、第１、第４、第６、第７貫通孔９１ａ、９４ａ、９６ａ、９７ａの深さが浅くされている。このため、第１、第４、第６、第７貫通孔９１ａ、９４ａ、９６ａ、９７ａに、第１、第４、第６、第７貫通配線層９１ｃ、９４ｃ、９６ｃ、９７ｃが適切に形成されないという不具合が発生することを抑制できる。言い換えると、接続不良が発生することが抑制される。

（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。

例えば、上記各実施形態において、物理量センサは、積層方向の加速度を検出する加速度センサではなくてもよい。例えば、第１基板１０の面方向の一方向に沿って可動電極部と固定電極部とが静電容量を構成するように配列され、当該可動電極部と固定電極部との配列方向に沿った加速度を検出する加速度センサとしてもよい。なお、この場合は、可動電極部と固定電極部との配列方向が動作軸となり、可動電極部は動作軸を基準として動作軸に沿った方向に可動する。また、物理量センサは、加速度を検出する加速度センサではなく、例えば、角速度を検出する角速度センサであってもよい。

また、上記各実施形態において、第１〜第７貫通配線層９１ｃ〜９７ｃは、第１〜第７貫通孔９１ａ〜９７ａを埋め込むように配置されていてもよい。

さらに、上記各実施形態において、第１貫通電極部９１は、第２基板４０の他面４０ｂにおける中心に形成されていなくてもよい。例えば、第２貫通電極部９２が第２基板４０の他面４０ｂにおける中心に形成され、第１、第３〜第７貫通電極部９１、９３〜９７が第２基板４０の他面４０ｂにおける中心に対して点対称となるように形成されていてもよい。つまり、第２基板４０の他面４０ｂに形成される電極部は、特に限定されない。

そして、上記各実施形態において、７つの貫通電極部を備えずに５個の貫通電極部を備える構成としてもよく、例えば、第６、第７貫通電極部９６、９７を備えない構成としてもよい。この場合は、例えば、図２２に示されるように、第１貫通電極部９１が第２基板４０の他面４０ｂにおける中心に形成され、第２〜第５貫通電極部９２〜９５が当該中心に対して点対称となるように形成されることにより、上記各実施形態と同様の効果を得ることができる。

さらに、例えば、センシング部７０の形状によっては、アンカー部２４を第１基板１０の中心に形成し難い場合がある。つまり、第１貫通電極部９１を第２基板４０の他面４０ｂにおける中心に形成し難い場合がある。この場合は、例えば、図２３に示されるように、可動部２０の回転軸（すなわち、動作軸）に沿った第１仮想線Ｋ１に対し、第２貫通電極部９２と第３貫通電極部９３とが線対称となると共に、第４貫通電極部９４と第５貫通電極部９５とが線対称となるようにすることが好ましい。また、第１仮想線Ｋ１と直交し、第２基板４０の他面４０ｂの中心を通る第２仮想線Ｋ２に対し、第２貫通電極部９２と第４貫通電極部９４とが線対称となると共に、第３貫通電極部９３と第５貫通電極部９５とが線対称となるようにすることが好ましい。なお、第１貫通電極部９１は、第１仮想線Ｋ１と第２仮想線Ｋ２との交点に形成されることが好ましい。これによれば、第２〜第５貫通電極部９２〜９５が不規則に形成されている場合と比較して、各貫通電極部９２〜９５に起因する応力が均等化され、物理量センサが歪むことを抑制できる。

この場合、他の制約によって図２３の構成とし難い場合には、図２４および図２５に示されるように、第１仮想線Ｋ１および第２仮想線Ｋ２に対し、第２〜第５貫通電極部９２〜９５は、一方の仮想線に対してのみ線対称となるように形成されていてもよい。例えば、図２４に示されるように、第２〜第５貫通電極部９２〜９５は、第１仮想線Ｋ１に対してのみ線対称となるように形成されていてもよい。同様に、図２５に示されるように、第２〜第５貫通電極部９２〜９５は、第２仮想線Ｋ２に対してのみ線対称となるように形成されていてもよい。

さらに、上記各実施形態において、特に図示しないが、第２〜第７貫通電極部９２〜９７は、第１仮想線Ｋ１および第２仮想線Ｋ２の一方のみに線対称となるように形成されていてもよい。

そして、上記各実施形態において、第１〜第７貫通電極部９１〜９７は、点対称や線対称とならず、不規則に配置されていてもよい。このような物理量センサとしても、センシング部７０の周囲に位置する領域が所定の電位に維持されることにより、検出精度が低下することを抑制できる。

さらに、上記各実施形態において、他面絶縁膜６０に形成されるコンタクトホール６０ａの形成箇所は適宜変更可能である。例えば、コンタクトホール６０ａは、第４貫通孔９４ａ、第６貫通孔９６ａ、または第７貫通孔９７ａの近傍に形成されていてもよい。そして、上記第１、第２実施形態では、第２支持基板５１は、第４引出配線層９４ｅ、第６引出配線層９６ｅ、または第７引出配線層９７ｅと電気的に接続されていてもよい。つまり、第２支持基板５１が所定の電位に維持されるのであれば、第２支持基板５１が電気的に接続される引出配線層は特に限定されるものではない。同様に、上記第３実施形態では、キャップ基板５０は、第４引出配線層９４ｅ、第６引出配線層９６ｅ、または第７引出配線層９７ｅと電気的に接続されていてもよい。

また、上記第２実施形態において、図１７（ｄ）の工程にて可動部２０の下方に位置する絶縁膜を除去する際、錘部２２にエッチングホールを形成し、当該エッチングホールを介してエッチング媒体が導入されるようにしてもよい。

さらに、上記第２実施形態において、第１上層配線領域１６２、第２上層配線領域１６３、第３上層配線領域１６４、第４上層配線領域１６５、および下層配線領域１４３は、適宜金属材料等で構成されていてもよい。例えば、図１７（ｂ）にて下層半導体層１４０が形成された後、下層半導体層１４０のうちの下層配線領域１４３となる部分を除去し、当該除去した部分に金属材料を埋め込む等することにより、下層配線領域１４３を金属材料で構成してもよい。

そして、上記各実施形態を適宜組み合わせてもよい。例えば、上記第２実施形態に第３実施形態を組み合わせ、ダミーパッド部９１ｇおよびダミー引出配線層９１ｈを形成するようにしてもよい。

１０ 第１基板
４０ 第２基板
４０ｂ 他面
７０ センシング部
９１ａ〜９１ｆ 配線部
９１〜９３ 検出電極部
９４〜９７ 周辺電極部

Claims (11)

1. 第１基板（１０）と第２基板（４０）とが積層され、内部に物理量に応じた検出信号を出力するセンシング部（７０）が形成された物理量センサにおいて、
   前記第１基板と、
   前記第１基板上に積層され、前記第１基板側と反対側の他面（４０ｂ）を有する前記第２基板と、
   前記物理量に応じた静電容量の変化に基づいて前記検出信号を出力する前記センシング部と、
   前記センシング部と電気的に接続される検出電極部（９１〜９３）と、を備え、
   前記センシング部の周囲に位置する複数の領域とそれぞれ電気的に接続され、接続された領域を所定の電位に維持する複数の周辺電極部（９４〜９７）を有し、
   前記検出電極部および前記複数の周辺電極部は、それぞれ前記第２基板の他面側から前記第１基板と前記第２基板との積層方向に沿って前記第１基板側に延びる配線部（９１ｆ〜９７ｆ）を有し、少なくとも一部の電極部における配線部の前記積層方向に沿った長さと、他の電極部における配線部の前記積層方向に沿った長さとが異なっている物理量センサ。
2. 前記第１基板および前記第２基板は、前記検出電極部と電気的に接続される領域および、前記複数の周辺電極部と電気的に接合される領域が合わせて３つ以上積層されて構成されている請求項１に記載の物理量センサ。
3. 前記検出電極部における配線部および前記複数の周辺電極部における配線部は、それぞれ前記第２基板の他面から前記積層方向に沿って形成された貫通孔（９１ａ〜９７ａ）の壁面上に配置された金属材料で構成される貫通配線層（９１ｃ〜９７ｃ）を有し、
   前記貫通配線層は、前記貫通孔における内部と外部とが連通する状態で形成されている請求項１または２に記載の物理量センサ。
4. 前記貫通孔は、互いの開口部の形状および大きさが同じとされている請求項３に記載の物理量センサ。
5. 前記検出電極部における配線部および前記複数の周辺電極部における配線部は、それぞれ前記貫通配線層と共に、前記第２基板の他面上に形成されたパッド部（９１ｄ〜９７ｄ）と、前記パッド部と前記貫通配線層とを接続する引出配線層（９１ｅ〜９７ｅ）と、を有し、前記第２基板の他面から視たとき、１つの電極部が前記第２基板の他面における中心に形成され、残りの電極部が前記中心に対して点対称となるように形成されている請求項４に記載の物理量センサ。
6. 前記センシング部は、前記物理量によって動作軸を基準として可動する可動部（２０）を有し、
   前記検出電極部における配線部および前記複数の周辺電極部における配線部は、前記貫通配線層と共に、前記第２基板の他面上に形成されたパッド部（９１ｄ〜９７ｄ）と、前記パッド部と前記貫通配線層とを接続する引出配線層（９１ｅ〜９７ｅ）と、を有し、前記第２基板の他面から視たとき、前記動作軸に沿った仮想線を第１仮想線（Ｋ１）とし、前記第１仮想線と交差すると共に、前記第２基板の他面における中心を通る仮想線を第２仮想線（Ｋ２）とすると、１つの電極部が前記第１仮想線と第２仮想線との交点に形成され、残りの電極部が前記第１仮想線および前記第２仮想線の少なくともいずれか一方に対して線対称となるように形成されている請求項４に記載の物理量センサ。
7. 前記第２基板の他面から視たとき、前記１つの電極部には、前記１つの電極部における貫通配線層が形成される貫通孔を挟み、当該１つの電極部におけるパッド部と対称となる位置にダミーパッド部（９１ｇ）が形成されていると共に、当該１つの電極部における引出配線層と対称となる位置にダミー引出配線層（９１ｈ）が形成されている請求項５または６に記載の物理量センサ。
8. 前記第１基板は、第１支持基板（１１）、第１絶縁膜（１２）、第１半導体層（１３）が順に積層されて構成され、
   前記第２基板は、第２支持基板（５１）、第２絶縁膜（５２）、第２半導体層（５３）が順に積層されたキャップ基板（５０）を有し、
   前記第１基板および前記第２基板は、前記第１半導体層と前記第２半導体層とが対向する状態で積層されており、
   前記センシング部は、前記第１半導体層に形成された可動部（２０）と、前記第２半導体層に形成された固定部（５５、５６）とを有する構成とされ、
   前記検出電極部は、前記第１半導体層に形成された前記可動部を露出させる前記貫通孔（９１ａ）の壁面上に形成され、前記可動部と電気的に接続される前記貫通配線層（９１ｃ）を有する可動部用電極部（９１）と、前記第２半導体層に形成された前記固定部を露出させる前記貫通孔（９２ａ、９３ａ）の壁面上に形成され、前記固定部と電気的に接続される前記貫通配線層（９２ｃ、９３ｃ）を有する固定部用電極部（９２、９３）と、を有し、
   前記複数の周辺電極部は、前記第１支持基板を露出させる前記貫通孔（９６ａ、９７ａ）の壁面上に形成され、前記第１支持基板と電気的に接続される前記貫通配線層（９６ｃ、９７ｃ）を有する第１支持基板用電極部（９６、９７）と、前記第１半導体層における前記可動部と異なる周辺領域（３０）を露出させる前記貫通孔（９４ａ）の壁面上に形成され、当該周辺領域と電気的に接続される前記貫通配線層（９４ｃ）を有する第１周辺領域用電極部（９４）と、前記第２半導体層における前記固定部と異なる周辺領域（５７）を露出させる前記貫通孔（９５ａ）の壁面上に形成され、当該周辺領域と電気的に接続される第２周辺領域用電極部（９５）を有し、
   前記第２支持基板は、前記複数の周辺電極部のうちの１つの電極部と電気的に接続されている請求項３ないし７のいずれか１つに記載の物理量センサ。
9. 前記検出電極部における前記貫通配線層が形成される貫通孔、および前記複数の周辺電極部における前記貫通配線層が形成される貫通孔は、それぞれ同じ深さとされており、
   前記検出電極部における配線部および前記複数の周辺電極部における配線部のうちの一部の電極部における配線部は、前記貫通配線層と、当該貫通配線層と所定領域との間に配置され、前記貫通配線層と前記所定領域とを電気的に接続する配線領域（１４３、１６２、１６３、１６４、１６５）とを有する構成とされている請求項３ないし７のいずれか１つに記載の物理量センサ。
10. 前記第１基板は、第１支持基板（１１）、下層絶縁膜（１３０）、下層半導体層（１４０）、上層絶縁膜（１５０）、上層半導体層（１６０）が順に積層されて構成され、
    前記第２基板は、前記上層半導体層上に積層され、
    前記下層半導体層は、固定部（５５、５６）、前記第１支持基板と電気的に接続された下層周辺領域（１４４）、下層配線領域（１４３）に区画され、
    前記上層半導体層は、可動部（２０）、前記固定部と電気的に接続される固定部用配線領域（１６２、１６３）、前記下層周辺領域と電気的に接続される周辺領域用配線領域（１６４）、前記下層配線領域と電気的に接続される上層配線領域（１６５）、上層周辺領域（１６６）に区画され、
    前記センシング部は、前記可動部および前記固定部を有する構成とされ、
    前記検出電極部における前記貫通配線層が形成される貫通孔、および前記複数の周辺電極部における前記貫通配線層が形成される貫通孔は、それぞれ前記上層半導体層を露出させる深さとされ、
    前記検出電極部は、前記可動部を露出させる前記貫通孔（９１ａ）の壁面上に形成された前記貫通配線層（９１ｃ）を有することで前記可動部と電気的に接続された可動部用電極部（９１）と、前記固定部用配線領域を露出させる前記貫通孔（９２ａ、９３ａ）の壁面上に形成された前記貫通配線層（９２ｃ、９３ｃ）と、当該貫通配線層と電気的に接続される前記固定部用配線領域と、を有することで前記固定部と電気的に接続された固定部用電極部（９２、９３）と、を有し、
    前記複数の周辺電極部は、前記上層配線領域を露出させる前記貫通孔（９６ａ、９７ａ）の壁面上に形成された前記貫通配線層（９６ｃ、９７ｃ）と、当該貫通配線層と電気的に接続される前記上層配線領域および当該上層配線領域と電気的に接続される下層配線領域と、を有することで前記第１支持基板と電気的に接続された第１支持基板用電極部（９６、９７）と、前記上層周辺領域を露出させる前記貫通孔（９４ａ）の壁面上に形成された前記貫通配線層（９４ｃ）を有することで前記上層周辺領域と電気的に接続された上層周辺領域用電極部（９４）と、前記周辺領域用配線領域を露出させる前記貫通孔（９５ａ）の壁面上に形成された前記貫通配線層（９５ｃ）と、当該貫通配線層と電気的に接続される前記周辺領域用配線領域と、を有することで前記下層周辺領域と電気的に接続される下層周辺領域用電極部（９５）と、を有し、
    前記第２基板は、前記複数の周辺電極部のうちの１つの電極部と電気的に接続されている請求項３ないし７のいずれか１つに記載の物理量センサ。
11. 前記センシング部は、前記物理量として、前記積層方向に沿った加速度を検出する請求項１ないし１０のいずれか１つに記載の物理量センサ。

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