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JP6549074B2 - 半導体装置の製造方法、基板処理装置およびプログラム - Google Patents
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半導体装置の製造方法、基板処理装置およびプログラム Download PDF

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Description

本発明は、半導体装置の製造方法、基板処理装置およびプログラムに関する。
近年、半導体装置は高集積化の傾向にある。それに伴い、パターンサイズが著しく微細化されている。これらのパターンは、ハードマスク膜やレジスト膜の形成工程、リソグラフィ工程、エッチング工程等で形成される。形成するに際しては、半導体装置の特性のばらつきが起きないよう求められている。
パターンを形成する方法として、例えば特許文献１のような形成方法が存在する。
特開２０１３-２６３９９号公報
ところで、加工上の問題から、形成される回路等の幅にばらつきが起きてしまうことがある。特に微細化された半導体装置においては、そのばらつきが半導体装置の特性に大きく影響を及ぼすため、歩留まりの低下が懸念される。
そこで本発明は、半導体装置の特性のばらつきを抑制可能な技術を提供することを目的とする。
上記課題を解決するために、金属膜が形成される複数の溝と、前記複数の溝間に設けられた複数のピラーとを有する基板のうち、前記基板の中央面における前記ピラーの幅と、前記中央面の外周に構成される外周面における前記ピラーの幅の測定データを受信する工程と、
前記ピラーの幅と前記ピラーに隣接して形成される調整膜の幅との和が、前記中央面と前記外周面とで所定の範囲内となるよう、前記溝に前記調整膜を形成する工程とを有する技術を提供する。
本発明に係る技術によれば、半導体装置の特性のばらつきを抑制可能な技術を提供できる。
実施形態に係る半導体装置の製造フローを説明する説明図である。 実施形態に係るウエハの処理状態を説明する説明図である。 実施形態に係るハードマスク膜形成装置の概要を説明する説明図である。 実施形態に係るハードマスク膜の膜厚分布を説明する説明図である。 実施形態に係るウエハの処理状態を説明する説明図である。 実施形態に係るウエハの処理状態を説明する説明図である。 実施形態に係るウエハの処理状態を説明する説明図である。 実施形態に係るウエハの処理状態を説明する説明図である。 実施形態に係るピラー幅の分布を説明する説明図である。 実施形態に係るウエハの処理状態を説明する説明図である。 実施形態に係る基板処理装置を説明する説明図である。 実施形態に係る基板処理装置を説明する説明図である。 実施形態に係る基板処理装置を説明する説明図である。 実施形態に係る基板処理装置を説明する説明図である。 ウエハの処理状態を説明する説明図である。 ウエハの処理状態を説明する説明図である。 比較例に係るウエハの状態を説明する説明図である。 比較例に係るウエハの状態を説明する説明図である。
以下に本発明の第一の実施形態について説明する。
図1を用いて、半導体装置の製造工程の一工程を説明する。この工程では、一例としてＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を形成する。以下に具体的なフローおよび半導体装置の構造を説明する。
最初に、比較例である一般的な半導体装置の構造について図１７、図１８を用いて説明する。図１７はメモリセルの平面図である。図１８はキャパシタの形成が終了した時点での構造を示しており、図１７のα−α、β−βにおける断面図である。なお、図１７においては、説明の便宜上、主要な配線構造のみ記載し、図１８の一部の構成を省略している。
図１７は、ウエハ１００の中央面１００ａに設けられる配線群と、中央面１００ａの外周に構成される外周面１００ｂに設けられる配線群を説明する図である。ウエハ１００には、複数のワード線１１０が設けられる。複数のビット線１２０は複数のワード線１１０と交差するように設けられる。更にワード線１１０、およびビット線１２０と交差するよう、アクティブ領域１３０が形成される。
アクティブ領域１３０の一部にはコンタクトプラグ１４０が接続される。なお、中央面１００ａにおけるワード線１１０をワード線１１０ａ、ビット線１２０をビット線１２０ａ、アクティブ領域１３０をアクティブ領域１３０ａと呼ぶ。同様に、外周面１００ｂにおけるワード線１１０をワード線１１０ｂ、ビット線１２０をビット線１２０ｂ、アクティブ領域１３０をアクティブ領域１３０ｂと呼ぶ。
中央面１００ａにおいて、隣接するワード線１１０ａ間では距離Ｌ１（ａ）が維持されるよう構成される。また、外周面１００ｂにおいて、隣接するワード線１１０ｂ間では距離Ｌ１（ｂ）が維持されるよう構成される。
図１８は図１７のα−α、β−βにおける断面図である。
ウエハ１００には複数の溝１０１が設けられている。溝１０１の内側には、金属膜としてのワード線１１０とウエハ１００間を絶縁する絶縁膜１１１が設けられている。さらに、絶縁膜１１１の内側にはワード線１１０が設けられている。溝１０１のうち、ワード線１１０の上方には、キャップ絶縁膜１１２が設けられる。
隣接する溝１０１の間には、アクティブ領域１３０として構成されるピラー１３１が設けられている。ピラー１３１の上方にはコンタクトプラグ接続領域１３２が設けられる。コンタクトプラグ接続領域１３２には不純物が注入されており、コンタクトプラグ１４０が接続される。コンタクトプラグ接続領域１３２は、コンタクト面とも呼ぶ。ピラー１３１の幅は、中央面１００ａにおいては幅Ｌ１（ａ）であり、外周面１００ｂにおいては幅Ｌ１（ｂ）である。
また、溝１０１の間であって、ピラー１３１と異なる箇所には、ビット線１２０と接続されるビット線接続領域１２１が設けられる。ビット線接続領域１２１には不純物が注入されており、ビット線１２０が接続される。なお、本実施形態においては、ウエハ１００に形成された構成を含む層を第ゼロ層もしくはＭ（０）と呼ぶ。
ウエハ１００の上面には、層間絶縁膜１４１が設けられる。更に層間絶縁膜１４１上には、ライナー絶縁膜１４２が設けられる。ライナー絶縁膜１４２は、層間絶縁膜１４１上のほかに、ビット線１２０を囲むように設けられる。ビット線１２０の上方にはカバー絶縁膜１４４が設けられる。更には、ビット線１２０とコンタクトプラグ１４０の間には、ビット線１２０とコンタクトプラグ１４０の間を絶縁する配線間絶縁膜１４５が設けられる。なお、本実施形態においては、Ｍ（０）上に形成された層、即ち層間絶縁膜１４１からその上方に設けた層間絶縁膜１５１の配線間絶縁膜１４５までの層を第一層、もしくはＭ（１）と呼ぶ。
カバー絶縁膜１４４、層間絶縁膜１４５の上部には、層間絶縁膜１５１が設けられる。層間絶縁膜１５１はコンタクトプラグ１４０が貫通され、コンタクトプラグ１４０上にはコンタクトパッド１５２が設けられる。コンタクトパッド１５２上には、円柱状のシリンダポール１５３が設けられ、シリンダポール１５３の内部には外側から順に下部電極１５４、容量絶縁膜１５５、上部電極１５６が設けられる。なお、本実施形態においては、Ｍ（１）上に形成された層、即ち層間絶縁膜１５１からその上部電極１５６までを第二層、もしくはＭ（２）と呼ぶ。
ところで、このような構造の半導体装置の場合、歩留まりを向上させるにあたり、コンタクトプラグ接続領域１３２の面積を所定の範囲内とすることが望ましい。コンタクト領域１３２の面積は抵抗値と比例するため、面積にばらつきがあると抵抗値にもばらつきが発生する。そのため、コンタクトプラグへの流れ電流の量等もばらつきが発生してしまう。従って、製品に影響の無い程度で面積を所定の範囲内とすることが望ましい。
しかしながら、半導体装置を製造する過程においては、後述するように、中央面１００ａと外周面１００ｂとでは、ピラー１３１の幅が異なることがある。ピラー１３１の幅はコンタクトプラグ接続領域１３２と比例関係にあるため、コンタクトプラグ接続領域１３２の面積が中央面１００ａと外周面１００ｂとで異なってしまう。その結果歩留まりが低下してしまうという問題がある。そこで、本実施形態においては、コンタクトプラグ接続領域の面積を所定の範囲内として、歩留まりを低下させないよう、半導体装置を製造する技術を提供する。
以下に図１から図１６を用いて、本実施形態を説明する。ここでは、Ｍ（０）の形成を中心に説明する。
（Ｓ１０２）
図１におけるハードマスク形成工程Ｓ１０２について、図２、図３、図４を用いて説明する。図２では、ウエハ１００上にハードマスク１０２を形成する。ここでは、図３に記載のハードマスク形成装置を用いる。ハードマスク１０２は、例えばシリコン窒化（ＳｉＮ）膜が用いられる。更に、図示しないレジスト形成装置を用いて、ハードマスク１０２上にレジスト１０３を形成する。
ところで、ハードマスク１０２は、中央面１００ａにおけるハードマスク１０２ａの膜厚と、外周面１００ｂにおけるハードマスク１０２ｂの膜厚が異なることがある。これはハードマスク１０２を形成するハードマスク形成装置の装置構造や経年劣化を原因とすることが一般的に知られている。
ここで、一般的なハードマスク形成装置３００について図３を用いて説明する。図３は一般的な枚葉装置である。ハードマスク形成装置３００は、筐体３０１を有する。筐体３０１内には、シャフト３０３に支持された基板載置台３０２が設けられる。ハードマスク１０２を形成する際には、基板載置台３０２上にウエハ１００が載置される。筐体３０１の上壁であって、基板載置台３０２の上方には、ガス供給管３０４が設けられる。ガス供給管３０４は図示しないハードマスク膜形成ガスのガス源が接続される。更に、ガス供給管３０４には、バルブやマスフローコントローラを有する図示しないガス供給制御部が設けられ、筐体３０１内に供給するガスの供給を制御している。筐体３０１の側壁には排気管３０５が設けられる。排気管３０５は、例えば基板載置台３０２よりも下方に設けられる。排気管３０５には、筐体３０１内の圧力を調整するＡＰＣ（Ａｕｔｏ Ｐｒｅｓｓｕｒｅ Ｃｏｎｔｒｏｌｌｅｒ）３０６が設けられる。更には、排気管３０５は排気用ポンプ３０７に接続される。ＡＰＣ３０６と排気用ポンプ３０７によって、筐体３０１から排気されるガスの量が調整される。
ＡＰＣ３０６等の部品の故障や劣化が起こると、筐体３０１内の圧力や、ガスの流速が設定値から変動してしまう。初期の設定値は、基板面内を均一に処理する観点から、ハードマスク膜がウエハ１００の面内においてフラットになるような値に設定されている。ところが前述のように設定値から変動してしまった場合、フラットなハードマスク膜を形成することが困難となる。具体的には、ハードマスク膜は図４のような膜厚分布で形成される。例えば、圧力が下降すると分布Ａのように中央面１００ａの膜厚が厚く外周面１００ａの膜厚が薄い、凸状のハードマスク膜が形成される。一方、圧力が上昇すると分布Ｂのように中央面１００ａの膜厚が薄く外周面１００ｂの膜厚が厚い、凹状のハードマスク膜が形成される。
（Ｓ１０４）
続いて、露光工程Ｓ１０４を説明する。ハードマスク１０２上にレジスト１０３を形成したら、図示しない露光装置に移載する。露光装置では露光処理を行う。露光装置では、図５に記載のように、ランプ１０４、露光用マスク１０５を用いる。ランプ１０４から照射された光は露光用マスク１０５を介してレジスト１０３に照射され、図５に記載のようにレジスト１０３に溝で構成されるパターンを形成する。その後、図示しないエッチング装置に移載してエッチング処理を行い、図６に記載のように、ハードマスク１０２を所望のパターンに形成する。パターン形成後、レジスト１０３を除去する。
次に、厚みが凹凸状のハードマスク膜１０２を有するウエハ１００に露光処理を行った場合について、図５、図６を用いて説明する。ここでは、中央面１００ａのハードマスク膜１０２ａが薄く、外周面１００ｂのハードマスク１０２ｂが厚い凹形状（分布Ｂ）のハードマスクを例として説明する。
露光処理においては、ランプ１０４から、露光用マスク１０５を介してレジスト１０３に光１０６を照射し、所望のパターンを形成する。分布Ａのような凸状膜や、分布Ｂのような凹状膜の場合、露光用マスク１０５からハードマスク膜１０２ａまでの距離Ｈａと、露光用マスク１０５からハードマスク１０２ｂまでの距離Ｈｂが異なる。従って、中央面１００ａと外周面１０ｂとで焦点深度が異なり、結果レジストに形成されるパターンの幅Ｌ２が異なってしまう。分布Ｂの膜の場合、中央面１００ａのレジスト１０３に形成されたパターン幅Ｌ２（ａ）が、外周面１００ｂのレジスト１０３に形成されたパターン幅Ｌ２(ｂ)よりも広くなる。
その後、その状態で図６のようにハードマスク１０２にパターンを形成する。ここでは、レジストのパターン幅に合わせたパターンが形成されるため、ハードマスク１０２においても中央面１００ａと外周面１００ｂとでパターン幅が異なる。中央面１００ａでは幅Ｌ２（ａ）の溝が形成され、外周面１００ｂでは幅Ｌ２（ｂ）の溝が形成される。
（Ｓ１０６）
続いて、図７を用いて溝形成工程Ｓ１０６を説明する。ここでは、ウエハ１００を図示しないエッチング装置に移載し、パターニングされたハードマスク１０２を有する状態で、所定時間エッチング処理を行う。これにより、図７に記載のように、ウエハ１００の全面に溝１０１が形成される。所望の深さの溝１０１が形成されたらエッチングを停止し、その後ハードハードマスク１０２を除去する。ここではハードマスク１０３のパターン幅の影響を受けるため、溝１０１の幅もウエハ１００の内周と外周とで異なる。図７においては、中央面１００ａの溝１０１ａの幅Ｌ２（ａ）は、外周面１００ｂの溝１０１ｂの幅Ｌ２（ｂ）よりも広くなる。
前述したように、溝１０１の間はピラー１３１である。従って、溝１０１の幅が異なるということは、ピラー１３１の幅も異なる。例えば、図７においては、中央面１００ａのピラー１３１ａの幅Ｌ３（ａ）は、外周面１００ａの溝１０１ｂの幅Ｌ３（ｂ）よりも狭くなる。
所定深さの溝１０１を形成したら、図８のようにハードマスク１０２を除去する。
（Ｓ１０８）
続いて、不純物注入工程Ｓ１０８を説明する。ここではウエハ１００を図示しない不純物注入装置に移載し、ピラー１３１の上面に不純物としてのリン（Ｐ）や砒素（ＡＳ）を注入する。このようにして第一のコンタクトプラグ接続領域１３２を形成する。
（Ｓ１１０）
続いて、ピラー幅測定工程Ｓ１１０を説明する。本工程では、ウエハ１００を図示しない測定装置に移載し、ウエハ１００面内のピラー１３１の幅Ｌ３を測定する。具体的には、ウエハ１００の中央面１００ａにおけるピラー幅Ｌ３（ａ）と、外周におけるピラー幅Ｌ３（ｂ）を測定する。測定データは、例えば図９のような分布となる。図９において、分布Ｃは、ピラー１３１の幅Ｌ３が、中央面１００ａは広く、外周面１００ｂは狭いいことを示す。これはハードマスク１０２が分布Ａであるときの状態である。また、分布Ｄは、ピラー１３１の幅が、中央面１００ａは狭く、外周面１００ｂは広いことを示す。これはハードマスク１０２が分布Ｂであるときの状態である。
測定した後、測定データは、後述する基板処理装置９００に送信される。なお、本実施形態においては不純物注入工程Ｓ１０８の後に本工程を行ったが、後述する調整膜形成工程Ｓ１１２の前に行われればよく、例えば溝形成工程Ｓ１０６と不純物注入工程Ｓ１０８の間に行ってもよい。
（Ｓ１１２）
続いて、図１０を用いて調整膜形成工程Ｓ１１２を説明する。前述のように、ピラー１３１の上方に形成されたアクティブ領域１３０の面積のばらつきは所定の範囲内に収まることが望ましい。しかしながら、前述のようにピラー１３１の幅が異なるため、面積のばらつきが発生する。
そこで本工程においては、ウエハ１００の面内において、アクティブ領域１３０の面積のばらつきが所定の範囲内となるよう、ピラー１３１と隣接するよう、溝１０１中に調整膜１０７を形成する。調整膜１０７を形成することで、ピラー１３１の幅と調整膜１０７の幅を足した幅Ｌ４を調整する。以下にその調整を行う基板処理装置９００と、それを用いた調整方法について説明する。基板処理装置９００は、図１１に示されているように、枚葉式基板処理装置として構成されている。
（基板処理装置）
基板処理装置９００は処理容器２０２を備えている。処理容器２０２は、例えば横断面が円形であり扁平な密閉容器として構成されている。処理容器２０２内には、基板としてのシリコンウエハ等のウエハ１００を処理する処理室２０１、搬送室２０３が形成されている。処理容器２０２は、上部容器２０２ａと下部容器２０２ｂで構成される。上部容器２０２ａと下部容器２０２ｂの間には仕切り板２０４が設けられる。上部処理容器２０２ａに囲まれた空間であって、仕切り板２０４よりも上方の空間を構成する部屋を処理室と２０１と呼び、下部容器２０２ｂに囲まれた空間であって、仕切り板２０４よりも下方の空間を搬送室２０３と呼ぶ。
下部容器２０２ｂの側面には、ゲートバルブ２０５に隣接した基板搬入出口２０６が設けられており、ウエハ１００は基板搬入出口２０６を介して図示しない真空搬送室との間を移動する。下部容器２０２ｂの底部には、リフトピン２０７が複数設けられている。
処理室２０１内には、ウエハ１００を支持する基板載置部２１０が設けられている。基板載置部２１０は、ウエハ１００を載置する載置面２１１と、載置面２１１を表面に持つ基板載置台２１２とを有する。更には、加熱部としてのヒータ２１３を設ける。加熱部を設けることにより、ウエハ１００を加熱させ、ウエハ１００上に形成される膜の品質を向上させることができる。
基板載置台２１２はシャフト２１７によって支持される。シャフト２１７は、処理容器２０２の底部を貫通しており、更には処理容器２０２の外部で昇降機構２１８に接続されている。昇降機構２１８を作動させてシャフト２１７及び基板載置台２１２を昇降させることにより、基板載置面２１１上に載置されるウエハ１００を昇降させることが可能に構成される。なお、シャフト２１７下端部の周囲はベローズ２１９により覆われており、処理室２０１内は気密に保持されている。
基板載置台２１２は、ウエハ１００の搬送時には、載置面２１１が基板搬入出口２０６の位置（ウエハ搬送位置）となるように下降し、ウエハ１００の処理時には、ウエハ１００が処理室２０１内の処理位置（ウエハ処理位置）まで上昇する。
ヒータ２１３は、ウエハ１００の中心である中心面１００ａと、外周面１００ｂをそれぞれ個別に加熱制御可能な構成である。例えば、基板載置面２１１の中心に設けられ、上方から見て周状のセンターゾーンヒータ２１３ａと、同じく周状であり、センターゾーンヒータ２１３ａの外周に設けられたアウトゾーンヒータ２１３ｂを有する。センターゾーンヒータ２１３ａはウエハの中心面を加熱し、アウトゾーンヒータ２１３ｂはウエハの外周面を加熱する。
センターゾーンヒータ２１３ａ、アウトゾーンヒータ２１３ｂは、それぞれヒータ電力供給線を介してヒータ温度制御部２１５に接続される。ヒータ温度制御部２１５は各ヒータへの電力供給を制御することで、ウエハ１００の中心面、外周面の温度を制御する。
基板載置台２１３には、ウエハ１００の温度を測定する温度測定器２１６ａと温度測定器２１６ｂが内包される。温度測定器２１６ａはセンターゾーンヒータ２１３ａ近傍の温度を測定するよう、基板載置台２１２の中心部に設けられる。温度測定器２１６ｂはアウトゾーンヒータ２１３ｂ近傍の温度を測定するよう、基板載置台２１２の外周面に設けられる。温度測定器２１６ａ、温度測定器２１６ｂは電気的に温度情報受信部２１６ｃに接続される。各温度測定器が発生する電圧や電流は、温度情報受信部２１６ｃで温度情報として測定される。温度情報は、温度情報受信部２１６ｃから後述するコントローラ２８０に送信される。コントローラ２８０は受信した温度情報や上位装置２７０から受信するピラー幅情報に基づきヒータ温度を制御する。なお、温度測定器２１６ａ、温度測定器２１６ｂ、温度情報受信部２１６ｃをまとめて温度検出部２１６とする。
（排気系）
処理室２０１（上部容器２０２ａ）の内壁上面には、処理室２０１の雰囲気を排気する排気口２２１が設けられている。排気口２２１には排気管２２４が接続されており、排気管２２４には、処理室２０１内を所定の圧力に制御するＡＰＣ（Ａｕｔｏ Ｐｒｅｓｓｕｒｅ Ｃｏｎｔｒｏｌｌｅｒ）等の圧力調整器２２２、真空ポンプ２２３が順に直列に接続されている。主に、排気口２２１、排気管２２４、圧力調整器２２２により、第１の排気部（排気ライン）が構成される。なお、真空ポンプ２２３を第１の排気部に含めるように構成しても良い。
（バッファ室）
処理室２０１の上方には、バッファ室２３２が設けられている。バッファ室２３２は、側壁２３２ａ、天井２３２ｂにより構成されている。バッファ室２３２は、シャワーヘッド２３４を内包する。バッファ室２３２の内壁２３２ａとシャワーヘッド２３４との間には、ガス供給経路２３５が構成される。即ち、ガス供給経路２３５はシャワーヘッド２３４の外壁２３４ｂを囲むように設けられる。
シャワーヘッド２３４と処理室２０１を区画する壁には、分散板２３４ａが設けられる。分散板２３４ａは例えば円盤状に構成される。処理室２０１側から見ると、図１２のようにガス供給経路２３５はシャワーヘッド側壁２３４ｂと側壁２３２ａの間であって、分散板２３４の水平方向周囲に設けられた構造となる。
バッファ室２３２の天井２３２ｂには、ガス導入管２３６が貫通されている。更に、ガス導入管２３８が接続されている。ガス導入管２３６はシャワーヘッド２３４に接続される。ガス導入管２３６、ガス導入管２３８は後述するガス供給部に接続される。
ガス導入管２３６から導入されたガスはシャワーヘッド２３４を介して処理室２０１に供給される。ガス導入管２３８から導入されたガスはガス供給経路２３５を介して処理室２０１に供給される。
シャワーヘッド２３４から供給されたガスはウエハ１００の中心に供給される。ガス供給経路２３５から供給されたガスはウエハ１００のエッジに供給される。ウエハの外周面（エッジ）とは、前述のウエハ中心に対して、その外周をいう。
（ガス供給部）
続いて、図１３を用いてガス供給部を説明する。
図１３のＡ１は図１１のＡ１に接続され、図１３のＡ２は図１１のＡ２に接続される。即ち、ガス供給管２４１ａはガス導入管２３６に接続され、ガス供給管２４２ａはガス導入管２３８に接続される。
ガス供給管２４１ａには、上流から合流管２４０ｂ、マスフローコントローラ２４１ｂ、バルブ２４１ｃが設けられる。マスフローコントローラ２４１ｂ、バルブ２４１ｃによって、ガス供給管２４１ａを通過するガスの流量が制御される。合流管２４０ｂの上流には第一の処理ガスのガス源２４０ａが設けられる。
第一の処理ガスは、原料ガス、すなわち、処理ガスの一つである。第一の処理ガスは、第一元素を含む。
ここで、第一元素は、例えばシリコン（Ｓｉ）である。すなわち、第一処理ガスは、例えばシリコン含有ガスである。シリコン含有ガスとしては、例えば、ジシラン（Ｓｉ２Ｈ６）ガスを用いる。なお、シリコン含有ガスとしては、ジシランの他に、ＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌ ｏｒｔｈｏｓｉｌｉｃａｔｅ、Ｓｉ（ＯＣ２Ｈ５）４）ＳｉＨ２（ＮＨ（Ｃ４Ｈ９））２（ビス ターシャル ブチル アミノ シラン、略称：ＢＴＢＡＳ）、テトラキスジメチルアミノシラン（Ｓｉ［Ｎ（ＣＨ３）２］４、略称：４ＤＭＡＳ）ガス、ビスジエチルアミノシラン（Ｓｉ［Ｎ（Ｃ２Ｈ５）２］２Ｈ２、略称：２ＤＥＡＳ）ガス、ビスターシャリーブチルアミノシラン（ＳｉＨ２［ＮＨ（Ｃ４Ｈ９）］２、略称：ＢＴＢＡＳ）ガス等、ヘキサメチルジシラザン（Ｃ６Ｈ１９ＮＳｉ２、略称：ＨＭＤＳ）やトリシリルアミン（（ＳｉＨ３）３Ｎ、略称：ＴＳＡ）、ヘキサクロロジシラン（Ｓｉ２Ｃｌ６、略称：ＨＣＤＳ）等を用いることができる。なお、第一処理ガスの原料は、常温常圧で固体、液体、及び気体のいずれであっても良い。第一処理ガスの原料が常温常圧で液体の場合は、ガス供給源２４０ａとＭＦＣ２４１ｂとの間に、図示しない気化器を設ければよい。ここでは原料は気体として説明する。
好ましくは、バルブ２４１ｃの下流側に、不活性ガスを供給するための第一の不活性ガス供給管２４３ａが接続される。不活性ガス供給管２４３ａには、上流から不活性ガス源２４３ｂ、マスフローコントローラ２４３ｃ、バルブ２４３ｄが設けられる。不活性ガスは例えばヘリウム（Ｈｅ）ガスが用いられる。不活性ガスは、ガス供給管２４１ａを流れるガスに添加され、希釈ガスとして使用される。マスフローコントローラ２４３ｃ、バルブ２４３ｄを制御することで、ガス導入管２３６、シャワーヘッド２３４を介して供給する処理ガスの濃度や流量を、より最適にチューニングすることができる。
ガス導入管２３８と接続されるガス供給管２４２ａには、上流から合流管２４０ｂ、マスフローコントローラ２４２ｂ、バルブ２４２ｃが設けられる。マスフローコントローラ２４２ｂ、バルブ２４２ｃによって、ガス供給管２４２ａを通過するガスの流量が制御される。合流管２４０ｂの上流には第一の処理ガスのガス源２４０ａが設けられる。
好ましくは、バルブ２４２ｃの下流側に、不活性ガスを供給するための第二の不活性ガス供給管２４４ａが接続される。不活性ガス供給管２４４ａには、上流から不活性ガス源２４４ｂ、マスフローコントローラ２４４ｃ、バルブ２４４ｄが設けられる。不活性ガスは例えばヘリウム（Ｈｅ）ガスが用いられる。不活性ガスは、ガス供給管２４２ａを流れるガスに添加され、希釈ガスとして使用される。マスフローコントローラ２４４ｃ、バルブ２４４ｄを制御することで、ガス導入管２３８、ガス供給経路２３５を流れるガスの濃度や流量を、より最適にチューニングすることができる。
ガス供給管２４１ａ、マスフローコントローラ２４１ｂ、バルブ２４１ｃ、ガス供給管２４２ａ、マスフローコントローラ２４２ｂ、バルブ２４２ｃ、合流管２４０ｂをまとめてガス供給部と呼ぶ。なお、ガス源２４０ａ、ガス導入管２３６、ガス導入管２３８をガス供給部に含めても良い。
第一の不活性ガス供給管２４３ａ、マスフローコントローラ２４３ｃ、バルブ２４３ｄ、第二の不活性ガス供給管２４４ａ、マスフローコントローラ２４４ｃ、バルブ２４４ｄをまとめて第一不活性ガス供給部と呼ぶ。なお、不活性ガス源２４３ｂ、不活性ガス源２４４ｂを第一不活性ガス供給部に含めても良い。
更には、ガス供給部に第一不活性ガス供給部を含めても良い。
以上のように、ガス供給部にマスフローコントローラ、バルブを設けているので、個別にガスの量を制御することができる。また、第一の不活性ガス供給部、第二の不活性ガス供給部のそれぞれにマスフローコントローラ、バルブを設けているので、個別にガスの濃度を制御することができる。
（制御部）
基板処理装置９００は、基板処理装置９００の各部の動作を制御するコントローラ２８０を有している。
コントローラ２８０の概略を図１４に示す。制御部（制御手段）であるコントローラ２８０は、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）２８０ａ、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）２８０ｂ、記憶装置２８０ｃ、Ｉ／Ｏポート２８０ｄを備えたコンピュータとして構成されている。ＲＡＭ２８０ｂ、記憶装置２８０ｃ、Ｉ／Ｏポート２８０ｄは、内部バス２８０ｅを介して、ＣＰＵ２８０ａとデータ交換可能なように構成されている。ＣＰＵ２８０ａは送受信指示部２８０ｆを有し、送受信指示部２８０ｆが各構成間の情報の送受信を指示する。コントローラ２８０には、例えばタッチパネル等で構成された入出力装置２８１や、外部記憶装置２８２が接続可能に構成されている。更に、上位装置２７０にネットワークを介して接続される受信部２８３が設けられる。受信部２８３は、上位装置２７０から他の装置の情報を受信することが可能である。
記憶装置２８０ｃは、例えばフラッシュメモリ、ＨＤＤ（Ｈａｒｄ Ｄｉｓｋ Ｄｒｉｖｅ）等で構成されている。記憶装置２８０ｃ内には、基板処理装置の動作を制御する制御プログラムや、後述する基板処理の手順や条件などが記載されたプログラムレシピ等が読み出し可能に格納されている。なお、プロセスレシピは、後述する基板処理工程における各手順をコントローラ２８０に実行させ、所定の結果を得ることが出来るように組み合わされたものであり、プログラムとして機能する。以下、このプログラムレシピ，プロセスレシピ，制御プログラム等を総称して、単にプログラムともいう。なお、本明細書においてプログラムという言葉を用いた場合は、プログラムレシピ単体のみを含む場合、制御プログラム単体のみを含む場合、または、その両方を含む場合がある。また、ＲＡＭ２８０ｂは、ＣＰＵ２８０ａによって読み出されたプログラムやデータ等が一時的に保持されるメモリ領域（ワークエリア）として構成されている。
Ｉ／Ｏポート２８０ｄは、ゲートバルブ、昇降機構、ヒータ、圧力調整器、真空ポンプ等に接続されている。また、各ＭＦＣ、バルブ等にも接続されていても良い。
ＣＰＵ２８０ａは、記憶装置２８０ｃからの制御プログラムを読み出して実行すると共に、入出力装置２８１からの操作コマンドの入力等に応じて記憶装置２８０ｃからプロセスレシピを読み出すように構成されている。そして、ＣＰＵ２８０ａは、読み出されたプロセスレシピの内容に沿うように、ゲートバルブの開閉動作、昇降機構の昇降動作、ヒータへの電力供給動作、圧力調整器の圧力調整動作、真空ポンプのオンオフ制御、マスフローコントローラの流量調整動作、バルブ等を制御可能に構成されている。
なお、コントローラ２８０は、専用のコンピュータとして構成されている場合に限らず、汎用のコンピュータとして構成されていても良い。例えば、上述のプログラムを格納した外部記憶装置（例えば、磁気テープ、フレキシブルディスクやハードディスク等の磁気ディスク、ＣＤやＤＶＤ等の光ディスク、ＭＯなどの光磁気ディスク、ＵＳＢメモリやメモリカード等の半導体メモリ）２８２を用意し、係る外部記憶装置２８２を用いて汎用のコンピュータにプログラムをインストールすること等により、本実施形態に係るコントローラ２８０を構成することができる。なお、コンピュータにプログラムを供給するための手段は、外部記憶装置２８２を介して供給する場合に限らない。例えば、インターネットや専用回線等の通信手段を用い、外部記憶装置２８２を介さずにプログラムを供給するようにしても良い。なお、記憶装置２８０ｃや外部記憶装置２８２は、コンピュータ読み取り可能な記録媒体として構成される。以下、これらを総称して、単に記録媒体ともいう。なお、本明細書において、記録媒体という言葉を用いた場合は、記憶装置２８０ｃ単体のみを含む場合、外部記憶装置２８２単体のみを含む場合、または、その両方を含む場合が有る。
なお、本実施形態の受信部では、上位装置２７０から他の装置の情報を受信することについて記載したが、それに限るものではない。例えば、他の装置から、直接情報を受信するようにしてもよい。また、入出力装置２８１で他の装置の情報を入力し、それに基づき制御しても良い。また、他の装置の情報を外部記憶装置に記憶し、その外部記憶装置から他の装置の情報を受信しても良い。
続いて、基板処理装置９００を用いた調整膜１０７の形成方法について説明する。
ピラー幅測定工程Ｓ１１０の後、測定されたウエハ１００は基板処理装置９００に搬入される。なお、以下の説明において、基板処理装置を構成する各部の動作はコントローラ２８０により制御される。
（基板搬入工程）
ピラー幅測定工程Ｓ１１０でピラー幅の分布が測定されたら、ウエハ１００を基板処理装置９００に搬入させる。
（減圧・昇温工程）
続いて、処理室２０１内が所定の圧力（真空度）となるように、排気管２２４を介して処理室２０１内を排気する。この際、温度センサ２１６が検出した温度値に基づき、処理室２０１内が所定の温度となるようにヒータ２１３への通電量をフィードバック制御する。具体的には、基板載置部２１０をヒータ２１３により予め加熱しておき、ウエハ１００又は基板載置部２１０の温度変化が無くなってから所定時間置く。
ウエハ１００が基板載置部２１０に載置され、処理室２０１内の雰囲気が安定した後、マスフローコントローラ２４１ｂ、マスフローコントローラ２４２ｂを稼働させると共に、バルブ２４１ｃ、バルブ２４２ｃの開度を調整する。このとき、マスフローコントローラ２４３ｃ、マスフローコントローラ２４４ｃを稼働させると共に、バルブ２４３ｄ、バルブ２４４ｄの開度を調整しても良い。
（ガス供給工程）
ガス供給工程では、所定時間ガス供給部から処理室２０１にガスを供給する。
ガスを供給する際は、上位装置２７０から受信したピラー幅Ｌ３の分布データに応じてガス供給部のマスフローコントローラやバルブを制御し、ウエハ１００の中央面に供給する処理ガスの量（もしくは濃度）と外周面に供給する処理ガスの量（もしくは濃度）をそれぞれ制御する。より良くは、上位装置２７０から受信した測定データに応じて、センターゾーンヒータ２１３ａとアウターゾーンヒータ２１３ｂを制御して、ウエハ１００の面内の温度分布を制御する。
処理室２０１内に供給されたガスは処理室２０１内で分解され、溝１０１内に調整膜１０７を形成する。
所定の時間経過後、各バルブを閉じて、ガスの供給を停止する。
このときのヒータ２１３の温度は、既に形成されている構成に悪影響の無い温度とする。例えば、ウエハ１００が３００〜４５０℃の範囲内の所定の温度となるように設定する。
不活性ガスとしては、Ｈｅガスの他、膜に悪影響の無いガスであれば良く、例えばＡｒ，Ｎ２、Ｎｅ，Ｘｅ等の希ガスを用いても良い。
（基板搬出工程）
ガス供給工程が終わった後、ゲートバルブ２０５を解放し、ウエハ１００をゲートバルブ２０５外へ搬送する。
続いて、本装置を用いた調整膜１０７の幅を制御する方法を説明する。
前述のように、ピラー１３１の幅は、ウエハ１００の中央面１００ａと外周面１００ｂとで異なる。ピラー幅測定工程Ｓ１１０では、ピラー１３１の幅の分布を測定する。測定結果は上位装置２７０を通して、ＲＡＭ２８０ｂに格納される。格納されたデータは記憶装置２８０ｃ内のレシピと比較され、そのレシピに基づいた装置制御が成され、膜厚分布を調整（チューニング）する。
次に、ＲＡＭ２８０ｂに格納されたデータが分布Ｄである場合を説明する。
分布Ｄは、ピラー１３１の幅が、中央面１００ａは狭く外周面１００ｂは広いことを示す。分布Ｄの場合、本工程では、図１０に記載のように、ウエハ１００外周面に形成する調整膜１０７ｂの幅を狭くし、ウエハ１００中央面に形成する調整膜１０７ａの幅を調整膜１０７ｂよりも広くなるよう制御する。具体的には、ガスを供給する際、ウエハ１００の外周面に供給するシリコン含有ガスを、ウエハ１００中央面よりも少なくするよう制御する。このようにすることで、本半導体装置におけるアクティブ領域１３０の幅、即ちピラー１３１の幅と調整膜１０７の幅を足した幅を、ウエハ１００の面内で所定の範囲内とすることができる。言い換えれば、ピラー１３１の幅と調整膜１０７の幅を足した幅を、中央面１００ａと外周面１００ｂとで揃えることができる。
このときガス供給部では、マスフローコントローラ２４１ｂを制御すると共に、バルブ２４１ｃの開度を制御し、シャワーヘッド２３４から処理室２０１に供給するシリコン含有ガスの量を制御する。更に、マスフローコントローラ２４２ｂを制御すると共に、バルブ２４２ｃの開度を制御し、ガス供給経路２３５から処理室２０１にシリコン含有ガスを供給する。
ウエハ１００の処理面における単位面積当たりのシリコン含有ガスの暴露量は、ガス供給経路２３５から供給されるガスの暴露量がシャワーヘッド２３４から供給されるガスの暴露量よりも少なくなるよう制御される。ここでいう暴露量とは、処理ガスの主成分の暴露量をいう。本実施形態においては、処理ガスがシリコン含有ガスであり、主成分はシリコンである。
シャワーヘッド２３４を介して供給されたシリコン含有ガスは、ウエハ１００の中央面１００ａ上に供給される。供給されたガスは、図１０に示すように、溝１０１ａ表面に調整膜１０７ａを形成する。
ガス供給経路２３５を介して供給されたシリコン含有ガスはウエハ１００の外周面１００ｂ上に供給される。供給されたガスは、図１０に示すように、溝１０１ｂ表面に調整膜１０７ｂを形成する。
前述のように、ウエハ１００の処理面における単位面積当たりのシリコン含有ガスの暴露量は、中央面１００ａ上が外周面１００ｂよりも多くなるので、調整膜１０７ａの幅を調整膜１０７ｂよりも広くすることが可能となる。
このとき、図１０に示すように、ウエハ１００の中央面１００ａにおいては、ピラー幅Ｌ３（ａ）と調整膜１０７（ａ）の幅を足した幅Ｌ４（ａ）は、ピラー幅Ｌ３（ｂ）と調整膜１０７（ｂ）の幅を足した幅Ｌ４（ｂ）が略等しくなるよう、調整膜１０７を形成する。言い換えると、幅Ｌ４（ａ）と幅Ｌ４（ａ）との差は、アクティブ領域の均一性に影響しない所定の範囲内とする。
また、別の方法として、ガス供給管２４１ａとガス供給管２４２ａのシリコン含有ガスの供給量を同じとし、替わりにガス供給管２４１ａとガス供給管２４２ａそれぞれのシリコン含有ガスの濃度を制御しても良い。シリコン含有ガスの濃度を制御する際は、第一不活性ガス供給部を制御することで、ガス供給管２４１ａ、ガス供給管２４２ａを通過するシリコン含有ガスの濃度を制御する。分布Ｄの場合、ガス供給管２４１ａを通過するシリコン含有ガスの濃度を高くすると共に、ガス供給管２４２ａを通過するシリコン含有ガスの濃度を、ガス供給管２４１ａを通過するガスの濃度よりも低くする。
このようにすることで、ウエハ１００の処理面における単位面積当たりのシリコン含有ガスの暴露量に関し、ガス供給経路２３５から供給されるガス量がシャワーヘッド２３４から供給されるガス量よりも少なくなるよう、より緻密に制御できる。このように制御することで、より確実に調整膜１０７ａの幅を調整膜１０７ｂよりも大きくすることが可能となる。
より良くは、ガス供給管２４１ａとガス供給管２４２ａのシリコン含有ガスの供給量を異ならせると共に、濃度を異ならせても良い。このような制御をすることで、単位面積当たりのシリコン含有ガスの暴露量をより大きい差分で供給することができる。即ち、調整膜１０７ａと調整膜１０７ｂとでより大きい幅差とすることができる。
更により良くは、上記のように処理ガスを制御することと並行して、センターゾーンヒータ２１３ａとアウトゾーンヒータ２１３ｂを制御しても良い。形成される調整膜１０７の幅は温度に比例するので、分布Ｄの場合、アウターゾーンヒータ２１３ｂの温度をセンターゾーンヒータ２１３ａよりも低くする。例えばジシランガスのような、温度条件が膜生成効率に大きく寄与するガスを用いて調整膜１０７を形成する場合に有効である。
このように、処理ガス供給量（濃度）と温度を並行して制御すると、より緻密な膜厚制御が可能となる。
次に、ＲＡＭ２８０ｂに格納されたデータが分布Ｃである場合を説明する。分布Ｃの場合とは、図９に示すように、ピラー１３１ａの幅がピラー１３１ｂの幅よりも広い場合をいう。
分布Ｃの場合、本工程では、中央面１００ａに形成する調整膜１０７ａの幅を狭くし、外周面１００ｂに形成する調整膜１０７ｂの幅を調整膜１０７ａよりも広くするよう制御する。具体的には、ガスを供給する際、中央面１００ａに供給するシリコン含有ガスを、外周面１００ｂよりも少なくするよう制御する。このようにすることで、本半導体装置におけるアクティブ領域１３０の幅、即ちピラー１３１の幅と調整膜１０７の幅を足した幅を、ウエハ１００の面内で所定の範囲内とすることができる。言い換えれば、ピラー１３１の幅と調整膜１０７の幅を足した幅を、中央面１００ａと外周面１００ｂとで揃えることができる。
このとき、ガス供給部ではマスフローコントローラ２４１ｂを制御すると共に、バルブ２４１ｃの開度を制御し、シャワーヘッド２３４から処理室２０１に供給するシリコン含有ガスの量を制御する。更に、マスフローコントローラ２４２ｂを制御すると共に、バルブ２４２ｃの開度を制御し、ガス供給経路２３５から処理室２０１にシリコン含有ガスを供給する。ウエハ１００の処理面における単位面積当たりのシリコン含有ガスの暴露量は、シャワーヘッド２３４から供給されるガスの暴露量がガス供給経路２３５から供給されるガスの暴露量よりも小さくなるよう制御される。
このとき、ウエハ１００の処理面における単位面積当たりのシリコン含有ガスの暴露量は、シャワーヘッド２３４から供給されるガスの暴露量がガス供給経路２３５から供給されるガスの暴露量よりも小さくなるよう制御される。
シャワーヘッド２３４を介して供給されたシリコン含有ガスは、ウエハ１００の中央面１００ａ上に供給される。供給されたガスは、溝１０１表面に調整膜１０７ａを形成する。
ガス供給経路２３５を介して供給されたシリコン含有ガスはウエハ１００の外周面１００ｂ上に供給される。供給されたガスは、溝１０１表面に調整膜１０７ｂを形成する。
前述のように、ウエハ１００の処理面における単位面積当たりのシリコン含有ガスの暴露量は、中央面１００ａ上が外周面１００ｂよりも少なくなるので、調整膜１０７ａの幅を調整膜１０７ｂよりも小さくすることが可能となる。
また、別の方法として、分布Ｄにおける処理と同様に、ガス供給管２４１ａとガス供給管２４２ａのシリコン含有ガスの供給量を同じとし、替わりにガス供給管２４１ａとガス供給管２４２ａそれぞれのシリコン含有ガスの濃度を制御しても良い。
このようにすることで、より確実にウエハ１００の処理面における単位面積当たりのシリコン含有ガスの暴露量は、シャワーヘッド２３４から供給されるガス量がガス供給経路２３５から供給されるガス量よりも少なくするよう制御できる。このように制御することで、より確実に調整膜１０７ａの幅を調整膜１０７ｂよりも小さくすることが可能となる。
より良くは、分布Ｄにおける処理と同様に、ガス供給管２５１ａとガス供給管２５２ａのシリコン含有ガスの供給量を異ならせると共に、濃度を異ならせても良い。
更により良くは、上記のように処理ガスを制御することと並行して、センターゾーンヒータ２１３ａとアウトゾーンヒータ２１３ｂを制御しても良い。形成される幅は温度に比例するので、分布Ｃの場合、センターゾーンヒータ２１３ａの温度をアウターゾーンヒータ２１３ｂよりも低くする。例えばジシランガスのような、温度条件が膜生成効率に大きく寄与するガスを用いて調整膜１０７を形成する場合に有効である。
このように、処理ガス供給量（濃度）と温度を並行して制御すると、より緻密な幅の制御が可能となる。
以上説明したように、ウエハ１００の処理面の単位面積当たりのシリコン含有ガスの量をチューニングすることで、ウエハ１００の中央とその外周それぞれで調整膜１０７の幅を制御することができる。
（Ｓ１１４）
続いて、改質工程Ｓ１１４を説明する。本工程では、調整膜１０７を改質する。ここでいう改質処理とは、酸化処理をいう。
基板処理装置９００で処理されたウエハ１００は、図示しない改質装置に移載される。改質装置は、例えばプラズマ処理装置である。ここでは、例えばプラズマ状態の酸素等の酸素含有ガスをウエハ１００上に供給し、調整膜１０７の表面を酸化する。図１５に示す様に、酸化された調整膜１０７を酸化改質膜１０８と呼ぶ。表面を酸化することで、アクティブ領域１３０やピラー１３１からのリーク電流の発生を抑制する。酸化処理後、研磨装置等を用いて、調整膜１０７を研磨し、溝１０１以外に形成された調整膜１０７ｃを除去する。
（Ｓ１１６）
続いて、不純物注入工程Ｓ１１６を説明する。ここではウエハ１００を不純物注入装置に移載し、調整膜１０７の上面に不純物としてのリン（Ｐ）や砒素（ＡＳ）を注入する。このようにすることで、酸化改質膜１０８の上面（図１６における点線○領域）も第二のコンタクトプラグ接続領域１３３を形成する。ウエハ１００の面内において、第一のコンタクトプラグ接続領域１３２と第二のコンタクトプラグ接続領域１３３の面積の和がほぼ等しくなるので、コンタクトプラグ接続領域の面積のばらつきを抑制できる。
図１６においては、説明の便宜上一部の酸化改質膜１０８上に形成したが、それに限るものではなく、他の調整膜１０７上にも第二のコンタクトプラグ接続領域１３３を形成することは言うまでもない。
本工程は改質工程Ｓ１１４の後に実施したが、それに限るものではなく、例えば調整膜形成工程Ｓ１１２と改質工程Ｓ１１４の間に行ってもよい。
（Ｓ１１８）
続いて、溝充填工程Ｓ１１８を説明する。ここでいう溝とは、調整膜１０７が形成された溝１０１を示す。本工程では、溝１０１の内側であって、改質酸化膜１０８上にワード線１１０、キャップ絶縁膜１１２が設けられる。なお、ハードマスク形成工程Ｓ１０２から溝充填工程Ｓ１１８までを第ゼロ層形成工程とも呼ぶ。
上記のようにＭ（０）を形成した後、Ｍ（０）上に、図１８に記載のＭ（１）、Ｍ（２）を形成する。
以上説明した実施形態によれば、主に次の効果を有する。
（Ａ）コンタクトプラグ接続領域の面積のばらつきを抑制できるので、半導体のコンタクトの抵抗値を均一化でき、歩留まりを向上させることができる。
（Ｂ）ドーピング領域の均一化を可能とする。
１００ ウエハ（基板）
９００ 基板処理装置
２０１ 処理室
２０２ 処理容器
２１２ 基板載置台

Claims (8)

  1. 金属膜が形成される複数の溝と、前記複数の溝間に設けられた複数のピラーとを有する基板のうち、前記基板の中央面における前記ピラーの幅と、前記中央面の外周に構成される外周面における前記ピラーの幅の測定データを受信する工程と、
    前記ピラーの幅と前記ピラーに隣接して形成される調整膜の幅との和であって、前記中央面における和と前記外周面における和との差分が所定の範囲内となるよう、前記溝に前記調整膜を形成する工程と
    を有する半導体装置の製造方法。
  2. 前記調整膜を形成する工程の後、前記調整膜を酸化する工程を行う請求項１に記載の半導体装置の製造方法。
  3. 前記酸化する工程の後、前記調整膜の上面に不純物を注入する請求項２に記載の半導体装置の製造方法。
  4. 前記調整膜を形成する工程では、
    前記ピラーの幅が、前記基板の中央面よりも前記外周面が広い場合には、
    前記外周面における前記基板の単位面積当たりの処理ガスの主成分の暴露量が前記中央面よりも少なくなるように前記処理ガスを供給し、
    前記ピラーの幅が、前記基板の中央面よりも前記外周面が狭い場合には、
    前記外周面における前記基板の単位面積当たりの処理ガスの主成分の暴露量が前記中央面よりも大きくなるように前記処理ガスを供給する
    請求項１から請求項３のうち、いずれか一項に記載の半導体装置の製造方法。
  5. 前記調整膜を形成する工程では、
    前記ピラーの幅が、前記基板の中央面よりも前記外周面が広い場合には、
    前記基板の中央面の温度が前記外周面の温度よりも高くなるように前記基板の温度分布を調整し、
    前記ピラーの幅が、前記基板の中央面よりも前記外周面が狭い場合には、
    前記基板の外周面の温度を前記中央面の温度よりも高くするよう前記基板の温度分布を調整する請求項１から請求項４のうち、いずれか一項に記載の半導体装置の製造方法。
  6. 金属膜が形成される複数の溝と、前記溝間に設けられた複数のピラーとを有する基板に対して、前記中央面における前記ピラーの幅と、前記中央面の外周に構成される外周面に
    おける前記ピラーの幅と、を測定する工程と、
    前記ピラーの幅と前記ピラーに隣接して形成される調整膜の幅との和であって、前記中央面における和と前記外周面における和との差分が所定の範囲内となるよう、前記溝に前記調整膜を形成する工程と
    を有する半導体装置の製造方法。
  7. 処理室内に設けられ、基板を載置する載置部と、
    前記処理室にガスを供給するガス供給部と、
    金属膜が形成される複数の溝と、前記複数の溝間に設けられた複数のピラーとを有する基板のうち、前記基板の中央面における前記ピラーの幅と、前記中央面の外周に構成される外周面における前記ピラーの幅の測定データを受信する受信部と、
    前記ピラーの幅と前記ピラーに隣接して形成される調整膜の幅との和であって、前記中央面における和と前記外周面における和との差分が所定の範囲内となるよう、前記ガス供給部を制御して前記溝に前記調整膜を形成する制御部と
    を有する基板処理装置。
  8. 金属膜が形成される複数の溝と、前記複数の溝間に設けられた複数のピラーとを有する基板のうち、前記基板の中央面における前記ピラーの幅と、前記中央面の外周に構成される外周面における前記ピラーの幅の測定データを受信する手順と、
    前記ピラーの幅と前記ピラーに隣接して形成される調整膜の幅との和であって、前記中央面における和と前記外周面における和との差分が所定の範囲内となるよう、前記溝に前記調整膜を形成する手順と
    をコンピュータによって基板処理装置に実行させるプログラム。

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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6883620B2 (ja) * 2019-07-30 2021-06-09 株式会社Ｋｏｋｕｓａｉ Ｅｌｅｃｔｒｉｃ 基板処理装置、半導体装置の製造方法およびプログラム
WO2022046429A1 (en) * 2020-08-27 2022-03-03 Lam Research Corporation Subtractive copper etch

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0766291A (ja) * 1993-08-31 1995-03-10 Nippondenso Co Ltd 半導体装置の製造方法
JP3270250B2 (ja) 1994-08-17 2002-04-02 株式会社東芝 半導体記憶装置及びその製造方法
US6033921A (en) * 1998-04-06 2000-03-07 Advanced Micro Devices, Inc. Method for depositing a material of controlled, variable thickness across a surface for planarization of that surface
JP4024935B2 (ja) 1998-08-28 2007-12-19 三星電子株式会社 高集積半導体メモリ装置及びその製造方法
US6559491B2 (en) 2001-02-09 2003-05-06 Micron Technology, Inc. Folded bit line DRAM with ultra thin body transistors
KR100475075B1 (ko) 2002-05-17 2005-03-10 삼성전자주식회사 반도체 메모리 소자 및 그 제조방법
US20080078746A1 (en) * 2006-08-15 2008-04-03 Noriiki Masuda Substrate processing system, gas supply unit, method of substrate processing, computer program, and storage medium
JP2008177266A (ja) * 2007-01-17 2008-07-31 Fujitsu Ltd 半導体基板、および半導体装置の製造方法
JP2011205030A (ja) * 2010-03-26 2011-10-13 Elpida Memory Inc 半導体装置および半導体装置の製造方法
JP5901003B2 (ja) * 2010-05-12 2016-04-06 ルネサスエレクトロニクス株式会社 パワー系半導体装置
KR101802371B1 (ko) * 2011-05-12 2017-11-29 에스케이하이닉스 주식회사 반도체 셀 및 그 형성 방법
JP2013026399A (ja) * 2011-07-20 2013-02-04 Hitachi High-Technologies Corp プラズマ処理方法及びプラズマアッシング装置
US8884360B2 (en) * 2012-02-24 2014-11-11 Infineon Technologies Austria Ag Semiconductor device with improved robustness
TWI497574B (zh) * 2012-11-01 2015-08-21 華亞科技股份有限公司 半導體結構
JP2014216327A (ja) * 2013-04-22 2014-11-17 マイクロン テクノロジー，インク． 半導体装置及びその製造方法
JP2015079865A (ja) * 2013-10-17 2015-04-23 マイクロン テクノロジー， インク． 半導体装置及びその製造方法
JP5840268B1 (ja) * 2014-08-25 2016-01-06 株式会社日立国際電気 基板処理装置、半導体装置の製造方法および記録媒体
JP2016062975A (ja) * 2014-09-16 2016-04-25 株式会社東芝 半導体装置およびその製造方法
JP6046757B2 (ja) * 2014-09-30 2016-12-21 株式会社日立国際電気 基板処理装置、半導体装置の製造方法、プログラム
US9355866B2 (en) * 2014-09-30 2016-05-31 Hitachi Kokusai Elecetric, Inc. Substrate processing apparatus, method of manufacturing semiconductor device and non-transitory computer-readable recording medium
JP6230573B2 (ja) * 2015-07-06 2017-11-15 株式会社日立国際電気 半導体装置の製造方法、プログラム、基板処理システム及び基板処理装置

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