JP6549291B2 - 半導体装置 - Google Patents

Description

本発明の実施形態は、半導体装置に関する。

次世代の半導体デバイス用の材料としてＳｉＣ（炭化珪素）が期待されている。ＳｉＣはＳｉ（シリコン）と比較して、バンドギャップが３倍、破壊電界強度が約１０倍、熱伝導率が約３倍と優れた物性を有する。この特性を活用すれば低損失かつ高温動作可能な半導体デバイスを実現することができる。

ＳｉＣ内の不純物の拡散係数はＳｉに比較して小さい。このため、例えば、イオン注入によりＳｉＣ中に不純物を導入した後、熱処理を行っても、不純物プロファイルを大きく変化させることは困難である。したがって、ＳｉＣ内にイオン注入で深いｐｎ接合を形成するためには、高い加速エネルギーでイオン注入を行う必要がある。

しかし、加速エネルギーには装置構成上の限界がある。また、高い加速エネルギーでのイオン注入には高いコストがかかるという問題がある。

特開平１０−２５６１７３号公報

本発明が解決しようとする課題は、耐圧を向上させることが可能な半導体装置を提供することにある。

実施形態の半導体装置は、第１の面と第２の面を有するＳｉＣ層の一部である素子領域と、前記ＳｉＣ層の一部であり、前記素子領域を囲む終端領域と、前記第１の面に設けられた第１の電極と、前記第２の面に設けられた第２の電極と、前記ＳｉＣ層内に設けられた第１導電型の第１のＳｉＣ領域と、前記終端領域内の前記第１のＳｉＣ領域と前記第１の面との間に設けられ、前記第１の電極と電気的に接続され、前記素子領域を囲む第２導電型の第２のＳｉＣ領域と、前記第２のＳｉＣ領域と前記第２の面との間に設けられ、前記第２の面側の角部と前記第２のＳｉＣ領域との間に前記第１のＳｉＣ領域の一部を挟む第２導電型の第３のＳｉＣ領域と、前記第１のＳｉＣ領域の一部との間に、前記第３のＳｉＣ領域を挟んで前記第３のＳｉＣ領域に接して設けられ、前記第３のＳｉＣ領域よりも第２導電型の不純物濃度の高い第４のＳｉＣ領域と、を備える。

第１の実施形態の半導体装置の模式断面図。 第１の実施形態の半導体装置の模式断面図。 第１の実施形態の半導体装置の製造方法における製造途中の半導体装置の模式断面図。 第１の実施形態の半導体装置の製造方法における製造途中の半導体装置の模式断面図。 第１の実施形態の半導体装置の製造方法における製造途中の半導体装置の模式断面図。 第１の実施形態の作用及び効果の説明図。 第１の実施形態の作用及び効果の説明図。 第１の実施形態の作用及び効果の説明図。 第１の実施形態の作用及び効果の説明図。 第１の実施形態の作用及び効果の説明図。 第１の実施形態の作用及び効果の説明図。 第２の実施形態の半導体装置の模式断面図。 第２の実施形態の半導体装置の模式断面図。

以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材等には同一の符号を付し、一度説明した部材等については適宜その説明を省略する。

また、以下の説明において、ｎ^＋、ｎ、ｎ⁻及び、ｐ^＋、ｐ、ｐ⁻の表記は、各導電型における不純物濃度の相対的な高低を表す。すなわちｎ^＋はｎよりもｎ型の不純物濃度が相対的に高く、ｎ⁻はｎよりもｎ型の不純物濃度が相対的に低いことを示す。また、ｐ^＋はｐよりもｐ型の不純物濃度が相対的に高く、ｐ⁻はｐよりもｐ型の不純物濃度が相対的に低いことを示す。なお、ｎ^＋型、ｎ⁻型を単にｎ型、ｐ^＋型、ｐ⁻型を単にｐ型と記載する場合もある。

（第１の実施形態）
本実施形態の半導体装置の製造方法は、ＳｉＣ層に＜１０−１１＞±１度、＜１０−１−１＞±１度、＜１０−１２＞±１度、又は、＜１０−１−２＞±１度の方向で不純物をイオン注入する。また、ＳｉＣ層に＜０００１＞±１度、又は、＜０００−１＞±１度の方向でアルミニウムをイオン注入する。

本実施形態の半導体装置は、第１の面と第２の面を有するＳｉＣ層の一部である素子領域と、ＳｉＣ層の一部であり、素子領域を囲む終端領域と、第１の面に設けられた第１の電極と、第２の面に設けられた第２の電極と、ＳｉＣ層内に設けられた第１導電型の第１のＳｉＣ領域と、終端領域内の第１のＳｉＣ領域と第１の面との間に設けられ、第１の電極と電気的に接続され、素子領域を囲む第２導電型の第２のＳｉＣ領域と、第２のＳｉＣ領域と第２の面との間に設けられ、第２の面側の角部と第２のＳｉＣ領域との間に第１のＳｉＣ領域の一部を挟む第２導電型の第３のＳｉＣ領域と、を備える。

図１は、本実施形態の半導体装置の模式断面図である。本実施形態の半導体装置は、ＳｉＣ（炭化珪素）を用いたトレンチゲート型の縦型ＭＯＳＦＥＴ１００である。ＭＯＳＦＥＴ１００はスーパージャンクション構造（以下「ＳＪ構造」とも称する）を備える。

ＳＪ構造は、ｎ型（あるいはｐ型）の半導体領域にｐ型（あるいはｎ型）の半導体領域を埋め込み、ｎ型領域とｐ型領域を交互に配列させた構造である。ｎ型領域とｐ型領域を空乏化させることで高い耐圧を実現する。同時に、高不純物濃度領域に電流を流すことで低いオン抵抗を実現できる。以下、第１導電型がｎ型、第２導電型がｐ型である場合を例に説明する。

ＭＯＳＦＥＴ１００のＳｉＣ層は、素子領域と、素子領域を囲む終端領域とを備える。素子領域は、ＭＯＳＦＥＴ１００のオン動作時に主に電流が流れる領域として機能する。終端領域は、ＭＯＳＦＥＴ１００のオフ動作時に、素子領域の端部に印加される電界の強度を緩和し、ＭＯＳＦＥＴ１００の素子耐圧を向上させる終端構造を備える。図１は、ＭＯＳＦＥＴ１００の素子領域を含む断面図である。

ＭＯＳＦＥＴ１００は、ＳｉＣ層１０、ソース電極（第１の電極）１２、ドレイン電極（第２の電極）１４、ゲート絶縁膜１６、ゲート電極１８、層間絶縁膜２０、トレンチ４０を備える。ＳｉＣ層１０内には、ｎ^＋型のドレイン領域２２、ｎ⁻型の第１のドリフト領域２４、ｎ⁻型の第２のドリフト領域（第１のＳｉＣ領域）２６、ｐ⁻型の低濃度ピラー領域（第４のＳｉＣ領域）２８、ｐ^＋型の高濃度ピラー領域３０、ｐ型のボディ領域、ｎ^＋型のソース領域３４、ｐ^＋型のコンタクト領域３６、ｐ⁻型のリサーフ領域（第２のＳｉＣ領域）４２、端部領域（第３のＳｉＣ領域）４４を備える。低濃度ピラー領域２８がＳＪ構造のｐ型領域、第２のドリフト領域２６がｎ型領域に相当する。

ＳｉＣ層１０は、単結晶のＳｉＣである。ＳｉＣ層１０は、例えば、４Ｈ−ＳｉＣである。

ＳｉＣ層１０は、第１の面と第２の面とを備える。以下、第１の面を表面、第２の面を裏面とも称する。なお、以下、「深さ」とは、第１の面を基準とする深さを意味する。

第１の面は、例えば、（０００１）面に対し０度以上８度以下傾斜した面である。また、第２の面は、例えば、（０００−１）面に対し０度以上８度以下傾斜した面である。（０００１）面はシリコン面と称される。（０００−１）面はカーボン面と称される。

ｎ^＋型のドレイン領域２２は、ＳｉＣ層１０の裏面に設けられる。ドレイン領域２２は、例えば、窒素（Ｎ）をｎ型不純物として含む。ドレイン領域２２のｎ型不純物の不純物濃度は、例えば、１×１０^１８ｃｍ^−３以上１×１０^２１ｃｍ^−３以下である。

ｎ⁻型の第１のドリフト領域２４は、ドレイン領域２２上に設けられる。第１のドリフト領域２４は、第２のドリフト領域２６とＳｉＣ層１０の裏面との間に設けられる。

第１のドリフト領域２４は、例えば、窒素（Ｎ）をｎ型不純物として含む。第１のドリフト領域２４のｎ型不純物の不純物濃度は、第２のドリフト領域２６のｎ型不純物の不純物濃度よりも低い。第１のドリフト領域２４のｎ型不純物の不純物濃度は、例えば、４×１０^１４ｃｍ^−３以上６×１０^１６ｃｍ^−３以下である。第１のドリフト領域２４の厚さは、例えば、０．１μｍ以上１５０μｍ以下である。

ｎ⁻型の第２のドリフト領域２６は、第１のドリフト領域２４上に設けられる。

第２のドリフト領域２６は、例えば、窒素（Ｎ）をｎ型不純物として含む。第２のドリフト領域２６のｎ型不純物の不純物濃度は、例えば、５×１０^１６ｃｍ^−３以上５×１０^１７ｃｍ^−３以下である。第２のドリフト領域２６の厚さは、例えば、３μｍ以上１０μｍ以下である。

ｐ⁻型の低濃度ピラー領域２８は、第２のドリフト領域２６内に設けられる。低濃度ピラー領域２８は、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。低濃度ピラー領域２８のｐ型不純物の不純物濃度は、例えば、１×１０^１６ｃｍ^−３以上１×１０^１８ｃｍ^−３以下である。

低濃度ピラー領域２８の深さは、例えば、２μｍ以上１０μｍ以下である。低濃度ピラー領域２８の幅は、例えば、０．５μｍ以上２．５μｍ以下である。

ｐ^＋型の高濃度ピラー領域３０は、低濃度ピラー領域２８とＳｉＣ層１０の表面との間に設けられる。高濃度ピラー領域３０は、低濃度ピラー領域２８と接して設けられる。

高濃度ピラー領域３０は、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。高濃度ピラー領域のｐ型不純物の不純物濃度は、低濃度ピラー領域２８のｐ型不純物の不純物濃度より高い。高濃度ピラー領域３０のｐ型不純物の不純物濃度は、例えば、１×１０^１８ｃｍ^−３以上１×１０^２０ｃｍ^−３以下である。

高濃度ピラー領域３０の深さは、トレンチ４０の深さよりも深い。高濃度ピラー領域３０の深さは、例えば、１μｍ以上３μｍ以下である。高濃度ピラー領域３０の幅は、例えば、０．５μｍ以上２．５μｍ以下である。

ｐ型のボディ領域３２は、第２のドリフト領域２６とＳｉＣ層１０の表面との間に設けられる。ボディ領域３２は、高濃度ピラー領域３０とゲート電極１８との間に設けられる。ボディ領域３２は、ＭＯＳＦＥＴ１００のチャネル領域として機能する。

ボディ領域３２は、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。ボディ領域３２のｐ型不純物の不純物濃度は、高濃度ピラー領域３０のｐ型不純物の不純物濃度よりも低い。ボディ領域３２のｐ型不純物の不純物濃度は、例えば、１×１０^１７ｃｍ^−３以上５×１０^１８ｃｍ^−３以下である。ボディ領域３２の深さは、例えば、０．３μｍ以上０．８μｍ以下である。

ｎ^＋型のソース領域３４は、ボディ領域３２とＳｉＣ層１０の表面との間に設けられる。ソース領域３４の少なくとも一部は、ＳｉＣ層１０の表面に設けられる。

ソース領域３４は、例えば、窒素（Ｎ）をｎ型不純物として含む。ソース領域３４のｎ型不純物の不純物濃度は、例えば、１×１０^１９ｃｍ^−３以上１×１０^２１ｃｍ^−３以下である。ソース領域３４の深さは、ボディ領域３２の深さよりも浅く、例えば、０．１μｍ以上０．４μｍ以下である。

ｐ^＋型のコンタクト領域３６は、高濃度ピラー領域３０とＳｉＣ層１０の表面との間に設けられる。コンタクト領域３６は、例えば、高濃度ピラー領域３０に接して設けられる。コンタクト領域３６は、ソース領域３４に接して設けられる。

コンタクト領域３６は、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。コンタクト領域３６のｐ型不純物の不純物濃度は、例えば、１×１０^１９ｃｍ^−３以上１×１０^２１ｃｍ^−３以下である。

コンタクト領域３６の深さは、ボディ領域３２の深さよりも浅く、例えば、０．１μｍ以上０．４μｍ以下である。

ゲート電極１８は、ＳｉＣ層１０に形成されたトレンチ４０内に設けられる。ゲート電極１８は、ゲート絶縁膜１６上に設けられる。

ゲート電極１８は、導電層である。ゲート電極１８は、例えば、ｐ型不純物又はｎ型不純物を含む多結晶質シリコンである。

ゲート絶縁膜１６は、トレンチ４０内に設けられる。トレンチ４０の深さは、高濃度ピラー領域の深さよりも浅い。

ゲート絶縁膜１６は、例えば、シリコン酸化膜である。ゲート絶縁膜１６には、例えば、Ｈｉｇｈ−ｋ絶縁膜（高誘電率絶縁膜）が適用可能である。

層間絶縁膜２０は、ゲート電極１８上に設けられる。層間絶縁膜２０は、例えば、シリコン酸化膜である。

ソース電極１２は、ＳｉＣ層１０の表面に設けられる。ソース電極１２は、ソース領域３４、コンタクト領域３６、高濃度ピラー領域３０に電気的に接続される。ソース電極１２は、ソース領域３４、及び、コンタクト領域３６に接する。

ソース電極１２は、金属を含む。ソース電極１２を形成する金属は、例えば、チタン（Ｔｉ）とアルミニウム（Ａｌ）の積層構造である。ソース電極１２は、ＳｉＣ層１０に接する金属シリサイドや金属カーバイドを含んでも構わない。

ドレイン電極１４は、ＳｉＣ層１０の裏面に設けられる。ドレイン電極１４は、ドレイン領域２２と電気的に接続される。

ドレイン電極１４は、例えば、金属又は金属半導体化合物である。ドレイン電極１４は、チタン（Ｔｉ）、ニッケル（Ｎｉ）、銀（Ａｇ）、金（Ａｕ）等の積層構造である。ＳｉＣ層１０と接する金属シリサイドや金属カーバイドを含んでも構わない。

図２は、本実施形態の半導体装置の模式断面図である。図２は、ＭＯＳＦＥＴ１００の終端領域を含む模式断面図である。図１の断面図に垂直な方向の低濃度ピラー領域２８の端部を示す断面図である。

ＭＯＳＦＥＴ１００の終端領域には、ｐ⁻型のリサーフ領域４２と、ｐ⁻型の端部領域４４とが設けられる。ｐ⁻型のリサーフ領域４２と、ｐ⁻型の端部領域４４がＭＯＳＦＥＴ１００の終端構造である。

ｐ⁻型のリサーフ領域４２は、ｎ⁻型の第２のドリフト領域２６とＳｉＣ層１０の表面との間に設けられる。リサーフ領域４２は、ＳｉＣ層１０の表面に接して設けられる。リサーフ領域４２は、ボディ領域３２に接する。リサーフ領域４２上には、層間絶縁膜２０が設けられる。

リサーフ領域４２は、ＭＯＳＦＥＴ１００の素子領域を囲んで環状に設けられる。リサーフ領域４２は、ｐ型のボディ領域３２に接して設けられる。リサーフ領域４２は、ＭＯＳＦＥＴ１００のオフ動作時に、素子領域の終端部に印加される高電界を緩和し、ＭＯＳＦＥＴ１００の耐圧を向上させる機能を有する。

リサーフ領域４２は、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。リサーフ領域４２のｐ型不純物の不純物濃度は、ボディ領域３２のｐ型不純物の不純物濃度よりも低い。リサーフ領域４２のｐ型不純物の不純物濃度は、例えば、１×１０^１６ｃｍ^−３以上５×１０^１７ｃｍ^−３以下である。リサーフ領域４２の深さは、例えば、０．３μｍ以上０．６μｍ以下である。

ｐ⁻型の端部領域４４は、ｎ⁻型の第２のドリフト領域２６内に設けられる。端部領域４４は、低濃度ピラー領域２８に接して設けられる。

端部領域４４は、ＳｉＣ層１０の裏面側の角部４６とリサーフ領域４２との間に、第２のドリフト領域２６を挟む。ＳｉＣ層１０の裏面側の端部（底部）のｎ⁻型の第２のドリフト領域２６との境界が鋭角を呈する。言い換えれば、端部領域４４は、ＳｉＣ層１０の表面から裏面に向かう方向に幅が広がっている。また、言い換えれば、端部領域４４は、底面と側面が交わる角部４６が鋭角を有する。鋭角は、例えば、８０度以下である。

また、端部領域４４のＳｉＣ層１０の裏面側の端部（底部）の低濃度ピラー領域２８との境界が鋭角となっている。

端部領域４４は、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。端部領域４４のｐ型不純物の不純物濃度は、低濃度ピラー領域２８のｐ型不純物の不純物濃度よりも低い。端部領域４４のｐ型不純物の不純物濃度は、例えば、５×１０^１５ｃｍ^−３以上５×１０^１７ｃｍ^−３以下である。

なお、ＳｉＣ層１０中の各領域の不純物濃度は、例えば、二次イオン質量分析法（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ：ＳＩＭＳ）により測定することが可能である。また、ＳｉＣ層１０中の各領域の幅、形状、深さは、例えば、走査型静電容量顕微鏡法（Ｓｃａｎｎｉｎｇ Ｃａｐａｃｉｔａｎｃｅ Ｍｉｃｒｏｓｃｏｐｙ：ＳＣＭ）を用いて測定することが可能である。また、ＳｉＣ層１０中の各領域の不純物濃度の大小は、例えば、ＳＣＭで判定可能である。

次に、本実施形態のＭＯＳＦＥＴ１００の製造方法について説明する。主に、端部領域４４、低濃度ピラー領域２８、高濃度ピラー領域３０、ソース領域３４の製造方法について説明する。

図３、図４、図５は、本実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図である。

ｎ^＋型のドレイン領域２２上にエピタキシャル成長によりｎ⁻型の第１のドリフト領域２４及びｎ⁻型の第２のドリフト領域２６を形成する。ＳｉＣ層１０が形成される。

次に、第２のドリフト領域２６の表面上に、マスク材５０を形成する。マスク材５０は、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法で形成されるシリコン酸化膜である。

次に、マスク材５０をマスクに、ｐ型不純物であるアルミニウム（Ａｌ）を第２のドリフト領域２６にイオン注入する第１のイオン注入を行う（図３）。

アルミニウムのイオン注入は、ＳｉＣ層１０の表面に対してイオンの注入方向が傾斜する斜めイオン注入で行う。アルミニウムのイオン注入により、第２のドリフト領域２６内にｐ型領域５２が形成される。ｐ型領域５２のＳｉＣ層１０の裏面側の端部（底部）のｎ⁻型の第２のドリフト領域２６との境界は、第１のイオン注入の第１の面に対する傾斜角に対応する傾斜角θ１の鈍角となる。

次に、マスク材５０をマスクに、ｐ型不純物であるアルミニウム（Ａｌ）を第２のドリフト領域２６にイオン注入する第２のイオン注入を行う（図４）。この際、第１のイオン注入とは傾斜の方向が反対となる斜めイオン注入で行う。アルミニウムのイオンは、１価であっても２価であって、３価であっても構わない。

ｐ型領域５２とアルミニウムの注入が重なった領域が、低濃度ピラー領域２８となる。一方、ｐ型領域５２とアルミニウムの注入が重ならなかった領域が端部領域４４となる。端部領域４４のＳｉＣ層１０の裏面側の端部（底部）のｎ⁻型の第２のドリフト領域２６との境界は、イオン注入の第１の面に対する傾斜角に対応する傾斜角θ２の鋭角となる。傾斜角θ２は、例えば、８０度以下である。

端部領域４４のアルミニウムの不純物濃度は、低濃度ピラー領域２８の１／２（２分の１）となる。言い換えれば、低濃度ピラー領域２８のアルミニウムの不純物濃度は、端部領域４４の２倍となる。

第１及び第２のイオン注入は、ＳｉＣ層１０に＜１０−１−１＞±１度、又は、＜１０−１−２＞±１度の方向でイオン注入を行う。ここで、＜１０−１−１＞方向は、結晶構造上、［１０−１−１］方向に等価な方向を表す。また、＜１０−１−２＞方向は、結晶構造上、［１０−１−２］方向に等価な方向を表す。

＜１０−１−１＞方向は、ａ軸とｃ軸を含む面内で、ｃ軸に対し約１７度傾いた方向である。また、＜１０−１−２＞方向は、ａ軸とｃ軸を含む面内で、ｃ軸に対し約８．７度傾いた方向である。

本実施形態では、例えば、図４の断面は、ａ軸とｃ軸に垂直な断面である。本実施形態では、低濃度ピラー領域２８及びゲート電極１８は、ａ軸方向に伸長している。

その後、マスク材５０を剥離し、別のマスク材をマスクに、アルミニウム（Ａｌ）をイオン注入し、ｐ^＋型の高濃度ピラー領域３０を形成する。

アルミニウムのイオン注入は、ＳｉＣ層１０の表面に対してイオンの注入方向が傾斜する斜めイオン注入で行う。アルミニウムのイオンは、１価であっても２価であっても、３価であっても構わない。

イオン注入は、ＳｉＣ層１０に＜０００−１＞±１度の方向でイオン注入を行う。＜０００−１＞方向は、ｃ軸に平行な方向である。

その後、マスク材を剥離し、別のマスク材をマスクに、アルミニウム（Ａｌ）をイオン注入し、ｐ型のボディ領域３２を形成する。

その後、マスク材を剥離し、別のマスク材をマスクに、窒素（Ｎ）をイオン注入し、ｎ^＋型のソース領域３４を形成する。

窒素のイオン注入は、ＳｉＣ層１０の表面に対してイオンの注入方向が傾斜する斜めイオン注入で行う。

イオン注入は、ＳｉＣ層に＜１０−１−１＞±１度、又は、＜１０−１−２＞±１度の方向でイオン注入を行う。＜１０−１−１＞方向は、ａ軸とｃ軸を含む面内で、ｃ軸に対し約１７度傾いた方向である。また、＜１０−１−２＞方向は、ａ軸とｃ軸を含む面内で、ｃ軸に対し約８．７度傾いた方向である。

その後、マスク材を剥離し、別のマスク材をマスクに、アルミニウム（Ａｌ）をイオン注入し、ｐ^＋型のコンタクト領域３６を形成する。

その後、マスク材を剥離し、別のマスク材をマスクに、アルミニウム（Ａｌ）をイオン注入し、ｐ⁻型のリサーフ領域４２を形成する。

その後、公知のプロセスで、トレンチ４０、ゲート絶縁膜１６、ゲート電極１８、層間絶縁膜２０、ソース電極１２、及び、ドレイン電極１４を形成し、ＭＯＳＦＥＴ１００が製造される。

以下、本実施形態の半導体装置の製造方法及び半導体装置の作用及び効果について説明する。

図６は、本実施形態の作用及び効果の説明図である。図６は、ＳｉＣ層中にアルミニウムをイオン注入した場合の深さ方向の不純物プロファイルである。ＳｉＣ層の表面は、ｃ面、すなわち、（０００１）面に対して４度のオフ角を有する面である。ＳｉＣ層は、４Ｈ−ＳｉＣである。

アルミニウムのイオンを、５００ｋｅＶの加速エネルギーでイオン注入した。イオンの注入方向が、＜０００−１＞＋４度の方向、すなわち、ｃ軸に対し４度傾いた方向の場合と、＜１０−１−１＞方向、すなわち、ａ軸とｃ軸を含む面内で、ｃ軸に対し約１７度傾いた方向の場合を比較した。

図６から明らかなように、＜１０−１−１＞方向の場合、＜０００−１＞＋４度の方向に対し、同一の加速エネルギーで２倍から３倍程度の深さまでアルミニウムを注入できることが明らかになった。

図７は、本実施形態の作用及び効果の説明図である。図７は、ＳｉＣ層中にアルミニウムをイオン注入した場合の深さ方向の不純物プロファイルである。ＳｉＣ層の表面は、ｃ面、すなわち、（０００１）面に対して４度のオフ角を有する面である。ＳｉＣ層は、４Ｈ−ＳｉＣである。

アルミニウムのイオンを、３５０ｋｅＶの加速エネルギーでイオン注入した。イオンの注入方向が、＜０００−１＞＋４度の方向、すなわち、ｃ軸に対し４度傾いた方向の場合と、＜０００−１＞方向、すなわち、ｃ軸と平行な方向の場合を比較した。ＳｉＣ層は、４Ｈ−ＳｉＣである。

図７から明らかなように、＜０００−１＞の方向の場合、＜０００−１＞＋４度の方向に対し、同一の加速エネルギーで２倍以上の深さまでアルミニウムを注入できることが明らかになった。

図８は、本実施形態の作用及び効果の説明図である。図８は、ＳｉＣ層中に窒素をイオン注入した場合の深さ方向の不純物プロファイルである。ＳｉＣ層の表面は、ｃ面、すなわち、（０００１）面に対して４度のオフ角を有する面である。ＳｉＣ層は、４Ｈ−ＳｉＣである。

窒素のイオンを、６８０ｋｅＶの加速エネルギーでイオン注入した。イオンの注入方向が、＜０００−１＞＋４度の方向、すなわち、ｃ軸に対し４度傾いた方向の場合と、＜１０−１−１＞方向、すなわち、ａ軸とｃ軸を含む面内で、ｃ軸に対し約１７度傾いた方向の場合を比較した。

図８から明らかなように、＜１０−１−１＞方向の場合、＜０００−１＞＋４度の方向に対し、同一の加速エネルギーで１．５倍程度の深さまで窒素を注入できることが明らかになった。

図９、図１０、図１１は、本実施形態の作用及び効果の説明図である。特定の方向からＳｉＣの結晶構造を見た場合の、シリコン（Ｓｉ）原子と炭素（Ｃ）原子の配置を示す図である。図９、図１０、図１１は、３次元描画ソフトウェアであるＶＥＳＴＡ３（Ｋ.Ｍｏｍｍａ ａｎｄ Ｆ．Ｉｚｕｍｉ，“ＶＥＳＴＡ ３ ｆｏｒ ｔｈｒｅｅ−ｄｉｍｍｅｎｓｉｏｎａｌ ｖｉｓｕａｌｉｚａｔｉｏｎ ｏｆ ｃｒｙｓｔａｌ， ｖｏｌｕｍｅｔｒｉｃ ａｎｄ ｍｏｒｐｈｏｌｏｇｙ ｄａｔａ，”Ｊ．Ａｐｐｌ．Ｃｒｙｓｔａｌｌｏｇｒ.，４４，１２７２−１２７６（２０１１）．）を用いた。

図９は、４Ｈ−ＳｉＣの結晶構造を＜０００−１＞＋４度の方向、すなわち、ｃ軸に対し４度傾いた方向に見た場合である。シリコン原子と炭素原子が隙間なく密に重なっている。

図１０は、４Ｈ−ＳｉＣの結晶構造を＜１０−１−１＞の方向、すなわち、ａ軸とｃ軸を含む面内で、ｃ軸に対し約１７度傾いた方向に見た場合である。シリコン原子と炭素原子との隙間が広く開いている領域が存在する。

図１１は、４Ｈ−ＳｉＣの結晶構造を＜０００−１＞の方向、すなわち、ｃ軸と平行な方向に見た場合である。シリコン原子と炭素原子との隙間が広く開いている領域が存在する。

以上から、ＳｉＣ層中に、＜１０−１−１＞の方向、及び、＜０００−１＞の方向から不純物をイオン注入した場合に、ＳｉＣ層中の深い位置まで不純物が注入されるのは、シリコン原子と炭素原子との隙間を不純物が通るチャネリングが生ずるためと考えられる。このため、ＳｉＣ層中に深いｐｎ接合を形成することが可能となる。

イオン注入の方向が＜１０−１−１＞±１度の範囲にあれば、チャネリングの効果が得られる。チャネリングの効果を十分に得るためには、＜１０−１−１＞±０．５度の範囲にあることが望ましい。

シリコン原子と炭素原子との見かけ上の配列は、＜１０−１１＞方向の場合も＜１０−１−１＞方向の場合と同様である。したがって、＜１０−１１＞方向の場合も＜１０−１−１＞方向の場合と同様の効果が得られる。

また、イオン注入の方向が＜０００−１＞±１度の範囲にあれば、チャネリングの効果が得られる。チャネリングの効果を十分に得るためには、＜０００−１＞±０．５度の範囲にあることが望ましい。

シリコン原子と炭素原子との見かけ上の配列は、＜０００１＞方向の場合も＜０００−１＞方向の場合と同様である。したがって、＜０００１＞方向の場合も＜０００−１＞方向の場合と同様の効果が得られる。

また、４Ｈ−ＳｉＣの結晶構造を＜１０−１２＞の方向、及び、＜１０−１−２＞の方向、すなわち、ａ軸とｃ軸を含む面内で、ｃ軸に対し約８．７度傾いた方向に見た場合も、シリコン原子と炭素原子との隙間が広く開いている領域が存在する。したがって、＜１０−１２＞±１度、又は、＜１０−１−２＞±１度の方向で不純物をイオン注入した場合もチャネリングが生じる。チャネリングの効果を十分に得るためには、＜１０−１２＞±０．５度、又は、＜１０−１−２＞±０．５度の範囲にあることが望ましい。

４Ｈ−ＳｉＣよりもｃ軸長の長い６Ｈ−ＳｉＣの場合も、＜１０−１１＞±１度、＜１０−１−１＞±１度、＜１０−１２＞±１度、＜１０−１−２＞±１度、＜０００１＞±１度、又は、＜０００−１＞±１度の方向でイオン注入すると、４Ｈ−ＳｉＣと同様にチャネリングが生じ、４Ｈ−ＳｉＣの場合と同様の効果が得られる。

なお、６Ｈ−ＳｉＣの場合、＜１０−１１＞方向、及び、＜１０−１−１＞方向は、ａ軸とｃ軸を含む面内で、ｃ軸に対し約１１．５度傾いた方向である。また、＜１０−１２＞方向、及び、＜１０−１−２＞方向は、ａ軸とｃ軸を含む面内で、ｃ軸に対し約５．８度傾いた方向である。

本実施形態の製造方法では、ｐ⁻型の低濃度ピラー領域２８及び端部領域４４を形成する際に、ＳｉＣ層１０に＜１０−１−１＞±１度、又は、＜１０−１−２＞±１度の方向でアルミニウムのイオン注入を行う。したがって、深いｐｎ接合を低い加速エネルギーで形成することが可能となる。

また、本実施形態の製造方法では、ｐ^＋型の高濃度ピラー領域３０を形成する際に、ＳｉＣ層１０に＜０００−１＞±１度の方向でアルミニウムのイオン注入を行う。したがって、深いｐｎ接合を低い加速エネルギーで形成することが可能となる。

また、本実施形態の製造方法では、ｎ^＋型のソース領域３４を形成する際に、ＳｉＣ層１０に＜１０−１−１＞±１度、又は、＜１０−１−２＞±１度の方向で窒素のイオン注入を行う。したがって、ｐｎ接合を低い加速エネルギーで形成することが可能となる。

本実施形態のような、トレンチゲート型のＭＯＳＦＥＴ１００では、プレーナ構造のＭＯＳＦＥＴに比べ微細化が可能となりチャネル密度が向上できる。したがって、ＭＯＳＦＥＴのオン抵抗が低減される。もっとも、トレンチ底部での電界集中によるゲート絶縁膜の破壊が問題となる。

本実施形態のＭＯＳＦＥＴ１００では、トレンチ４０の両側に、トレンチ４０よりも深いｐ^＋型の高濃度ピラー領域３０を設ける。ｐ^＋型の高濃度ピラー領域３０からｎ⁻型の第２のドリフト領域２６に伸びる空乏層により、トレンチ４０底部のゲート絶縁膜１６への電界集中が緩和される。したがって、トレンチ底部での電界集中によるゲート絶縁膜の破壊が抑制される。

また、本実施形態のＭＯＳＦＥＴ１００では、ＳＪ構造を採用することにより、耐圧の劣化が抑制される。

よって、ＭＯＳＦＥＴ１００によれば、ゲート絶縁膜１６の破壊を抑制すると共に、オン抵抗の増大及び耐圧の劣化を抑制することが可能となる。

更に、本実施形態では、図２に示すように、終端領域に、底部が第２のドリフト領域２４側に突出する端部領域４４を設ける。端部領域４４を設けることにより、終端領域における電界集中が緩和される。ｐ⁻型の低濃度ピラー領域２８と、不純物濃度が半分の端部領域４４の構造とすることでも終端領域における電界集中が緩和される。したがって、ＭＯＳＦＥＴ１００の耐圧が向上する。

また、例えば、斜めイオン注入を１回行っただけで端部領域４４を形成する場合、端部領域４４は平行四辺形の形状となる。いいかえれば、端部領域４４の底部の角部の一方は鋭角、一方は鈍角となる。この場合、耐圧にアンバランスが生じ好ましくない。本実施形態では、端部領域４４の底部の角部の双方を鋭角にする。したがって、耐圧にアンバランスが生じず、耐圧が向上したＭＯＳＦＥＴ１００が実現できる。

なお、電界集中を緩和する観点から、端部領域４４の角部４６が８０度以下の鋭角であることが、より望ましい。

以上、本実施形態のＭＯＳＦＥＴ１００の製造方法によれば、適切なイオン注入の方向を選択することにより、深いｐｎ接合を含むｐｎ接合の形成が容易になる。また、本実施形態のＭＯＳＦＥＴ１００によれば、端部領域４４を終端領域に設けることにより、耐圧が向上する。

（第２の実施形態）
本実施形態の半導体装置の製造方法は、ＭＯＳＦＥＴのボディ領域の形成に、斜めイオン注入を用いる点と、ＭＯＳＦＥＴがトレンチゲート型ではなく、プレーナゲート型である点で、第１の実施形態と異なっている。以下、第１の実施形態と重複する内容については記述を省略する。

図１２、図１３は、本実施形態の半導体装置の模式断面図である。図１２は、ゲート電極の伸長方向に垂直な断面図である。図１３は、ゲート電極の伸長方向に平行で、ボディ領域を含む断面図である。本実施形態の半導体装置は、ＳｉＣ（炭化珪素）を用いたプレーナゲート型の縦型ＭＯＳＦＥＴ２００である。以下、第１導電型がｎ型、第２導電型がｐ型である場合を例に説明する。

ＭＯＳＦＥＴ２００は、ＳｉＣ層１０、ソース電極（第１の電極）１２、ドレイン電極（第２の電極）１４、ゲート絶縁膜１６、ゲート電極１８、層間絶縁膜２０、フィールド絶縁膜２１を備える。ＳｉＣ層１０内には、ｎ^＋型のドレイン領域２２、ドリフト領域（第１のＳｉＣ領域）２７、ｐ型のボディ領域３２、ｎ^＋型のソース領域３４、ｐ⁻型のリサーフ領域（第２のＳｉＣ領域）４２、端部領域（第３のＳｉＣ領域）４４、ｎ型領域５４、ｐ^＋型のコンタクト領域５６を備える。

ＭＯＳＦＥＴ２００の素子領域には、ｎ型領域５４が設けられる。ｎ型領域５４は、ｎ⁻型のドリフト領域２７とＳｉＣ層１０の表面との間に設けられる。ｎ型領域５４は、ｐ型のボディ領域３２の間に設けられる。ｎ型領域５４は、オン抵抗を低減する機能を有する。

ｎ型領域５４は、例えば、窒素（Ｎ）をｎ型不純物として含有する。

ＭＯＳＦＥＴ２００の終端領域には、ｐ⁻型のリサーフ領域４２と、ｐ⁻型の端部領域４４とが設けられる。ｐ⁻型のリサーフ領域４２と、ｐ⁻型の端部領域４４がＭＯＳＦＥＴ２００の終端構造である。

ｐ⁻型のリサーフ領域４２は、ｎ⁻型のドリフト領域２７内に設けられる。ｐ⁻型のリサーフ領域４２は、ｎ⁻型のドリフト領域２７とＳｉＣ層１０の表面との間に設けられる。リサーフ領域４２は、ＳｉＣ層１０の表面に接して設けられる。リサーフ領域４２は、ボディ領域３２に接する。リサーフ領域４２上には、フィールド絶縁膜２１が設けられる。

リサーフ領域４２は、ＭＯＳＦＥＴ２００の素子領域を囲んで環状に設けられる。リサーフ領域４２は、ｐ型のボディ領域３２に接して設けられる。リサーフ領域４２は、ＭＯＳＦＥＴ２００のオフ動作時に、素子領域の終端部に印加される高電界を緩和し、ＭＯＳＦＥＴ２００の耐圧を向上させる機能を有する。

リサーフ領域４２は、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。リサーフ領域４２のｐ型不純物の不純物濃度は、例えば、ボディ領域３２のｐ型不純物の不純物濃度よりも低い。リサーフ領域４２のｐ型不純物の不純物濃度は、例えば、１×１０^１６ｃｍ^−３以上５×１０^１７ｃｍ^−３以下である。リサーフ領域４２の深さは、例えば、０．３μｍ以上０．６μｍ以下である。

ｐ⁻型の端部領域４４は、ｎ⁻型のドリフト領域２７内に設けられる。

端部領域４４は、ＳｉＣ層１０の裏面側の角部４６とリサーフ領域４２との間に、ドリフト領域２７を挟む。ＳｉＣ層１０の裏面側の端部（底部）のｎ⁻型のドリフト領域２７との境界が鋭角を呈する。言い換えれば、端部領域４４は、ＳｉＣ層１０の表面から裏面に向かう方向に幅が広がっている。また、言い換えれば、端部領域４４は、底面と側面が交わる角部４６が鋭角を有する。鋭角は、例えば、８０度以下である。

また、ＳｉＣ層１０の裏面側の端部（底部）のボディ領域３２との境界が鋭角となっている。

端部領域４４は、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。端部領域４４のｐ型不純物の不純物濃度は、ボディ領域３２のｐ型不純物の不純物濃度よりも低い。端部領域４４のｐ型不純物の不純物濃度は、例えば、５×１０^１６ｃｍ^−３以上２．５×１０^１８ｃｍ^−３以下である。

ボディ領域３２及び端部領域４４の形成は、アルミニウムのイオン注入により行う。ＳｉＣ層１０の表面に対してイオンの注入方向が傾斜する２回の斜めイオン注入で行う。第１のイオン注入と、第１のイオン注入とは傾斜の方向が反対となる斜めイオン注入で行う。

第１のイオン注入と第２のイオン注入が重なった領域が、ボディ領域３２となる。一方、第１のイオン注入と第２のイオン注入が重ならなかった領域が端部領域４４となる。

端部領域４４のアルミニウムの不純物濃度は、ボディ領域３２の１／２となる。言い換えれば、ボディ領域３２のルミニウムの不純物濃度は、端部領域４４の２倍となる。

第１及び第２のイオン注入は、例えば、ＳｉＣ層１０に＜１０−１−１＞±１度、又は、＜１０−１−２＞±１度の方向でイオン注入を行う。

ｎ型領域５４の形成は、窒素（Ｎ）のイオン注入により行う。例えば、ＳｉＣ層１０に窒素を、＜１０−１−１＞±１度、又は、＜１０−１−２＞±１度の方向でイオン注入することで形成する。

本実施形態のＭＯＳＦＥＴ２００の製造方法によれば、第１の実施形態同様、適切なイオン注入の方向を選択することにより、深いｐｎ接合を含むｐｎ接合の形成が容易になる。また、本実施形態のＭＯＳＦＥＴ２００によれば、第１の実施形態同様、端部領域４４を終端領域に設けることにより、耐圧が向上する。

第１及び第２の実施形態では、ＳｉＣ層１０の表面が、（０００１）面に対しオフ角を有する面を例に説明したが、ＳｉＣ層１０の表面にその他の面を適用することも可能である。

第１及び第２の実施形態では、第１導電型がｎ型、第２導電型がｐ型の場合を例に説明したが、第１導電型をｐ型、第２導電型をｎ型とすることも可能である。

第１及び第２の実施形態では、ｐ型不純物としてアルミニウム（Ａｌ）を例示したが、ボロン（Ｂ）を用いることも可能である。また、ｎ型不純物として窒素（Ｎ）を例示したが、リン（Ｐ）、砒素（Ａｓ）、アンチモン（Ｓｂ）等を適用することも可能である。また、イオン注入する不純物のイオンの価数は、適宜選択することが可能である。

第１及び第２の実施形態では、ＭＯＳＦＥＴを例に説明したが、本発明は、ＰｉＮダイオード、ＳＢＤ（Ｓｃｈｏｔｔｋｙ Ｂａｒｒｉｅｒ Ｄｉｏｄｅ）、ＪＢＳ（Ｊｕｎｃｔｉｏｎ Ｂａｒｒｉｅｒ Ｓｃｈｏｔｔｋｙ ｄｉｏｄｅ）、ＭＰＳ（Ｍｅｒｇｅｄ ＰｉＮ Ｓｃｈｏｔｔｋｙ ｄｉｏｄｅ）、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）等、その他のＳｉＣデバイスにも適用することが可能である。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１０ ＳｉＣ層
１２ ソース電極（第１の電極）
１４ ドレイン電極（第２の電極）
２６ ｎ⁻型の第２のドリフト領域（第１のＳｉＣ領域）
２７ ｎ⁻型のドリフト領域（第１のＳｉＣ領域）
２８ ｐ⁻型の低濃度ピラー領域（第４のＳｉＣ領域）
３２ ボディ領域３２（第４のＳｉＣ領域）
４２ ｐ⁻型のリサーフ領域（第２のＳｉＣ領域）
４４ 端部領域（第３のＳｉＣ領域）
４６ 角部
１００ ＭＯＳＦＥＴ（半導体装置）
２００ ＭＯＳＦＥＴ（半導体装置）

Claims (5)

1. 第１の面と第２の面を有するＳｉＣ層の一部である素子領域と、
   前記ＳｉＣ層の一部であり、前記素子領域を囲む終端領域と、
   前記第１の面に設けられた第１の電極と、
   前記第２の面に設けられた第２の電極と、
   前記ＳｉＣ層内に設けられた第１導電型の第１のＳｉＣ領域と、
   前記終端領域内の前記第１のＳｉＣ領域と前記第１の面との間に設けられ、前記第１の電極と電気的に接続され、前記素子領域を囲む第２導電型の第２のＳｉＣ領域と、
   前記第２のＳｉＣ領域と前記第２の面との間に設けられ、前記第２の面側の角部と前記第２のＳｉＣ領域との間に前記第１のＳｉＣ領域の一部を挟む第２導電型の第３のＳｉＣ領域と、
   前記第１のＳｉＣ領域の一部との間に、前記第３のＳｉＣ領域を挟んで前記第３のＳｉＣ領域に接して設けられ、前記第３のＳｉＣ領域よりも第２導電型の不純物濃度の高い第４のＳｉＣ領域と、
   を備える半導体装置。
2. 前記第４のＳｉＣ領域の第２導電型の不純物濃度は、前記第３のＳｉＣ領域の第２導電型の不純物濃度の２倍である請求項１記載の半導体装置。
3. 第１の面と第２の面を有するＳｉＣ層の一部である素子領域と、
   前記ＳｉＣ層の一部であり、前記素子領域を囲む終端領域と、
   前記第１の面に設けられた第１の電極と、
   前記第２の面に設けられた第２の電極と、
   前記ＳｉＣ層内に設けられた第１導電型の第１のＳｉＣ領域と、
   前記終端領域内の前記第１のＳｉＣ領域と前記第１の面との間に設けられ、前記第１の電極と電気的に接続され、前記素子領域を囲む第２導電型の第２のＳｉＣ領域と、
   前記第２のＳｉＣ領域と前記第２の面との間に設けられ、前記第２の面側の角部と前記第２のＳｉＣ領域との間に前記第１のＳｉＣ領域の一部を挟む第２導電型の第３のＳｉＣ領域と、を備え、
   前記角部は鋭角を有する半導体装置。
4. 前記鋭角は８０度以下である請求項３記載の半導体装置。
5. 前記第１のＳｉＣ領域の一部との間に、前記第３のＳｉＣ領域を挟んで前記第３のＳｉＣ領域に接して設けられ、前記第３のＳｉＣ領域よりも第２導電型の不純物濃度の高い第４のＳｉＣ領域と、を更に備える請求項３又は請求項４記載の半導体装置。