JP6551166B2

JP6551166B2 - Semiconductor integrated circuit and image forming apparatus

Info

Publication number: JP6551166B2
Application number: JP2015215407A
Authority: JP
Inventors: 春充藤森; 斉浅野; 克英酒井; 友伸田村
Original assignee: Konica Minolta Inc
Current assignee: Konica Minolta Inc
Priority date: 2015-11-02
Filing date: 2015-11-02
Publication date: 2019-07-31
Anticipated expiration: 2035-11-02
Also published as: JP2017092057A

Description

この発明は、シリコン（Si）を用いた半導体集積回路、及び該半導体集積回路が搭載された画像形成装置に関する。 The present invention relates to a semiconductor integrated circuit using silicon (Si) and an image forming apparatus on which the semiconductor integrated circuit is mounted.

画像形成装置の制御基板にはASIC(Application Specific Integrated Circuit)と称される半導体集積回路が実装されている。画像形成装置の制御基板におけるASIC−デバイス間通信では、送信側デバイスからの出力波形品質が、受信側デバイスの仕様を満たす必要がある。つまり、出力波形の「オーバーシュート／アンダーシュート／ハイレベル／ローレベル／スルーレート／など」が受信側デバイスの仕様を満たす必要がある。 A semiconductor integrated circuit called an application specific integrated circuit (ASIC) is mounted on a control substrate of the image forming apparatus. In the ASIC-device communication on the control board of the image forming apparatus, the output waveform quality from the transmission side device needs to satisfy the specifications of the reception side device. That is, the output waveform “overshoot / undershoot / high level / low level / slew rate / etc.” Needs to satisfy the specifications of the receiving device.

そこで、送信側デバイスの近傍に固定抵抗器を実装し、実装する固定抵抗器を抵抗値が異なるものに置き換えながら調整して、出力波形品質を調整している。この固定抵抗器の素材には「メタルグレーズ／炭素／酸化金属／など」が使用されている。 Therefore, a fixed resistor is mounted in the vicinity of the transmission side device, and the output waveform quality is adjusted by replacing the mounted fixed resistor with one having a different resistance value. “Metal glaze / carbon / metal oxide / etc.” Is used as the material of this fixed resistor.

なお、特許文献１には正の温度係数をもつ抵抗材料による第１の抵抗部と、負の温度係数をもつ第２の抵抗部とをそれぞれ形成し、かつ第１と第２の抵抗部を直列または並列に接続した抵抗回路を構成することで、抵抗値の温度係数の絶対値を、第１と第２のそれぞれの温度係数の絶対値よりも小さくした半導体集積回路における抵抗回路装置が開示されている。 In Patent Document 1, a first resistance portion made of a resistance material having a positive temperature coefficient and a second resistance portion having a negative temperature coefficient are formed, and the first and second resistance portions are formed. A resistance circuit device in a semiconductor integrated circuit in which the absolute value of the temperature coefficient of the resistance value is made smaller than the absolute value of each of the first and second temperature coefficients by configuring a resistance circuit connected in series or in parallel is disclosed. It is done.

特許文献２には、入力端子に複数の終端抵抗を設けておき、信号送信側の半導体集積回路がECL型半導体かCMOS型半導体かで終端抵抗の接続を切り換える半導体集積回路が開示されている。 Patent Document 2 discloses a semiconductor integrated circuit in which a plurality of termination resistors are provided at an input terminal, and the connection of termination resistors is switched depending on whether the semiconductor integrated circuit on the signal transmission side is an ECL type semiconductor or a CMOS type semiconductor.

特許文献３には、出力インピーダンス調整を行う複数の出力MOSFETと、スルーレート調整を行う複数の出力MOSFETとを備え、出力データに対応して、オン状態となるMOSFETの数を選択し、出力インピーダンスとスルーレートの調整を行う半導体集積回路が開示されている。 Patent Document 3 includes a plurality of output MOSFETs that perform output impedance adjustment and a plurality of output MOSFETs that perform slew rate adjustment, and selects the number of MOSFETs that are turned on according to output data, and outputs impedance And a semiconductor integrated circuit that adjusts the slew rate.

特開平３−１０１１６０号公報JP-A-3-101160 特開平８−１３９２７２号公報JP-A-8-139272 特許第４４２８５０４号公報Japanese Patent No. 4428504

しかしながら、この送信側デバイス近傍に固定抵抗器を実装すると、制御基板に実装する部品点数が増加するとともに実装面積が増えるという問題がある。 However, when the fixed resistor is mounted in the vicinity of the transmission side device, there is a problem that the number of parts mounted on the control substrate increases and the mounting area increases.

また、特許文献１及び２に記載の技術は送信側デバイスにおける出力波形品質の向上に関する技術ではなく、出力波形品質を調整することはできない。 In addition, the techniques described in Patent Documents 1 and 2 are not techniques related to the improvement of the output waveform quality in the transmitting device, and the output waveform quality cannot be adjusted.

また、特許文献３に記載の技術は、複数のMOSFETのオン抵抗により出力インピーダンス調整を行っているため、回路構成が複雑である。 Further, in the technology described in Patent Document 3, since the output impedance adjustment is performed by the on resistances of the plurality of MOSFETs, the circuit configuration is complicated.

この発明は、このような技術的背景に鑑みてなされたものであって、部品点数や実装面積を増加させることなく簡単な構成で出力波形品質の調整を行うことができる半導体集積回路及び及び該半導体集積回路が搭載された画像形成装置を提供することを課題とする。 The present invention has been made in view of such a technical background, a semiconductor integrated circuit capable of adjusting the output waveform quality with a simple configuration without increasing the number of components and mounting area, and the semiconductor integrated circuit An object is to provide an image forming apparatus on which a semiconductor integrated circuit is mounted.

上記課題は、以下の手段によって解決される。
（１）シリコン（Si）を用いた半導体集積回路の出力部において、トランジスタ出力ゲートと出力端子との間に、複数のSi抵抗素子で構成され、かつダンピング抵抗またはプルアップ抵抗として機能しているSi抵抗部が形成されており、前記複数のSi抵抗素子の電気的接続を切り換える切換手段を備え、該切換手段は、条件に応じて、電気的に接続するSi抵抗素子の切り換えを行い、さらに、チップ内に構成したNPN型バイポーラトランジスタのベース・エミッタ間電圧またはチップ内に構成したMOSFETのオン抵抗の何れかを測定することにより温度を検知する半導体集積回路のチップ温度を検知する温度検知手段を備え、前記温度検知手段により検知されたチップ温度に応じて、前記切換手段は電気的に接続するSi抵抗素子の切り換えを行い、温度検知のための測定に用いられる前記NPN型バイポーラトランジスタまたはMOSFETは、前記切換手段を兼ねていることを特徴とする半導体集積回路。
（２）チップ温度に対するSi抵抗素子の電気的接続パターン情報を記憶する記憶手段を備え、前記切換手段は前記記憶手段に記憶された電気的接続パターン情報を基に、Si抵抗素子の切り換えを行う前項１に記載の半導体集積回路。
（３）前記温度検知手段により検知されたチップ温度の上昇に伴い、前記切換手段は、Si抵抗素子の直列接続数を増やすか、またはSi抵抗素子の並列接続数を減らすか、またはこの両方を行うように、Si抵抗素子の切り換えを行う前項１または２に記載の半導体集積回路。
（４）前記複数のSi抵抗素子には、抵抗値に段階的な差が設けられている前項１〜３のいずれかに記載の半導体集積回路。
（５）請求項１〜４のいずれかに記載の半導体集積回路が搭載された画像形成装置。
（６）シリコン（Si）を用いた半導体集積回路の出力部において、トランジスタ出力ゲートと出力端子との間にSi抵抗部が形成されており、前記Si抵抗部は、複数のSi抵抗素子で構成されており、前記複数のSi抵抗素子の電気的接続を切り換える切換手段と、動作モードを管理する動作モード管理手段と、半導体集積回路のチップ温度を検知する温度検知手段と、前記温度検知手段により検知された各動作モードにおけるチップ温度を記憶する温度記憶手段と、動作モードを変更してからの経過時間を測定するタイマーと、前記半導体集積回路が休止する省電力モードから稼働する通常モードへ変更する時に、省電力モードの経過時間が閾値以上であった場合には、前記温度記憶手段に記憶されるチップ温度を取得して初期条件として設定する設定手段と、を備え、前記切換手段は、前記初期条件を基に電気的に接続するSi抵抗素子の切り換えを行うことを特徴とする画像形成装置。
（７）前記設定手段により、前記温度記憶手段に記憶されたチップ温度が初期条件として設定された後、前記温度検知手段がチップ温度の検知を所定時間内に実行したときに、温度記憶手段のチップ温度と検知されたチップ温度とを比較し、所定値以上に温度差が発生している場合には、前記温度記憶手段のチップ温度を検知したチップ温度で上書きする上書き手段を備えている前項６に記載の画像形成装置。
（８）前記切換手段は、前記Si抵抗素子の切り換えを、半導体集積回路の出力部と他との通信が行われない動作モードのときに実行する前項６または７に記載の画像形成装置。
（９）画像処理オプションの設定を管理する設定管理手段を備え、ユーザー設定によって有効となる画像処理オプション数の増加に伴い、温度検知手段によるチップ温度の検知頻度が高く設定されている請求項６〜８のいずれかに記載の画像形成装置。
The above-mentioned subject is solved by the following means.
(1) In an output part of a semiconductor integrated circuit using silicon (Si), it is composed of a plurality of Si resistance elements between a transistor output gate and an output terminal , and functions as a damping resistor or a pull-up resistor. A Si resistance portion is formed, and includes switching means for switching the electrical connection of the plurality of Si resistance elements, and the switching means switches the Si resistance elements to be electrically connected according to conditions, and Temperature detection means for detecting the chip temperature of a semiconductor integrated circuit that detects the temperature by measuring either the base-emitter voltage of the NPN bipolar transistor configured in the chip or the on-resistance of the MOSFET configured in the chip The switching means switches the Si resistance element to be electrically connected according to the chip temperature detected by the temperature detection means, and the temperature The NPN-type bipolar transistor or MOSFET used for the measurement, a semiconductor integrated circuit, characterized in that also serves as the switching means for knowledge.
( 2 ) A storage means for storing the electrical connection pattern information of the Si resistance element with respect to the chip temperature is provided, and the switching means switches the Si resistance element based on the electrical connection pattern information stored in the storage means. The semiconductor integrated circuit according to item 1 above.
( 3 ) As the chip temperature detected by the temperature detecting means rises, the switching means increases the number of series connection of Si resistance elements, reduces the number of parallel connections of Si resistance elements, or both. 3. The semiconductor integrated circuit according to 1 or 2 above, wherein the switching of the Si resistance element is performed as described above.
( 4 ) The semiconductor integrated circuit according to any one of the preceding items 1 to 3 , wherein the plurality of Si resistance elements are provided with stepwise differences in resistance values.
( 5 ) An image forming apparatus on which the semiconductor integrated circuit according to any one of claims 1 to 4 is mounted.
( 6 ) In the output part of the semiconductor integrated circuit using silicon (Si), a Si resistor part is formed between the transistor output gate and the output terminal, and the Si resistor part is composed of a plurality of Si resistor elements. A switching means for switching the electrical connection of the plurality of Si resistance elements, an operation mode management means for managing the operation mode, a temperature detection means for detecting the chip temperature of the semiconductor integrated circuit, and the temperature detection means. Temperature storage means for storing the detected chip temperature in each operation mode, a timer for measuring the elapsed time since the operation mode was changed, and a change from the power saving mode in which the semiconductor integrated circuit is paused to the normal mode in which the semiconductor integrated circuit operates When the elapsed time in the power saving mode is equal to or greater than a threshold value, the chip temperature stored in the temperature storage means is acquired and set as an initial condition Comprising a constant section, wherein the switching means, an image forming apparatus, characterized in that for switching Si resistive element electrically connected on the basis of the initial conditions.
( 7 ) After the chip temperature stored in the temperature storage means is set as an initial condition by the setting means, when the temperature detection means detects the chip temperature within a predetermined time, the temperature storage means The above-mentioned provision of overwriting means for comparing the chip temperature with the detected chip temperature and overwriting the chip temperature of the temperature storage means with the detected chip temperature if a temperature difference is greater than a predetermined value. The image forming apparatus according to 6 .
( 8 ) The image forming apparatus according to item 6 or 7 , wherein the switching unit executes switching of the Si resistance element in an operation mode in which communication between the output unit of the semiconductor integrated circuit and the other is not performed.
(9) comprising a setting managing unit that manages the setting of the image processing options, with the increase in image processing speed option is activated by user settings, claim detection frequency of the chip temperature is set higher by the temperature detecting means 6 The image forming apparatus according to any one of to 8 .

前項（１）に記載の発明によれば、シリコン（Si）を用いた半導体集積回路の出力部において、トランジスタ出力ゲートと出力端子との間にSi抵抗部が形成されているから、送信側デバイスである半導体集積回路の近傍に固定抵抗器を実装する必要がなくなり、制御基板に実装する部品点数や実装面積の増加を抑制することができ、安価に制御基板を構成することができる。しかも、複数のMOSFETによることなく、簡易な構成で出力波形品質の向上を図ることができる。 According to the invention described in (1) above, since the Si resistance portion is formed between the transistor output gate and the output terminal in the output portion of the semiconductor integrated circuit using silicon (Si), This eliminates the need to mount a fixed resistor in the vicinity of the semiconductor integrated circuit, which can suppress an increase in the number of components mounted on the control board and the mounting area, and allows the control board to be configured at low cost. Moreover, output waveform quality can be improved with a simple configuration without using a plurality of MOSFETs.

また、Si抵抗部をダンピング抵抗またはプルアップ抵抗として機能させることができ、特にダンピング抵抗として機能させる場合はねダンピング抵抗を配置する位置を、従来よりもトランジスタ出力ゲートに対して近い位置とすることができる。
In addition , the Si resistor can function as a damping resistor or a pull-up resistor. Especially when functioning as a damping resistor, the position of the spring damping resistor should be closer to the transistor output gate than before. Can.

また、Si抵抗部は、複数のSi抵抗素子で構成されており、切換手段により、条件に応じて、電気的に接続するSi抵抗素子が切り換えられるから、動作状況に応じた適正な抵抗値を実現することができる。
In addition , the Si resistance portion is composed of a plurality of Si resistance elements, and the Si resistance elements to be electrically connected are switched according to conditions by the switching means. It can be realized.

また、温度検知手段により検知された半導体集積回路のチップ温度に応じて、電気的に接続するSi抵抗素子の切り換えが行われるから、半導体集積回路のチップ温度に応じて、Si抵抗部の抵抗値を適正な値に設定することができる。
In addition , since the Si resistance element to be electrically connected is switched according to the chip temperature of the semiconductor integrated circuit detected by the temperature detecting means, the resistance value of the Si resistance portion is determined according to the chip temperature of the semiconductor integrated circuit. Can be set to an appropriate value.

また、チップ内に構成したNPN型バイポーラトランジスタのベース・エミッタ間電圧（VBE）またはチップ内に構成したMOSFETのオン抵抗の何れかを測定することにより、半導体集積回路のチップ温度が検知される。
Further , the chip temperature of the semiconductor integrated circuit is detected by measuring either the base-emitter voltage (VBE) of the NPN bipolar transistor configured in the chip or the on-resistance of the MOSFET configured in the chip.

また、温度検知のための測定に用いられるNPN型バイポーラトランジスタまたはMOSFETは、切換手段を兼ねているから、半導体集積回路の回路規模を大きくすることなくチップ温度を検知することができる。
In addition , since the NPN bipolar transistor or MOSFET used for the temperature detection measurement also serves as a switching means, the chip temperature can be detected without increasing the circuit scale of the semiconductor integrated circuit.

前項（２）に記載の発明によれば、チップ温度に対して正確にSi抵抗素子を切り換えることができる。
According to the invention described in item ( 2 ) above, the Si resistance element can be accurately switched with respect to the chip temperature.

前項（３）に記載の発明によれば、温度上昇に伴い抵抗値が減少していくSi抵抗素子の温度依存性に対応した抵抗値の調整を行うことができる。
According to the invention described in the preceding item ( 3 ), it is possible to adjust the resistance value corresponding to the temperature dependence of the Si resistance element whose resistance value decreases as the temperature rises.

前項（４）に記載の発明によれば、複数のSi抵抗素子には、抵抗値に段階的な差が設けられているから、これらを組み合わせることで、Si抵抗素子の温度依存性に対応した抵抗値の調整を行うことができる。
According to the invention described in the preceding item ( 4 ), since a plurality of Si resistance elements are provided with stepwise differences in resistance values, the combination of these corresponds to the temperature dependence of the Si resistance elements. The resistance value can be adjusted.

前項（５）に記載の発明によれば、送信側デバイス近傍に固定抵抗器を実装する必要がなくなり、制御基板に実装する部品点数や実装面積の増加を抑制でき、簡易な構成で出力波形品質の向上を図ることができる半導体集積回路が搭載された画像形成装置となる。
According to the invention described in ( 5 ) above, it is not necessary to mount a fixed resistor in the vicinity of the transmitting device, an increase in the number of components mounted on the control board and an increase in mounting area can be suppressed, and output waveform quality with a simple configuration. Thus, an image forming apparatus equipped with a semiconductor integrated circuit capable of improving the image quality is obtained.

前項（６）に記載の発明によれば、半導体集積回路が休止する省電力モードから稼働する通常モードへ変更する時に、省電力モードの経過時間が閾値以上であった場合には、温度記憶手段に記憶されるチップ温度が初期条件として設定され、初期条件を基に電気的に接続するSi抵抗素子の切り換えが行われるから、省電力モードからの復帰時にチップ温度の検知を省くことができ、復帰後の１枚目の印刷に要する時間（ファーストコピーアウト時間）が長くなるのを防止できる。
According to the invention described in the preceding item ( 6 ), when changing from the power saving mode in which the semiconductor integrated circuit is suspended to the normal mode in which the semiconductor integrated circuit operates, if the elapsed time in the power saving mode is equal to or greater than the threshold value, the temperature storage means The chip temperature stored in is set as the initial condition, and switching of the Si resistance element that is electrically connected based on the initial condition is performed, so the detection of the chip temperature can be omitted when returning from the power saving mode, It is possible to prevent the time (first copy-out time) required for printing the first sheet after returning from becoming long.

前項（７）に記載の発明によれば、温度記憶手段に記憶されたチップ温度が初期条件として設定された後、チップ温度の検知が所定時間内に実行され、温度記憶手段のチップ温度と検知したチップ温度とを比較し、所定値以上に温度差が発生している場合には、温度記憶手段のチップ温度を検知したチップ温度で上書き保存するから、季節や画像形成装置の設置場所が変化した場合等においても、ユーザーの使用環境に応じたチップ温度に修正してSi抵抗素子の切り換えを行うことができる。
According to the invention described in the preceding item ( 7 ), after the chip temperature stored in the temperature storage means is set as an initial condition, the chip temperature is detected within a predetermined time, and the chip temperature and the detection of the temperature storage means are detected. If the temperature difference is greater than the specified value, the chip temperature in the temperature storage means is overwritten with the detected chip temperature, so the season and the location of the image forming device change. Even in such a case, the Si resistance element can be switched by correcting the chip temperature according to the use environment of the user.

前項（８）に記載の発明によれば、半導体集積回路における電気的に接続するSi抵抗素子の切り換えは、切り換え対象である出力部において、他と通信しない動作モード時に実行するから、Si抵抗素子の切り換えに伴うノイズによって通信不良が発生する等の通信状態への悪影響を生じることなく、Si抵抗素子の切り換えを行うことができる。
According to the invention described in the preceding item ( 8 ), since switching of the electrically connected Si resistor element in the semiconductor integrated circuit is performed in an operation mode in which communication with the other is not performed in the output unit to be switched, the Si resistor element Switching of the Si resistance element can be performed without causing an adverse effect on the communication state such as communication failure caused by noise accompanying switching.

前項（９）に記載の発明によれば、ユーザー設定によって有効となる画像処理オプション数の増加に伴い、チップ温度を検知する頻度を高くするから、半導体集積回路での処理が多くなってチップ温度の上昇が急峻になる場合でも、遅れることなく抵抗値の調整を行うことができる。 According to the invention described in the preceding item ( 9 ), since the frequency of detecting the chip temperature is increased with the increase in the number of image processing options that are enabled by the user setting, the processing in the semiconductor integrated circuit is increased and the chip temperature is increased. Even when the rise of the resistance becomes steep, the resistance value can be adjusted without delay.

従来の画像形成装置における制御システム例の図である。It is a figure of the example of the control system in the conventional image forming apparatus. 本発明の一実施形態に係る画像形成装置の構成を示すブロック図である。1 is a block diagram illustrating a configuration of an image forming apparatus according to an embodiment of the present invention. 本発明の一実施形態に係る半導体集積回路の構成例である。1 is a configuration example of a semiconductor integrated circuit according to an embodiment of the present invention. （ａ）は従来の半導体集積回路の出力部の例を示す図、（ｂ）は外部に実装した抵抗器（ダンピング抵抗）の配線パターン上の位置に関する説明図、(ｃ)は(ｂ)に対応する回路図である。(A) is a figure which shows the example of the output part of the conventional semiconductor integrated circuit, (b) is explanatory drawing regarding the position on the wiring pattern of the resistor (damping resistance) mounted outside, (c) is (b) It is a corresponding circuit diagram. （ａ）は本発明の実施形態に係る半導体集積回路の出力部の例を示す図、（ｂ）は外部に実装した抵抗器（ダンピング抵抗）の配線パターン上の位置に関する説明図、(ｃ)は(ｂ)に対応する回路図である。(A) is a figure which shows the example of the output part of the semiconductor integrated circuit which concerns on embodiment of this invention, (b) is explanatory drawing regarding the position on the wiring pattern of the resistor (damping resistance) mounted outside, (c) Is a circuit diagram corresponding to (b). Si抵抗部をプルアップ抵抗として用いる場合の半導体集積回路の出力部の例を示す図である。It is a figure which shows the example of the output part of a semiconductor integrated circuit when using a Si resistance part as a pull-up resistor. （ａ）〜（ｃ）はそれぞれSi抵抗部の構成例を示す図である。(A)-(c) is a figure which shows the structural example of a Si resistance part, respectively. 半導体集積回路の出力部の他の例を示す図である。It is a figure which shows the other example of the output part of a semiconductor integrated circuit. （ａ）（ｂ）はそれぞれ温度検知部の一例を示す図である。(A) and (b) are figures which show an example of a temperature detection part, respectively. （ａ）（ｂ）はそれぞれ切換部を兼ねて温度検知部を構成した例を示す図である。(A) and (b) are figures which show the example which comprised the temperature detection part also serving as the switching part, respectively. （ａ）（ｂ）はそれぞれ温度検知部で検知されるチップ温度に応じて抵抗部の複数のSi抵抗素子１０２の電気的接続を切り換える場合の切換パターン情報の一例を示す表である。(A) (b) is a table | surface which shows an example of the switching pattern information in the case of switching the electrical connection of the some Si resistance element 102 of a resistance part according to the chip | tip temperature detected by the temperature detection part, respectively. Si抵抗素子の抵抗値の設定例を示す表である。It is a table | surface which shows the example of a setting of the resistance value of Si resistive element. 図２に示した画像形成装置１におけるSi抵抗素子の切り換え動作のフローチャートである。5 is a flowchart of the switching operation of the Si resistance element in the image forming apparatus 1 shown in FIG. 図１３のステップＳ０７及びステップＳ１２のSi抵抗素子の電気的接続の切り換え処理を示すフローチャートである。It is a flowchart which shows the switching process of the electrical connection of the Si resistance element of step S07 of FIG. 13, and step S12. 画像処理オプション数に応じたチップ温度検知頻度を決定する表である。It is a table | surface which determines the chip temperature detection frequency according to the number of image processing options.

以下、この発明の実施形態を図面に基づいて説明するが、まず従来の構成について説明する。 Hereinafter, an embodiment of the present invention will be described based on the drawings. First, a conventional configuration will be described.

図１は、従来の画像形成装置における制御システム例である。図１(ａ)は、制御メイン基板５０上に、全体制御部（CPU）５１と、半導体集積回路（ASIC）５２と、他の半導体デバイス（IC）５３とが実装されている。また、半導体集積回路５２の出力部には、ダンピング抵抗として機能する抵抗器５４も実装されている。一方、ユーザーが必要に応じてオプション基板６０を追加した場合には、コネクタ６１、６２とハーネス６３を介して別の半導体デバイス６４も接続される。図１(ｂ)は、CPU５１とASIC５２を一つの半導体チップ７０で実現し、SoC（System on a Chip）化した場合の例である。 FIG. 1 shows an example of a control system in a conventional image forming apparatus. In FIG. 1A, an overall control unit (CPU) 51, a semiconductor integrated circuit (ASIC) 52, and another semiconductor device (IC) 53 are mounted on a control main board 50. A resistor 54 that functions as a damping resistor is also mounted on the output portion of the semiconductor integrated circuit 52. On the other hand, when the user adds an optional board 60 as necessary, another semiconductor device 64 is also connected via the connectors 61 and 62 and the harness 63. FIG. 1B shows an example in which the CPU 51 and the ASIC 52 are realized by a single semiconductor chip 70 to form an SoC (System on a Chip).

図２は、本発明の一実施形態に係る画像形成装置１の構成を示すブロック図である。図２の実施形態には、本発明による半導体集積回路（ASIC）１００と、画像形成装置１の外部との通信および内部での通信を処理する全体制御部（CPU）１１０と、原稿用紙から画像データを取得するスキャナ部１２０と、画像形成装置１をネットワークであるLAN（Local Area Network）に接続するためのLAN接続部１３０と、USB機器を接続するためのUSB接続部１４０と、ユーザー設定や操作画面等を表示すると共にユーザーによる指示を受け付ける操作部（タッチパネル）１５０と、画像データを基にトナー像を形成して印刷用紙へ印刷するプリンタ部１６０と、印刷用紙をプリンタ部１６０へ供給する給紙部１７０と、印刷後処理を行うフィニッシャー部１８０と、ユーザーが必要に応じて追加する画像処理オプション１９１〜１９３と、を備えている。 FIG. 2 is a block diagram showing the configuration of the image forming apparatus 1 according to the embodiment of the present invention. 2 includes a semiconductor integrated circuit (ASIC) 100 according to the present invention, a general control unit (CPU) 110 that processes communication with and outside the image forming apparatus 1, and an image from a document sheet. A scanner unit 120 for acquiring data, a LAN connection unit 130 for connecting the image forming apparatus 1 to a local area network (LAN), a USB connection unit 140 for connecting a USB device, user settings and An operation unit (touch panel) 150 that displays an operation screen and the like and receives an instruction from a user, a printer unit 160 that forms a toner image based on image data and prints it on printing paper, and supplies the printing paper to the printer unit 160 A paper feed unit 170, a finisher unit 180 that performs post-printing processing, and image processing options 191 to 193 that a user adds as necessary are provided. Ru.

半導体集積回路１００には、素材にシリコン（Si）を用いたSi抵抗部１０１と、Si抵抗部を構成する複数のSi抵抗素子１０２の電気的接続を切り換える切換部１０３と、半導体集積回路１００のチップ温度（ダイの温度）を検知する温度検知部１０４と、チップ温度に対するSi抵抗素子１０２の電気的接続パターンを記憶する接続記憶部（RAM）１０５と、が備えられている。 The semiconductor integrated circuit 100 includes a Si resistance unit 101 using silicon (Si) as a material, a switching unit 103 that switches electrical connection of a plurality of Si resistance elements 102 that constitute the Si resistance unit, and a semiconductor integrated circuit 100. A temperature detection unit 104 that detects a chip temperature (die temperature) and a connection storage unit (RAM) 105 that stores an electrical connection pattern of the Si resistance element 102 with respect to the chip temperature are provided.

一方、全体制御部１１０には、動作モードを管理する動作モード管理部１１１と、各動作モードにおけるチップ温度を記憶する温度記憶部（RAM）１１２と、動作モードを変更してからの経過時間を測定するタイマー１１３と、画像処理オプションの設定を管理する設定管理部１１４と、が備えられている。また、半導体集積回路１００と全体制御部１１０には、通信可能なデバイス（他のIC）２１１〜２１３がそれぞれ接続してある。 On the other hand, the overall control unit 110 includes an operation mode management unit 111 that manages the operation mode, a temperature storage unit (RAM) 112 that stores a chip temperature in each operation mode, and an elapsed time after the operation mode is changed. A timer 113 for measurement and a setting management unit 114 for managing settings of image processing options are provided. Further, communicable devices (other ICs) 211 to 213 are connected to the semiconductor integrated circuit 100 and the overall control unit 110, respectively.

図３は、本発明の一実施形態に係る半導体集積回路１００の構成例である。図３では、半導体チップ３０１をインターポーザ３０２上のダイパッド３０３へ固定すると共に、外部パターン３０４とボンディングワイヤー３０５で接続している。外部パターン３０４からは、インターポーザ３０２を中継して半田ポール３０６の端子まで配線されている。半導体チップ３０１はモールド材（レジン：樹脂）３０７で覆われている。 FIG. 3 is a configuration example of a semiconductor integrated circuit 100 according to an embodiment of the present invention. In FIG. 3, the semiconductor chip 301 is fixed to the die pad 303 on the interposer 302 and is connected to the external pattern 304 by the bonding wire 305. The external pattern 304 is wired to the terminal of the solder pole 306 through the interposer 302. The semiconductor chip 301 is covered with a molding material (resin: resin) 307.

図４は、従来の半導体集積回路４００の出力部の例（インバータ時）である。図４(ａ)の入力に論理「１」が入力される（ゲート電位が電源電圧になる）と、P型MOSFET４０１はOFFし、N型MOSFET４０２はONするため、出力端子からはLow信号が出力される。一方、入力に論理「０」が入力される（ゲート電位がGNDになる）と、P型MOSFET４０１はONし、N型MOSFET４０２はOFFするため、出力端子からはHigh信号が出力される。尚、出力端子側から外乱ノイズが流入した場合に半導体集積回路４００を保護するため、端子近傍には保護回路４０３が設けられている。 FIG. 4 is an example (at the time of an inverter) of the output part of the conventional semiconductor integrated circuit 400. When logic “1” is input to the input of FIG. 4A (the gate potential becomes the power supply voltage), the P-type MOSFET 401 is turned off and the N-type MOSFET 402 is turned on, so that a Low signal is output from the output terminal. Be done. On the other hand, when logic “0” is inputted to the input (the gate potential becomes GND), the P-type MOSFET 401 is turned on and the N-type MOSFET 402 is turned off, so that a High signal is outputted from the output terminal. In order to protect the semiconductor integrated circuit 400 when disturbance noise flows from the output terminal side, a protection circuit 403 is provided in the vicinity of the terminal.

図４(ｂ)は、外部に実装した抵抗器（ダンピング抵抗）の配線パターン上の位置に関する説明図、図４(ｃ)は図４(ｂ)に対応する回路図である。半導体集積回路４００のチップに構成したトランジスタ４１１の出力ゲート４１１ａからダンピング抵抗４１０までの間には、ボンディングワイヤー４０４、出力端子４０５、基板上の配線パターン４０６が存在している。符号２２０は外部のデバイス（IC）である。 FIG. 4B is an explanatory diagram regarding the position on the wiring pattern of a resistor (damping resistor) mounted outside, and FIG. 4C is a circuit diagram corresponding to FIG. 4B. A bonding wire 404, an output terminal 405, and a wiring pattern 406 on the substrate exist between the output gate 411 a of the transistor 411 configured on the chip of the semiconductor integrated circuit 400 and the damping resistor 410. Reference numeral 220 is an external device (IC).

近年、画像形成装置１に搭載する半導体集積回路１００のパッケージでもBGA（Ball Grid Array）を採用することが多くなり、外部の近傍に実装したダンピング抵抗までの配線パターンが、これまでのQFP（Quad Flat Package）の時よりも長くなる傾向にある。 In recent years, the package of the semiconductor integrated circuit 100 mounted on the image forming apparatus 1 often adopts a BGA (Ball Grid Array), and the wiring pattern up to the damping resistor mounted near the outside is the QFP (Quad It tends to be longer than Flat Package.

図５は、本発明の一実施形態に係る半導体集積回路１００の出力部の例（ダンピング抵抗時）である。図４と比べて図５(ａ)では、トランジスタ４１１の出力ゲート４１１ａと出力端子４０５との間にSi抵抗部１０１が形成されており、出力部のダンピング抵抗として機能している。図５(ｂ)は、Si抵抗部１０１の配線パターン上の位置に関する説明図、図５(ｃ)は図５(ｂ)に対応する回路図である。Si抵抗部１０１は半導体集積回路１００のチップ３０１上に形成されているため、トランジスタ４１１の出力ゲート４１１ａからSi抵抗部１０１までの間は、図４(ｂ)、図４(ｃ)と比べて、極めて短くなっている。 FIG. 5 is an example (during damping resistance) of the output part of the semiconductor integrated circuit 100 according to an embodiment of the present invention. Compared to FIG. 4, in FIG. 5A, the Si resistance portion 101 is formed between the output gate 411 a of the transistor 411 and the output terminal 405, and functions as a damping resistance of the output portion. FIG. 5B is an explanatory diagram relating to the position of the Si resistor 101 on the wiring pattern, and FIG. 5C is a circuit diagram corresponding to FIG. Since the Si resistance portion 101 is formed on the chip 301 of the semiconductor integrated circuit 100, the distance between the output gate 411a of the transistor 411 and the Si resistance portion 101 is compared with FIGS. 4B and 4C. , Has become extremely short.

ダンピング抵抗は、送信側デバイス（この実施形態では半導体集積回路１００）の出力インピーダンスと、配線パターンの特性インピーダンスと、の不整合により発生する反射ノイズの抑制に使用されるため、送信側デバイス直近への挿入が効果的であることが知られている。そのため、トランジスタ４１１の出力ゲート４１１ａからSi抵抗部１０１までの配線が短いことが、反射ノイズの抑制にも効果的に機能している。 The damping resistor is used to suppress reflection noise generated due to mismatch between the output impedance of the transmission side device (in this embodiment, the semiconductor integrated circuit 100) and the characteristic impedance of the wiring pattern. It is known that the insertion of is effective. Therefore, the short wiring from the output gate 411a of the transistor 411 to the Si resistance unit 101 effectively functions to suppress reflection noise.

図６は、Si抵抗部１０１をプルアップ抵抗として用いる場合の半導体集積回路１００の出力部の例を示す図である。図５（ａ）と比べて図６では、トランジスタ４１１の出力ゲート４１１ａと出力端子４０５との間に、電源と接続したSi抵抗部１０１が形成されており、出力部のプルアップ抵抗として機能している。尚、トランジスタ４１１はオープンドレイン出力として動作するため、N型MOSFETのみで構成してある。 FIG. 6 is a diagram showing an example of the output portion of the semiconductor integrated circuit 100 in the case of using the Si resistor portion 101 as a pull-up resistor. Compared to FIG. 5A, in FIG. 6, the Si resistor portion 101 connected to the power source is formed between the output gate 411a of the transistor 411 and the output terminal 405, and functions as a pull-up resistor of the output portion. ing. Since the transistor 411 operates as an open drain output, only the N-type MOSFET is used.

このように、この実施形態では、シリコン（Si）を用いた半導体集積回路１００の出力部において、トランジスタ出力ゲート４１１ａと出力端子４０５との間にSi抵抗部１０１が形成されているから、送信側デバイスである半導体集積回路１００の近傍に固定抵抗器を実装する必要がなくなり、制御基板に実装する部品点数や実装面積の増加を抑制することができ、安価に制御基板を構成することができる。 Thus, in this embodiment, since the Si resistance portion 101 is formed between the transistor output gate 411a and the output terminal 405 in the output portion of the semiconductor integrated circuit 100 using silicon (Si), the transmission side There is no need to mount a fixed resistor in the vicinity of the semiconductor integrated circuit 100 as a device, an increase in the number of components mounted on the control board and the mounting area can be suppressed, and the control board can be configured at low cost.

図７はSi抵抗部１０１の構成例であり、抵抗値がR1〜R3の複数のSi抵抗素子１０２の接続を、複数の切替部１０３で切り替えるようになっている。なお、以下の説明では複数の切替部１０３を切替部SW0〜SW3のようにも表記し、Si抵抗素子１０２を抵抗素子R1〜R3のようにも表記する。また、この例では切換部SW1〜SW3には、MOSFETまたはバイポーラトランジスタを（通電方向は入力から出力で）使用し、切換部SW0にはバイポーラトランジスタまたはダイオードを（通電方向は出力から入力で）使用する。 FIG. 7 shows a configuration example of the Si resistance unit 101, and the connection of a plurality of Si resistance elements 102 having resistance values R 1 to R 3 is switched by a plurality of switching units 103. In the following description, the plurality of switching units 103 are also expressed as switching units SW0 to SW3, and the Si resistance element 102 is also expressed as resistance elements R1 to R3. In this example, MOSFETs or bipolar transistors are used for the switching units SW1 to SW3 (the energization direction is input to output), and bipolar transistors or diodes are used for the switching unit SW0 (the energization direction is output to input). Do.

図７(ａ) では、切換部SW0〜SW3と、Si抵抗素子R1〜R3が備わっており、切換部SW1とSi抵抗素子R1が直列接続され、切換部SW2とSi抵抗素子R2が直列接続され、切換部SW3とSi抵抗素子R3が直列接続され、これらの３個の直列接続回路と切換部SW0のみからなる回路が並列に接続されて、入力と出力の間に介在されている。これにより、切換部SW1〜SW3の３つの中からON状態となる切換部を１つだけ選択することで、Si抵抗素子R1〜R3のうち機能するSi抵抗素子の選択を行っている。なお、切換部SW0がON状態となった場合は、入力と出力が短絡される。 In FIG. 7A, switching units SW0 to SW3 and Si resistance elements R1 to R3 are provided, the switching unit SW1 and the Si resistance element R1 are connected in series, and the switching unit SW2 and the Si resistance element R2 are connected in series. The switching unit SW3 and the Si resistance element R3 are connected in series, and these three series-connected circuits and a circuit consisting only of the switching unit SW0 are connected in parallel and interposed between the input and the output. Thus, by selecting only one switching unit that is in the ON state from among the three switching units SW1 to SW3, a functioning Si resistance element among the Si resistance elements R1 to R3 is selected. When the switching unit SW0 is turned on, the input and the output are shorted.

図７(ｂ)では、切換部SW0〜SW2と、Si抵抗素子R1〜R3が備わっており、切換部SW1とSi抵抗素子R1が直列接続され、切換部SW2とSi抵抗素子R2が直列接続され、これらの２個の直列接続回路と、切換部SW0のみからなる回路及びSi抵抗素子R3のみからなる回路が並列に接続されて、入力と出力の間に介在されている。この例では、全ての切換部SW0〜SW2がOFF状態の場合には、Si抵抗素子R3のみが機能し、切換部SW1のみをON状態とした場合には、Si抵抗素子は「 1/R = 1/R1 + 1/R3 」にて求められる合成抵抗Rで機能する。 In FIG. 7B, switching units SW0 to SW2 and Si resistance elements R1 to R3 are provided, the switching unit SW1 and the Si resistance element R1 are connected in series, and the switching unit SW2 and the Si resistance element R2 are connected in series. These two series connection circuits, a circuit consisting only of the switching unit SW0, and a circuit consisting only of the Si resistance element R3 are connected in parallel and interposed between the input and the output. In this example, when all the switching units SW0 to SW2 are in the OFF state, only the Si resistance element R3 functions, and when only the switching unit SW1 is in the ON state, the Si resistance element is “1 / R = It works with the combined resistance R calculated by “1 / R1 + 1 / R3”.

図７(ｃ)では、切換部SW0〜SW2と、Si抵抗素子R1〜R3が備わっており、３つのSi抵抗素子R1〜R3の直列回路が入力と出力の間に介在され、この直列回路と並列にSW0のみからなる回路が接続されている。また、Si抵抗素子R1と切換部SW1が並列に接続され、Si抵抗素子R2と切換部SW2が並列に接続されている。この例では、全ての切換部SW0〜SW2がOFF状態の場合には、Si抵抗素子は「 R = R1 + R2 + R3 」にて求められる合成抵抗Rで機能する。切換部SW1のみがON状態の場合には、Si抵抗素子は「 R = R2 + R3 」にて求められる合成抵抗Rで機能し、切換部SW2のみがON状態の場合には、Si抵抗素子は「 R = R1 + R3 」にて求められる合成抵抗Rで機能し、切換部SW1及びSW2がON状態の場合には、Si抵抗素子の抵抗値はR3となる。 In FIG. 7C, switching units SW0 to SW2 and Si resistance elements R1 to R3 are provided, and a series circuit of three Si resistance elements R1 to R3 is interposed between the input and the output. A circuit consisting of only SW0 is connected in parallel. Further, the Si resistance element R1 and the switching unit SW1 are connected in parallel, and the Si resistance element R2 and the switching unit SW2 are connected in parallel. In this example, when all the switching units SW0 to SW2 are in the OFF state, the Si resistance element functions with the combined resistance R obtained by “R = R1 + R2 + R3”. When only the switching unit SW1 is in the ON state, the Si resistance element functions with the combined resistance R obtained by “R = R2 + R3”, and when only the switching unit SW2 is in the ON state, the Si resistance element is When the combined resistance R obtained by “R = R1 + R3” is functioned and the switching units SW1 and SW2 are in the ON state, the resistance value of the Si resistance element is R3.

図８は、半導体集積回路１００の出力部の他の例（ダンピング抵抗時）を示す図である。半導体集積回路１００に備えた温度検知部１０４によってチップ３０１の温度（チップ温度）を検知し、その結果に応じてSi抵抗部１０１におけるSi抵抗素子１０２の電気的接続を切り換えるようになっている。具体的な切り換え動作については後述する。 FIG. 8 is a diagram illustrating another example of the output unit of the semiconductor integrated circuit 100 (during a damping resistor). The temperature detection unit 104 provided in the semiconductor integrated circuit 100 detects the temperature of the chip 301 (chip temperature), and the electrical connection of the Si resistance element 102 in the Si resistance unit 101 is switched according to the result. The specific switching operation will be described later.

このように、温度検知部１０４により検知された半導体集積回路１００のチップ温度に応じて、電気的に接続する複数のSi抵抗素子１０２の切り換えが行われるから、半導体集積回路１００のチップ温度に応じて、Si抵抗部１０１の抵抗値を適正な値に設定することができる。 As described above, since the plurality of Si resistance elements 102 to be electrically connected are switched in accordance with the chip temperature of the semiconductor integrated circuit 100 detected by the temperature detection unit 104, the chip temperature of the semiconductor integrated circuit 100 is changed. Thus, the resistance value of the Si resistance portion 101 can be set to an appropriate value.

図９は温度検知部１０４の一例を示す図である。図９(ａ)では、チップ内に構成したNPN型バイポーラトランジスタ４２１に対して、電流源４２２からベース電流(IB)とコレクタ電流（IC）を流し、この時のベース・エミッタ間電圧（VBE）を測定する。NPN型バイポーラトランジスタ４２１のベース・エミッタ間電圧（VBE）の温度特性は、およそ−２．０[ｍＶ／℃] である。図９(ｂ)では、チップ内に構成したMOSFET４２３に対して、ゲート電圧を印加してオン状態とし、この時のドレイン電流（ID）とドレイン・ソース間電圧（VDS）を測定する。これにより、オン抵抗（RON）は「RON = VDS / ID 」で求めており、オン抵抗（RON）は温度に依存する。 FIG. 9 is a view showing an example of the temperature detection unit 104. As shown in FIG. In FIG. 9A, a base current (IB) and a collector current (IC) are passed from a current source 422 to an NPN bipolar transistor 421 configured in the chip, and the base-emitter voltage (VBE) at this time is supplied. Measure The temperature characteristic of the base-emitter voltage (VBE) of the NPN bipolar transistor 421 is approximately −2.0 [mV / ° C.]. In FIG. 9B, a gate voltage is applied to the MOSFET 423 configured in the chip to turn it on, and the drain current (ID) and the drain-source voltage (VDS) at this time are measured. Thus, the on resistance (RON) is obtained by "RON = VDS / ID", and the on resistance (RON) depends on temperature.

図１０は、切換部１０３を兼ねて温度検知部１０４を構成した例を示す図である。図１０(ａ)では、切換部SW1を温度検知部１０４を構成する図９（ａ）のNPN型バイポーラトランジスタ４２１で兼用したものである。図１０(ｂ)では、切換部SW2を温度検知部１０４を構成する図９（ｂ）のMOSFET４２３で兼用したものである。このように、切換部１０３を兼用して温度検知部１０４を構成することにより、半導体集積回路１００の回路規模を大きくすることなくチップ温度を検知することができる。 FIG. 10 is a diagram illustrating an example in which the temperature detection unit 104 is configured also as the switching unit 103. In FIG. 10A, the switching unit SW1 is also used as the NPN bipolar transistor 421 of FIG. In FIG. 10B, the switching unit SW2 is also used as the MOSFET 423 in FIG. In this way, by configuring the temperature detection unit 104 also serving as the switching unit 103, the chip temperature can be detected without increasing the circuit scale of the semiconductor integrated circuit 100.

図１１(ａ)は、温度検知部１０４で検知されるチップ温度に応じて抵抗部１０１の複数のSi抵抗素子１０２の電気的接続を切り換える場合の切換パターン情報の一例であり、抵抗部１０１の構成が図７(ａ)の場合の切換パターン情報である。 FIG. 11A is an example of switching pattern information when the electrical connection of the plurality of Si resistance elements 102 of the resistance unit 101 is switched according to the chip temperature detected by the temperature detection unit 104. The configuration is switching pattern information in the case of FIG.

出力条件がLow信号の時は、チップ温度にかかわらず切換部SW0のみをON状態とする。このときの抵抗値は０である。出力条件がHigh出力の時は、切換部SW1〜SW3をチップ温度に応じてそれぞれON状態としている。具体的には、チップ温度が２０℃の場合は切換部SW1のみをON状態とする。抵抗値はR1である。チップ温度が４０℃の場合は切換部SW2のみをON状態とする。抵抗値はR2である。チップ温度が６０℃の場合は切換部SW3のみをON状態とする。抵抗値はR3である。 When the output condition is a low signal, only the switching unit SW0 is turned on regardless of the chip temperature. The resistance value at this time is zero. When the output condition is High output, the switching units SW1 to SW3 are turned on according to the chip temperature. Specifically, when the chip temperature is 20 ° C., only the switching unit SW1 is turned on. The resistance value is R1. When the chip temperature is 40 ° C., only the switching unit SW2 is turned on. The resistance value is R2. When the chip temperature is 60 ° C., only the switching unit SW3 is turned on. The resistance value is R3.

図１１(ｂ)は、温度検知部１０４で検知されるチップ温度に応じて抵抗部１０１の複数のSi抵抗素子１０２の電気的接続を切り換える場合の切換パターン情報の他の例であり、抵抗部１０１の構成が図７(ｃ)の場合の切換パターン情報である。 FIG. 11B is another example of the switching pattern information when switching the electrical connection of the plurality of Si resistance elements 102 of the resistance unit 101 in accordance with the chip temperature detected by the temperature detection unit 104. This is switching pattern information in the case where the configuration of 101 is shown in FIG.

出力条件がLow信号の時はチップ温度にかかわらず切換部SW0のみをON状態とする。このときの抵抗値は０である。出力条件がHigh出力の時は、切換部SW1〜SW2をチップ温度に応じてそれぞれON状態としている。この時、チップ温度の上昇に伴い、Si抵抗素子の直列接続数を増やしている。具体的には、チップ温度が２０℃の場合は切換部SW1及びSW2をON状態とする。抵抗値はR3である。チップ温度が４０℃の場合は切換部SW1のみをON状態とする。抵抗値はR2＋R3である。チップ温度が６０℃の場合は切換部SW0〜SW2の全てをOFF状態とする。抵抗値はR1＋R2＋R3である。 When the output condition is a low signal, only the switching unit SW0 is turned on regardless of the chip temperature. The resistance value at this time is zero. When the output condition is High output, the switching units SW1 to SW2 are turned on according to the chip temperature. At this time, the number of Si resistance elements connected in series is increased as the chip temperature rises. Specifically, when the chip temperature is 20 ° C., the switching units SW1 and SW2 are turned on. The resistance value is R3. When the chip temperature is 40 ° C., only the switching unit SW1 is turned on. The resistance value is R2 + R3. When the chip temperature is 60 ° C., all the switching parts SW0 to SW2 are turned off. The resistance value is R1 + R2 + R3.

図１２は、Si抵抗素子R1〜R3の抵抗値の設定例であり、抵抗部１０１の構成が図７(ａ)の場合の例を示している。Si抵抗素子は、少なくとも半導体集積回路１００の使用温度範囲（例えば２０℃〜６０℃）においては、負の抵抗温度係数（温度上昇に伴い抵抗率が低下する温度係数）を示す素材であるため、各Si抵抗素子R1、R2、R3は温度上昇に伴い抵抗値が低下している。具体的には、Si抵抗素子R1の抵抗値は、チップ温度が２０℃、４０℃、６０℃のときそれぞれ５０Ω、５０ｍΩ、０．０５ｍΩであり、Si抵抗素子R2の抵抗値は、チップ温度が２０℃、４０℃、６０℃のときそれぞれ５０ｋΩ、５０Ω、０．５Ωであり、Si抵抗素子R3の抵抗値は、チップ温度が２０℃、４０℃、６０℃のときそれぞれ５０００ｋΩ、５ｋΩ、５０Ωとなっている。 FIG. 12 shows an example of setting the resistance values of the Si resistance elements R1 to R3, and shows an example in which the configuration of the resistance unit 101 is shown in FIG. Since the Si resistance element is a material that exhibits a negative resistance temperature coefficient (a temperature coefficient at which the resistivity decreases as the temperature increases) at least in the operating temperature range of the semiconductor integrated circuit 100 (for example, 20 ° C. to 60 ° C.), The resistance value of each of the Si resistance elements R1, R2, and R3 decreases as the temperature rises. Specifically, the resistance value of the Si resistance element R1 is 50Ω, 50 mΩ, and 0.05 mΩ when the chip temperature is 20 ° C., 40 ° C., and 60 ° C., respectively. The resistance values of Si resistor element R3 are 50 kΩ, 50 kΩ, and 0.5 Ω at 20 ° C., 40 ° C., and 60 ° C., respectively, and the resistance values of Si resistor element R3 are 5000 kΩ, 5 kΩ, and 50 Ω, respectively, when the chip temperature is 20 ° C., 40 ° C., and 60 ° C. It has become.

また、チップ温度が２０℃から４０℃への変化では、抵抗値が「１／１０００倍」となるのに対して、４０℃から６０℃への変化では、抵抗値が「１／１００倍」となっている。抵抗部１０１を５０Ωのダンピング抵抗として機能させる場合には、各Si抵抗素子R1、R2、R3を図１２に示した抵抗値で構成することで、チップ温度に応じて電気的接続を切り換えた場合でも、５０Ωのダンピング抵抗として機能し反射ノイズを抑制できる。 When the chip temperature is changed from 20 ° C. to 40 ° C., the resistance value is “1/1000 times”, whereas when the chip temperature is changed from 40 ° C. to 60 ° C., the resistance value is “1/100 times”. It has become. When the resistor unit 101 functions as a 50Ω damping resistor, the electrical resistance is switched according to the chip temperature by configuring the Si resistance elements R1, R2, and R3 with the resistance values shown in FIG. However, it functions as a 50Ω damping resistor and can suppress reflection noise.

このように、複数のSi抵抗素子R1〜R3には、抵抗値に段階的な差が設けられているから、これらを組み合わせることで、Si抵抗素子の温度依存性に対応した抵抗値の調整を行うことができる。 In this way, since a plurality of Si resistance elements R1 to R3 are provided with stepwise differences in resistance values, by combining them, the resistance value corresponding to the temperature dependence of the Si resistance elements can be adjusted. It can be carried out.

図１３は、図２に示した画像形成装置１におけるSi抵抗素子１０２の切り換え動作のフローチャートである。通常モードにある画像形成装置１において、ステップＳ０１で、半導体集積回路１００が休止する省電力モードへ移行するかを確認する。移行しない場合は（ステップＳ０１でＮＯ）、処理を終了するが、移行する場合には（ステップＳ０１でＹＥＳ）、ステップＳ０２でタイマーで経過時間の測定を開始し、省電力モードへ移行する。省電力モードへ移行した後は、ステップＳ０３で通常モードへ復帰するかを確認する。復帰しない場合は（ステップＳ０３でＮＯ）、ステップＳ０３に留まる。 FIG. 13 is a flowchart of the switching operation of the Si resistance element 102 in the image forming apparatus 1 shown in FIG. In the image forming apparatus 1 in the normal mode, in step S01, it is confirmed whether to shift to the power saving mode in which the semiconductor integrated circuit 100 is suspended. If not shifted (NO in step S01), the process is terminated, but if shifted (YES in step S01), measurement of elapsed time is started with a timer in step S02, and the mode is shifted to the power saving mode. After shifting to the power saving mode, it is checked in step S03 whether to return to the normal mode. If it does not return (NO in step S03), the process remains in step S03.

省電力モードから通常モードへ復帰する時には（ステップＳ０３でＹＥＳ）、ステップＳ０４で、省電力モードでの経過時間が予め設定された閾値以上であるか否かを確認する。ステップＳ０５では、省電力モードでの経過時間が閾値以上かどうかを判定し、閾値未満の場合には（ステップＳ０５でＮＯ）、ステップＳ１１で、半導体集積回路１００でチップ温度を検知したのち、ステップＳ１２では、検知したチップ温度に応じて、後述するSi抵抗素子１０２の電気的接続の切り換え処理を行って処理を終了する。 When returning from the power saving mode to the normal mode (YES in step S03), in step S04, it is confirmed whether or not the elapsed time in the power saving mode is equal to or greater than a preset threshold value. In step S05, it is determined whether or not the elapsed time in the power saving mode is equal to or greater than the threshold value. If the elapsed time is less than the threshold value (NO in step S05), the semiconductor integrated circuit 100 detects the chip temperature in step S11. In S12, according to the detected chip temperature, the switching process of the electrical connection of the Si resistance element 102 described later is performed, and the process is ended.

一方、省電力モードでの経過時間が閾値以上の場合には（ステップＳ０５でＹＥＳ）、ステップＳ０６で、温度記憶部１１２に記憶されているチップ温度を取得し、半導体集積回路１００へ初期条件として設定したのち、ステップＳ０７で、設定されたチップ温度に応じて、後述するSi抵抗素子１０２の電気的接続の切り換え処理を行う。 On the other hand, if the elapsed time in the power saving mode is equal to or greater than the threshold value (YES in step S05), the chip temperature stored in the temperature storage unit 112 is acquired in step S06, and the initial condition is given to the semiconductor integrated circuit 100. After the setting, in step S07, an electrical connection switching process of the Si resistance element 102 described later is performed in accordance with the set chip temperature.

このように、省電力モードの経過時間が閾値以上であった場合には、温度記憶部１１２に記憶されるチップ温度が初期条件として設定され、初期条件を基に電気的に接続するSi抵抗素子１１２の切り換えが行われるから、省電力モードからの復帰時にチップ温度の検知を省くことができ、復帰後の１枚目の印刷に要する時間（ファーストコピーアウト時間）が長くなるのを防止できる。 As described above, when the elapsed time in the power saving mode is equal to or greater than the threshold, the chip temperature stored in the temperature storage unit 112 is set as an initial condition, and the Si resistance element that is electrically connected based on the initial condition Since the switching of 112 is performed, the detection of the chip temperature can be omitted when returning from the power saving mode, and it is possible to prevent the time required for printing the first sheet after the return (first copy out time) from being increased.

その後、ステップＳ０８で、半導体集積回路１００でチップ温度の検知を所定時間内に実行し、ステップＳ０９で、温度記憶部１１２のチップ温度と検知したチップ温度とを比較し、検知したチップ温度との温度差が所定値以上かどうかを判断する。 Thereafter, in step S08, the semiconductor integrated circuit 100 detects the chip temperature within a predetermined time. In step S09, the chip temperature in the temperature storage unit 112 is compared with the detected chip temperature, and the detected chip temperature is detected. It is determined whether the temperature difference is greater than or equal to a predetermined value.

所定値以上の温度差が発生している場合には（ステップＳ０９でＹＥＳ）、ステップＳ１０で、温度記憶部１１２のチップ温度を検知したチップ温度で上書きし保存して処理を終了する。所定値以上に温度差がない場合には（ステップＳ０９でＮＯ）、そのまま処理を終了する。 If a temperature difference of a predetermined value or more has occurred (YES in step S09), in step S10, the chip temperature in the temperature storage unit 112 is overwritten with the detected chip temperature, and the process is terminated. If there is no temperature difference equal to or greater than the predetermined value (NO in step S09), the process is terminated as it is.

この実施形態では、温度記憶部１１２に記憶されたチップ温度が初期条件として設定された後、チップ温度の検知が所定時間内に実行され、温度記憶部１１２のチップ温度と検知したチップ温度とを比較し、所定値以上に温度差が発生している場合には、温度記憶部１１２のチップ温度を検知したチップ温度で上書き保存するから、季節や画像形成装置１の設置場所が変化した場合等においても、ユーザーの使用環境に応じたチップ温度に修正してSi抵抗素子１１２の切り換えを行うことができる。 In this embodiment, after the chip temperature stored in the temperature storage unit 112 is set as an initial condition, the chip temperature is detected within a predetermined time, and the chip temperature in the temperature storage unit 112 and the detected chip temperature are calculated. In comparison, when a temperature difference is greater than or equal to a predetermined value, the chip temperature in the temperature storage unit 112 is overwritten with the detected chip temperature, so that the season or the location where the image forming apparatus 1 is installed changes. In this case, the Si resistance element 112 can be switched by correcting the chip temperature according to the use environment of the user.

図１４は、図１３のステップＳ０７及びステップＳ１２のSi抵抗素子１０２の電気的接続の切り換え処理を示すフローチャートである。 FIG. 14 is a flowchart showing the process of switching the electrical connection of the Si resistive element 102 in step S07 and step S12 in FIG.

最初に、ステップＳ２１で動作モード管理部１１１から画像形成装置１の動作モードを取得し、ステップＳ２２で、半導体集積回路１００が他と通信しない動作モードであるかを確認する。他と通信しない動作モードの場合には（ステップＳ２２でＹＥＳ）、ステップＳ２３でSi抵抗素子１０２の切り換えを実行し、リターンする。他と通信している動作モードの場合には（ステップＳ２２でＮＯ）、ステップＳ２４でタイマーで経過時間を測定し、ステップＳ２５で所定時間以上経過したかどうかを判断する。経過していなければ（ステップＳ２５でＮＯ）、ステップＳ２２に戻る。所定時間以上経過した場合には（ステップＳ２５でＹＥＳ）、通信不良の発生を防止するために、ステップＳ２６で動作モードを一時的に強制変更したのち、ステップＳ２７でSi抵抗素子の切り換えを実行する。次いで、ステップＳ２８で、動作モードを強制変更する前の状態に戻し、リターンする。 First, in step S21, the operation mode of the image forming apparatus 1 is acquired from the operation mode management unit 111. In step S22, it is confirmed whether or not the semiconductor integrated circuit 100 is in an operation mode in which it does not communicate with others. If the operation mode does not communicate with others (YES in step S22), switching of the Si resistance element 102 is executed in step S23, and the process returns. In the case of the operation mode communicating with others (NO in step S22), the elapsed time is measured by a timer in step S24, and it is determined whether or not a predetermined time or more has elapsed in step S25. If it has not elapsed (NO in step S25), the process returns to step S22. If the predetermined time or more has elapsed (YES in step S25), the operation mode is temporarily forcibly changed in step S26 in order to prevent the occurrence of communication failure, and then switching of the Si resistance element is executed in step S27. . Next, at step S28, the operation mode is returned to the state before the forcible change, and the process returns.

このように、Si抵抗素子１０２の切り換えは、切り換え対象である出力部において、他と通信しない動作モード時に実行するから、Si抵抗素子１０２の切り換えに伴うノイズによって通信不良が発生する等の通信状態への悪影響を生じることなく、Si抵抗素子１０２の切り換えを行うことができる。 As described above, since the switching of the Si resistance element 102 is performed in the operation mode in which the output unit to be switched does not communicate with others, a communication state in which a communication failure occurs due to noise associated with the switching of the Si resistance element 102. It is possible to switch the Si resistive element 102 without adversely affecting the performance.

図１５は、画像処理オプション数に応じたチップ温度検知頻度を決定する表である。図２の構成例に対し、画像処理オプションとして追加の給紙部１７０、フィニッシャー部１８０、オプション(１)〜(３)があり、各装置に対してユーザーによる有効化の設定が「ある／ない」で示されている。有効化の設定「あり」の画像処理オプション数の増加に伴い、チップ温度を検知する頻度も高く設定されている。 FIG. 15 is a table for determining the chip temperature detection frequency according to the number of image processing options. In contrast to the configuration example of FIG. 2, there are an additional paper feeding unit 170, finisher unit 180, and options (1) to (3) as image processing options. ". With the increase in the number of image processing options with the activation setting “YES”, the frequency of detecting the chip temperature is also set high.

このように、ユーザー設定によって有効となる画像処理オプション数の増加に伴い、チップ温度を検知する頻度を高くするから、半導体集積回路１００での処理が多くなってチップ温度の上昇が急峻になる場合でも、遅れることなくSi抵抗部１０１の抵抗値の調整を行うことができる。 As described above, since the frequency of detecting the chip temperature is increased as the number of image processing options enabled by the user setting increases, the processing in the semiconductor integrated circuit 100 increases and the rise in the chip temperature becomes steep. However, the resistance value of the Si resistance unit 101 can be adjusted without delay.

１ＭＦＰ（画像処理装置）
１００半導体集積回路
１０１ Si抵抗部
１０２ Si抵抗素子
１０３切換部
１０４温度検知部
１０５接続記憶部
１１０全体制御部（ＣＰＵ）
１１２温度記憶部
１１３タイマー
１１４設定管理部
１７０給紙部
１８０フィニッシャー部
１９１〜１９３画像処理オプション
２１１デバイス 1 MFP (image processing device)
DESCRIPTION OF SYMBOLS 100 Semiconductor integrated circuit 101 Si resistance part 102 Si resistance element 103 Switching part 104 Temperature detection part 105 Connection memory | storage part 110 Whole control part (CPU)
112 Temperature storage unit 113 Timer 114 Setting management unit 170 Paper feed unit 180 Finisher unit 191 to 193 Image processing option 211 Device

Claims

In an output part of a semiconductor integrated circuit using silicon (Si) , an Si resistor part composed of a plurality of Si resistance elements and functioning as a damping resistor or a pull-up resistor between a transistor output gate and an output terminal Is formed ,
Switching means for switching the electrical connection of the plurality of Si resistance elements, the switching means switches the Si resistance elements to be electrically connected according to conditions,
Temperature detection means for detecting the chip temperature of a semiconductor integrated circuit that detects the temperature by measuring either the base-emitter voltage of the NPN bipolar transistor configured in the chip or the on-resistance of the MOSFET configured in the chip Equipped
In accordance with the chip temperature detected by the temperature detection means, the switching means performs switching of the Si resistance element to be electrically connected,
The semiconductor integrated circuit according to claim 1, wherein the NPN-type bipolar transistor or MOSFET used for measurement for temperature detection also serves as the switching means .

Comprising storage means for storing electrical connection pattern information of Si resistive element to the chip temperature, the switching means on the basis of the electrical connection pattern information stored in the storage means, according to claim 1 for switching Si resistive element the semiconductor integrated circuit according to.

As the chip temperature detected by the temperature detecting means increases, the switching means increases the number of Si resistance elements connected in series, or reduces the number of parallel connections of Si resistance elements, or both. the semiconductor integrated circuit according to claim 1 or 2 for switching Si resistive element.

The semiconductor integrated circuit according to claim 1 , wherein the plurality of Si resistance elements are provided with stepwise differences in resistance values.

Image forming device in which a semiconductor integrated circuit is mounted according to any one of claims 1-4.

In the output part of the semiconductor integrated circuit using silicon (Si), a Si resistance part is formed between the transistor output gate and the output terminal.
The Si resistance portion is composed of a plurality of Si resistance elements,
Switching means for switching electrical connection of the plurality of Si resistance elements;
Operation mode management means for managing the operation mode;
Temperature detecting means for detecting the chip temperature of the semiconductor integrated circuit;
Temperature storage means for storing the chip temperature in each operation mode detected by the temperature detection means;
A timer that measures the elapsed time since the operation mode was changed;
When changing from the power saving mode in which the semiconductor integrated circuit is suspended to the normal mode in which the semiconductor integrated circuit is operating, if the elapsed time in the power saving mode is equal to or greater than a threshold, the chip temperature stored in the temperature storage means is acquired. Setting means set as initial conditions;
Equipped with
The image forming apparatus according to claim 1, wherein the switching unit switches the Si resistance element to be electrically connected based on the initial condition.

After the chip temperature stored in the temperature storage means is set as an initial condition by the setting means, the chip temperature in the temperature storage means is detected when the temperature detection means executes detection of the chip temperature within a predetermined time. comparing the sensed tip temperature, when the temperature difference has occurred more than a predetermined value, to claim 6, which comprises overwriting means for overwriting a chip temperature detected chip temperature of the temperature memory means Image forming apparatus as described.

Said switching means, said switching Si resistive element, an image forming apparatus according to claim 6 or 7 to perform when the operation mode in which the output portion of a semiconductor integrated circuit and the communication with the other is not performed.

A setting management means for managing image processing option settings is provided.
With the increase in the image processing speed option is activated by user settings, the image forming apparatus according to any one of claims 6-8 which detects the frequency of the chip temperature is set higher by the temperature detecting means.