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JP6561366B2 - 半導体装置とその製造方法 - Google Patents
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Description

本発明の実施形態は、例えばディスプレイ装置に適用される半導体装置とその製造方法に関する。
例えば有機ＥＬ（Electro Luminescence）ディスプレイ装置の画素を駆動するトランジスタとして薄膜トランジスタ（以下、ＴＦＴと称す）が用いられている。このＴＦＴは、例えばトップゲート型のＴＦＴと、ボトムゲート型のＴＦＴがある。
トップゲート型のＴＦＴは、例えばＴＯＳ（Transparent Oxide Semiconductor）と称す酸化物半導体領域と、ＴＯＳの上方に形成されたゲート電極と、これらを覆う層間絶縁膜とを有している。ＴＯＳ内には、ゲート電極と自己整合的にソース／ドレイン領域とチャネル領域が形成されている。
特開２０１３−１０５７６３号公報 特開２０１５−１８８８９号公報 特開２０１２−１５１４６０号公報
Jingxin Jiang et al. "Self-Aligned Bottom-Gate In-Ga-Zn-O Thin Film Transistor With Source/Drain Region Formed by direct Deposition of Fluorinated Silicon Nitride", IEEE ELECTRON DEVICE LETTERS, VOL. 35, NO. 9, September, 2014 John G.J. et al. "A New Method To Determine MOSFET Channel Length", IEEE ELECTRON DEVICE LETTERS, Vol. EDL-1, NO. 9, September, 1980
ＴＦＴの製造時、ＴＯＳを形成した後の加熱処理工程により、ソース／ドレイン領域内の酸素が拡散し、ソース／ドレイン領域がゲート電極の下方に拡大していた。このため、ソース／ドレイン領域とゲート電極とのオーバーラップによる寄生容量が増大し、ＴＦＴの性能が劣化していた。
本発明の実施形態は、ソース／ドレイン領域がゲート電極の下方に拡大することを防止でき、トランジスタの性能を向上することが可能な半導体装置とその製造方法を提供する。
本実施形態の半導体装置は、絶縁基板上に設けられた第１、第２の低抵抗領域と、前記第１、第２の低抵抗領域の間の高抵抗領域を含む酸化物半導体層と、前記酸化物半導体層の前記高抵抗領域上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、前記ゲート電極、前記ゲート絶縁膜、及び前記酸化物半導体層の前記第１、第２の低抵抗領域の上方に設けられた少なくともフッ素を含む第１の絶縁膜と、前記第１の絶縁膜上に設けられたアルミニウムを含む第２の絶縁膜と、前記ゲート電極、前記ゲート絶縁膜、及び前記酸化物半導体層の前記第１、第２の低抵抗領域と、前記第１の絶縁膜との間に設けられたアルミニウムを含む第３の絶縁膜とを具備する。
本実施形態の半導体装置の製造方法は、絶縁基板上に酸化物半導体層を形成し、前記酸化物半導体層上に絶縁層を形成し、前記絶縁層上に導電膜を形成し、前記導電膜、及び前記絶縁層をエッチングするとともに、前記酸化物半導体層の表面をエッチングし、前記酸化物半導体層内に第１、第２の低抵抗領域と、前記第１、第２の低抵抗領域の間の高抵抗領域と、前記高抵抗領域上のゲート絶縁膜と、前記ゲート絶縁膜上のゲート電極を形成し、前記ゲート電極、前記ゲート絶縁膜、及び前記酸化物半導体層の前記第１、第２の低抵抗領域の上方に少なくともフッ素を含む第１の絶縁膜を形成し、前記第１の絶縁膜上にアルミニウムを含む第２の絶縁膜を形成し、前記第１の絶縁膜を形成する前に、前記ゲート電極、前記ゲート絶縁膜、及び前記酸化物半導体層の前記第１、第２の低抵抗領域の上にアルミニウムを含む第３の絶縁膜を形成する。
第１の実施形態に係る半導体装置を示す断面図。 第１の実施形態に係る半導体装置の製造方法を示す断面図。 図２に続く工程を示す断面図。 図３に続く工程を示す断面図。 図４に続く工程を示す断面図。 図５に続く工程を示す断面図。 第２の実施形態に係る半導体装置を示す断面図。 第２の実施形態に係る半導体装置の製造方法を示す断面図。 図２に続く工程を示す断面図。 第１、第２の実施形態に示す半導体装置が適用される表示装置の一例を示す構成図。 図１０に示す画素の一例を示す回路図。
以下、実施の形態について、図面を参照して説明する。図面において、同一部分には同一符号を付している。
（第１の実施形態）
（装置構造）
図１は、第１の実施形態に係る半導体装置を示すものであり、例えばトップゲート型のＴＦＴ１０を示している。
ＴＦＴ１０において、絶縁基板（以下、基板と称す）１１は、例えばガラス又はプラスチックなど材料により形成されているが、これらに限定されるものではない。
基板１１上には、酸化物半導体層１２が設けられている。酸化物半導体層１２としてのＴＯＳ(Transparent Oxide Semiconductor)は、少なくとも例えばインジウム（Ｉｎ）、亜鉛（Ｚｎ）を含むことが好ましく、スタビライザーとしてのガリウム（Ｇａ）などを含んでいてもよい。
酸化物半導体層１２として、具体的には、酸化亜鉛（ＺｎＯ）、酸化インジウム（ＩｎＯ）、二元系金属の酸化物、例えばＩｎ−Ｚｎ系酸化物、Ｉｎ−Ｇａ系酸化物、又は三元系金属の酸化物としてのＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯ）などを適用することができる。しかし、これに限らず、他の金属元素の組み合わせも可能である。
また、酸化物半導体層１２は、上記材料の単結晶、多結晶、又は非結晶であってもよい。本実施形態において、酸化物半導体層１２は、例えばアモルファスＩＧＺＯ（ａ−ＩＧＺＯ）により形成される。
酸化物半導体層１２上には、ゲート絶縁膜１３及びゲート電極１４が設けられている。ゲート絶縁膜１３は、例えばシリコン酸化膜又はシリコン窒化膜により構成される。ゲート電極１４は、例えばチタン／アルミニウム／チタンの積層膜により構成される。
エッチングによりゲート絶縁膜１３及びゲート電極１４を形成する際、酸化物半導体層１２がオーバーエッチングされる。これにより、酸化物半導体層１２内に酸素欠損（酸素空孔とも言う）Ｖｏが生じてｎ＋状態の領域が形成され、酸化物半導体層１２内にゲート絶縁膜１３及びゲート電極１４に対して自己整合的に、低抵抗領域としてのソース領域１２ａ、ドレイン領域１２ｂが形成される。
また、酸化物半導体層１２のうち、ソース／ドレイン領域１２ａ、１２ｂの間の領域は、ゲート電極１４、ゲート絶縁膜１３により覆われている。このため、ソース／ドレイン領域１２ａ、１２ｂの間の領域には、酸素欠損Ｖｏが生じず、この領域は高抵抗領域としてのチャネル領域１２ｃとなる。
基板１１上には、ゲート絶縁膜１３、ゲート電極１４、ソース領域１２ａ、及びドレイン領域１２ｂを覆う例えば第１、第２、第３の絶縁膜１５、１６、１７を含む３層構造の絶縁膜が形成される。第１、第３の絶縁膜１５、１７は、例えば酸化アルミニウム（ＡｌＯｘ）などの金属酸化物を含む絶縁膜であり、第２の絶縁膜１６は、水素を含まず、例えばフッ素化酸化シリコン（ＳｉＯｘ：Ｆ）、フッ素化窒化シリコン（ＳｉＮｘ：Ｆ）、又はフッ素化酸窒化シリコン（ＳｉＯＮ：Ｆ）を含む絶縁膜である。
第３の絶縁膜１７上には、パッシベーション膜１８が形成される。パッシベーション膜１８は、例えばポリイミド、又はアクリルなどの樹脂により形成される。
パッシベーション膜１８、第１、第２、第３の絶縁膜１５、１６、１７を貫通してソース領域１２ａ、ドレイン領域１２ｂに達するコンタクトホール１８ａ、１８ｂが形成され、これらコンタクトホール１８ａ、１８ｂ内に、ソース／ドレイン領域１２ａ、１２ｂに接触されたソース／ドレイン電極１９、２０が形成される。ソース／ドレイン電極１９、２０は、例えばチタン／アルミニウム／チタンの積層膜により構成される。
（製造方法）
次に、ＴＦＴ１０の製造方法について説明する。
図２に示すように、例えばカラスにより形成された基板１１上に酸化物半導体層１２としての例えばａ−ＩＧＺＯが、例えばスパッタリングにより形成される。
この後、酸化物半導体層１２上に、例えば酸化シリコン膜（ＳｉＯ２）１３ａ、及び電極膜としての例えばチタン／アルミニウム／チタンの積層膜１４ａが順次形成される。
この後、図３に示すように、図示せぬレジスト膜をマスクとして積層膜１４ａ、酸化シリコン膜１３ａが、ドライエッチング、例えば反応性イオンエッチング（ＲＩＥ）によりエッチングされ、ゲート絶縁膜１３及びゲート電極１４が形成される。このエッチング工程において、ゲート絶縁膜１３及びゲート電極１４から露出された酸化物半導体層１２の表面がオーバーエッチングされ、酸化物半導体層１２内に酸素欠損Ｖｏが生じ、ｎ＋状態となる。このため、酸化物半導体層１２内にゲート絶縁膜１３及びゲート電極１４に対して自己整合的に、低抵抗領域としてのソース領域１２ａ、ドレイン領域１２ｂが形成される。ソース／ドレイン領域１２ａ、１２ｂの間の酸化物半導体層１２は、ゲート絶縁膜１３及びゲート電極１４により覆われているため、酸素欠損Ｖｏが生じず、高抵抗領域としてのチャネル領域１２ｃとなる。
次いで、図４に示すように、基板１１の全面に、第１の絶縁膜１５としての例えば酸化アルミニウム（ＡｌＯｘ）膜が形成され、酸化物半導体層１２、ゲート絶縁膜１３、及びゲート電極１４は、第１の絶縁膜１５により覆われる。
具体的には、基板１１の全面にアルミニウム膜が例えばスパッタリングにより形成され、このアルミニウム膜が熱処理により酸化され、酸化アルミニウム膜が形成される。この酸化アルミニウム膜の形成処理は、基板１１上での酸化アルミニウムの温度が、例えば２００℃以下となる条件で処理され、ソース／ドレイン領域１２ａ、１２ｂ内の酸素欠損Ｖｏがゲート電極の下方へ拡大することが抑制される。
この後、図５に示すように、第１の絶縁膜１５上に第２の絶縁膜１６が形成される。第２の絶縁膜１６は、例えばフッ素化シリコン窒化膜（ＳｉＮｘ：Ｆ）により構成される。このフッ素化シリコン窒化膜（ＳｉＮｘ：Ｆ）は、反応性ガスとしての例えばＳｉＦ４に窒素を添加し、誘導結合プラズマ化学気相成長（Inductively Coupled Plasma Chemical Vapor Deposition :ＩＣＰ−ＣＶＤ）により形成される。ＩＣＰ−ＣＶＤを用いることにより、例えば２００℃以下の温度によって第２の絶縁膜１６を形成することができる。
第２絶縁膜１６は、２００℃以下の低温で成膜されるため、膜質が緻密であり、水素や水分の含有量が少ない。このため、第２絶縁膜１６は、外界の水素や水分などのガスの侵入を防止するバリア効果を有する。
次いで、図６に示すように、第２の絶縁膜１６の上に第３の絶縁膜１７が形成される。第３の絶縁膜１７の材料、及び製造方法は、第１の絶縁膜１５と同様である。
この後、図１に示すように、第３の絶縁膜１７上にポリイミド、又はアクリルなどの樹脂によりパッシベーション膜１８が形成される。次いで、パッシベーション膜１８、第３、第２、第１の絶縁膜１７、１６、１５内にソース／ドレイン領域１２ａ、１２ｂに達するコンタクトホール１８ａ、１８ｂが形成され、コンタクトホール１８ａ、１８ｂ内に、例えばチタン／アルミニウム／チタンの積層膜からなるソース／ドレイン電極１９、２０が形成される。
（第１の実施形態の効果）
上記第１の実施形態によれば、酸化物半導体層１２、ゲート絶縁膜１３、及びゲート電極１４は、第１、第２、第３の絶縁膜１５、１６、１７により覆われ、第２の絶縁膜１６は、水素を含まないＳｉＮｘ：Ｆ、ＳｉＯｘ：Ｆ、又はＳｉＯＮ：Ｆにより形成されている。第２の絶縁膜１６は、原料ガスとして、シラン（ＳｉＨ４ ）を用いたシリコン窒化膜（ＳｉＮｘ）、シリコン酸化膜（ＳｉＯｘ）、又はシリコン酸窒化膜（ＳｉＯＮ）に比べて、低温の処理により形成することができる。このため、酸化物半導体層１２のソース／ドレイン領域１２ａ、１２ｂに生じた酸素空孔がチャネル領域１２ｃへ熱運動により拡散することを防止できる。したがって、ソース／ドレイン領域１２ａ、１２ｂがゲート電極１４の下方に拡大することを防止でき、寄生容量の増加によるＴＦＴの性能の劣化を防止できる。よって、ＴＦＴ１０のスイッチング特性の劣化を防止でき、リーク電流を抑制できる。
また、第２の絶縁膜１６は、シランを用いた成膜に比べて低温で成膜できるため、緻密な膜を形成できる。このため、水素、及び水分含有量が小さい膜を形成することができ、外界の水素及び酸素に対するバリア特性を向上することが可能である。
しかも、ＳｉＮｘ：Ｆ、ＳｉＯｘ：Ｆ、又はＳｉＯＮｘ：Ｆにより構成された第２の絶縁膜１６上に、ＡｌＯｘに構成された第３の絶縁膜１７を形成することにより、外界の水素及び酸素に対するバリア特性を一層向上することが可能である。
（第２の実施形態）
（装置構成）
図７は、第２の実施形態に係る半導体装置を示すものであり、例えばトップゲート型のＴＦＴ２１を示している。
第１の実施形態において、酸化物半導体層１２、ゲート絶縁膜１３、及びゲート電極１４は、第１、第２、第３の絶縁膜１５、１６、１７からなる３層構造の絶縁膜により覆われていた。これに対して、図７に示す第２の実施形態において、酸化物半導体層１２、ゲート絶縁膜１３、及びゲート電極１４は、第１の実施形態の第１の絶縁膜１５を除く、第２、第３の絶縁膜１６、１７からなる２層構造の絶縁膜により覆われている。
第２の実施形態において、第２の絶縁膜１６、第３の絶縁膜１７を、それぞれ第１の絶縁膜１６、第２の絶縁膜１７と呼ぶ。
第２の実施形態において、酸化物半導体層１２、ゲート絶縁膜１３、及びゲート電極１４は、ＳｉＮｘ：Ｆ、ＳｉＯｘ：Ｆ、又はＳｉＯＮｘ：Ｆにより構成された第１の絶縁膜１６により直接覆われ、第１の絶縁膜１６が酸化物半導体層１２のソース／ドレイン領域１２ａ、１２ｂに接触されている。このため、第１の絶縁膜１６に含まれるフッ素が、酸化物半導体層１２内に導入され、酸化物半導体層１２内に生じたダングリングボンドが終端され酸素欠損Ｖｏが補償される。これとともに、酸化物半導体層１２内の金属元素に結合した酸素がフッ素により置換される。金属元素と結合したフッ素はドナーとして働く。このため、ダングリングボンドがフッ素によって終端されることにより、酸化物半導体層１２内の酸素欠損Ｖｏが減少しても、ソース／ドレイン領域１２ａ、１２ｂは、ｎ＋状態、すなわち、低抵抗状態に保持される。
しかも、Ｚｎ−Ｆ結合は、Ｚｎ−Ｏ結合よりも安定であるため、フッ素と結合した金属元素は、酸素欠損Ｖｏと比較して安定である。このため、フッ素と結合した金属元素は、酸化物半導体層１２中で拡散しにくく、ソース／ドレイン領域１２ａ、１２ｂがチャネル領域１２ｃの方向に拡大することを抑制できる。
さらに、第１の絶縁膜１６は、ＡｌＯｘにより構成された第２の絶縁膜１７により覆われている。このため、外界の酸素ガスや水素ガスに対するバリア特性を保持することができる。
（製造方法）
第２の実施形態において、ゲート電極１４を形成するまでの製造工程は、第１の実施形態と同様である。すなわち、図２から図３までの製造工程は、第２の実施形態においても、第１の実施形態と同様に実行される。
図８に示すように、酸化物半導体層１２上にゲート絶縁膜１３及びゲート電極１４が形成された後、基板１１の全面に第１の絶縁膜１６が形成される。
第１の絶縁膜１６は、例えばフッ素化シリコン窒化膜（ＳｉＮｘ：Ｆ）により構成される。このフッ素化シリコン窒化膜（ＳｉＮｘ：Ｆ）は、反応性ガスとしての例えばＳｉＦ４に窒素を添加し、ＩＣＰ−ＣＶＤにより形成される。ＩＣＰ−ＣＶＤを用いることにより、例えば２００℃以下の温度によって第１の絶縁膜１６を形成することができる。
フッ素化シリコン窒化膜（ＳｉＮｘ：Ｆ）に含まれるフッ素により、ゲート電極１４、ゲート絶縁膜１３をエッチングする際、オーバーエッチングにより酸化物半導体層１２内に生じたダングリングボンドが終端され、酸素欠損Ｖｏが補償される。これとともに、酸化物半導体層１２内の金属元素と結合された酸素が、フッ素により置換される。金属元素と結合したフッ素は、ドナーとして働くため、酸素欠損Ｖｏが減少しても、酸化物半導体層１２のソース／ドレイン領域１２ａ、１２ｂは、ｎ＋の状態、すなわち、低抵抗の状態に保持される。
第１絶縁膜１６は、２００℃以下の低温で成膜されるため、膜質が緻密であり、水素や水分の含有量が少ない。このため、第１絶縁膜１６は、外界の水素や水分などのガスの侵入を防止するバリア効果を有する。
次いで、図９に示すように、第１の絶縁膜１６の上にＡｌＯｘにより構成された第２の絶縁膜１７が形成される。第２の絶縁膜１７の材料、及び製造方法は、第１の実施形態に示す第１の絶縁膜１５と同様である。
この後、図７に示すように、第２の絶縁膜１７上にパッシベーション膜１８が形成され、パッシベーション膜１８、第２、第１の絶縁膜１７、１６内に設けられたコンタクトホール１８ａ、１８ｂ内にソース／ドレイン電極１９、２０が形成される。酸化物半導体層１２内のＺｎ−Ｆ結合は、Ｚｎ−Ｏ結合よりも安定である。このため、パッシベーション膜１８の形成などの加熱プロセスにおいて、ソース／ドレイン領域１２ａ、１２ｂがチャネル方向に拡大することが抑制される。
（第２の実施形態の効果）
上記第２の実施形態によれば、ＳｉＮ：Ｆ、ＳｉＯｘ：Ｆ、又はＳｉＯＮｘ：Ｆなどのフッ素を含む第１の絶縁膜１６でゲート電極１４、ゲート絶縁膜１３、酸化物半導体層１２を覆い、第１の絶縁膜１６を酸化物半導体層１２に直接接触させている。このため、第１の絶縁膜１６内のフッ素が酸化物半導体層１２内に導入され、ゲート電極１４及びゲート絶縁膜１３のエッチング時に酸化物半導体層１２内に生じたダングリングボンドが終端され、酸素欠損Ｖｏが補償される。これとともに、酸化物半導体層１２内の金属元素と結合した酸素が、フッ素により置換される。酸化物半導体層１２の金属元素と結合したフッ素は、ドナーとして働くため、酸化物半導体層１２内の酸素欠損Ｖｏが減少しても、ソース／ドレイン領域１２ａ、１２ｂを、ｎ＋状態に保持することができる。
しかも、Ｚｎ−Ｆ結合は、Ｚｎ−Ｏ結合よりも安定であるため、加熱プロセスにおいて、酸化物半導体層１２で拡散することを抑制できる。したがって、ソース／ドレイン領域１２ａ、１２ｂがゲート電極１４の下方に拡大することを防止でき、寄生容量によるＴＦＴ１０の性能劣化を防止することが可能である。
さらに、フッ素を含む第１の絶縁膜１６は、ゲート絶縁膜１３の側面にも接している。このため、ゲート絶縁膜１３の側面に生じたダングリングボンドも終端することができる。したがって、ゲート電極に印加される電圧により、ゲート絶縁膜１３に加わるストレスを緩和でき、ＴＦＴ１０の動作の信頼性を向上することが可能である。
また、ＡｌＯｘにより構成された第２の絶縁膜１７は、フッ素を含む第１の絶縁膜１６によりゲート電極１４、ゲート絶縁膜１３を覆った後、形成されている。フッ素を含む第１の絶縁膜１６の表面は、角部が湾曲している。このため、第１の絶縁膜１６上に形成される第２の絶縁膜１７のカバーレッジを向上することが可能である。したがって、第２の絶縁膜１７による外界の水素及び酸素に対するバリア特性を向上することが可能である。
（適用例）
図１０は、上記第１、第２の実施形態に示すＴＦＴ１０を例えばアクティブマトリクス型の有機ＥＬ表示装置に適用した例を示している。しかし、有機ＥＬ表示装置に限定されるものではなく、第１、第２の実施形態に示すＴＦＴ１０を例えばアクティブマトリクス型の液晶表示装置に適用することも可能である。
アクティブマトリクス型の有機ＥＬ表示装置は、例えば有機ＥＬ素子（以下、ＯＥＬＤと称す）や複数のトランジスタなどを含む複数の画素を具備し、各画素のＯＥＬＤに流れる電流を複数のトランジスタなどで制御する構成とされている。
具体的には、表示装置３１は、表示部３２、第１走査線駆動回路３３、第２走査線駆動回路３４、データ線駆動回路３５、制御回路３６、電源回路３７を備えている。
表示部３２は、複数の画素ＰＸを具備している。複数の画素ＰＸは、表示部３２内の行方向及び列方向にマトリクス状に配置されている。表示部３２は、行方向に配置された複数の書き込み用の走査線ＷＳＬ１、ＷＳＬ２〜ＷＳＬｍと、これら複数の走査線ＷＳＬ１、ＷＳＬ２〜ＷＳＬｍと平行に配置された例えばリセット用の複数の走査線（以下、リセット線と称す）ＲＳＬ１、ＲＳＬ２〜ＲＳＬｍと、列方向に配置された複数のデータ線ＤＬ１、ＤＬ２〜ＤＬｎと、行方向、及び列方向に配置され電源Ｖｃｃが供給される複数の電源線ＰＳＬを備えている。
各画素ＰＸは、例えば走査線ＷＳＬ１、ＷＳＬ２〜ＷＳＬｍ及びリセット線ＲＳＬ１、ＲＳＬ２〜ＲＳＬｍと、データ線ＤＬ１、ＤＬ２〜ＤＬｎ及び電源線ＰＳＬの交差する領域にそれぞれ配置されている。各画素ＰＸは、走査線ＷＳＬ１、ＷＳＬ２〜ＷＳＬｍ、データ線ＤＬ１、ＤＬ２〜ＤＬｎ、リセット線ＲＳＬ１、ＲＳＬ２〜ＲＳＬｍ、電源線ＰＳＬにそれぞれ接続されている。
表示装置３１が、カラー画像を表示する場合、複数の画素ＰＸが１つのカラー画像を形成するための画素（以下、カラー画素と称す）を構成する。例えばカラー画素が赤（Ｒ）、緑（Ｇ）、青（Ｂ）により構成される場合、３つの画素ＰＸが１つのカラー画素を構成する。この場合、３つの画素ＰＸに対応して、図示せぬＲ、Ｇ、Ｂの各フィルタが対応して設けられる。
第１走査線駆動回路３３、第２走査線駆動回路３４、データ線駆動回路３５、制御回路３６、及び電源回路３７は、表示部３２の周辺に配置されている。具体的には、第１走査線駆動回路３３及び第２走査線駆動回路３４は、表示部３２の例えば行方向の両端部近傍に配置され、データ線駆動回路３５、制御回路３６、及び電源回路３７は、表示部３２の例えば列方向の一端部近傍に配置されている。
走査線ＷＳＬ１、ＷＳＬ２〜ＷＳＬｍは、第１走査線駆動回路３３に接続され、リセット線ＲＳＬ１、ＲＳＬ２〜ＲＳＬｍは、第２走査線駆動回路３４に接続されている。データ線ＤＬ１、ＤＬ２〜ＤＬｎは、データ線駆動回路３５に接続され、電源線ＰＳＬは、電源回路３７に接続されている。
電源回路３７は、表示部３２、第１走査線駆動回路３３、第２走査線駆動回路３４、データ線駆動回路３５、及び制御回路３６に電源をそれぞれ供給する。
制御回路３６は、第１走査線駆動回路３３、第２走査線駆動回路３４、及びデータ線駆動回路３５に接続され、外部から供給される図示せぬ映像信号や制御信号などに従って、表示装置３１の全体的な動作を制御する。
第１走査線駆動回路３３は、制御回路３６の制御に基づき、走査線ＷＳＬ１、ＷＳＬ２〜ＷＳＬｍを順次選択する。
データ線駆動回路３５は、制御回路３６の制御に従って、例えば信号電圧Ｖｓｉｇと、基準電圧ｏｆｓを出力し、データ線ＤＬ１、ＤＬ２〜ＤＬｎに供給する。ここで、信号電圧Ｖｓｉｇは、映像信号の輝度情報に応じた信号であり、基準電圧Ｖｏｆｓは、映像信号の信号電圧Ｖｓｉｇの基準となる電圧、例えば映像信号の黒レベルに相当する電圧である。この基準電圧Ｖｏｆｓは、後述するＯＥＬＤを駆動する駆動トランジスタの閾値電圧のばらつきを補正するためにも用いられる。
第２走査線駆動回路３４は、制御回路３６の制御に従って、リセット線ＲＳＬ１、ＲＳＬ２〜ＲＳＬｍを順次選択する。具体的には、第２走査線駆動回路３４は、第１走査線駆動回路３３の動作に同期してリセット線ＲＳＬ１、ＲＳＬ２〜ＲＳＬｍを順次選択し、第１走査線駆動回路３３により選択された走査線ＷＳＬ１、ＷＳＬ２〜ＷＳＬｍのうちの１つに接続された複数の画素ＰＸの発光及び消光を制御する。
図１１は、図１０に示す画素ＰＸの一例を示している。
画素ＰＸは、例えば選択トランジスタＴｒ１、駆動トランジスタＴｒ２、リセットトランジスタＴｒ３、ＯＥＬＤ、及びキャパシタＣｓを具備している。選択トランジスタＴｒ１、駆動トランジスタＴｒ２、及びリセットトランジスタＴｒ３は、第１の実施形態、又は第２の実施形態に示すトップゲート型のＴＦＴ１０により構成される。
選択トランジスタＴｒ１のゲート電極は、走査線ＷＳＬｍに接続されている。選択トランジスタＴｒ１の電流通路（ソース／ドレイン電極）の一端は、データ線ＤＬｎに接続され、他端は、駆動トランジスタＴｒ２のゲート電極に接続されている。駆動トランジスタＴｒ２の電流通路の一端は、電源線ＰＳＬに接続され、他端は、ＯＥＬＤのアノード電極に接続されている。ＯＥＬＤのカソード電極は、カソード電圧Ｖｃａｔｈが供給される配線Ｌ１に接続されている。
キャパシタＣｓの第１の電極は、駆動トランジスタＴｒ２のゲート電極に接続され、第２の電極は、ＯＥＬＤのアノード電極に接続されている。
リセットトランジスタＴｒ３のゲート電極は、リセット線ＲＳＬｍに接続され、リセットトランジスタＴｒ３の電流通路の一端は、ＯＥＬＤのアノード電極に接続され、他端は、リセット電圧Ｖｉｎｉが供給される配線Ｌ２に接続されている。
ここで、ＯＥＬＤの閾値電圧を例えばＶｔｈｅｌとしたした場合、リセット電圧Ｖｉｎｉ、ＯＥＬＤの閾値電圧Ｖｔｈｅｌ、及び配線Ｌ１のカソード電圧Ｖｃａｔｈの関係は、次式で示すようになる。
Ｖｉｎｉ＜Ｖｔｈｅｌ＋Ｖｃａｔｈ
このため、ＯＥＬＤは、非選択状態において、消光状態となっている。
（画素の動作）
次に、上記画素ＰＸの動作を概略的に説明する。
ＯＥＬＤは、駆動トランジスタＴｒ２に流れる電流により駆動される。このため、ＯＥＬＤの閾値電圧がばらついている場合、同じ信号電圧Ｖｓｉｇに対して、各画素のＯＥＬＤの発光強度が変化し、画質が低下する。そこで、基準電圧Ｖｏｆｓを用いた補正動作により、キャパシタＣｓの電圧が駆動トランジスタＴｒ２の閾値電圧のばらつきに応じて補正される。ここでは、補正動作の詳細については省略する。
選択トランジスタＴｒ１は、走査線ＷＳＬｍが選択状態（ハイレベル）となると導通され、データ線ＤＬｎに供給された信号電圧Ｖｓｉｇは、キャパシタＣｓに充電される。駆動トランジスタＴｒ２は、飽和領域で動作し、キャパシタＣｓの充電電圧（Ｖｓｉｇ＋Ｖｏｆｓ）が駆動トランジスタＴｒ２の閾値電圧を超えると、駆動トランジスタＴｒ２が導通され、駆動トランジスタＴｒ２により、キャパシタＣｓの充電電圧に応じた電流がＯＥＬＤに供給される。ＯＥＬＤは、供給された電流に従った輝度で発光する。
この後、走査線ＷＳＬｍが非選択状態（ローレベル）とされ、選択トランジスタＴｒ３が非導通とされた状態において、リセット線ＲＳＬｍが選択状態（ハイレベル）とされる。このため、リセットトランジスタＴｒ３が導通され、リセットトランジスタＴｒ３を介してＯＥＬＤのアノード電極の電位がＶｉｎｉにリセットされる。これにより、ＯＥＬＤの発光が停止される。
尚、画素ＰＸの構成は、図１１に限定されるものではなく、変形可能である。
また、上記説明は、第１、第２の実施形態に係るトップゲート型のＴＦＴ１０を有機ＥＬ用いた表示装置に適用した場合について説明した。しかし、第１、第２の実施形態に係るトップゲート型のＴＦＴ１０は、表示装置に限定されるものではなく、例えばマイクロプロセッサやメモリに適用することも可能である。
その他、本発明は上記各実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記各実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
１０…トップゲート型のＴＦＴ、１１…絶縁基板、１２…酸化物半導体層、１３…ゲート絶縁膜、１４…ゲート電極、１５…第１の絶縁膜（ＡｌＯｘ）、１６…第２の絶縁膜（第２の実施形態における第１の絶縁膜）（ＳｉＮ：Ｆ、ＳｉＯｘ：Ｆ、又はＳｉＯＮｘ：Ｆ）、１７…第３の絶縁膜（第２の実施形態における第２の絶縁膜）（ＡｌＯｘ）。

Claims (3)

  1. 絶縁基板上に設けられた第１、第２の低抵抗領域と、前記第１、第２の低抵抗領域の間の高抵抗領域を含む酸化物半導体層と、
    前記酸化物半導体層の前記高抵抗領域上に設けられたゲート絶縁膜と、
    前記ゲート絶縁膜上に設けられたゲート電極と、
    前記ゲート電極、前記ゲート絶縁膜、及び前記酸化物半導体層の前記第１、第２の低抵抗領域の上方に設けられた少なくともフッ素を含む第１の絶縁膜と、
    前記第１の絶縁膜上に設けられたアルミニウムを含む第２の絶縁膜と、
    前記ゲート電極、前記ゲート絶縁膜、及び前記酸化物半導体層の前記第１、第２の低抵抗領域と、前記第１の絶縁膜との間に設けられたアルミニウムを含む第３の絶縁膜と
    を具備することを特徴とする半導体装置。
  2. 絶縁基板上に酸化物半導体層を形成し、
    前記酸化物半導体層上に絶縁層を形成し、
    前記絶縁層上に導電膜を形成し、
    前記導電膜、及び前記絶縁層をエッチングするとともに、前記酸化物半導体層の表面をエッチングし、前記酸化物半導体層内に第１、第２の低抵抗領域と、前記第１、第２の低抵抗領域の間の高抵抗領域と、前記高抵抗領域上のゲート絶縁膜と、前記ゲート絶縁膜上のゲート電極を形成し、
    前記ゲート電極、前記ゲート絶縁膜、及び前記酸化物半導体層の前記第１、第２の低抵抗領域の上方に少なくともフッ素を含む第１の絶縁膜を形成し、
    前記第１の絶縁膜上にアルミニウムを含む第２の絶縁膜を形成し、
    前記第１の絶縁膜を形成する前に、前記ゲート電極、前記ゲート絶縁膜、及び前記酸化物半導体層の前記第１、第２の低抵抗領域の上にアルミニウムを含む第３の絶縁膜を形成する
    ことを特徴とする半導体装置の製造方法。
  3. 前記第１の絶縁膜は、四フッ化シリコンを用いた化学気相成長により形成されることを特徴とする請求項２記載の半導体装置の製造方法。
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