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JP6563267B2 - 表示デバイスのドライバ - Google Patents
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Description

本発明は、映像信号に応じて表示デバイスを駆動する表示デバイスのドライバに関する。
表示デバイスとしての例えば液晶表示パネルには、２次元画面の水平方向に伸張する複数のゲートラインと、２次元画面の垂直方向に伸張する複数のソースラインと、が交叉するように配置されている。更に、液晶表示パネルには、入力映像信号によって表される各画素の輝度レベルに対応した階調表示電圧をソースラインの各々に印加するソースドライバと、走査信号をゲートラインに印加するゲートドライバと、が搭載されている。
また、このようなソースドライバとして、１水平同期期間分の複数の表示データを複数のラッチ各々に個別に取り込み、各ラッチに取り込まれた表示データに対応した階調表示電圧を各ソースラインに印加するようにしたものが提案されている（例えば特許文献１参照）。かかるソースドライバでは、上記したラッチ各々による表示データの取り込みタイミングをインバータ素子の素子遅延を利用した遅延回路によってずらすことにより、各ソースラインに流れ込む電流の急峻な変化が同時に起こる状態を回避し、このような状態で発生するノイズを防止するようにしている。
特開２００４−３０１９４６号公報
ところで、ゲートラインの配線抵抗に伴い、各ゲートライン上においてゲートドライバに近い位置に存在する表示セルと、遠い位置に存在する表示セルとでは、ゲートドライバから送出された走査パルスの到達時間が異なる。この際、各表示セルにおいて、ソースドライバから送出された表示データが表示セルに到達するタイミングと、ゲートドライバから送出された走査パルスがその表示セルに到達するタイミングとが一致していないと、画面内で色むらが生じてしまう。そこで、各表示セ
ルにおいて、表示データが到達するタイミングと走査パルスが到達するタイミングとを一致させるように、上記した遅延回路の遅延時間を決定している。
しかしながら、遅延回路の遅延時間は製造上のバラツキ等によって変動する。また、ゲートドライバから送出された走査パルスが各表示セルに到達するまでの遅延時間は、画面サイズや表示デバイスの設計仕様によって異なる。
よって、画面サイズや表示デバイスの設計仕様、或いは製造上のバラツキ等の要因により、色むらを含む画像が表示されてしまうという場合があった。
そこで、本発明は、製造上のバラツキ、画面サイズ、或いは表示デバイスの各種仕様に適合させて、色むらの無い良好な画像を表示させることが可能な表示デバイスのドライバを提供することを目的とする。
本発明に係る表示デバイスのドライバは、映像信号に応じて表示デバイスを駆動する表示デバイスのドライバであって、前記映像信号に基づく各画素の輝度レベルを示す複数の画素データ片を前記輝度レベルに対応した電圧値を有する複数の画素駆動電圧に変換し、前記表示デバイスに印加する画素駆動電圧印加部と、前記複数の画素駆動電圧を夫々がｔ個（ｔは２以上の整数）の画素駆動電圧を含む複数のグループに区分けして得られた区分グループ毎に、前記画素駆動電圧の各々を当該区分グループ内で順に遅延させて前記表示デバイスに印加するように前記画素駆動電圧印加部を制御すると共に、前記画素駆動電圧の各々を遅延させる遅延時間を指定する遅延時間指定信号に基づいて、前記遅延時間指定信号によって指定された遅延時間に設定する遅延制御部と、を有し、前記遅延制御部は、前記遅延時間指定信号に応じて、第１遅延モードと第２遅延モードを選択的に実行し、前記第１遅延モードは、前記画素駆動電圧印加部を制御して第１〜第ｔの前記画素駆動電圧を、前記第１の画素駆動電圧、第２の画素駆動電圧、第３の画素駆動電圧、・・・、第（ｔ−２）の画素駆動電圧、第（ｔ−１）の画素駆動電圧、前記第ｔの画素駆動電圧の順に遅延して前記表示デバイスに印加させるように実行され、前記第２遅延モードは、前記画素駆動電圧印加部を制御して第１〜第ｔの前記画素駆動電圧を、前記第ｔの画素駆動電圧、前記第（ｔ−１）の画素駆動電圧、前記第（ｔ−２）の画素駆動電圧、・・・、前記第３の画素駆動電圧、前記第２の画素駆動電圧、前記第１の画素駆動電圧の順に遅延して前記表示デバイスに印加させるように実行される。
本発明では、映像信号に基づく各画素の輝度レベルに対応した画素駆動電圧の各々を順に遅延させて表示デバイスに印加するにあたり、複数の画素駆動電圧を複数のグループに区分けしたグループ毎に、その遅延時間を所望の時間に設定できるようにしている。
これにより、表示デバイスの２次元画面上における各画素の位置に対応させて、その画素に走査パルスが到達するタイミングと、画度駆動電圧が印加されるタイミングとを精度良く合致させることが可能となる。
よって、本発明によれば、製造上のバラツキ、画面サイズ、表示デバイスの各種仕様に適合させて、色むらの無い良好な画像を表示させることが可能となる。
本発明に係る表示デバイスのドライバを含む表示装置１００を示すブロック図である。
データドライバ１３の内部構成を示すブロック図である。
第２データラッチ部１３３の内部構成を示す回路図である。
遅延制御部１３２の内部構成を示すブロック図である。
基準クロック信号ＣＬＫ１〜ＣＬＫ５を示すタイムチャートである。
遅延クロック信号ＣＬ1〜ＣＬ80を示すタイムチャートである。 遅延クロック生成部３２１の内部構成を示す回路図である。
遅延時間指定信号ＤＴ１が"ＵＤ"を示す場合に、クロック入替部ＣＳＣが出力するシフトクロックＳＣＫ１〜ＳＣＫ５を示すタイムチャートである。
遅延時間指定信号ＤＴ１が"２・ＵＤ"を示す場合に、クロック入替部ＣＳＣが出力するシフトクロックＳＣＫ１〜ＳＣＫ５を示すタイムチャートである。
遅延時間指定信号ＤＴ１が"３・ＵＤ"を示す場合に、クロック入替部ＣＳＣが出力するシフトクロックＳＣＫ１〜ＳＣＫ５を示すタイムチャートである。
遅延時間指定信号ＤＴ１が"４・ＵＤ"を示す場合に、クロック入替部ＣＳＣが出力するシフトクロックＳＣＫ１〜ＳＣＫ５を示すタイムチャートである。
遅延時間指定信号ＤＴ１が"ＵＤ"を示す場合に生成される各遅延クロック信号ＣＬと、画素駆動電圧Ｇ各々の出力タイミングとを示すタイムチャートである。
遅延時間指定信号ＤＴ１が"２・ＵＤ"を示す場合に生成される各遅延クロック信号ＣＬと、画素駆動電圧Ｇ各々の出力タイミングとを示すタイムチャートである。
遅延時間指定信号ＤＴ１が"３・ＵＤ"を示す場合に生成される各遅延クロック信号ＣＬと、画素駆動電圧Ｇ各々の出力タイミングとを示すタイムチャートである。
遅延時間指定信号ＤＴ１が"４・ＵＤ"を示す場合に生成される各遅延クロック信号ＣＬと、画素駆動電圧Ｇ各々の出力タイミングとを示すタイムチャートである。
遅延時間指定信号ＤＴ１及びＤＴ４が"２・ＵＤ"を示し、ＤＴ２及びＤＴ３が"３・ＵＤ"を示す場合に、データドライバ１３が表示デバイス２０に供給する画素駆動電圧Ｇ1〜Ｇ960の遅延形態を示す図である。
遅延時間指定信号ＤＴ１及びＤＴ４が"ＵＤ"を示し、ＤＴ２及びＤＴ３が"４・ＵＤ"を示す場合に、データドライバ１３が表示デバイス２０に供給する画素駆動電圧Ｇ1〜Ｇ960の遅延形態を示す図である。
走査ドライバ１２Ａ及び１２Ｂのうちの１２Ａだけを水平走査ラインＳ1〜Ｓmに接続した場合にデータドライバ１３が表示デバイス２０に供給する画素駆動電圧Ｇ1〜Ｇ960の遅延形態の一例を示す図である。
走査ドライバ１２Ａ及び１２Ｂのうちの１２Ｂだけを水平走査ラインＳ1〜Ｓmに接続した場合にデータドライバ１３が表示デバイス２０に供給する画素駆動電圧Ｇ1〜Ｇ960の遅延形態の一例を示す図である。
シフト方向の変更が可能なシフトレジスタ（ＳＲ１〜ＳＲ４）の構成を示す回路図である。
シフト方向の変更が可能なシフトレジスタを搭載したデータドライバ１３が、表示デバイス２０に供給する画素駆動電圧Ｇ1〜Ｇ960の遅延形態の他の一例を示す図である。
シフト方向の変更が可能なシフトレジスタを搭載したデータドライバ１３が、表示デバイス２０に供給する画素駆動電圧Ｇ1〜Ｇ960の遅延形態の他の一例を示す図である。
以下、本発明の実施例を図面を参照しつつ詳細に説明する。
図１は、本発明に係る表示デバイスのドライバを含む表示装置１００の概略構成を示す図である。図１において、表示デバイス２０は、例えば液晶又は有機ＥＬパネル等からなる。表示デバイス２０には、２次元画面の水平方向に伸張するｍ個（ｍは２以上の自然数）の水平走査ラインＳ1〜Ｓmと、２次元画面の垂直方向に伸張するｎ個（ｎは２以上の自然数）のデータラインＤ1〜Ｄnとが形成されている。水平走査ライン及びデータラインの各交叉部には、画素を担う表示セルが形成されている。
駆動制御部１１は、映像信号ＶＤ中から水平同期信号を検出して水平同期信号ＨＳを走査ドライバ１２Ａ及び１２Ｂに供給する。
また、駆動制御部１１は、映像信号ＶＤに基づき、各画素毎にその画素の輝度レベルを例えば８ビットで表す画素データＰＤの系列を生成する。駆動制御部１１は、当該画素データＰＤの系列と共に、映像信号ＶＤに含まれる水平同期信号に同期した取込タイミング信号ＬＤと、４系統分の遅延時間指定信号ＤＴ１〜ＤＴ４とを含む映像データ信号ＶＰＳを、データドライバ１３に供給する。
走査ドライバ１２Ａは、図１に示すように水平走査ラインＳ1〜Ｓm各々の一端に接続されており、走査ドライバ１２Ｂは水平走査ラインＳ1〜Ｓm各々の他端に接続されている。走査ドライバ１２Ａ及び１２Ｂは、上記した水平同期信号ＨＳに同期させて水平走査パルスＳＰを生成し、これを表示デバイス２０の水平走査ラインＳ1〜Ｓm各々に順次印加する。
データドライバ１３は、映像データ信号ＶＰＳに含まれる画素データＰＤの系列を取り込む。そして、データドライバ１３は、１水平走査ライン分、つまりｎ個の画素データＰＤの取り込みが為される度に、取り込んだｎ個の画素データＰＤを、夫々が示す輝度レベルに対応した電圧値を有する画素駆動電圧に変換して表示デバイス２０のデータラインＤ1〜Ｄnに印加する。尚、データドライバ１３は、単一の半導体チップに形成されている。
図２は、データドライバ１３の内部構成の一例を示すブロック図である。尚、図２では、表示デバイス２０のデータラインＤの数、つまり"ｎ"が９６０である場合を例にとってデータドライバ１３の構成を示している。
図２において、映像データ受信部１３０は、駆動制御部１１から供給された映像データ信号ＶＰＳ中から各画素に対応した画素データＰＤの各々を順次取り込む。映像データ受信部１３０は、１水平走査ライン分、つまり９６０個の画素データＰＤを取り込む度に、取り込んだ９６０個の画素データＰＤを画素データＰ1〜Ｐ960として第１データラッチ部１３１に供給する。更に、映像データ受信部１３０は、映像データ信号ＶＰＳ中から取込タイミング信号ＬＤ、及び遅延時間指定信号ＤＴ１〜ＤＴ４を抽出し、夫々を遅延制御部１３２に供給する。
第１データラッチ部１３１は、映像データ受信部１３０から供給された画素データＰ1〜Ｐ960を取り込み、夫々を画素データＲ1〜Ｒ960として次段の第２データラッチ部１３３に供給する。
遅延制御部１３２は、取込タイミング信号ＬＤ及び遅延時間指定信号ＤＴ１〜ＤＴ４に基づき、上記した画素駆動電圧を４つのグループ毎に異なるタイミングで出力させる遅延クロック信号ＣＬ1〜ＣＬ80を生成し、これらを第２データラッチ部１３３に供給する。
尚、遅延制御部１３２の構成及び詳細な動作については後述する。
第２データラッチ部１３３は、第１データラッチ部１３１から供給された画素データＲ1〜Ｒ960を１２個ずつ、遅延クロック信号ＣＬ1〜ＣＬ80に夫々同期して個別に取り込む。そして、第２データラッチ部１３３は、その取り込んだタイミングで夫々を画素データＹ1〜Ｙ960として階調電圧変換部１３４に供給する。
図３は、第２データラッチ部１３３の内部構成の一例を示す回路図である。図３に示すように、第２データラッチ部１３３は、遅延クロック信号ＣＬ1〜ＣＬ80に夫々対応したラッチ群Ｌ１〜Ｌ８０を有する。ラッチ群Ｌ１〜Ｌ８０の各々は、１２個の画素データＲをそのラッチ群Ｌに対応した遅延クロック信号ＣＬに応じて取り込み、夫々を画素データＹ1〜Ｙ960として取り込んだタイミングで階調電圧変換部１３４に供給する。
例えば、第２データラッチ部１３３のラッチ群Ｌ１は、画素データＲ1〜Ｒ960のうちのＲ1〜Ｒ12を遅延クロック信号ＣＬ1に応じて取り込み、取り込んだタイミングで、夫々を画素データＹ1〜Ｙ12として階調電圧変換部１３４に供給する。ラッチ群Ｌ２は、画素データＲ1〜Ｒ960のうちのＲ13〜Ｒ24を遅延クロック信号ＣＬ2に応じて取り込み、取り込んだタイミングで、夫々を画素データＹ13〜Ｙ24として階調電圧変換部１３４に供給する。ラッチ群Ｌ３は、画素データＲ1〜Ｒ960のうちのＲ25〜Ｒ36を遅延クロック信号ＣＬ3に応じて取り込み、取り込んだタイミングで、夫々を画素データＹ25〜Ｙ36として階調電圧変換部１３４に供給する。また、ラッチ群Ｌ７９は、画素データＲ1〜Ｒ960のうちのＲ937〜Ｒ948を遅延クロック信号ＣＬ79に応じて取り込み、取り込んだタイミングで、夫々を画素データＹ937〜Ｙ948として階調電圧変換部１３４に供給する。ラッチ群Ｌ８０は、画素データＲ1〜Ｒ960のうちのＲ949〜Ｒ960を遅延クロック信号ＣＬ80に応じて取り込み、取り込んだタイミングで、夫々を画素データＹ949〜Ｙ960として階調電圧変換部１３４に供給する。
階調電圧変換部１３４は、第２データラッチ部１３３から供給された画素データＹ1〜Ｙ960を、夫々の輝度レベルに対応した電圧値を有する画素駆動電圧Ｖ1〜Ｖ960に変換して出力アンプ部１３５に供給する。出力アンプ部１３５は、画素駆動電圧Ｖ1〜Ｖ960の各々を所望に増幅して得られた画素駆動電圧Ｇ1〜Ｇ960を、表示デバイス２０のデータラインＤ1〜Ｄ960に夫々印加する。
以上の構成により、データドライバ１３は、映像信号に基づく各画素の輝度レベルを示す画素データＲ1〜Ｒ960を夫々の輝度レベルに対応した電圧値を有する画素駆動電圧Ｇ1〜Ｇ960に変換する。そして、データドライバ１３は、これら画素駆動電圧Ｇ1〜Ｇ960の各々を、遅延時間指定信号ＤＴ１〜ＤＴ４にて指定された遅延時間に基づいて生成された遅延クロック信号ＣＬ1〜ＣＬ80に応じて順に遅延させて表示デバイス２０のデータラインＤ1〜Ｄ960に印加する。
以下に、遅延クロック信号ＣＬ1〜ＣＬ80を生成する遅延制御部１３２の構成及び動作について詳細に説明する。
図４は、遅延制御部１３２の内部構成を示すブロック図である。基準クロック生成部３２０は、取込タイミング信号ＬＤに応じて、互いに同一周波数を有し、且つ立ち上がりエッジ部の位相が異なる、図５に示す５系統の基準クロック信号ＣＬＫ１〜ＣＬＫ５を生成する。すなわち、基準クロック生成部３２０は、先ず、取込タイミング信号ＬＤに同期させて基準クロック信号ＣＬＫ１を生成する。更に、基準クロック生成部３２０は、基準クロック信号ＣＬＫ１を単位遅延時間ＵＤだけ遅らせた信号を基準クロック信号ＣＬＫ２として生成し、このＣＬＫ２を単位遅延時間ＵＤだけ遅らせた信号を基準クロック信号ＣＬＫ３として生成する。また、基準クロック生成部３２０は、基準クロック信号ＣＬＫ３を単位遅延時間ＵＤだけ遅らせた信号を基準クロック信号ＣＬＫ４として生成し、このＣＬＫ４を単一遅延時間ＵＤだけ遅らせた信号を基準クロック信号ＣＬＫ５として生成する。この際、基準クロック信号ＣＬＫ５とＣＬＫ１との位相差が単位遅延時間ＵＤとなるように、この単位遅延時間ＵＤが設定されている。
基準クロック生成部３２０は、図５に示す基準クロック信号ＣＬＫ１〜ＣＬＫ５を遅延クロック生成部３２１〜３２４に供給する。
遅延クロック生成部３２１は、取込タイミング信号ＬＤ及び基準クロック信号ＣＬＫ１〜ＣＬＫ５に基づき、遅延時間指定信号ＤＴ１にて指される遅延時間の分だけ、図６に示すように夫々の立ち上がりエッジ部のタイミングを順に遅延させた遅延クロック信号ＣＬ1〜ＣＬ20を生成し、第２データラッチ部１３３に供給する。更に、遅延クロック生成部３２１は、取込タイミング信号ＬＤを取込タイミング信号ＬＤNとして、図６に示す遅延クロック信号ＣＬ20のタイミングで遅延クロック生成部３２２に送出する。
遅延クロック生成部３２２は、取込タイミング信号ＬＤN及び基準クロック信号ＣＬＫ１〜ＣＬＫ５に基づき、遅延時間指定信号ＤＴ２にて指定されている遅延時間の分だけ、図６に示すように夫々の立ち上がりエッジのタイミングを順に遅延させた遅延クロック信号ＣＬ21〜ＣＬ40を生成し、第２データラッチ部１３３に供給する。
遅延クロック生成部３２３は、遅延クロック生成部３２４から供給された取込タイミング信号ＬＤN及び基準クロック信号ＣＬＫ１〜ＣＬＫ５に基づき、遅延時間指定信号ＤＴ３にて指定されている遅延時間の分だけ、図６に示すように夫々の立ち上がりエッジのタイミングを順に遅延させた遅延クロック信号ＣＬ60〜ＣＬ41を生成し、第２データラッチ部１３３に供給する。
遅延クロック生成部３２４は、取込タイミング信号ＬＤ及び基準クロック信号ＣＬＫ１〜ＣＬＫ５に基づき、遅延時間指定信号ＤＴ４にて指定されている遅延時間の分だけ、図６に示すように夫々の立ち上がりエッジのタイミングを順に遅延させた遅延クロック信号ＣＬ80〜ＣＬ61を生成し、第２データラッチ部１３３に供給する。更に、遅延クロック生成部３２４は、取込タイミング信号ＬＤを取込タイミング信号ＬＤNとして、遅延クロック信号ＣＬ61のタイミングで遅延クロック生成部３２３に送出する。
尚、遅延時間指定信号ＤＴ１〜ＤＴ４は、画素駆動電圧Ｇ1〜Ｇ960のうちの第１グループに属するＧ1〜Ｇ240、第２グループに属するＧ241〜Ｇ480、第３グループに属するＧ481〜Ｇ720、及び第４グループに属するＧ721〜Ｇ960に夫々対応している。この際、遅延時間指定信号ＤＴ１は、第１グループに属する画素駆動電圧Ｇ1〜Ｇ240を例えば１２個毎に順に遅延して出力させる際の遅延時間を指定する為の信号である。遅延時間指定信号ＤＴ２は、第２グループに属する画素駆動電圧Ｇ241〜Ｇ480を例えば１２個毎に順に遅延して出力させる際の遅延時間を指定する為の信号である。遅延時間指定信号ＤＴ３は、第３グループに属する画素駆動電圧Ｇ481〜Ｇ720を例えば１２個毎に順に遅延して出力させる際の遅延時間を指定する為の信号である。遅延時間指定信号ＤＴ４は、第４グループに属する画素駆動電圧Ｇ721〜Ｇ960を例えば１２個毎に順に遅延して出力させる際の遅延時間を指定する為の信号である。
遅延クロック生成部３２１〜３２４は、同一の内部構成を有する。
図７は、遅延クロック生成部３２１〜３２４のうちの３２１を抜粋して、その内部構成を示す回路図である。図７において、遅延時間レジスタＲＧは、遅延時間指定信号ＤＴ１を取り込み、このＤＴ１にて指定されている遅延時間に対応したクロック割当信号をクロック入替部ＣＳＣに供給する。尚、遅延時間指定信号ＤＴ１では、遅延時間として、例えば上記した単位遅延時間である"ＵＤ"、"２・ＵＤ"、"３・ＵＤ"、及び"４・ＵＤ"のうちのいずれか１の遅延時間を指定する。この際、遅延時間指定信号ＤＴ２〜ＤＴ４でもＤＴ１と同様に、"ＵＤ"、"２・ＵＤ"、"３・ＵＤ"、及び"４・ＵＤ"のうちのいずれか１の遅延時間を指定する。
ここで、遅延クロック生成部３２１のクロック入替部ＣＳＣは、遅延時間指定信号ＤＴ１にて示される遅延時間に基づき、基準クロック信号ＣＬＫ１〜ＣＬＫ５の各々を以下の対応関係にて、シフトクロックＳＣＫ１〜ＳＣＫとして、クロックラインＳＬ１〜ＳＬ５に夫々送出する。
すなわち、クロック入替部ＣＳＣは、遅延時間指定信号ＤＴ１が"ＵＤ"を示す場合には、基準クロック信号ＣＬＫ１〜ＣＬＫ５を以下の対応関係にてシフトクロックＳＣＫ１〜ＳＣＫ５としてクロックラインＳＬ１〜ＳＬ５に送出する。
ＳＣＫ１：ＣＬＫ１
ＳＣＫ２：ＣＬＫ２
ＳＣＫ３：ＣＬＫ３
ＳＣＫ４：ＣＬＫ４
ＳＣＫ５：ＣＬＫ５
よって、この際、クロック入替部ＣＳＣは、図８に示すシフトクロックＳＣＫ１〜ＳＣＫ５をシフトレジスタＳＲ１〜ＳＲ４に供給する。
また、クロック入替部ＣＳＣは、遅延時間指定信号ＤＴ１が"２・ＵＤ"を示す場合には、基準クロック信号ＣＬＫ１〜ＣＬＫ５を以下の対応関係にてシフトクロックＳＣＫ１〜ＳＣＫとしてクロックラインＳＬ１〜ＳＬ５に送出する。
ＳＣＫ１：ＣＬＫ２
ＳＣＫ２：ＣＬＫ４
ＳＣＫ３：ＣＬＫ１
ＳＣＫ４：ＣＬＫ３
ＳＣＫ５：ＣＬＫ５
よって、この際、クロック入替部ＣＳＣは、図９に示すシフトクロックＳＣＫ１〜ＳＣＫ５をシフトレジスタＳＲ１〜ＳＲ４に供給する。
また、クロック入替部ＣＳＣは、遅延時間指定信号ＤＴ１が"３・ＵＤ"を示す場合には、基準クロック信号ＣＬＫ１〜ＣＬＫ５を以下の対応関係にてシフトクロックＳＣＫ１〜ＳＣＫとしてクロックラインＳＬ１〜ＳＬ５に送出する。
ＳＣＫ１：ＣＬＫ３
ＳＣＫ２：ＣＬＫ１
ＳＣＫ３：ＣＬＫ４
ＳＣＫ４：ＣＬＫ２
ＳＣＫ５：ＣＬＫ５
よって、この際、クロック入替部ＣＳＣは、図１０に示すシフトクロックＳＣＫ１〜ＳＣＫ５をシフトレジスタＳＲ１〜ＳＲ４に供給する。
また、クロック入替部ＣＳＣは、遅延時間指定信号ＤＴ１が"４・ＵＤ"を示す場合には、基準クロック信号ＣＬＫ１〜ＣＬＫ５を以下の対応関係にてシフトクロックＳＣＫ１〜ＳＣＫとしてクロックラインＳＬ１〜ＳＬ５に送出する。
ＳＣＫ１：ＣＬＫ４
ＳＣＫ２：ＣＬＫ３
ＳＣＫ３：ＣＬＫ２
ＳＣＫ４：ＣＬＫ１
ＳＣＫ５：ＣＬＫ５
よって、この際、クロック入替部ＣＳＣは、図１１に示すシフトクロックＳＣＫ１〜ＳＣＫ５をシフトレジスタＳＲ１〜ＳＲ４に供給する。
図７に示すようにシフトレジスタＳＲ１〜ＳＲ４は縦続接続されており、互いに同一の内部構成を有する。つまり、これらＳＲ１〜ＳＲ４の各々は、縦続接続されたフリップフロップＦ１〜Ｆ５からなる。図７に示すように、取込タイミング信号ＬＤがシフトレジスタＳＲ１の先頭のフリップフロップＦ１のデータ端子に供給され、このＳＲ１の最後尾のフリップフロップＦ５の出力端子がシフトレジスタＳＲ２の先頭のフリップフロップＦ１のデータ端子に接続されている。更に、シフトレジスタＳＲ２の最後尾のフリップフロップＦ５の出力端子がシフトレジスタＳＲ３の先頭のフリップフロップＦ１のデータ端子に接続されており、当該ＳＲ３の最後尾のフリップフロップＦ５の出力端子がシフトレジスタＳＲ４の先頭のフリップフロップＦ１のデータ端子に接続されている。
かかる構成により、シフトレジスタＳＲ１〜ＳＲ４は、取込タイミング信号ＬＤを、縦続接続された２０個のフリップフロップにて夫々次段のフリップフロップにシフトする２０段シフトレジスタとして機能する。
シフトレジスタＳＲ１〜ＳＲ４各々のフリップフロップＦ１のクロック端子にはクロックラインＳＬ１を介してシフトクロックＳＣＫ１が供給されている。シフトレジスタＳＲ１〜ＳＲ４各々のフリップフロップＦ２のクロック端子にはクロックラインＳＬ２を介してシフトクロックＳＣＫ２が供給されている。シフトレジスタＳＲ１〜ＳＲ４各々のフリップフロップＦ３のクロック端子にはクロックラインＳＬ３を介してシフトクロックＳＣＫ３が供給されている。シフトレジスタＳＲ１〜ＳＲ４各々のフリップフロップＦ４のクロック端子にはクロックラインＳＬ４を介してシフトクロックＳＣＫ４が供給されている。シフトレジスタＳＲ１〜ＳＲ４各々のフリップフロップＦ５のクロック端子にはクロックラインＳＬ５を介してシフトクロックＳＣＫ５が供給されている。
ここで、遅延クロック生成部３２１では、ＳＲ１のフリップフロップＦ１〜Ｆ５各々から出力された信号が遅延クロック信号ＣＬ1〜ＣＬ5として出力され、ＳＲ２のフリップフロップＦ１〜Ｆ５各々から出力された信号が遅延クロック信号ＣＬ6〜ＣＬ10として出力される。また、遅延クロック生成部３２１では、ＳＲ３のフリップフロップＦ１〜Ｆ５各々から出力された信号が遅延クロック信号ＣＬ11〜ＣＬ15として出力され、ＳＲ４のフリップフロップＦ１〜Ｆ５各々から出力された信号が遅延クロック信号ＣＬ16〜ＣＬ20として出力される。更に、遅延クロック生成部３２１では、ＳＲ４の最後尾のフリップフロップＦ５の出力端子から取込タイミング信号ＬＤNが出力される。
尚、遅延クロック生成部３２２では、ＳＲ１のフリップフロップＦ１〜Ｆ５各々から出力された信号が遅延クロック信号ＣＬ21〜ＣＬ25として出力され、ＳＲ２のフリップフロップＦ１〜Ｆ５各々から出力された信号が遅延クロック信号ＣＬ26〜ＣＬ30として出力される。また、遅延クロック生成部３２２では、ＳＲ３のフリップフロップＦ１〜Ｆ５各々から出力された信号が遅延クロック信号ＣＬ31〜ＣＬ35として出力され、ＳＲ４のフリップフロップＦ１〜Ｆ５各々から出力された信号が遅延クロック信号ＣＬ36〜ＣＬ40として出力される。
遅延クロック生成部３２３では、ＳＲ１のフリップフロップＦ１〜Ｆ５各々から出力された信号が遅延クロック信号ＣＬ60〜ＣＬ56として出力され、ＳＲ２のフリップフロップＦ１〜Ｆ５各々から出力された信号が遅延クロック信号ＣＬ55〜ＣＬ51として出力される。また、遅延クロック生成部３２３では、ＳＲ３のフリップフロップＦ１〜Ｆ５各々から出力された信号が遅延クロック信号ＣＬ50〜ＣＬ46として出力され、ＳＲ４のフリップフロップＦ１〜Ｆ５各々から出力された信号が遅延クロック信号ＣＬ45〜ＣＬ41として出力される。
遅延クロック生成部３２４では、ＳＲ１のフリップフロップＦ１〜Ｆ５各々から出力された信号が遅延クロック信号ＣＬ80〜ＣＬ76として出力され、ＳＲ２のフリップフロップＦ１〜Ｆ５各々から出力された信号が遅延クロック信号ＣＬ75〜ＣＬ71として出力される。また、遅延クロック生成部３２４では、ＳＲ３のフリップフロップＦ１〜Ｆ５各々から出力された信号が遅延クロック信号ＣＬ70〜ＣＬ66として出力され、ＳＲ４のフリップフロップＦ１〜Ｆ５各々から出力された信号が遅延クロック信号ＣＬ65〜ＣＬ61として出力される。更に、遅延クロック生成部３２４では、ＳＲ４の最後尾のフリップフロップＦ５の出力端子から取込タイミング信号ＬＤNが出力される。
以下に、遅延クロック生成部３２１〜３２４のうちの遅延クロック生成部３２１の動作を抜粋して、画素駆動電圧Ｇの出力遅延の形態について説明する。
先ず、遅延時間として"ＵＤ"を指定する遅延時間指定信号ＤＴ１が供給されると、遅延クロック生成部３２１は、図１２に示すように、立ち上がりエッジ部が単位遅延時間ＵＤずつ遅延した遅延クロック信号ＣＬ1〜ＣＬ20を生成し、これらを第２データラッチ部１３３に供給する。この際、第２データラッチ部１３３のラッチ群Ｌ１〜Ｌ２０は、第１データラッチ部１３１から供給された画素データＲ1〜Ｒ240を１２個ずつ、夫々遅延クロック信号ＣＬ1〜ＣＬ20に応じたタイミングで取り込み、取り込んだタイミングで夫々を画素データＹ1〜Ｙ240として階調電圧変換部１３４に供給する。これにより、階調電圧変換部１３４及び出力アンプ部１３５は、画素データＹ1〜Ｙ240の各々に基づく画素駆動電圧Ｇ1〜Ｇ240を、図１２に示すように１２個ずつ順に単位遅延時間ＵＤずつ遅らせたタイミングで表示デバイス２０に供給する。
次に、遅延時間として"２・ＵＤ"を指定する遅延時間指定信号ＤＴ１が供給されると、遅延クロック生成部３２１は、図１３に示すように、立ち上がりエッジ部が２・ＵＤずつ遅延した遅延クロック信号ＣＬ1〜ＣＬ20を生成し、これらを第２データラッチ部１３３に供給する。この際、第２データラッチ部１３３のラッチ群Ｌ１〜Ｌ２０は、第１データラッチ部１３１から供給された画素データＲ1〜Ｒ240を１２個ずつ、夫々遅延クロック信号ＣＬ1〜ＣＬ20に応じたタイミングで取り込み、取り込んだタイミングで夫々を画素データＹ1〜Ｙ240として階調電圧変換部１３４に供給する。これにより、階調電圧変換部１３４及び出力アンプ部１３５は、画素データＹ1〜Ｙ240の各々に基づく画素駆動電圧Ｇ1〜Ｇ240を、図１３に示すように１２個ずつ順に２・ＵＤずつ遅らせたタイミングで表示デバイス２０に供給する。
次に、遅延時間として"３・ＵＤ"を指定する遅延時間指定信号ＤＴ１が供給されると、遅延クロック生成部３２１は、図１４に示すように、立ち上がりエッジ部が３・ＵＤずつ遅延した遅延クロック信号ＣＬ1〜ＣＬ20を生成し、これらを第２データラッチ部１３３に供給する。この際、第２データラッチ部１３３のラッチ群Ｌ１〜Ｌ２０は、第１データラッチ部１３１から供給された画素データＲ1〜Ｒ240を１２個ずつ、夫々遅延クロック信号ＣＬ1〜ＣＬ20に応じたタイミングで取り込み、取り込んだタイミングで夫々を画素データＹ1〜Ｙ240として階調電圧変換部１３４に供給する。これにより、階調電圧変換部１３４及び出力アンプ部１３５は、画素データＹ1〜Ｙ240の各々に基づく画素駆動電圧Ｇ1〜Ｇ240を、図１４に示すように１２個ずつ順に３・ＵＤずつ遅らせたタイミングで表示デバイス２０に供給する。
次に、遅延時間として"４・ＵＤ"を指定する遅延時間指定信号ＤＴ１が供給されると、遅延クロック生成部３２１は、図１５に示すように、立ち上がりエッジ部が４・ＵＤずつ遅延した遅延クロック信号ＣＬ1〜ＣＬ20を生成し、これらを第２データラッチ部１３３に供給する。この際、第２データラッチ部１３３のラッチ群Ｌ１〜Ｌ２０は、第１データラッチ部１３１から供給された画素データＲ1〜Ｒ240を１２個ずつ、夫々遅延クロック信号ＣＬ1〜ＣＬ20に応じたタイミングで取り込み、取り込んだタイミングで夫々を画素データＹ1〜Ｙ240として階調電圧変換部１３４に供給する。これにより、階調電圧変換部１３４及び出力アンプ部１３５は、画素データＹ1〜Ｙ240の各々に基づく画素駆動電圧Ｇ1〜Ｇ240を、図１５に示すように１２個ずつ順に４・ＵＤずつ遅らせたタイミングで表示デバイス２０に供給する。
このように、遅延クロック生成部３２１は、画素駆動電圧Ｇ1〜Ｇ960のうちで第１グループに属するＧ1〜Ｇ240を遅延して出力する際の遅延時間を、遅延時間指定信号ＤＴ１に応じて４段階（ＵＤ、２・ＵＤ、３・ＵＤ、４・ＵＤ）で変更する。
尚、遅延クロック生成部３２２においても遅延クロック生成部３２１と同様に、第２グループに属する画素駆動電圧Ｇ241〜Ｇ480を遅延して出力する際の遅延時間を、遅延時間指定信号ＤＴ２に応じて４段階で変更する。同様にして、遅延クロック生成部３２３は、第３グループに属する画素駆動電圧Ｇ481〜Ｇ720を遅延して出力する際の遅延時間を、遅延時間指定信号ＤＴ３に応じて４段階で変更する。同様に、遅延クロック生成部３２４は、第４グループに属する画素駆動電圧Ｇ721〜Ｇ960を遅延して出力する際の遅延時間を、遅延時間指定信号ＤＴ４に応じて４段階で変更するのである。
図１６は、遅延時間指定信号ＤＴ１〜ＤＴ４として、ＤＴ１及びＤＴ４が"２・ＵＤ"を示し、ＤＴ２及びＤＴ３が"３・ＵＤ"を示す場合に、表示デバイス２０に供給される画素駆動電圧Ｇ1〜Ｇ960の遅延形態を示す図である。また、図１７は、遅延時間指定信号ＤＴ１〜ＤＴ４として、遅延時間指定信号ＤＴ１及びＤＴ４が"ＵＤ"を示し、遅延時間指定信号ＤＴ２及びＤＴ３が"４・ＵＤ"を示す場合に、表示デバイス２０に供給される画素駆動電圧Ｇ1〜Ｇ960の遅延形態を示す図である。
このように、画素駆動電圧Ｇ1〜Ｇ960を順に遅延させたタイミングで表示デバイス２０に印加するにあたり、遅延制御部１３２は、画素駆動電圧Ｇ1〜Ｇ960をグループ（Ｇ1〜Ｇ240、Ｇ241〜Ｇ480、Ｇ481〜Ｇ720、Ｇ721〜Ｇ960）毎に、その遅延時間を指定された時間に設定する。
これにより、製造上のバラツキ、画面サイズ、或いは表示デバイスの各種仕様に適合させて、上記したグループ毎にその遅延時間を設定することにより、各画素に走査パルスが到達するタイミングと画素駆動電圧が印加されるタイミングとを合わせることが可能となる。よって、本発明によれば、色むらの無い良好な画像を表示させることが可能となる。
尚、上記実施例では、表示デバイス２０のデータラインＤ1〜Ｄ960に夫々印加する画素駆動電圧Ｇ1〜Ｇ960を４つのグループに分け、グループ毎に個別に遅延時間を変更できるようにしているが、遅延時間の変更対象となるグループの数は４つに限定されない。例えば、１水平走査ライン分の複数の画素駆動電圧を２個、８個又は１６個のグループに分け、グループ毎に、図７に示す構成を有する遅延クロック生成部を設けた構成を採用しても良い。
また、上記実施例では、画素駆動電圧Ｇ1〜Ｇ960を１２個ずつ遅らせたタイミングで表示デバイス２０に供給するようにしているが、画素駆動電圧Ｇ1〜Ｇ960を１つずつ、或いは２以上の複数個ずつ順に遅らせたタイミングで表示デバイス２０に供給するようにしても良い。
また、図７に示す遅延クロック生成部では、位相が異なる５系統の基準クロック信号（ＣＬＫ１〜ＣＬＫ５）をシフトレジスタ（ＳＲ１〜ＳＲ４）の各フリップフロップのクロック端子に供給することにより複数の遅延クロック信号（ＣＬ）を生成する。この際、遅延クロック生成部では、遅延時間指定信号（ＤＴ１〜ＤＴ４）に基づき各フリップフロップに供給する基準クロック信号の割り当てを変更することにより、遅延クロック（ＣＬ）の遅延時間を変更している。
しかしながら、遅延クロック生成部としては、互いに発振周波数が異なる複数のクロック信号のうちの１のクロック信号を選択的にシフトレジスタ（ＳＲ１〜ＳＲ４）の各フリップフロップのクロック端子に共通に供給することにより、遅延クロックの遅延時間を変更する構成を採用しても良い。
要するに、データドライバ１３としては、以下のような遅延制御部（１３２）と、画素駆動電圧印加部（第２データラッチ部１３３、階調電圧変換部１３４、出力アンプ１３５）と、を備えたものであれば良いのである。つまり、画素駆動電圧印加部（１３２〜１３５）は、映像信号に基づく各画素の輝度レベルを示す複数の画素データ片を輝度レベルに対応した電圧値を有する複数の画素駆動電圧（Ｇ）に変換し、これら複数の画素駆動電圧を表示デバイス（２０）に印加する。遅延制御部（１３２）は、上記した複数の画素駆動電圧を夫々がｔ個（ｔは２以上の整数）の画素駆動電圧を含む複数のグループに区分けしたグループ毎に、画素駆動電圧の各々を順に遅延させて前記表示デバイスに印加するように画素駆動電圧印加部を制御する。更に、遅延制御部（１３２）は、上記したグループ毎に、画素駆動電圧の各々を遅延させる遅延時間を遅延時間指定信号（ＤＴ１〜ＤＴ４）によって指定された遅延時間（ＵＤ、２・ＵＤ、３・ＵＤ、４・ＵＤ）に設定するのである。
尚、図１に示す構成では、表示デバイス２０の水平走査ラインＳ1〜Ｓmに水平走査パルスＳＰを供給する走査ドライバとして、水平走査ラインＳ1〜Ｓm各々の両端に夫々接続した２つの走査ドライバ１２Ａ及び１２Ｂを設けているが、いずれか一方だけを水平走査ラインＳ1〜Ｓm各々の一端に接続する構成を採用しても良い。
この際、走査ドライバ１２Ａ及び１２Ｂのうちの１２Ａだけを水平走査ラインＳ1〜Ｓmに接続した場合には、データドライバ１３は、図１８に示す遅延形態で画素駆動電圧Ｇ1〜Ｇ960を表示デバイス２０に供給するのが好ましい。また、走査ドライバ１２Ａ及び１２Ｂのうちの１２Ｂだけを水平走査ラインＳ1〜Ｓmに接続した場合には、データドライバ１３は、図１９に示すような遅延形態で画素駆動電圧Ｇ1〜Ｇ960を表示デバイス２０に供給するのが好ましい。
そこで、これら図１８又は図１９に示される遅延形態で画素駆動電圧Ｇ1〜Ｇ960を表示デバイス２０に供給させる為に、シフトレジスタＳＲ１〜ＳＲ４の各々として図２０に示される構成を採用する。
図２０に示す構成では、縦続接続されているフリップフロップＦ１〜Ｆ５各々の前段にスイッチＳＷ１〜ＳＷ５を夫々設ける。スイッチＳＷ１は、遅延モード指定信号ＳＭＤに応じて、取込タイミング信号ＬＤ（ＬＤN）及びフリップフロップＦ５から出力された信号のうちの一方を選択しこれをフリップフロップＦ１に供給する。すなわち、スイッチＳＷ１は、第１遅延モードを示す遅延モード指定信号ＳＭＤが供給された場合には、取込タイミング信号ＬＤ（ＬＤN）を選択しこれをフリップフロップＦ１に供給する。一方、第２遅延モードを示す遅延モード指定信号ＳＭＤが供給された場合には、スイッチＳＷ１は、フリップフロップＦ５から出力された信号を選択しこれをフリップフロップＦ１に供給する。
スイッチＳＷ２は、第１遅延モードを示す遅延モード指定信号ＳＭＤが供給された場合にはフリップフロップＦ１から出力された信号を選択しこれをフリップフロップＦ２に供給する。一方、第２遅延モードを示す遅延モード指定信号ＳＭＤが供給された場合には、スイッチＳＷ２は、フリップフロップＦ３から出力された信号を選択しこれをフリップフロップＦ２に供給する。
スイッチＳＷ３は、第１遅延モードを示す遅延モード指定信号ＳＭＤが供給された場合にはフリップフロップＦ２から出力された信号を選択しこれをフリップフロップＦ３に供給する。一方、第２遅延モードを示す遅延モード指定信号ＳＭＤが供給された場合には、スイッチＳＷ３は、フリップフロップＦ４から出力された信号を選択しこれをフリップフロップＦ３に供給する。
スイッチＳＷ４は、第１遅延モードを示す遅延モード指定信号ＳＭＤが供給された場合にはフリップフロップＦ３から出力された信号を選択しこれをフリップフロップＦ４に供給する。一方、第２遅延モードを示す遅延モード指定信号ＳＭＤが供給された場合には、スイッチＳＷ４は、フリップフロップＦ５から出力された信号を選択しこれをフリップフロップＦ４に供給する。
スイッチＳＷ５は、第１遅延モードを示す遅延モード指定信号ＳＭＤが供給された場合にはフリップフロップＦ４から出力された信号を選択しこれをフリップフロップＦ５に供給する。一方、第２遅延モードを示す遅延モード指定信号ＳＭＤが供給された場合には、スイッチＳＷ５は、取込タイミング信号ＬＤ（ＬＤN）を選択しこれをフリップフロップＦ５に供給する。
よって、シフトレジスタＳＲ１〜ＳＲ４の各々として図２０に示される構成を採用した場合、当該シフトレジスタに第１遅延モードを示す遅延モード指定信号ＳＭＤが供給されると、取込タイミング信号ＬＤ（ＬＤN）をＦ１、Ｆ２、Ｆ３、Ｆ４及びＦ５の順に各フリップフロップにシフトしつつ取り込む。一方、第２遅延モードを示す遅延モード指定信号ＳＭＤが供給されると、シフトレジスタは、取込タイミング信号ＬＤ（ＬＤN）を、Ｆ５、Ｆ４、Ｆ３、Ｆ２及びＦ１の順に各フリップフロップにシフトしつつ取り込む。
つまり、図７に示される構成では取込タイミング信号ＬＤのシフト方向が固定であったが、図２０に示される構成では、そのシフト方向を変更できるようにしたのである。
尚、図２０に示すように、第１遅延モード及び第２遅延モードを選択的に実施可能なシフトレジスタを遅延クロック生成部３２１〜３２４各々に設ける場合には、遅延クロック生成部３２２及び３２３のシフトレジスタ同士を接続する。つまり、遅延クロック生成部３２２のシフトレジスタＳＲ４のフリップフロップＦ５の出力端子を、遅延クロック生成部３２３のシフトレジスタＳＲ１のスイッチＳＷ１に接続する。
シフトレジスタＳＲとして図２０に示される構成を採用した場合、遅延制御部１３２は、夫々がｔ個の画素駆動電圧を含む複数のグループの各々毎に、遅延モード指定信号（ＳＭＤ）によって指定された第１又は第２遅延モードで画素駆動電圧を表示デバイスに印加させるように、画素駆動電圧印加部（１３２〜１３５）を制御する。尚、第１遅延モードでは、画素駆動電圧印加部は、各グループに含まれるｔ個の画素駆動電圧を、第１の画素駆動電圧、第２の画素駆動電圧、・・・、第（ｔ−１）の画素駆動電圧、第ｔの画素駆動電圧の順に遅延して表示デバイスに印加する。一方、第２遅延モードでは、画素駆動電圧印加部は、各グループに含まれるｔ個の画素駆動電圧を第１遅延モードとは反対に、第ｔの画素駆動電圧、第（ｔ−１）の画素駆動電圧、・・・、第２の画素駆動電圧、第１の画素駆動電圧の順に遅延して表示デバイスに印加する。
ここで、例えば第１遅延モードを示す遅延モード指定信号ＳＭＤを、第１のグループに含まれる画素駆動電圧Ｇ1〜Ｇ240に対応した遅延クロック生成部３２１と、第２のグループに含まれる画素駆動電圧Ｇ241〜Ｇ480に対応した遅延クロック生成部３２２とに供給する。これにより、遅延クロック生成部３２１及び３２２の各々に形成されているシフトレジスタＳＲ１〜ＳＲ４が上記した第１遅延モードで動作する。更に、第２遅延モードを示す遅延モード指定信号ＳＭＤを、第３のグループに含まれる画素駆動電圧Ｇ481〜Ｇ720に対応した遅延クロック生成部３２３と、第４のグループに含まれる画素駆動電圧Ｇ721〜Ｇ960に対応した遅延クロック生成部３２４とに供給する。これにより、遅延クロック生成部３２３及び３２４の各々に形成されているシフトレジスタＳＲ１〜ＳＲ４が上記した第２遅延モードで動作する。よって、かかる動作により、画素駆動電圧印加部（１３２〜１３５）は、図１８に示す遅延形態で画素駆動電圧Ｇ1〜Ｇ960を表示デバイス２０に印加する。
また、例えば第２遅延モードを示す遅延モード指定信号ＳＭＤを、第１のグループに含まれる画素駆動電圧Ｇ1〜Ｇ240に対応した遅延クロック生成部３２１と、第２のグループに含まれる画素駆動電圧Ｇ241〜Ｇ480に対応した遅延クロック生成部３２２とに供給する。これにより、遅延クロック生成部３２１及び３２２の各々に形成されているシフトレジスタＳＲ１〜ＳＲ４が上記した第２遅延モードで動作する。更に、第１遅延モードを示す遅延モード指定信号ＳＭＤを、第３のグループに含まれる画素駆動電圧Ｇ481〜Ｇ720に対応した遅延クロック生成部３２３と、第４のグループに含まれる画素駆動電圧Ｇ721〜Ｇ960に対応した遅延クロック生成部３２４とに供給する。これにより、遅延クロック生成部３２３及び３２４の各々に形成されているシフトレジスタＳＲ１〜ＳＲ４が上記した第１遅延モードで動作する。よって、かかる動作により、画素駆動電圧印加部（１３２〜１３５）は、図１９に示す遅延形態で画素駆動電圧Ｇ1〜Ｇ960を表示デバイス２０に印加する。
このように、画素駆動電圧Ｇ1〜Ｇ960に対してグループ（Ｇ1〜Ｇ240、Ｇ241〜Ｇ480、Ｇ481〜Ｇ720、Ｇ721〜Ｇ960）毎に個別に遅延モードを設定することにより、図１８及び図１９のみならず、例えば図２１及び図２２に示すような遅延形態で画素駆動電圧Ｇ1〜Ｇ960を表示デバイス２０のデータラインＤ1〜Ｄ960に印加することが可能となる。
１３ データドライバ
２０ 表示デバイス
１００ 表示装置
１３２ 遅延制御部
１３３ 第２データラッチ部
３２０ 基準クロック生成部
321〜324 遅延クロック生成部
CSC クロック入替部
RG 遅延時間レジスタ
SR1〜SR4 シフトレジスタ

Claims (4)

  1. 映像信号に応じて表示デバイスを駆動する表示デバイスのドライバであって、
    前記映像信号に基づく各画素の輝度レベルを示す複数の画素データ片を前記輝度レベルに対応した電圧値を有する複数の画素駆動電圧に変換し、前記表示デバイスに印加する画素駆動電圧印加部と、
    前記複数の画素駆動電圧を夫々がｔ個（ｔは２以上の整数）の画素駆動電圧を含む複数のグループに区分けして得られた区分グループ毎に、前記画素駆動電圧の各々を当該区分グループ内で順に遅延させて前記表示デバイスに印加するように前記画素駆動電圧印加部を制御すると共に、前記画素駆動電圧の各々を遅延させる遅延時間を指定する遅延時間指定信号に基づいて、前記遅延時間指定信号によって指定された遅延時間に設定する遅延制御部と、
    を有し、
    前記遅延制御部は、前記遅延時間指定信号に応じて、第１遅延モードと第２遅延モードを選択的に実行し、
    前記第１遅延モードは、前記画素駆動電圧印加部を制御して第１〜第ｔの前記画素駆動電圧を、前記第１の画素駆動電圧、第２の画素駆動電圧、第３の画素駆動電圧、・・・、第（ｔ−２）の画素駆動電圧、第（ｔ−１）の画素駆動電圧、前記第ｔの画素駆動電圧の順に遅延して前記表示デバイスに印加させるように実行され、
    前記第２遅延モードは、前記画素駆動電圧印加部を制御して第１〜第ｔの前記画素駆動電圧を、前記第ｔの画素駆動電圧、前記第（ｔ−１）の画素駆動電圧、前記第（ｔ−２）の画素駆動電圧、・・・、前記第３の画素駆動電圧、前記第２の画素駆動電圧、前記第１の画素駆動電圧の順に遅延して前記表示デバイスに印加させるように実行される、
    ことを特徴とした表示デバイスのドライバ。
  2. 前記画素駆動電圧印加部は、前記複数の画素データ片を取り込み、取り込んだタイミングで出力するデータラッチ部と、前記データラッチ部から出力された画素データ片の各々を前記画素駆動電圧に変換する電圧変換部と、を含み、
    前記遅延制御部は、夫々のエッジ部のタイミングが前記遅延時間指定信号によって指定された前記遅延ずつ順に遅延した複数の遅延クロック信号を生成する遅延クロック生成部を含み、
    前記データラッチ部は、前記複数の遅延クロック信号の各々に対応したタイミングで前記画素データ片の各々を個別に取り込むことを特徴とする請求項１に記載の表示デバイスのドライバ。
  3. 前記遅延クロック生成部は、複数のフリップフロップが直列接続されてなるシフトレジスタを有し、
    前記シフトレジスタは、前記映像信号に含まれる水平同期信号に同期した取込タイミング信号を次段の前記フリップフロップにシフトしつつ、前記フリップフロップの各々から出力された信号を前記複数の遅延クロック信号として前記データラッチ部に供給することを特徴とする請求項２に記載の表示デバイスのドライバ。
  4. 前記シフトレジスタは、
    前記第１遅延モードでは、前記複数のフリップフロップのうちの先頭のフリップフロップに前記取込タイミング信号を供給して、前記先頭のフリップフロップから最後尾のフリップフロップに向けて前記取込タイミング信号をシフトさせる一方、
    前記第２遅延モードでは、前記最後尾のフリップフロップに前記取込タイミング信号を供給して、前記最後尾のフリップフロップから前記先頭のフリップフロップに向けて前記取込タイミング信号をシフトさせることを特徴とする請求項３に記載の表示デバイスのドライバ。
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