JP6565814B2

JP6565814B2 - 半導体装置

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Publication number: JP6565814B2
Application number: JP2016143299A
Authority: JP
Inventors: 河野　憲司; 憲司河野
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2016-07-21
Filing date: 2016-07-21
Publication date: 2019-08-28
Anticipated expiration: 2036-07-21
Also published as: CN109478564B; US10734376B2; WO2018016282A1; JP2018014418A; US20190148365A1; CN109478564A

Description

本発明は、複数のスイッチング素子が並列駆動される半導体装置に関する。

特許文献１のように、複数のスイッチング素子を並列に接続して適切なタイミングでオンまたはオフを行うことにより、スイッチング時の損失を低減したり出力電流の制御をしたりできる半導体装置が知られている。

並列駆動の半導体装置ではスイッチング素子間に寄生インダクタンスが生じる。このため、スイッチング時に誘導起電力を生じてしまい、電圧振動および電圧振動に伴う出力電流の振動を生じてしまう。

この電圧振動に対して、例えばスイッチング素子として絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）を用いる場合に、一部のセルにエミッタ領域を形成しない間引き構造を採用することができる。間引き構造においては、エミッタ領域が存在しない間引き部において、オン時にチャネルとなるボディ領域がエミッタ電極に接続されてエミッタ電位（一般には接地）とされる。

特開２０００−４０９５１号公報

ところで、ボディ領域とエミッタ電極との間に存在する抵抗の値を調整することにより、スイッチング速度、オン電圧、電圧振動、還流ダイオード（ＦＷＤ）に起因する波形歪の各量を制御することができる。

例えば該抵抗値を比較的小さく設定すると、ホールが抜けやすくなるためスイッチング速度が速くなる反面、オン電圧および電圧振動が大きくなる。

一方、該抵抗値を比較的大きく設定すると、オン電圧の増加と電圧振動は抑制できるものの、ＦＷＤに起因する波形歪が大きくなる。

すなわち、該抵抗値の調整だけでは、スイッチング速度、オン電圧、電圧振動、還流ダイオード（ＦＷＤ）に起因する波形歪の各量におけるトレードオフを解消することができない。

そこで、本発明は上記問題点に鑑み、とくに、スイッチング素子の並列駆動に起因する電圧振動の低減とＦＷＤに起因する波形歪の低減を両立する半導体装置を提供することを目的とする。

ここに開示される発明は、上記目的を達成するために以下の技術的手段を採用する。なお、特許請求の範囲およびこの項に記載した括弧内の符号は、ひとつの態様として後述する実施形態に記載の具体的手段との対応関係を示すものであって、発明の技術的範囲を限定するものではない。

上記目的を達成するために、本発明は、
還流ダイオードを備えた複数のＩＧＢＴ素子が並列に接続されて駆動される半導体装置であって、
ＩＧＢＴ素子は、第１導電型のコレクタ領域と、コレクタ領域に積層された第２導電型のドリフト領域と、ドリフト領域に積層された第１導電型のボディ領域と、ボディ領域を貫通してドリフト領域に達するトレンチゲートと、ボディ領域に取り囲まれつつトレンチゲートに絶縁膜を介して接触するエミッタ領域と、を備え、
ＩＧＢＴ素子は、
トレンチゲートにゲート電圧が印加されるとともに、エミッタ領域が形成されるアクティブセルと、
トレンチゲートがエミッタ領域と同電位とされるとともに、エミッタ領域が形成されないダミーセルと、
トレンチゲートにゲート電圧が印加されるとともに、エミッタ領域が形成されないアクティブダミーセルと、を有し、
アクティブダミーセルは、ボディ領域が電気的にフローティングとされたフロートセルを有し、
フロートセルの数は、アクティブセルとアクティブダミーセルの総数に対して、５％より大きく３５％未満とされる。

発明者は、フロートセルのアクティブセルとアクティブダミーセルの総数に対する割合が増加するほど、還流ダイオード（ＦＷＤ）に起因する波形歪が悪化することを見出した。また、発明者は、フロートセルのアクティブセルとアクティブダミーセルの総数に対する割合が減少するほど、並列駆動に起因する電圧振動が悪化することを見出した。そこで、フロートセルの数を、アクティブセルとアクティブダミーセルの総数に対して、５％より大きく３５％未満に設定することにより、電圧振動の低減と波形歪の低減を両立することができる。

第１実施形態にかかる半導体装置の構成を示す等価回路図である。スイッチング素子の概略構成を示す上面図である。図２におけるＩＩＩ−ＩＩＩ線に沿う断面を示す断面図である。アクティブセルおよびフロートセルにおける詳細な断面図である。コレクタ電圧、アノード−カソード間電圧、エミッタ電圧の変化を示す図である。フロート率に対する波形歪および電圧振動の量の変化を示す図である。その他実施形態に係るアクティブセルおよびフロートセルにおける詳細な断面図である。

以下、本発明の実施の形態を図面に基づいて説明する。なお、以下の各図相互において、互いに同一もしくは均等である部分に、同一符号を付与する。

（第１実施形態）
最初に、図１を参照して、本実施形態に係る半導体装置１００の概略構成について説明する。

本実施形態における半導体装置は、例えば、複数の逆導通絶縁ゲートバイポーラトランジスタ（ＲＣ−ＩＧＢＴ）が並列に接続されて出力電流を得るスイッチ回路に供される。

図１は本実施形態における半導体装置１００の等価回路である。図１に示すように、半導体装置１００は、電源ＶＣＣから基準電位たるグランド電位（ＧＮＤ）の間に直列接続されたスイッチング素子１１０が、２組並列に接続されて成る。すなわち、複数のスイッチング素子１１０が電源ＶＣＣに対して並列に接続されている。スイッチング素子１１０はＩＧＢＴ素子Ｔｒを備えている。本実施形態では、２個のＩＧＢＴ素子Ｔｒが電源ＶＣＣと出力ＯＵＴの間で並列に接続されている。ハイサイド側におけるＩＧＢＴ素子Ｔｒのコレクタ端子は電源ＶＣＣ側に接続され、エミッタ端子は出力ＯＵＴ側である。また、各ＩＧＢＴ素子Ｔｒのゲート端子にはゲート電圧が印加可能にされている。なお、ローサイド側におけるＩＧＢＴ素子Ｔｒのコレクタ端子は出力ＯＵＴ側に接続され、エミッタ端子はＧＮＤ側である。ローサイド側のＩＧＢＴ素子Ｔｒも出力ＯＵＴに対して並列に接続されている。

また、半導体装置１００を構成するスイッチング素子１１０はＲＣ−ＩＧＢＴであり、各ＩＧＢＴ素子Ｔｒに対応する還流ダイオード素子Ｄｉを備えている。各還流ダイオード素子Ｄｉは、対応するＩＧＢＴ素子Ｔｒのエミッタ端子にアノード端子が接続される形で形成されている。

並列接続されたスイッチング素子１１０の間には寄生インダクタンスＬが生じる。図１においては、代表例として電源ＶＣＣとスイッチング素子１１０との接続配線、ゲート配線、ＩＧＢＴ素子Ｔｒのエミッタ配線に寄生インダクタンスＬが生じる例を示しているが、例えばケルビンエミッタ配線やほかの配線でも、寄生インダクタンスＬが生じうる。

次に、図２〜図４を参照して、ＩＧＢＴ素子Ｔｒおよび還流ダイオード素子Ｄｉの詳しい構成について説明する。複数のスイッチング素子１１０は互いに等価であり、ひいては各ＩＧＢＴ素子Ｔｒおよび各還流ダイオード素子Ｄｉはそれぞれ等価であるから、ひとつのスイッチング素子１１０について説明する。

スイッチング素子１１０は、図２に示すように、ＩＧＢＴ素子Ｔｒと還流ダイオード素子Ｄｉが形成されたセル領域１１１と、セル領域１１１の外周に位置する非セル領域１１２とを備えている。

非セル領域１１２には外部との電気的接続を担うパッド１１３が形成されている。パッド１１３には、図示しないボンディングワイヤが接続され、例えば電源ＶＣＣやゲート電圧などが該パッド１１３を介してセル領域１１１に入力される。電源ＶＣＣとスイッチング素子１１０との接続配線、ゲート配線、ＩＧＢＴ素子Ｔｒのエミッタ配線およびケルビンエミッタ配線などの配線類はパッド１１３から延びて形成されてセル領域１１１に至る。並列接続される複数のスイッチング素子１１０が互いに近傍に実装されると、それら配線間に寄生インダクタンスＬが生じることとなる。

セル領域１１１は、ＩＧＢＴ素子Ｔｒが形成されるＩＧＢＴセルと、還流ダイオード素子Ｄｉが形成されるダイオードセルとを有している。ＩＧＢＴセルとダイオードセルは互いに同一方向に延設され、延設方向と直交する方向に交互に配置されたストラップ構造となっている。

ＩＧＢＴセルおよびダイオードセルの詳しい構造について図３を参照して説明する。図３は、図２におけるＩＩＩ−ＩＩＩ線に沿う断面図である。図３では、後述するトレンチゲートＧ１〜Ｇ４およびｐ導電型の半導体領域にハッチングを付し、ｎ導電型の半導体領域にはハッチングを付していない。図３に示すように、破線を境界として紙面左側がＩＧＢＴセルであり、紙面右側がダイオードセルである。

ＩＧＢＴセルは、半導体領域として、ｎ導電型のドリフト領域１０と、ｐ導電型のコレクタ領域１１と、ｐ導電型のボディ領域１３と、ｎ導電型のエミッタ領域１４と、を備えている。また、ＩＧＢＴセルは、トレンチゲートＧ１〜Ｇ４を備えている。

ドリフト領域１０はコレクタ領域１１上に積層されている。ボディ領域１３はドリフト領域１０上に積層されている。ボディ領域１３は半導体基板の表面１３ａに露出しており図示しないエミッタ電極がボディ領域１３に接続される。トレンチゲートＧ１〜Ｇ４は、表面１３ａからボディ領域１３を貫通してドリフト領域１０に達している。トレンチゲートＧ１〜Ｇ４は図示しない絶縁膜を介してボディ領域１３およびドリフト領域１０に接している。なお、ドリフト領域１０は、ボディ領域１３との接触面表層に、ドリフト領域１０のほかの部分よりも不純物濃度が高くされた電荷蓄積領域１０ｂを有している。すなわち、ドリフト領域１０は、電荷蓄積領域１０ｂと電荷蓄積領域１０ｂを除く部分１０ａとを含んでいる。

本実施形態におけるトレンチゲートＧ１〜Ｇ４は、構造上は等価であるが、トレンチゲートＧ１〜Ｇ４に印加されるゲート電圧の別によって大きく２種類に分類される。すなわち、トレンチゲートは、ゲート電圧が印加されるアクティブゲートＧ１，Ｇ２，Ｇ４と、ゲート電圧にかわってエミッタ電位（例えばグランド電位：ＧＮＤ）に接続されるダミーゲートＧ３に分類される。

さらに、アクティブゲートは、絶縁膜を介してエミッタ領域１４が接触するトレンチゲートＧ１と、エミッタ領域１４が接触しないトレンチゲートであるアクティブダミーゲートＧ２に分類される。エミッタ領域１４は図示しないエミッタ電極が接続され、エミッタ電位（ＧＮＤ）とされる。また、エミッタ領域１４が形成されないボディ領域１３の一部もエミッタ電極に接続されてエミッタ電位とされる。

トレンチゲートＧ１〜Ｇ４は、ＩＧＢＴセルの延設方向に沿って延設されている。そして、本実施形態におけるトレンチゲートは、延設方向に直交する方向において、アクティブゲートＧ１，Ｇ２，Ｇ４とダミーゲートＧ３とが交互に設定されている。また、アクティブゲートＧ１，Ｇ２，Ｇ４においては、エミッタ領域１４に接するトレンチゲートＧ１と、アクティブダミーゲートＧ２とが延設方向に直交する方向において交互に設定されている。

本明細書では、アクティブゲートのうち、エミッタ領域１４に接するトレンチゲートＧ１と、トレンチゲートＧ１を挟むように形成されたボディ領域１３を含むセルをアクティブセルと称する。また、アクティブダミーゲートＧ２と、アクティブダミーゲートＧ２を挟むように形成されたボディ領域１３を含むセルをアクティブダミーセルと称する。また、ダミーゲートＧ３と、ダミーゲートＧ３を挟むように形成されたボディ領域１３を含むセルをダミーセルと称する。

さらに、本実施形態では、アクティブダミーセルのうちの一部は、ボディ領域１３がエミッタ電位に接続されず電気的にフローティングとされたフロートセルとされている。図３において符号Ｇ４が付されたアクティブダミーゲートが該フロートセルに属するトレンチゲートである。図３においては、トレンチゲートＧ４に接する両隣りのボディ領域１３のいずれもがエミッタ電位に接続されず電気的にフローティングとされている。このような形態ではフロートセルを１本と数え、例えば片方のボディ領域１３のみがフローティングにされている場合には、フロートセルを０．５本と数えるものとする。

ボディ領域１３がエミッタ電位とされるアクティブセルと、ボディ領域１３が電気的にフローティングとされるフロートセルの構造について、図４を参照して、より詳しく説明する。

アクティブセルにおいては、ボディ領域１３に内包されるように、ボディ領域１３よりも高濃度にされたｐ導電型のコンタクト領域１５が形成されている。コンタクト領域１５はエミッタ電位とされたエミッタ電極１６と電気的に接続される。これによりボディ領域１３はエミッタ電位とされる。トレンチゲートＧ１とエミッタ電極１６は絶縁膜１７により電気的に分離されている。本実施形態では、トレンチゲートＧ１は一方向に延設されており、エミッタ領域１４、コンタクト領域１５もトレンチゲートＧ１に沿って延設されている。つまり、上面からみれば、これらはストライプ状に形成されている。

一方、フロートセルにおいては、図４に示すように、ボディ領域１３とエミッタ電極１７が絶縁膜１７により電気的に絶縁され、ボディ領域１３はフローティングな状態となる。

図３に示すように、本実施形態におけるトレンチゲートは、アクティブゲートＧ１，Ｇ２，Ｇ４とダミーゲートＧ３とが交互に設定され、さらに、アクティブゲートにおいては、トレンチゲートＧ１と、アクティブダミーゲートＧ２とが交互に設定されている。すなわち、アクティブセルとダミーセルは隣り合って配置され、セルに含まれる一部のボディ領域１３を両セルで共有している。また、ダミーセルとアクティブダミーセルは隣り合って配置され、セルに含まれる一部のボディ領域１３を両セルで共有している。

本実施形態におけるＩＧＢＴセルは、図３に示すように、３本のアクティブセルと、３本のアクティブダミーセル（うち、１本はフロートセル）を含むセル群を単位として、各セルが周期的に形成されている。すなわち、本実施形態におけるフロートセルの数は、アクティブセルとアクティブダミーセルの総数に対して、１本／６本＝１６．７％である。

一方、ダイオードセルは、半導体領域として、ＩＧＢＴセルと共通のドリフト領域１０と、ＩＧＢＴセルと共通のボディ領域１３と、ドリフト領域１０に対してボディ領域１３とは反対側に形成されたｎ導電型のカソード領域１２と、を備えている。なお、カソード領域１２はＩＧＢＴセルにおけるコレクタ領域１１と同一面内に形成されている。ダイオードセルにおけるボディ領域１３はアノード領域と別名することもできる。ダイオードセルに形成されたトレンチゲートはすべてダミーゲートＧ３であり、その電位はエミッタ電位と同電位とされている。また、ダイオードセルにおけるボディ領域１３はエミッタ電位（ＧＮＤ）とされている。なお、ＩＧＢＴセルに形成された電荷蓄積領域１０ｂは、ダイオードセル側にも共通して形成されている。

次に、図５を参照して、スイッチング素子１１０におけるコレクタ電圧Ｖｃ、並列接続された２つのＩＧＢＴ素子Ｔｒのエミッタ間電圧ΔＶｅ、ダイオードセルのアノード−カソード間電圧Ｖａｋの挙動について説明する。なお、ｄＶｅおよびｄＶａｋが示す電位差は図１にも図示している。

図５に示すように、アクティブゲートＧ１，Ｇ２，Ｇ４にゲート電圧が印加されるとＩＧＢＴ素子がオンする。これによりコレクタ電圧は低下する。一方、還流ダイオード素子Ｄｉの両端の電圧Ｖａｋは上昇する。

このとき、コレクタ電圧Ｖｃが低下し始めるタイミングでＶａｋが上昇後に低下し、その後に再び上昇する。Ｖａｋの最初の上昇に係る極大値と、低下に係る極小値の差分を還流ダイオードＤｉに起因する波形歪ｄＶａｋと定義する。

また、コレクタ電圧Ｖｃが低下して収束すべき略一定値に達するタイミングで、Ｖａｋは上昇を止めて略一定値になるが、その際に寄生インダクタンスＬに起因して電圧振動を生じる。エミッタ電圧Ｖｅも寄生インダクタンスＬに起因して電圧振動を生じ、その結果、並列接続された２つのＩＧＢＴ素子Ｔｒのエミッタ間電圧ΔＶｅが振動する。この振動にかかる振幅の最大値を電圧振動ｄＶｅと定義する。

なお、図５においては、ＩＧＢＴ素子Ｔｒのターンオンに由来する波形歪ｄＶａｋ、および、電圧振動ｄＶｅについて図示しているが、ターンオフについても同様である。

次に、図６を参照して、本実施形態に係る半導体装置１００を採用することによる作用効果について説明する。

発明者は、アクティブセルとアクティブダミーセルの総数に対するフロートセルの数をフロート率と云うとき、フロート率に対する波形歪ｄＶａｋおよび電圧振動ｄＶｅの変化をシミュレーションにより求めた。図６はその結果を示すグラフである。

図５によれば、フロート率が５％以上の水準では、５％未満の水準に較べて電圧振動ｄＶｅを抑制することができる。一方、フロート率が３５％以下の水準では、３５％より大きい水準に較べて波形歪ｄＶａｋを抑制することができる。すなわち、フロート率が５％以上、かつ、３５％以下の条件において、電圧振動の低減と波形歪の低減を両立することができる。

また、本実施形態におけるスイッチング素子１１０は、ドリフト領域１０の一部として、不純物濃度の高い電荷蓄積領域１０ｂを備えているので、電荷蓄積領域１０ｂが形成されていない形態に較べてオン電圧を低減することができる。すなわち、スイッチング素子１１０は、オン電圧の増加を抑制しつつ、電圧振動の低減と波形歪の低減を両立することができる。

（その他の実施形態）
以上、本発明の好ましい実施形態について説明したが、本発明は上記した実施形態になんら制限されることなく、本発明の主旨を逸脱しない範囲において、種々変形して実施することが可能である。

上記した実施形態では、電荷蓄積領域１０ｂを備えるスイッチング素子１１０について説明したが、電荷蓄積領域１０ｂは必須な構成ではなく、とくにオン電圧の低減が要求される場合に形成されれば良い。また、ドリフト領域１０と、コレクタ領域１１あるいはカソード領域１２との間にフィールドストップ領域を形成しても良い。

また、上記した実施形態では、アクティブゲートＧ１，Ｇ２，Ｇ４とダミーゲートＧ３とが交互に配置される例について説明したが、この例に限定されない。フロートセルの数が、アクティブセルとアクティブダミーセルの総数に対して、５％以上３５％以下とされていれば、例えばアクティブゲート２つに対してダミーゲート１つが形成されるようにしても良い。

また、上記した実施形態では、コンタクト領域１５がトレンチゲートに沿って延設される例について説明したが、コンタクト領域１５は、図７に示すように、ドット状に形成されても良い。このような形態にあっては、エミッタ電極１６とコンタクト領域１５との接合に、タングステンプラグ１８を介することが好ましい。

また、本実施形態では、スイッチング素子１１０のセル領域にＩＧＢＴ素子Ｔｒと還流ダイオード素子Ｄｉとが共に形成されるＲＣ−ＩＧＢＴの例を説明したが、ＩＧＢＴと還流ダイオードとは別のチップとして用意され、互いに並列に接続されるように構成されていても良い。

１０…ドリフト領域，１０ｂ…電荷蓄積領域，１１…コレクタ領域，１２…カソード領域，１３…ボディ領域，１４…エミッタ領域，１５…コンタクト領域，Ｇ２…アクティブダミーゲート，Ｇ３…ダミーゲート，Ｇ４…フロートゲート

Claims

還流ダイオードを備えた複数のＩＧＢＴ素子が並列に接続されて駆動される半導体装置であって、
前記ＩＧＢＴ素子は、
第１導電型のコレクタ領域と、
前記コレクタ領域に積層された第２導電型のドリフト領域と、
前記ドリフト領域に積層された第１導電型のボディ領域と、
前記ボディ領域を貫通して前記ドリフト領域に達するトレンチゲートと、
前記ボディ領域に取り囲まれつつ、前記トレンチゲートに絶縁膜を介して接触するエミッタ領域と、を備え、
前記ＩＧＢＴ素子は、
前記トレンチゲートにゲート電圧が印加されるとともに、前記エミッタ領域が形成されるアクティブセルと、
前記トレンチゲートがエミッタ領域と同電位とされるとともに、前記エミッタ領域が形成されないダミーセルと、
前記トレンチゲートにゲート電圧が印加されるとともに、前記エミッタ領域が形成されないアクティブダミーセルと、を有し、
前記アクティブダミーセルは、前記ボディ領域が電気的にフローティングとされたフロートセルを有し、
前記フロートセルの数は、前記アクティブセルと前記アクティブダミーセルの総数に対して、５％より大きく３５％未満とされる半導体装置。
前記ドリフト領域は、前記ボディ領域に接する領域に、前記ドリフト領域の他の領域よりも不純物濃度が高くされた電荷蓄積領域を有する請求項１に記載の半導体装置。
前記還流ダイオードは、前記ＩＧＢＴ素子が形成されたセル領域内に形成される請求項１または請求項２に記載の半導体装置。
前記還流ダイオードは、前記ＩＧＢＴ素子が形成されたセル領域の外部に配置される請求項１または請求項２に記載の半導体装置。