JP6579396B2

JP6579396B2 - Semiconductor device and substrate

Info

Publication number: JP6579396B2
Application number: JP2017138800A
Authority: JP
Inventors: 一幸戸谷
Original assignee: DIRECT RF CO., LTD.
Current assignee: DIRECT RF CO., LTD.
Priority date: 2017-07-18
Filing date: 2017-07-18
Publication date: 2019-09-25
Anticipated expiration: 2037-07-18
Also published as: JP2019021763A

Description

本発明は、半導体装置、及びこの半導体装置に用いる基板に関する。 The present invention relates to a semiconductor device and a substrate used for the semiconductor device.

従来から、半導体チップを回路基板上にフリップチップ実装した半導体装置が知られている。このフリップチップ実装は、ワイヤに代えて、半導体チップに設けられた複数のバンプボールと、回路基板上に設けられた複数の電極とを接続することで、半導体チップを回路基板上に実装する実装方法である（例えば、特許文献１参照）。 Conventionally, a semiconductor device in which a semiconductor chip is flip-chip mounted on a circuit board is known. This flip chip mounting is a mounting in which a semiconductor chip is mounted on a circuit board by connecting a plurality of bump balls provided on the semiconductor chip and a plurality of electrodes provided on the circuit board instead of wires. It is a method (for example, refer patent document 1).

特開２００１−２６７３６８号公報JP 2001-267368 A

上記半導体装置における半導体チップは、バンプボールを介在して回路基板に実装されているため、当該半導体チップの放熱や半導体チップのグランドへの接続は、バンプボールを介して回路基板へ行われることがある。 Since the semiconductor chip in the semiconductor device is mounted on the circuit board via the bump ball, the heat dissipation of the semiconductor chip and the connection to the ground of the semiconductor chip may be made to the circuit board via the bump ball. is there.

ここで、フリップチップ実装された半導体チップが大電力の高周波信号を出力する半導体チップである場合、半導体チップで生じた熱をバンプボールを熱伝導の経路として放熱しようとすると、バンプボールでは半導体チップや回路基板に対して十分な面積が確保できず、十分な放熱性が得られないことがある。
さらに、半導体チップのグランドへの接続をバンプボールを介して行おうとすると、十分なグランド面積が確保できず、抵抗値が十分に抑制された良好なグランド特性の確保が困難な場合がある。 Here, if the semiconductor chip mounted on the flip chip is a semiconductor chip that outputs a high-power high-frequency signal, if the heat generated in the semiconductor chip is radiated using the bump ball as a heat conduction path, In addition, a sufficient area cannot be secured for the circuit board and sufficient heat dissipation may not be obtained.
Furthermore, if the semiconductor chip is connected to the ground via the bump ball, a sufficient ground area cannot be ensured, and it may be difficult to secure good ground characteristics in which the resistance value is sufficiently suppressed.

十分な放熱性が得られない場合、半導体チップにおける熱抵抗が大きくなり、半導体チップの寿命や信頼性に影響を与えるおそれがある。
また、良好なグランド特性が確保できない場合、グランドに大電流が流れると、グランドへ接続するための経路で抵抗成分が発生する等によって電位が生じ、半導体装置から出力される高周波信号の特性に影響を与えるおそれが生じる。 If sufficient heat dissipation is not obtained, the thermal resistance of the semiconductor chip increases, which may affect the life and reliability of the semiconductor chip.
In addition, when good ground characteristics cannot be ensured, if a large current flows through the ground, a potential is generated due to the generation of a resistance component in the path for connection to the ground, which affects the characteristics of the high-frequency signal output from the semiconductor device. May occur.

このように、上記従来の半導体装置では、フリップチップ実装された半導体チップについて十分な放熱性が得られず、また、良好なグランド特性の確保が困難であるという問題を有していた。 As described above, the above-described conventional semiconductor device has a problem that sufficient heat dissipation cannot be obtained for the flip-chip mounted semiconductor chip and it is difficult to ensure good ground characteristics.

本発明はこのような事情に鑑みてなされたものであり、半導体チップの放熱性を高めるとともに良好なグランド特性を確保することができる技術を提供することを目的とする。 The present invention has been made in view of such circumstances, and an object of the present invention is to provide a technique capable of improving the heat dissipation of a semiconductor chip and ensuring good ground characteristics.

（１）本発明に係る半導体装置は、一面に回路パターン及び反対面にグランドパターンが設けられた基板と、前記基板にフリップチップ実装された半導体チップと、前記基板の前記反対面側に積層され前記グランドパターンに電気的に接続された導体板と、前記基板を貫通する複数のビアと、を備え、前記半導体チップは、前記複数のビアを介して前記回路パターンに電気的に接続されて前記基板と前記導体板との間に介在した状態で前記基板の反対面側に実装されるとともに、前記導体板側に向くチップ面にグランド電極を有し、前記グランド電極は前記導体板に電気的に接続されている。 (1) A semiconductor device according to the present invention is laminated on a substrate having a circuit pattern on one surface and a ground pattern on the opposite surface, a semiconductor chip flip-chip mounted on the substrate, and the opposite surface side of the substrate. A conductive plate electrically connected to the ground pattern; and a plurality of vias penetrating the substrate; and the semiconductor chip is electrically connected to the circuit pattern via the plurality of vias. It is mounted on the opposite surface of the substrate in a state of being interposed between the substrate and the conductor plate, and has a ground electrode on the chip surface facing the conductor plate, and the ground electrode is electrically connected to the conductor plate. It is connected to the.

上記構成によれば、半導体チップが基板の反対面側に実装されるので、グランドパターンと、グランド電極が設けられた半導体チップのチップ面とを、基板の反対面側に向けることができる。
これにより、グランドパターンと導体板とを面同士で熱的及び電気的に接続できるとともに、チップ面と導体板とを面同士で熱的及び電気的に接続できる。
この結果、半導体チップと導電板との間、及び基板と導電板との間で熱を伝導させるための経路面積を大きく確保でき、半導体チップ及び基板の熱を導電板へ効果的に伝導させることができるので、半導体チップの放熱性を高めることができる。
また、半導体チップとグランドパターンとを低抵抗接続させて接地抵抗を低減することができ、良好なグランド特性を確保することができる。
このように上記構成によれば、半導体チップの放熱性を高めるとともに良好なグランド特性を確保することができる。 According to the above configuration, since the semiconductor chip is mounted on the opposite surface side of the substrate, the ground pattern and the chip surface of the semiconductor chip provided with the ground electrode can be directed to the opposite surface side of the substrate.
Accordingly, the ground pattern and the conductor plate can be thermally and electrically connected to each other, and the chip surface and the conductor plate can be thermally and electrically connected to each other.
As a result, it is possible to secure a large path area for conducting heat between the semiconductor chip and the conductive plate and between the substrate and the conductive plate, and to effectively conduct the heat of the semiconductor chip and the substrate to the conductive plate. Therefore, the heat dissipation of the semiconductor chip can be improved.
In addition, the ground resistance can be reduced by low resistance connection between the semiconductor chip and the ground pattern, and good ground characteristics can be ensured.
Thus, according to the said structure, while improving the heat dissipation of a semiconductor chip, a favorable ground characteristic can be ensured.

（２）上記半導体装置において、前記基板、前記回路パターン、及び前記グランドパターンはマイクロストリップ線路、又はストリップ線路を構成していることが好ましい。この場合、半導体チップが高周波信号を出力する半導体である場合、半導体装置に入出力される高周波信号を適切に伝送することができる。 (2) In the semiconductor device, it is preferable that the substrate, the circuit pattern, and the ground pattern constitute a microstrip line or a strip line. In this case, when the semiconductor chip is a semiconductor that outputs a high-frequency signal, the high-frequency signal that is input to and output from the semiconductor device can be appropriately transmitted.

（３）また、上記半導体装置において、前記回路パターンは、一端部が前記複数のビアを介して前記半導体チップに接続された第１回路パターンと、一端部が前記複数のビアを介して前記半導体チップに接続された第２回路パターンとを含み、前記第１回路パターンの一端部、及び第２回路パターンの一端部は、所定の間隔を空けて対向しており、前記第１回路パターンの一端部、及び前記第２回路パターンの一端部の少なくともいずれか一方には、一方の一端部の端面から他方の一端部の端面に対して離間する方向へ凹む凹部が形成されていてもよい。
この場合、第１回路パターンの一端部の端面と、第２回路パターンの一端部の端面とが互いに対向し近接する範囲を減少させることができ、第１回路パターンと第２回路パターンとの間で生じる寄生容量を減少させることができる。これにより、半導体装置から出力される信号特性の劣化を抑制することができる。 (3) In the semiconductor device, the circuit pattern includes a first circuit pattern having one end connected to the semiconductor chip through the plurality of vias, and the semiconductor having one end connected to the semiconductor chip through the plurality of vias. A second circuit pattern connected to the chip, and one end of the first circuit pattern and one end of the second circuit pattern are opposed to each other with a predetermined interval, and one end of the first circuit pattern A recess that is recessed in a direction away from the end surface of one end portion to the end surface of the other end portion may be formed in at least one of the end portion and the one end portion of the second circuit pattern.
In this case, it is possible to reduce a range in which the end surface of the one end portion of the first circuit pattern and the end surface of the one end portion of the second circuit pattern are opposed to each other and close to each other, and between the first circuit pattern and the second circuit pattern. Can reduce the parasitic capacitance. Thereby, it is possible to suppress deterioration of signal characteristics output from the semiconductor device.

（４）また、上記半導体装置において、前記第１回路パターン及び前記第２回路パターンには、前記複数のビアが接続される複数の接続部が、前記第１回路パターンの一端部の端面、及び前記第２回路パターンの一端部の端面それぞれに沿って並べて設けられ、前記凹部は、前記複数の接続部の内、互いに隣り合って並ぶ一対の前記接続部同士の間を横断するように凹んでいてもよい。
この場合、凹部は、第１回路パターンの端面と、第２回路パターンの端面とが互いに対向する範囲を確実に減少させることができる。さらに、一対の接続部から各ビアそれぞれを介して半導体チップへ至るまでの互いに隣り合う一対の経路の互いの結合度を調整することができる。これらによって、半導体チップから出力される信号特性の劣化を抑制することができる。 (4) In the semiconductor device, the first circuit pattern and the second circuit pattern include a plurality of connection portions to which the plurality of vias are connected, an end surface of one end portion of the first circuit pattern, and The second circuit pattern is provided side by side along one end face of the second circuit pattern, and the recess is recessed so as to cross between a pair of the connection parts arranged adjacent to each other among the plurality of connection parts. May be.
In this case, the recess can reliably reduce the range in which the end face of the first circuit pattern and the end face of the second circuit pattern face each other. Furthermore, it is possible to adjust the degree of coupling between a pair of adjacent paths from the pair of connection portions to the semiconductor chip via each via. As a result, it is possible to suppress deterioration of signal characteristics output from the semiconductor chip.

（５）また、上記半導体装置において、前記グランドパターンには、前記基板の反対面側に実装された前記半導体チップの実装部分に対応して前記反対面を露出させた孔部が形成されており、前記孔部の内側面は、前記基板と、前記導体板との間で形成される前記半導体チップの実装空間の内側面に対して面一とされていてもよい。 (5) In the above semiconductor device, the ground pattern has a hole that exposes the opposite surface corresponding to the mounting portion of the semiconductor chip mounted on the opposite surface of the substrate. The inner side surface of the hole may be flush with the inner side surface of the mounting space of the semiconductor chip formed between the substrate and the conductor plate.

（６）また、上記半導体装置において、前記基板には、前記第１回路パターンの一端部と、第２回路パターンの一端部との間に、前記基板を貫通する貫通孔が形成されていてもよい。
この場合、第１回路パターンが設けられた基板部分と、第２回路パターンが設けられた基板部分との間に、空気層を設けることができ、第１回路パターンと第２回路パターンとの間で生じる寄生容量をより効果的に減少させることができる。 (6) In the semiconductor device, even if a through-hole penetrating the substrate is formed between the one end portion of the first circuit pattern and the one end portion of the second circuit pattern in the substrate. Good.
In this case, an air layer can be provided between the substrate portion provided with the first circuit pattern and the substrate portion provided with the second circuit pattern, and between the first circuit pattern and the second circuit pattern. The parasitic capacitance generated in can be reduced more effectively.

（７）一実施形態である半導体装置用基板は、基板と、前記基板の一面に設けられた回路パターンと、前記基板の反対面に設けられたグランドパターンと、を備え、半導体チップがフリップチップ実装される半導体装置用基板であって、前記半導体チップは、前記基板の反対面側に実装され、前記基板を貫通し、前記基板の反対面側に実装される前記半導体チップと前記回路パターンとを電気的に接続する複数のビアを備えている。 (7) A substrate for a semiconductor device according to an embodiment includes a substrate, a circuit pattern provided on one surface of the substrate, and a ground pattern provided on the opposite surface of the substrate, and the semiconductor chip is a flip chip. A semiconductor device substrate to be mounted, wherein the semiconductor chip is mounted on the opposite surface side of the substrate, passes through the substrate, and is mounted on the opposite surface side of the substrate, and the circuit pattern. Are provided with a plurality of vias for electrical connection.

（８）また、上記半導体装置用基板において、前記回路パターンは、一端部が前記複数のビアを介して前記半導体チップに接続される第１回路パターンと、一端部が前記複数のビアを介して前記半導体チップに接続される第２回路パターンとを含み、前記第１回路パターンの一端部、及び第２回路パターンの一端部は、所定の間隔を空けて対向しており、前記第１回路パターンの一端部、及び前記第２回路パターンの一端部の少なくともいずれか一方には、前記一方の一端部の端面から他方の一端部の端面に対して離間する方向へ凹む凹部が形成されていてもよい。 (8) In the substrate for a semiconductor device, the circuit pattern includes a first circuit pattern having one end connected to the semiconductor chip via the plurality of vias, and one end connected to the plurality of vias. A second circuit pattern connected to the semiconductor chip, wherein one end of the first circuit pattern and one end of the second circuit pattern are opposed to each other with a predetermined interval, and the first circuit pattern At least one of the one end of the second circuit pattern and the one end of the second circuit pattern may be formed with a recess that is recessed from the end surface of the one end to the end of the other end. Good.

（９）上記半導体装置用基板において、前記第１回路パターン及び前記第２回路パターンには、前記複数のビアが接続される複数の接続部が、前記第１回路パターンの一端部の端面、及び前記第２回路パターンの一端部の端面それぞれに沿って並べて設けられ、前記凹部は、前記複数の接続部の内、互いに隣り合って並ぶ一対の前記接続部同士の間を横断するように凹んでいてもよい。 (9) In the semiconductor device substrate, a plurality of connection portions to which the plurality of vias are connected to the first circuit pattern and the second circuit pattern, an end surface of one end portion of the first circuit pattern, and The second circuit pattern is provided side by side along one end face of the second circuit pattern, and the recess is recessed so as to cross between a pair of the connection parts arranged adjacent to each other among the plurality of connection parts. May be.

（１０）上記半導体装置用基板において、前記第１回路パターンの一端部と、第２回路パターンの一端部との間には、前記基板を貫通する貫通孔が形成されていてもよい。 (10) In the semiconductor device substrate, a through-hole penetrating the substrate may be formed between one end of the first circuit pattern and one end of the second circuit pattern.

本発明によれば、放熱性を高めるとともに良好なグランド特性を確保することができる。 According to the present invention, it is possible to improve heat dissipation and ensure good ground characteristics.

図１は、第１実施形態に係る半導体装置の平面図である。FIG. 1 is a plan view of the semiconductor device according to the first embodiment. 図２は、図１中、ＩＩ−ＩＩ線矢視断面図である。2 is a cross-sectional view taken along line II-II in FIG. 図３は、放熱器及び半導体チップを除いた状態の回路基板の反対面側を示した図である。FIG. 3 is a view showing the opposite surface side of the circuit board in a state in which the radiator and the semiconductor chip are removed. 図４（ａ）は、第１実施形態の変形例に係る半導体装置の部分断面図である。図４（ｂ）は、第１実施形態の他の変形例に係る半導体装置の部分断面図である。FIG. 4A is a partial cross-sectional view of a semiconductor device according to a modification of the first embodiment. FIG. 4B is a partial cross-sectional view of a semiconductor device according to another modification of the first embodiment. 図５は、第１実施形態のさらに他の変形例に係る半導体装置の部分断面図である。FIG. 5 is a partial cross-sectional view of a semiconductor device according to still another modification of the first embodiment. 図６は、第２実施形態に係る半導体装置の平面図である。FIG. 6 is a plan view of the semiconductor device according to the second embodiment. 図７は、図６中、ＶＩＩ−ＶＩＩ線矢視断面図である。7 is a cross-sectional view taken along line VII-VII in FIG.

以下、好ましい実施形態について図面を参照しつつ説明する。
〔第１実施形態について〕
図１は、第１実施形態に係る半導体装置の平面図であり、図２は、図１中、ＩＩ−ＩＩ線矢視断面図である。
この半導体装置１は、例えば、移動体通信システムの基地局装置や移動端末に搭載され、無線周波数等の高周波信号の増幅を行う電力増幅器を構成する。よって、半導体装置１には、高周波信号が入出力される。 Hereinafter, preferred embodiments will be described with reference to the drawings.
[About the first embodiment]
1 is a plan view of the semiconductor device according to the first embodiment, and FIG. 2 is a cross-sectional view taken along line II-II in FIG.
The semiconductor device 1 is mounted on, for example, a base station device or mobile terminal of a mobile communication system, and constitutes a power amplifier that amplifies a high-frequency signal such as a radio frequency. Therefore, a high frequency signal is input to and output from the semiconductor device 1.

図１及び図２中、半導体装置１は、回路基板２と、回路基板２にフリップチップ実装された半導体チップ３と、回路基板２に積層された放熱器４とを備えている。 1 and 2, the semiconductor device 1 includes a circuit board 2, a semiconductor chip 3 flip-chip mounted on the circuit board 2, and a radiator 4 stacked on the circuit board 2.

回路基板２は、誘電体等により板状に形成された高周波回路用の基板であり、一面２ａには半導体チップ３に対する入出力信号を伝送する回路パターン６が積層されている。また、一面２ａに対する裏面である反対面２ｂにはグランドパターン７が積層されている。グランドパターン７は、回路基板２と放熱器４との間に介在している。
また、反対面２ｂには、半導体チップ３が実装されている。 The circuit board 2 is a high-frequency circuit board formed in a plate shape with a dielectric or the like, and a circuit pattern 6 for transmitting input / output signals to / from the semiconductor chip 3 is laminated on one surface 2a. A ground pattern 7 is laminated on the opposite surface 2b which is the back surface of the one surface 2a. The ground pattern 7 is interposed between the circuit board 2 and the radiator 4.
A semiconductor chip 3 is mounted on the opposite surface 2b.

回路パターン６は、外部から与えられる入力信号を半導体チップ３へ伝送するための入力線路１０（第１回路パターン）と、半導体チップ３が出力する出力信号を外部装置へ伝送するための出力線路１１（第２回路パターン）とを含む。 The circuit pattern 6 includes an input line 10 (first circuit pattern) for transmitting an externally applied input signal to the semiconductor chip 3 and an output line 11 for transmitting an output signal output from the semiconductor chip 3 to an external device. (Second circuit pattern).

入力線路１０は、回路基板２のほぼ中央から、回路基板２の一端縁２ｃに亘って形成されている。
出力線路１１は、回路基板２のほぼ中央から、回路基板２の他端縁２ｄに亘って形成されている。
入力線路１０の一端部１０ａの端面１０ａ１、及び出力線路１１の一端部１１ａの端面１１ａ１は、回路基板２の中央において所定の間隔を空けて対向している。 The input line 10 is formed from substantially the center of the circuit board 2 to one end edge 2 c of the circuit board 2.
The output line 11 is formed from substantially the center of the circuit board 2 to the other end 2 d of the circuit board 2.
The end surface 10 a 1 of the one end portion 10 a of the input line 10 and the end surface 11 a 1 of the one end portion 11 a of the output line 11 are opposed to each other at a predetermined interval in the center of the circuit board 2.

入力線路１０は、矩形状の他端部１０ｂと、他端部１０ｂよりも幅広の矩形状の一端部１０ａとの間に二等辺三角形状の接続部を有することで、他端部１０ｂから一端部１０ａへ向かって幅広に形成されている。
また、出力線路１１も、矩形状の他端部１１ｂと、他端部１１ｂよりも幅広の矩形状の一端部１１ａとの間に二等辺三角形状の接続部を有することで、他端部１１ｂから一端部１１ａへ向かって幅広に形成されている。
入力線路１０の一端部１０ａ及び出力線路１１の一端部１１ａは、半導体装置１を平面視したときに、半導体チップ３に設けられた複数のバンプボール１５（後述する）に重複する位置に設けられている。 The input line 10 has an isosceles triangular connecting portion between the other end portion 10b having a rectangular shape and one end portion 10a having a wider width than the other end portion 10b. It is formed wider toward the portion 10a.
Further, the output line 11 also has an isosceles triangular connecting portion between the rectangular other end portion 11b and the rectangular one end portion 11a wider than the other end portion 11b, whereby the other end portion 11b. It is formed to be wide from the one end 11a.
One end 10a of the input line 10 and one end 11a of the output line 11 are provided at positions overlapping with a plurality of bump balls 15 (described later) provided on the semiconductor chip 3 when the semiconductor device 1 is viewed in plan. ing.

半導体チップ３は、無線周波数等の高周波信号の増幅を行う増幅デバイスを構成しており、大電力の高周波信号を出力する。
半導体チップ３は、矩形状であり、回路基板２の反対面２ｂのほぼ中央に実装されている。よって、半導体チップ３は、回路基板２と放熱器４との間に介在した状態で実装されている。
半導体チップ３は、当該半導体チップ３の表面３ａに設けられた複数のバンプボール１５を介して回路基板２の反対面２ｂにフリップチップ実装されている。複数のバンプボール１５は、反対面２ｂに設けられたパッド電極１６に電気的に接続される。 The semiconductor chip 3 constitutes an amplifying device that amplifies a high frequency signal such as a radio frequency, and outputs a high power high frequency signal.
The semiconductor chip 3 has a rectangular shape and is mounted almost at the center of the opposite surface 2 b of the circuit board 2. Therefore, the semiconductor chip 3 is mounted in a state of being interposed between the circuit board 2 and the radiator 4.
The semiconductor chip 3 is flip-chip mounted on the opposite surface 2 b of the circuit board 2 via a plurality of bump balls 15 provided on the surface 3 a of the semiconductor chip 3. The plurality of bump balls 15 are electrically connected to the pad electrode 16 provided on the opposite surface 2b.

また、半導体チップ３と回路基板２との間には、アンダーフィル層１８が設けられている。アンダーフィル層１８は、液状の樹脂等を半導体チップ３と回路基板２との間に流し込んだ後に硬化させることで形成された樹脂層であり、半導体チップ３と回路基板２との間を封止し、複数のバンプボール１５及びパッド電極１６を保護している。 An underfill layer 18 is provided between the semiconductor chip 3 and the circuit board 2. The underfill layer 18 is a resin layer formed by pouring a liquid resin or the like between the semiconductor chip 3 and the circuit board 2 and then curing, and seals between the semiconductor chip 3 and the circuit board 2. The plurality of bump balls 15 and the pad electrode 16 are protected.

図３は、放熱器４及び半導体チップ３を除いた状態の回路基板２の反対面２ｂ側を示した図である。図３中、破線１９は、半導体チップ３が実装されたときの当該半導体チップ３の輪郭を示している。
図３に示すように、回路基板２の反対面２ｂ側には、上述のようにグランドパターン７が積層されている。グランドパターン７は、反対面２ｂのほぼ全域に設けられている。
これにより、入出力信号を伝送する回路パターン６（入力線路１０及び出力線路１１）、一面２ａに回路パターン６が設けられた回路基板２、及び反対面２ｂに設けられたグランドパターン７は、マイクロストリップラインを構成している。 FIG. 3 is a view showing the opposite surface 2b side of the circuit board 2 in a state in which the radiator 4 and the semiconductor chip 3 are removed. In FIG. 3, a broken line 19 indicates an outline of the semiconductor chip 3 when the semiconductor chip 3 is mounted.
As shown in FIG. 3, the ground pattern 7 is laminated on the opposite surface 2b side of the circuit board 2 as described above. The ground pattern 7 is provided almost over the entire opposite surface 2b.
Thereby, the circuit pattern 6 (input line 10 and output line 11) for transmitting the input / output signals, the circuit board 2 provided with the circuit pattern 6 on the one surface 2a, and the ground pattern 7 provided on the opposite surface 2b It constitutes the stripline.

グランドパターン７には、半導体チップ３の実装部分に対応して反対面２ｂを露出させている孔部２０が形成されている。孔部２０は、矩形状に形成されており、反対面２ｂを矩形状に露出させている。 The ground pattern 7 is formed with a hole 20 that exposes the opposite surface 2 b corresponding to the mounting portion of the semiconductor chip 3. The hole 20 is formed in a rectangular shape, and the opposite surface 2b is exposed in a rectangular shape.

パッド電極１６は、孔部２０によって露出している反対面２ｂに設けられている。
パッド電極１６は、半導体チップ３の長手方向に沿って２列に配置されており、半導体チップ３に設けられた複数のバンプボール１５の位置に対応して設けられている。
パッド電極１６は、入力線路１０に接続されている第１パッド電極１６ａと、出力線路１１に接続されている第２パッド電極１６ｂとを含む。 The pad electrode 16 is provided on the opposite surface 2 b exposed by the hole 20.
The pad electrodes 16 are arranged in two rows along the longitudinal direction of the semiconductor chip 3, and are provided corresponding to the positions of the plurality of bump balls 15 provided on the semiconductor chip 3.
The pad electrode 16 includes a first pad electrode 16 a connected to the input line 10 and a second pad electrode 16 b connected to the output line 11.

半導体装置１は、さらに、回路基板２を貫通する複数のビア２５を有している。複数のビア２５は、一面２ａに設けられた回路パターン６（入力線路１０及び出力線路１１）と、回路基板２の反対面２ｂ側に実装された半導体チップ３とを電気的に接続する。
複数のビア２５は、回路基板２を介在した回路パターン６と半導体チップ３とを電気的に接続するための導体であり、回路基板２を貫通する貫通孔に銅やはんだ等の導体を充填することで回路パターン６と半導体チップ３とを電気的に接続するものの他、回路基板２を貫通する貫通孔の内壁に沿って導体をめっきすることで回路パターン６と半導体チップ３とを電気的に接続するものも含む。 The semiconductor device 1 further has a plurality of vias 25 penetrating the circuit board 2. The plurality of vias 25 electrically connect the circuit pattern 6 (input line 10 and output line 11) provided on the one surface 2 a and the semiconductor chip 3 mounted on the opposite surface 2 b side of the circuit board 2.
The plurality of vias 25 are conductors for electrically connecting the circuit pattern 6 with the circuit board 2 interposed therebetween and the semiconductor chip 3, and a through hole penetrating the circuit board 2 is filled with a conductor such as copper or solder. In addition to electrically connecting the circuit pattern 6 and the semiconductor chip 3, the circuit pattern 6 and the semiconductor chip 3 are electrically connected by plating a conductor along the inner wall of the through hole that penetrates the circuit board 2. Including those to be connected.

なお、回路基板２、一面２ａに設けられた回路パターン６、反対面２ｂに設けられたグランドパターン７、及び複数のビア２５は、半導体チップ３がフリップチップ実装される半導体装置用基板を構成する。 The circuit board 2, the circuit pattern 6 provided on the one surface 2a, the ground pattern 7 provided on the opposite surface 2b, and the plurality of vias 25 constitute a semiconductor device substrate on which the semiconductor chip 3 is flip-chip mounted. .

複数のビア２５は、入力線路１０と、半導体チップ３とを接続している複数の第１ビア２５ａと、出力線路１１と半導体チップ３とを接続している複数の第２ビア２５ｂとを含む。
よって、第１ビア２５ａは、第１パッド電極１６ａの位置に対応して配置されている。また、第２ビア２５ｂは、第２パッド電極１６ｂの位置に対応して配置されている。
第１ビア２５ａの一端は、第１パッド電極１６ａに電気的に接続されている。また、第１ビア２５ａの他端は、入力線路１０に電気的に接続されている。
第２ビア２５ｂの一端は、第２パッド電極１６ｂに電気的に接続されている。また、第２ビア２５ｂの他端は、出力線路１１に電気的に接続されている。 The plurality of vias 25 include a plurality of first vias 25 a that connect the input line 10 and the semiconductor chip 3, and a plurality of second vias 25 b that connect the output line 11 and the semiconductor chip 3. .
Therefore, the first via 25a is arranged corresponding to the position of the first pad electrode 16a. The second via 25b is arranged corresponding to the position of the second pad electrode 16b.
One end of the first via 25a is electrically connected to the first pad electrode 16a. The other end of the first via 25 a is electrically connected to the input line 10.
One end of the second via 25b is electrically connected to the second pad electrode 16b. The other end of the second via 25 b is electrically connected to the output line 11.

これにより、半導体チップ３は、複数のビア２５、パッド電極１６（第１パッド電極１６ａ及び第２パッド電極１６ｂ）、及び複数のバンプボール１５を介して回路パターン６（入力線路１０及び出力線路１１）に電気的に接続される。 As a result, the semiconductor chip 3 includes the circuit pattern 6 (the input line 10 and the output line 11) via the plurality of vias 25, the pad electrode 16 (first pad electrode 16 a and second pad electrode 16 b), and the plurality of bump balls 15. ) Is electrically connected.

図１に示すように、複数（図例では７個）の第１ビア２５ａは、入力線路１０の一端部１０ａの端面１０ａ１に沿って並べて設けられている。
よって、入力線路１０において複数の第１ビア２５ａが接続された複数の接続部１０ｃも、入力線路１０の端面１０ａ１に沿って並んでいる。 As shown in FIG. 1, a plurality of (seven in the illustrated example) first vias 25 a are provided side by side along the end face 10 a 1 of the one end 10 a of the input line 10.
Therefore, the plurality of connection portions 10 c to which the plurality of first vias 25 a are connected in the input line 10 are also arranged along the end face 10 a 1 of the input line 10.

入力線路１０の一端部１０ａには、端面１０ａ１から他端部１０ｂ側へ向かって凹む凹部３０が形成されている。
凹部３０は、他端部１０ｂ側へ向かって凹むことで、端面１０ａ１から出力線路１１の一端部１１ａの端面１１ａ１に対して離間する方向（図１中、矢印Ｙ１の方向）へ凹んでいる。 A concave portion 30 that is recessed from the end surface 10a1 toward the other end portion 10b is formed in the one end portion 10a of the input line 10.
The recessed part 30 is recessed toward the other end part 10b side so as to be separated from the end face 10a1 to the end face 11a1 of the one end part 11a of the output line 11 (in the direction of arrow Y1 in FIG. 1).

このような凹部３０を形成することで、入力線路１０の端面１０ａ１と、出力線路１１の端面１１ａ１とが互いに対向し近接する範囲を減少させることができ、入力線路１０と出力線路１１との間で生じる寄生容量を減少させることができる。これにより、半導体チップ３から出力される高周波信号の特性劣化を抑制することができる。 By forming such a recess 30, it is possible to reduce a range in which the end face 10 a 1 of the input line 10 and the end face 11 a 1 of the output line 11 face each other and are close to each other, and between the input line 10 and the output line 11. Can reduce the parasitic capacitance. Thereby, characteristic deterioration of the high frequency signal output from the semiconductor chip 3 can be suppressed.

凹部３０は、複数の接続部１０ｃの内、互いに隣り合って並ぶ一対の接続部１０ｃ同士の間それぞれに設けられている。凹部３０は、互いに隣り合って並ぶ一対の接続部１０ｃ同士の間を横断し、接続部１０ｃよりも他端部１０ｂ側の位置まで延びており、一対の接続部１０ｃ同士の間を横断し、一対の接続部１０ｃ同士の間を遮断するように凹んでいる。
これにより、凹部３０は、入力線路１０の端面１０ａ１と、出力線路１１の端面１１ａ１とが互いに対向する範囲を確実に減少させることができる。さらに、一対の接続部１０ｃから第１ビア２５ａそれぞれを介して半導体チップ３へ至るまでの互いに隣り合う一対の経路の互いの結合度を調整することができる。これらによって、半導体チップ３から出力される高周波信号の特性劣化を抑制することができる。 The recess 30 is provided between each of the pair of connection portions 10c arranged adjacent to each other among the plurality of connection portions 10c. The recess 30 crosses between the pair of connection portions 10c arranged adjacent to each other, extends to the position on the other end 10b side than the connection portion 10c, crosses between the pair of connection portions 10c, It is dented so that between a pair of connection parts 10c may be interrupted | blocked.
Thereby, the recessed part 30 can reduce reliably the range which the end surface 10a1 of the input line 10 and the end surface 11a1 of the output line 11 mutually oppose. Furthermore, it is possible to adjust the degree of coupling between a pair of adjacent paths from the pair of connection portions 10c to the semiconductor chip 3 through the first vias 25a. As a result, it is possible to suppress deterioration in characteristics of the high-frequency signal output from the semiconductor chip 3.

また、複数（図例では７個）の第２ビア２５ｂは、出力線路１１の一端部１１ａの端面１１ａ１に沿って並べて設けられている。
よって、出力線路１１において複数の第２ビア２５ｂが接続された複数の接続部１１ｃも、出力線路１１の端面１１ａ１に沿って並べて設けられている。 In addition, a plurality (seven in the illustrated example) of second vias 25 b are provided side by side along the end surface 11 a 1 of the one end portion 11 a of the output line 11.
Therefore, a plurality of connection portions 11 c to which the plurality of second vias 25 b are connected in the output line 11 are also provided side by side along the end surface 11 a 1 of the output line 11.

出力線路１１の一端部１１ａには、端面１１ａ１から他端部１１ｂ側へ向かって凹む凹部３１が形成されている。
凹部３１は、他端部１１ｂ側へ向かって凹むことで、端面１１ａ１から入力線路１０の一端部１０ａの端面１０ａ１に対して離間する方向（図１中、矢印Ｙ２の方向）へ凹んでいる。 A concave portion 31 that is recessed from the end surface 11a1 toward the other end portion 11b is formed in the one end portion 11a of the output line 11.
The recess 31 is recessed in the direction away from the end surface 11a1 to the end surface 10a1 of the one end 10a of the input line 10 (in the direction of arrow Y2 in FIG. 1) by being recessed toward the other end 11b.

凹部３１は、複数の接続部１１ｃの内、互いに隣り合って並ぶ一対の接続部１１ｃ同士の間それぞれに設けられている。凹部３１は、互いに隣り合って並ぶ一対の接続部１１ｃ同士の間を横断し、接続部１１ｃよりも他端部１１ｂ側の位置まで延びており、一対の接続部１１ｃ同士の間を横断し、一対の接続部１１ｃ同士の間を遮断するように凹んでいる。 The recess 31 is provided between the pair of connection portions 11c arranged adjacent to each other among the plurality of connection portions 11c. The recess 31 traverses between a pair of connecting portions 11c arranged next to each other, extends to a position closer to the other end 11b than the connecting portion 11c, traverses between the pair of connecting portions 11c, It is dented so that between a pair of connection parts 11c may be interrupted | blocked.

出力線路１１の一端部１１ａに設けられた凹部３１も、入力線路１０の一端部１０ａに設けられた凹部３０と同様、入力線路１０の端面１０ａ１と、出力線路１１の端面１１ａ１とが互いに対向し近接する範囲を減少させることができ、入力線路１０と出力線路１１との間で生じる寄生容量を減少させることができる。
さらに、一対の接続部１１ｃから第２ビア２５ｂそれぞれを介して半導体チップ３へ至るまでの互いに隣り合う一対の経路の互いの結合度を調整することができる。これらによって、半導体チップ３から出力される高周波信号の特性劣化を抑制することができる。 Similarly to the recess 30 provided in the one end portion 10a of the input line 10, the end surface 10a1 of the input line 10 and the end surface 11a1 of the output line 11 face each other in the recess 31 provided in the one end portion 11a of the output line 11. The adjacent range can be reduced, and the parasitic capacitance generated between the input line 10 and the output line 11 can be reduced.
Furthermore, the mutual coupling degree of a pair of adjacent paths from the pair of connection portions 11c to the semiconductor chip 3 through the second vias 25b can be adjusted. As a result, it is possible to suppress deterioration in characteristics of the high-frequency signal output from the semiconductor chip 3.

また、図１及び図３に示すように、凹部３０の底部３０ａ及び凹部３１の底部３１ａは、半導体装置１を平面視したときに、反対面２ｂのグランドパターン７に設けられた孔部２０の内側面に一致している。
凹部３０の底部３０ａは、孔部２０の入力線路１０側の辺の第１内側面２０ａとほぼ一致している。
また、凹部３１の底部３１ａは、孔部２０の出力線路１１側の辺を構成する第２内側面２０ｂとほぼ一致している。 As shown in FIGS. 1 and 3, the bottom 30 a of the recess 30 and the bottom 31 a of the recess 31 are formed in the hole 20 provided in the ground pattern 7 on the opposite surface 2 b when the semiconductor device 1 is viewed in plan. It matches the inside surface.
The bottom 30a of the recess 30 substantially coincides with the first inner side surface 20a of the side of the hole 20 on the input line 10 side.
The bottom 31 a of the recess 31 substantially coincides with the second inner side surface 20 b constituting the side of the hole 20 on the output line 11 side.

放熱器４は、回路基板２の外形とほぼ同じ外形寸法とされた矩形板状の部材であり、アルミニウム合金や、銅等の導体によって形成されている。放熱器４は、一面に放熱フィン４ａが多数設けられており、回路基板２の反対面２ｂ側に積層されている。放熱器４は、半導体チップ３や回路基板２からの熱を放熱フィン４ａから放熱するように設けられている。 The radiator 4 is a rectangular plate-like member having substantially the same outer dimensions as the circuit board 2 and is formed of a conductor such as an aluminum alloy or copper. The heat radiator 4 is provided with a large number of heat radiation fins 4 a on one surface, and is laminated on the opposite surface 2 b side of the circuit board 2. The radiator 4 is provided to radiate heat from the semiconductor chip 3 and the circuit board 2 from the radiation fins 4a.

放熱フィン４ａが設けられた一面の裏側である裏面には、接着剤層３４を介して回路基板２の反対面２ｂ側に積層されている積層面４ｂと、積層面４ｂから凹んでいる矩形状の方形孔部３５とが形成されている。 On the back surface, which is the back side of the one surface provided with the heat radiation fins 4a, a laminated surface 4b laminated on the opposite surface 2b side of the circuit board 2 via an adhesive layer 34, and a rectangular shape recessed from the laminated surface 4b The rectangular hole 35 is formed.

接着剤層３４は、導電性接着剤によって形成されており、積層面４ｂと、グランドパターン７とを接着している。接着剤層３４は、積層面４ｂと、グランドパターン７とを面同士で電気的に接続する。
このように、放熱器４は、接着剤層３４を介して、回路基板２の反対面２ｂ側に積層されグランドパターン７に電気的に接続されている。 The adhesive layer 34 is formed of a conductive adhesive, and bonds the laminated surface 4b and the ground pattern 7 together. The adhesive layer 34 electrically connects the laminated surface 4b and the ground pattern 7 with each other.
Thus, the radiator 4 is laminated on the opposite surface 2 b side of the circuit board 2 via the adhesive layer 34 and is electrically connected to the ground pattern 7.

方形孔部３５は、反対面２ｂに実装された半導体チップ３を収容するように形成されており、反対面２ｂとの間で、当該反対面２ｂにフリップチップ実装される半導体チップ３の実装空間Ｓを形成している。
方形孔部３５の内側面３５ｂは、半導体装置１を平面視したときに、グランドパターン７に設けられた孔部２０の内側面とほぼ一致している。なお、ここで、方形孔部３５の内側面３５ｂと、孔部２０の内側面とがほぼ一致している状態とは、両内側面が完全に一致している場合の他、両内側面の関係において製造上不可避な誤差が生じている場合も含む。 The rectangular hole 35 is formed so as to accommodate the semiconductor chip 3 mounted on the opposite surface 2b, and the mounting space of the semiconductor chip 3 flip-chip mounted on the opposite surface 2b between the opposite surface 2b. S is formed.
The inner side surface 35b of the rectangular hole portion 35 substantially coincides with the inner side surface of the hole portion 20 provided in the ground pattern 7 when the semiconductor device 1 is viewed in plan. Here, the state in which the inner side surface 35b of the square hole portion 35 and the inner side surface of the hole portion 20 are substantially coincided with each other is the case where both the inner side surfaces are completely coincided with each other. This includes cases where inevitable errors in manufacturing occur in the relationship.

このように、孔部２０の内側面が方形孔部３５の内側面３５ｂとほぼ一致しているので、孔部２０の内側面は、実装空間Ｓの内側面を構成する方形孔部３５の内側面３５ｂに対して面一とされている。孔部２０の内側面が実装空間Ｓの内側面に対して面一の状態とは、両内側面が完全に一致している場合の他、両内側面の関係において製造上不可避な誤差が生じている場合も含む。 As described above, since the inner side surface of the hole portion 20 substantially coincides with the inner side surface 35b of the square hole portion 35, the inner side surface of the hole portion 20 is the inner side of the rectangular hole portion 35 constituting the inner side surface of the mounting space S. It is flush with the side surface 35b. The inner surface of the hole 20 is flush with the inner surface of the mounting space S. In addition to the case where the inner surfaces are completely coincident with each other, an error that is unavoidable in manufacturing occurs in relation to the inner surfaces. This includes cases where

方形孔部３５の底面３５ａと、半導体チップ３の裏面３ｂとの間には、導電性接着剤によって形成された接着剤層３８が形成されている。
ここで、半導体チップ３は、その裏面３ｂがグランド電極となっている。
接着剤層３８は、底面３５ａと、半導体チップ３の裏面３ｂとを接着している。接着剤層３８は、底面３５ａと、半導体チップ３の裏面３ｂとを面同士で電気的に接続する。
このように、半導体チップ３のグランド電極である裏面３ｂは、接着剤層３８を介して、放熱器４の底面３５ａに電気的に接続されている。 An adhesive layer 38 formed of a conductive adhesive is formed between the bottom surface 35 a of the rectangular hole 35 and the back surface 3 b of the semiconductor chip 3.
Here, the back surface 3b of the semiconductor chip 3 is a ground electrode.
The adhesive layer 38 bonds the bottom surface 35 a and the back surface 3 b of the semiconductor chip 3. The adhesive layer 38 electrically connects the bottom surface 35a and the back surface 3b of the semiconductor chip 3 with each other.
As described above, the back surface 3 b that is the ground electrode of the semiconductor chip 3 is electrically connected to the bottom surface 35 a of the radiator 4 through the adhesive layer 38.

本実施形態の半導体装置１は、一面２ａに回路パターン６及び反対面２ｂにグランドパターン７が設けられた回路基板２と、回路基板２にフリップチップ実装された半導体チップ３と、反対面２ｂ側に積層されグランドパターン７に電気的に接続された放熱器４（導体板）と、回路基板２を貫通する複数のビア２５と、を備え、半導体チップ３は、複数のビア２５を介して回路パターン６に電気的に接続されて回路基板２と放熱器４との間に介在した状態で回路基板２の反対面２ｂ側に実装されるとともに、放熱器４側に向く裏面３ｂ（チップ面）にグランド電極を有し、グランド電極である裏面３ｂは放熱器４に電気的に接続されている。 The semiconductor device 1 of this embodiment includes a circuit board 2 having a circuit pattern 6 on one surface 2a and a ground pattern 7 on the opposite surface 2b, a semiconductor chip 3 flip-chip mounted on the circuit substrate 2, and the opposite surface 2b side. And a plurality of vias 25 penetrating the circuit board 2, and the semiconductor chip 3 is connected to the circuit via the plurality of vias 25. A back surface 3b (chip surface) facing the radiator 4 side while being mounted on the opposite surface 2b side of the circuit board 2 while being electrically connected to the pattern 6 and interposed between the circuit board 2 and the radiator 4 The back surface 3b, which is a ground electrode, is electrically connected to the radiator 4.

上記構成によれば、半導体チップ３が回路基板２の反対面２ｂ側に実装されるので、グランドパターン７と、グランド電極が設けられた半導体チップ３の裏面３ｂとを、回路基板２の反対面２ｂ側に向けることができる。
これにより、グランドパターン７と放熱器４の積層面４ｂとを面同士で熱的及び電気的に接続できるとともに、半導体チップ３の裏面３ｂと放熱器４の底面３５ａとを面同士で熱的及び電気的に接続できる。
この結果、半導体チップ３と放熱器４との間、及び回路基板２と放熱器４との間で熱を伝導させるための経路面積を大きく確保でき、半導体チップ３及び回路基板２の熱を放熱器４へ効果的に伝導させることができるので、半導体チップ３の放熱性を高めることができる。
また、半導体チップ３とグランドパターン７とを低抵抗接続させて接地抵抗を低減することができ、良好なグランド特性を確保することができる。 According to the above configuration, since the semiconductor chip 3 is mounted on the opposite surface 2b side of the circuit board 2, the ground pattern 7 and the back surface 3b of the semiconductor chip 3 provided with the ground electrode are connected to the opposite surface of the circuit board 2. 2b side.
Thus, the ground pattern 7 and the laminated surface 4b of the radiator 4 can be thermally and electrically connected to each other, and the back surface 3b of the semiconductor chip 3 and the bottom surface 35a of the radiator 4 can be thermally coupled to each other. Can be connected electrically.
As a result, it is possible to secure a large path area for conducting heat between the semiconductor chip 3 and the radiator 4 and between the circuit board 2 and the radiator 4, and radiate the heat of the semiconductor chip 3 and the circuit board 2. Since it can be made to conduct effectively to the vessel 4, the heat dissipation of the semiconductor chip 3 can be enhanced.
In addition, the semiconductor chip 3 and the ground pattern 7 can be connected to each other with a low resistance to reduce the ground resistance, and good ground characteristics can be ensured.

さらに本実施形態の半導体装置１は、放熱器４が積層される反対面２ｂに半導体チップ３をフリップチップ実装し、放熱器４と回路基板２との間に半導体チップ３が収容される実装空間Ｓを設けたので、半導体チップ３を外部環境に対してシールドすることができ、実装面の保護と密閉性の確保とを実現することができる。
このため、従来技術であるダイボンディング、ワイヤボンディングでは、実装面の保護と密閉性の確保のために必要であった樹脂モールドや、セラミックキャップ、金属カバーによるハーメチックシールド等が不要となり、半導体装置全体としての部品点数を削減することができる。さらにこれらを設けるための工数も削減することができ、低コスト化が可能となる。 Further, in the semiconductor device 1 according to the present embodiment, the semiconductor chip 3 is flip-chip mounted on the opposite surface 2b on which the radiator 4 is stacked, and the mounting space in which the semiconductor chip 3 is accommodated between the radiator 4 and the circuit board 2. Since S is provided, the semiconductor chip 3 can be shielded against the external environment, and the mounting surface can be protected and the sealing performance can be ensured.
For this reason, conventional die bonding and wire bonding eliminate the need for resin molds, ceramic caps, and hermetic shields with metal covers, which are necessary for protecting the mounting surface and ensuring hermeticity. The number of parts can be reduced. Furthermore, the man-hour for providing these can also be reduced and cost reduction is attained.

このように上記構成によれば、半導体チップ３の放熱性を高めるとともに良好なグランド特性を確保することができ、さらに部品点数や工数も削減でき低コスト化が可能となる。 As described above, according to the above configuration, the heat dissipation of the semiconductor chip 3 can be improved and good ground characteristics can be ensured. Further, the number of parts and man-hours can be reduced, and the cost can be reduced.

また、本実施形態では、回路パターン６（入力線路１０及び出力線路１１）、一面２ａに回路パターン６が設けられた回路基板２、及び反対面２ｂに設けられたグランドパターン７が、マイクロストリップラインを構成しているので、半導体装置１に入出力される無線周波数等の高周波信号を適切に伝送することができる。 In the present embodiment, the circuit pattern 6 (input line 10 and output line 11), the circuit board 2 provided with the circuit pattern 6 on the one surface 2a, and the ground pattern 7 provided on the opposite surface 2b include the microstrip line. Therefore, a high-frequency signal such as a radio frequency input / output to / from the semiconductor device 1 can be appropriately transmitted.

また、本実施形態では、グランドパターン７の孔部２０の内側面は、実装空間Ｓの内側面を構成する方形孔部３５の内側面３５ｂに対して面一とされているので、放熱器４の積層面４ｂとの間でできるだけ電気的に接続される面積を大きく確保することができる。
また、グランドパターン７が方形孔部３５の内側面３５ｂよりも内側に突出すると、突出した部分において信号が往復し、半導体装置１に入出力される高周波信号の特性に影響を及ぼす可能性がある。
この点、本実施形態では、グランドパターン７の孔部２０の内側面は、方形孔部３５の内側面３５ｂに対して面一とされているので、グランドパターン７が方形孔部３５の内側面３５ｂよりも内側に突出することはなく、半導体装置１に入出力される高周波信号の特性への影響を抑制することができる。 In the present embodiment, the inner surface of the hole 20 of the ground pattern 7 is flush with the inner surface 35b of the rectangular hole 35 that constitutes the inner surface of the mounting space S. It is possible to secure a large area to be electrically connected to the laminated surface 4b as much as possible.
Further, when the ground pattern 7 protrudes inward from the inner side surface 35 b of the rectangular hole 35, the signal reciprocates at the protruding portion, which may affect the characteristics of the high-frequency signal input to and output from the semiconductor device 1. .
In this respect, in the present embodiment, the inner surface of the hole 20 of the ground pattern 7 is flush with the inner surface 35b of the square hole 35, so that the ground pattern 7 is the inner surface of the square hole 35. It does not protrude inward from 35b, and the influence on the characteristics of the high-frequency signal input to and output from the semiconductor device 1 can be suppressed.

また、本実施形態の半導体装置１は、半導体チップ３をグランドパターン７が設けられた反対面２ｂにフリップチップ実装したので、一面２ａには、回路パターン６（入力線路１０及び出力線路１１）のみが露出して設けられている。
よって、例えば、半導体チップ３を回路基板２に実装した後に、入力線路１０及び出力線路１１の端面１０ａ１及び端面１１ａ１の一部を切除したり、凹部３０及び凹部３１の内壁面を切除したりといったような加工を容易に行うことができ、入力線路１０及び出力線路１１の寄生容量や、寄生インダクタンスを調整することができる。 In the semiconductor device 1 of the present embodiment, since the semiconductor chip 3 is flip-chip mounted on the opposite surface 2b provided with the ground pattern 7, only the circuit pattern 6 (the input line 10 and the output line 11) is provided on the one surface 2a. Is exposed.
Therefore, for example, after the semiconductor chip 3 is mounted on the circuit board 2, a part of the end face 10 a 1 and the end face 11 a 1 of the input line 10 and the output line 11 is cut off, or the inner wall surfaces of the concave part 30 and the concave part 31 are cut off. Such processing can be easily performed, and the parasitic capacitance and parasitic inductance of the input line 10 and the output line 11 can be adjusted.

回路パターンと半導体チップとを同じ基板面にフリップチップ実装した場合、回路パターンの先端は、通常、半導体チップに覆われるとともに、アンダーフィル層によって覆われてしまう。このため、本実施形態の半導体装置１のように、回路パターンを切除するといった加工を行うことは困難である。
このため、半導体チップを回路基板に実装した後に、製品として必要な信号特性が得られないような場合、回路パターンの寄生容量や、寄生インダクタンスの調整が困難であり、製品として必要な信号特性を得るための措置を採ることができない。 When the circuit pattern and the semiconductor chip are flip-chip mounted on the same substrate surface, the tip of the circuit pattern is usually covered with the semiconductor chip and covered with the underfill layer. For this reason, it is difficult to perform processing such as cutting out the circuit pattern as in the semiconductor device 1 of the present embodiment.
For this reason, it is difficult to adjust the parasitic capacitance and parasitic inductance of the circuit pattern when the signal characteristics required for the product cannot be obtained after mounting the semiconductor chip on the circuit board. Measures cannot be taken.

この点、本実施形態の半導体装置１は、回路パターン６が設けられた一面２ａとは反対の反対面２ｂに半導体チップ３をフリップチップ実装したので、一面２ａに、回路パターン６（入力線路１０及び出力線路１１）のみを露出して設けることができる。
これにより、半導体チップ３を回路基板２に実装した後に、製品として必要な信号特性が得られないような場合であっても、入力線路１０及び出力線路１１を加工することができ、入力線路１０及び出力線路１１の寄生容量や、寄生インダクタンスを調整することで、製品として必要な信号特性が得られるように調整することができる。
この結果、半導体装置１を製造する上での歩留まりを向上させることができる。 In this regard, in the semiconductor device 1 of the present embodiment, the semiconductor chip 3 is flip-chip mounted on the opposite surface 2b opposite to the one surface 2a on which the circuit pattern 6 is provided, so that the circuit pattern 6 (input line 10) is formed on the one surface 2a. And only the output line 11) can be exposed.
As a result, even after the semiconductor chip 3 is mounted on the circuit board 2, the input line 10 and the output line 11 can be processed even if the signal characteristics required for the product cannot be obtained. And by adjusting the parasitic capacitance and the parasitic inductance of the output line 11, it can be adjusted so as to obtain the signal characteristics necessary for the product.
As a result, the yield in manufacturing the semiconductor device 1 can be improved.

〔第１実施形態の変形例について〕
図４（ａ）は、第１実施形態の変形例に係る半導体装置１の部分断面図である。
本変形例では、放熱器４には、方形孔部３５が形成されておらず、放熱器４と、グランドパターン７との間にスペーサ４０を介在させることで、半導体チップ３の実装空間Ｓを形成している点において第１実施形態と相違している。 [Modification of the first embodiment]
FIG. 4A is a partial cross-sectional view of a semiconductor device 1 according to a modification of the first embodiment.
In this modification, the radiator 4 is not formed with the square hole portion 35, and the spacer 40 is interposed between the radiator 4 and the ground pattern 7, so that the mounting space S of the semiconductor chip 3 is reduced. It differs from the first embodiment in that it is formed.

スペーサ４０は、矩形板状の部材であり、アルミニウム合金や、銅等の導体によって形成されている。スペーサ４０は、その外形がグランドパターン７とほぼ同一であり、グランドパターン７に設けられている孔部２０に対応して、孔部４０ａが形成されている。孔部４０ａの内側面は、半導体装置１を平面視したときに、グランドパターン７に設けられた孔部２０の内側面とほぼ一致しており、面一とされている。 The spacer 40 is a rectangular plate-like member, and is formed of a conductor such as an aluminum alloy or copper. The outer shape of the spacer 40 is substantially the same as that of the ground pattern 7, and a hole 40 a is formed corresponding to the hole 20 provided in the ground pattern 7. The inner surface of the hole 40a is substantially flush with the inner surface of the hole 20 provided in the ground pattern 7 when the semiconductor device 1 is viewed in plan, and is flush with the inner surface.

スペーサ４０は、接着剤層３４によってグランドパターン７に接着されている。
接着剤層３４は、スペーサ４０と、グランドパターン７とを面同士で電気的に接続する。
また、放熱器４は、接着剤層３８によってスペーサ４０に接着されている。
接着剤層３８は、スペーサ４０と放熱器４、及び半導体チップ３と放熱器４とをそれぞれ面同士で電気的に接続する。 The spacer 40 is bonded to the ground pattern 7 by the adhesive layer 34.
The adhesive layer 34 electrically connects the spacer 40 and the ground pattern 7 with each other.
Further, the radiator 4 is bonded to the spacer 40 by an adhesive layer 38.
The adhesive layer 38 electrically connects the spacer 40 and the radiator 4 and the semiconductor chip 3 and the radiator 4 with each other.

この場合、放熱器４に方形孔部３５を設けずとも、実装空間Ｓを形成することができる。 In this case, the mounting space S can be formed without providing the rectangular hole 35 in the radiator 4.

図４（ｂ）は、第１実施形態の他の変形例に係る半導体装置１の部分断面図である。
本変形例では、第１実施形態と比較してより厚みが大きいグランドパターン７を回路基板２に設け、グランドパターン７に設けられた孔部２０によって実装空間Ｓを形成している点において第１実施形態と相違している。 FIG. 4B is a partial cross-sectional view of the semiconductor device 1 according to another modification of the first embodiment.
In the present modification, the first is that the ground pattern 7 having a larger thickness than that of the first embodiment is provided on the circuit board 2 and the mounting space S is formed by the holes 20 provided in the ground pattern 7. This is different from the embodiment.

放熱器４は、接着剤層３８によってグランドパターン７に接着されている。
接着剤層３８は、グランドパターン７と放熱器４、及び半導体チップ３と放熱器４とをそれぞれ面同士で電気的に接続する。 The radiator 4 is bonded to the ground pattern 7 by an adhesive layer 38.
The adhesive layer 38 electrically connects the ground pattern 7 and the radiator 4 and the semiconductor chip 3 and the radiator 4 with each other.

この場合、放熱器４に方形孔部３５を設けることなく、さらに、スペーサを用いることなく、実装空間Ｓを形成することができる。 In this case, the mounting space S can be formed without providing the rectangular hole 35 in the radiator 4 and without using a spacer.

図５は、第１実施形態のさらに他の変形例に係る半導体装置１の部分断面図である。
本変形例では、回路基板２の一面２ａ側に回路基板４５が積層され、回路基板４５の一面４５ａにグランドパターン４６が積層されている点において第１実施形態と相違している。 FIG. 5 is a partial cross-sectional view of a semiconductor device 1 according to still another modification of the first embodiment.
This modification is different from the first embodiment in that a circuit board 45 is laminated on the one surface 2a side of the circuit board 2 and a ground pattern 46 is laminated on one surface 45a of the circuit board 45.

回路基板４５は、回路基板２と同様に誘電体等によって形成された基板であり、回路基板２の寸法とほぼ同寸法に形成されている。
本変形例では、回路パターン６（入力線路１０及び出力線路１１）が、グランドパターン７を備えた回路基板２及びグランドパターン４６を備えた回路基板４５との間に介在している。
つまり、グランドパターン４６、回路基板４５、回路パターン６、回路基板２、及びグランドパターン７が、ストリップラインを構成している。
よって、この場合も、半導体装置１に入出力される無線周波数等の高周波信号を適切に伝送することができる。 The circuit board 45 is a board formed of a dielectric or the like as with the circuit board 2, and is formed to have substantially the same dimensions as the circuit board 2.
In this modification, the circuit pattern 6 (the input line 10 and the output line 11) is interposed between the circuit board 2 provided with the ground pattern 7 and the circuit board 45 provided with the ground pattern 46.
That is, the ground pattern 46, the circuit board 45, the circuit pattern 6, the circuit board 2, and the ground pattern 7 constitute a strip line.
Therefore, also in this case, a high-frequency signal such as a radio frequency input / output to / from the semiconductor device 1 can be appropriately transmitted.

〔第２実施形態について〕
図６は、第２実施形態に係る半導体装置の平面図であり、図７は、図６中、ＶＩＩ−ＶＩＩ線矢視断面図である。
本実施形態の半導体装置１の回路基板２には、入力線路１０と、出力線路１１との間に、回路基板２を貫通する貫通孔５０が形成されている点において、第１実施形態と相違している。 [About the second embodiment]
FIG. 6 is a plan view of the semiconductor device according to the second embodiment, and FIG. 7 is a cross-sectional view taken along line VII-VII in FIG.
The circuit board 2 of the semiconductor device 1 of the present embodiment is different from the first embodiment in that a through hole 50 penetrating the circuit board 2 is formed between the input line 10 and the output line 11. is doing.

貫通孔５０は、回路基板２の一面２ａから反対面２ｂに亘って貫通している。貫通孔５０は、半導体装置１を平面視したときに、入力線路１０の端面１０ａ１と、出力線路１１の端面１１ａ１との間のほぼ全域に亘って細長く形成されており、スリット状とされている。
この場合、回路基板２において、入力線路１０が設けられた基板部分と、出力線路１１が設けられた基板部分との間に、空気層を設けることができ、入力線路１０と出力線路１１との間で生じる寄生容量をより効果的に減少させることができる。 The through hole 50 penetrates from one surface 2a of the circuit board 2 to the opposite surface 2b. When the semiconductor device 1 is viewed in plan, the through hole 50 is formed in an elongated shape over almost the entire area between the end surface 10a1 of the input line 10 and the end surface 11a1 of the output line 11, and has a slit shape. .
In this case, in the circuit board 2, an air layer can be provided between the board part provided with the input line 10 and the board part provided with the output line 11. The parasitic capacitance generated between the two can be reduced more effectively.

また、図７に示すように、本実施形態の半導体チップ３の表面３ａと、回路基板２の反対面２ｂとの間には、第１アンダーフィル層５１と、第２アンダーフィル層５２とが設けられている。
第１アンダーフィル層５１は、第１ビア２５ａに接続されている第１パッド電極１６ａ及び第１パッド電極１６ａと半導体チップ３との間に介在するバンプボール１５を覆うように設けられている。第１アンダーフィル層５１は、複数の第１パッド電極１６ａ及び複数のバンプボール１５の配列に沿って細長い形状に形成されており、複数の第１パッド電極１６ａ及び複数のバンプボール１５を覆っている。 Further, as shown in FIG. 7, a first underfill layer 51 and a second underfill layer 52 are provided between the surface 3 a of the semiconductor chip 3 of the present embodiment and the opposite surface 2 b of the circuit board 2. Is provided.
The first underfill layer 51 is provided so as to cover the first pad electrode 16 a connected to the first via 25 a and the bump ball 15 interposed between the first pad electrode 16 a and the semiconductor chip 3. The first underfill layer 51 is formed in an elongated shape along the arrangement of the plurality of first pad electrodes 16 a and the plurality of bump balls 15, and covers the plurality of first pad electrodes 16 a and the plurality of bump balls 15. Yes.

第２アンダーフィル層５２は、第２ビア２５ｂに接続されている第２パッド電極１６ｂ及び第２パッド電極１６ｂと半導体チップ３との間に介在するバンプボール１５を覆うように設けられている。第２アンダーフィル層５２は、複数の第２パッド電極１６ｂ及び複数のバンプボール１５の配列に沿って細長い形状に形成されており、複数の第２パッド電極１６ｂ及び複数のバンプボール１５を覆っている。 The second underfill layer 52 is provided so as to cover the second pad electrode 16 b connected to the second via 25 b and the bump ball 15 interposed between the second pad electrode 16 b and the semiconductor chip 3. The second underfill layer 52 is formed in an elongated shape along the arrangement of the plurality of second pad electrodes 16b and the plurality of bump balls 15, and covers the plurality of second pad electrodes 16b and the plurality of bump balls 15. Yes.

第１アンダーフィル層５１と、第２アンダーフィル層５２との間には、内部空間５３が設けられている。
内部空間５３は、貫通孔５０の長手方向に沿って設けられており、貫通孔５０を通じて外側の空間と連通している。
この内部空間５３は、例えば、第１アンダーフィル層５１及び第２アンダーフィル層５２を形成する前に、貫通孔５０から抜き差し自在のスペーサを挿入し、スペーサを挿入した状態で、液状の樹脂を半導体チップ３と回路基板２との間に流し込む。その後、スペーサを除去することで設けることができる。 An internal space 53 is provided between the first underfill layer 51 and the second underfill layer 52.
The internal space 53 is provided along the longitudinal direction of the through hole 50 and communicates with the outer space through the through hole 50.
In this internal space 53, for example, before forming the first underfill layer 51 and the second underfill layer 52, a spacer that can be inserted and removed from the through hole 50 is inserted. Pour between the semiconductor chip 3 and the circuit board 2. Then, it can provide by removing a spacer.

ここで、樹脂等を硬化させたアンダーフィル層は、各部が生じさせる磁界を乱すことがあり、磁界が乱されることで、半導体装置１の信号特性を劣化させることがある。
これに対して、本実施形態の半導体装置１は、内部空間５３を有することで、入力線路１０側のバンプボール１５と、出力線路１１側のバンプボール１５とを、互いに独立した第１アンダーフィル層５１及び第２アンダーフィル層５２によって覆って封止したので、より少ないアンダーフィル層でバンプボール１５等を保護することができる。
この結果、入力線路１０側のバンプボール１５と、出力線路１１側のバンプボール１５とが生じさせる磁界がアンダーフィル層によって乱される度合を抑制することができ、半導体装置１の信号特性の劣化を抑制することができる。 Here, the underfill layer in which the resin or the like is cured may disturb the magnetic field generated by each part, and the signal characteristics of the semiconductor device 1 may be deteriorated due to the disturbance of the magnetic field.
On the other hand, the semiconductor device 1 according to the present embodiment has the internal space 53 so that the bump ball 15 on the input line 10 side and the bump ball 15 on the output line 11 side are independent from each other. Since it is covered and sealed by the layer 51 and the second underfill layer 52, the bump balls 15 and the like can be protected with a smaller number of underfill layers.
As a result, the degree to which the magnetic field generated by the bump ball 15 on the input line 10 side and the bump ball 15 on the output line 11 side is disturbed by the underfill layer can be suppressed, and the signal characteristics of the semiconductor device 1 are deteriorated. Can be suppressed.

なお、本実施形態では、半導体チップ３と回路基板２との間に第１アンダーフィル層５１と、第２アンダーフィル層５２とを設け、内部空間５３が設けられている場合を例示したが、第１アンダーフィル層５１と、第２アンダーフィル層５２とを一体に形成し、内部空間５３がない状態としてもよい。 In the present embodiment, the case where the first underfill layer 51 and the second underfill layer 52 are provided between the semiconductor chip 3 and the circuit board 2 and the internal space 53 is provided is illustrated. The first underfill layer 51 and the second underfill layer 52 may be integrally formed so that there is no internal space 53.

〔その他〕
本発明は、上記各実施形態に限定されるものではない。
例えば、上記各実施形態では、電力増幅器を構成する半導体装置１を例示したが、電力増幅器以外の他のデバイスを構成する半導体装置１にも適用することができる。 [Others]
The present invention is not limited to the above embodiments.
For example, in each of the above embodiments, the semiconductor device 1 that constitutes the power amplifier is illustrated, but the present invention can also be applied to the semiconductor device 1 that constitutes a device other than the power amplifier.

また、上記各実施形態では、入力線路１０の一端部１０ａにおいて、複数の接続部１０ｃの内、互いに隣り合って並ぶ一対の接続部１０ｃ同士の間それぞれに凹部３０が設けられた場合を例示したが、凹部３０は、少なくとも一端部１０ａの一部に設けられていればよい。
また、出力線路１１の一端部１１ａにおいて、複数の接続部１１ｃの内、互いに隣り合って並ぶ一対の接続部１１ｃ同士の間それぞれに凹部３１が設けられた場合を例示したが、凹部３１についても、少なくとも一端部１１ａの一部に設けられていればよい。
さらに、入力線路１０の一端部１０ａ及び出力線路１１の一端部１１ａのいずれか一方に凹部３０及び凹部３１が設けられていてもよい。 Moreover, in each said embodiment, in the one end part 10a of the input track | line 10, the case where the recessed part 30 was provided in each between a pair of connection parts 10c arranged mutually adjacently among the several connection parts 10c was illustrated. However, the recessed part 30 should just be provided in a part of at least one end part 10a.
Moreover, in the one end part 11a of the output line 11, although the case where the recessed part 31 was provided in each between a pair of adjacent connection parts 11c arranged among the some connection parts 11c was illustrated, also about the recessed part 31 It is only necessary to be provided at least at a part of the one end 11a.
Further, the concave portion 30 and the concave portion 31 may be provided in one of the one end portion 10 a of the input line 10 and the one end portion 11 a of the output line 11.

また、上記実施形態では、回路基板２に放熱器４を積層した場合を例示したが、アルミニウム合金や、銅等の導体によって形成された板状の部材であってグランドパターン７及び半導体チップ３に対して面同士で電気的に接続可能な部材であれば、放熱器４に代えて用いることができる。 Moreover, although the case where the heat radiator 4 was laminated | stacked on the circuit board 2 was illustrated in the said embodiment, it is a plate-shaped member formed with conductors, such as aluminum alloy and copper, Comprising: The ground pattern 7 and the semiconductor chip 3 are attached. On the other hand, any member that can be electrically connected between surfaces can be used in place of the radiator 4.

１半導体装置２回路基板２ａ一面
２ｂ反対面２ｃ一端縁２ｄ他端縁
３半導体チップ３ａ表面３ｂ裏面
４放熱器４ａ放熱フィン４ｂ積層面
６回路パターン７グランドパターン１０入力線路
１０ａ一端部１０ａ１端面１０ｂ他端部
１０ｃ接続部１１出力線路１１ａ一端部
１１ａ１端面１１ｂ他端部１１ｃ接続部
１５バンプボール１６パッド電極１６ａ第１パッド電極
１６ｂ第２パッド電極１８アンダーフィル層１９破線
２０孔部２０ａ第１内側面２０ｂ第２内側面
２５ビア２５ａ第１ビア２５ｂ第２ビア
３０凹部３０ａ底部３１凹部
３１ａ底部３４接着剤層３５方形孔部
３５ａ底面３５ｂ内側面３８接着剤層
４０スペーサ４０ａ孔部４５回路基板
４５ａ一面４６グランドパターン５０貫通孔
５１第１アンダーフィル層５２第２アンダーフィル層
５３内部空間 DESCRIPTION OF SYMBOLS 1 Semiconductor device 2 Circuit board 2a One surface 2b Opposite surface 2c One end edge 2d Other end edge 3 Semiconductor chip 3a Front surface 3b Back surface 4 Radiator 4a Radiation fin 4b Laminated surface 6 Circuit pattern 7 Ground pattern 10 Input line 10a One end portion 10a1 End surface 10b Other End portion 10c Connection portion 11 Output line 11a One end portion 11a1 End surface 11b Other end portion 11c Connection portion 15 Bump ball 16 Pad electrode 16a First pad electrode 16b Second pad electrode 18 Underfill layer 19 Broken line 20 Hole portion 20a First inner surface 20b Second inner surface 25 Via 25a First via 25b Second via 30 Recess 30a Bottom 31 Recess 31a Bottom 34 Adhesive layer 35 Square hole 35a Bottom 35b Inner surface 38 Adhesive layer 40 Spacer 40a Hole 45 Circuit board 45a One surface 46 Grandpa Over emissions 50 through hole 51 first underfill layer 52 second underfill layer 53 inner space

Claims

A high frequency circuit board having a circuit pattern on one side and a ground pattern on the other side;
A semiconductor chip flip-chip mounted on the substrate;
A conductor plate laminated on the opposite side of the substrate and electrically connected to the ground pattern;
A plurality of vias penetrating the substrate,
The ground pattern is opposite to the circuit pattern serving as a high-frequency signal transmission path with the substrate interposed therebetween so that the circuit pattern, the ground pattern, and the substrate constitute a microstrip line that transmits a high-frequency signal. Exist on the side,
The semiconductor chip is electrically connected to the circuit pattern serving as the transmission path of the high-frequency signal in the microstrip line via the plurality of vias and is interposed between the substrate and the conductor plate. Mounted on the opposite side of the substrate and having a ground electrode on the chip surface facing the conductor plate side,
The semiconductor device, wherein the ground electrode is electrically connected to the conductor plate.

The semiconductor device according to claim 1, wherein the ground pattern has a hole that exposes the opposite surface corresponding to a mounting portion of the semiconductor chip .

A substrate having a circuit pattern on one side and a ground pattern on the other side;
A semiconductor chip flip-chip mounted on the substrate;
A conductor plate laminated on the opposite side of the substrate and electrically connected to the ground pattern;
A plurality of vias penetrating the substrate,
The semiconductor chip is electrically connected to the circuit pattern through the plurality of vias and is mounted on the opposite surface side of the substrate in a state of being interposed between the substrate and the conductor plate, and the conductor Has a ground electrode on the chip surface facing the plate side,
The ground electrode is electrically connected to the conductor plate;
The circuit pattern includes a first circuit pattern having one end connected to the semiconductor chip via the plurality of vias, and a second circuit pattern having one end connected to the semiconductor chip via the plurality of vias. Including
One end of the first circuit pattern and one end of the second circuit pattern are opposed to each other with a predetermined interval,
At least one of the one end portion of the first circuit pattern and the one end portion of the second circuit pattern is formed with a recess that is recessed in a direction away from the end surface of one end portion with respect to the end surface of the other end portion. Has been
Semi conductor device.

The first circuit pattern and the second circuit pattern have a plurality of connection portions to which the plurality of vias are connected, an end surface of one end portion of the first circuit pattern, and an end surface of one end portion of the second circuit pattern. They are arranged side by side,
The semiconductor device according to claim 3, wherein the recess is recessed so as to cross between a pair of the connection portions arranged adjacent to each other among the plurality of connection portions.

The ground pattern is formed with a hole that exposes the opposite surface corresponding to the mounting portion of the semiconductor chip mounted on the opposite surface of the substrate.
The inner surface of the hole is flush with the inner surface of the mounting space of the semiconductor chip formed between the substrate and the conductor plate. The semiconductor device according to one item.

The circuit pattern includes a first circuit pattern having one end connected to the semiconductor chip via the plurality of vias, and a second circuit pattern having one end connected to the semiconductor chip via the plurality of vias. Including
One end of the first circuit pattern and one end of the second circuit pattern are opposed to each other with a predetermined interval,
In the substrate, a through-hole penetrating the substrate is formed between one end of the first circuit pattern and one end of the second circuit pattern.
The semiconductor device according to claim 1 or 2 .

A substrate for a semiconductor device comprising a high-frequency circuit substrate, a circuit pattern provided on one surface of the substrate, and a ground pattern provided on the opposite surface of the substrate, wherein the semiconductor chip is flip-chip mounted,
The ground pattern is opposite to the circuit pattern serving as a high-frequency signal transmission path with the substrate interposed therebetween so that the circuit pattern, the ground pattern, and the substrate constitute a microstrip line that transmits a high-frequency signal. Exist on the side,
The semiconductor chip is mounted on the opposite side of the substrate,
A plurality of vias that penetrate the substrate and are electrically connected to the semiconductor chip mounted on the opposite surface of the substrate and the circuit pattern serving as the transmission path of the high-frequency signal in the microstrip line; Semiconductor device substrate.

A substrate, a circuit pattern provided on one surface of the substrate, and provided on an opposite surface of the substrate.
A ground pattern, and a semiconductor device substrate on which a semiconductor chip is flip-chip mounted.
A board,
The semiconductor chip is mounted on the opposite side of the substrate,
The semiconductor chip and the circuit pattern mounted on the opposite side of the substrate through the substrate
A plurality of vias that electrically connect the
The circuit pattern includes a first circuit pattern having one end connected to the semiconductor chip via the plurality of vias, and a second circuit pattern having one end connected to the semiconductor chip via the plurality of vias. Including
One end of the first circuit pattern and one end of the second circuit pattern are opposed to each other with a predetermined interval,
At least one of the one end portion of the first circuit pattern and the one end portion of the second circuit pattern has a recess recessed in a direction away from the end surface of the one end portion to the end surface of the other end portion. Formed
Substrate semiconductors devices.

The first circuit pattern and the second circuit pattern have a plurality of connection portions to which the plurality of vias are connected, an end surface of one end portion of the first circuit pattern, and an end surface of one end portion of the second circuit pattern. They are arranged side by side,
The semiconductor device substrate according to claim 8, wherein the recess is recessed so as to cross between a pair of the connection portions arranged adjacent to each other among the plurality of connection portions.

The circuit pattern includes a first circuit pattern having one end connected to the semiconductor chip via the plurality of vias, and a second circuit pattern having one end connected to the semiconductor chip via the plurality of vias. Including
One end of the first circuit pattern and one end of the second circuit pattern are opposed to each other with a predetermined interval,
A through hole penetrating the substrate is formed between one end of the first circuit pattern and one end of the second circuit pattern.
The substrate for a semiconductor device according to claim 7 .