JP6594466B2 - アナログデジタル変換を要求するためのデバイスおよび方法 - Google Patents

Description

本発明の実施形態は、アナログデジタル変換に関するものであり、特にアナログデジタル変換を要求する方法およびサンプルホールド・モジュールを含むデバイスに関するものである。

アナログデジタル変換器（ＡＤＣ）は、さらなる処理のためにアナログ入力信号を数値データフォーマットに変換するために広く用いられている。典型的には、ＡＤＣは、複数のチャネルをサポートすることができ、すなわち、複数の入力信号は、１つのＡＤＣによって所定の時間枠内で変換可能である。

複数の変換要求が１つのＡＤＣで同時に発生する場合、衝突が発生しうる。米国特許第６，５０７，２９８号明細書（ＵＳ６，５０７，２９８Ｂ１）および米国特許第６，６５３，９６３号明細書（ＵＳ６，６５３，９６３Ｂ１）は、調停部（ａｒｂｉｔｅｒ）を含むＡＤＣシステムを開示する。複数の保留された要求が一度に存在する場合、調停部は、入力信号またはそれぞれのチャネルの変換のための要求が存在するかを調べ、変換の順序を制御する。

周知のＡＤＣシステムの全体のタイミングは、実際のアナログデジタル変換が要求する時間によって制限される。

第１の実施形態は、方法に関するものであり、この方法は、サンプリング・トリガ情報を受信し、サンプリング出力を生成するように構成されるサンプルホールド段によって実行されるサンプリングをトリガするステップと、状態情報を受信し、対応するアナログデジタル変換器がサンプリング出力を変換する用意ができているかを決定するステップと、を含む。対応するアナログデジタル変換器がサンプリング出力を変換する用意ができていることを状態情報が示す場合、方法は、サンプリング時間の間、アナログ入力をサンプルホールド段によってサンプリングするステップと、サンプリングが所定のサンプリング基準を満たす場合、アナログデジタル変換器によって実行される変換を要求するステップと、をさらに含む。

第２の実施形態は、アナログデジタル変換器によって変換される第１のサンプリング出力を提供するための第１のサンプルホールド・モジュールを備えるデバイスに関するものである。第１のサンプルホールド・モジュールは、第１のトリガ情報を受信し、第１のアナログ入力のサンプリングをトリガするように構成されるとともに、第１の衝突検出情報をアナログデジタル変換器から受信し、衝突を検出するようにさらに構成される第１のサンプリング制御回路を備える。第１のサンプルホールド・モジュールは、第１のサンプリング制御回路に結合される第１のサンプルホールド段であって、衝突が第１のサンプリング制御回路によって検出されなかった場合にのみ、第１のアナログ入力をサンプリングするように構成される第１のサンプルホールド段をさらに備え、第１のサンプリング制御回路は、所定の第１のサンプリング基準を調べ、所定の第１のサンプリング基準が満たされる場合にのみ、第１の変換要求をアナログデジタル変換器に出力するようにさらに構成される。

実施形態は、図面を参照して示される。図面は、基本原理を示すように機能するので、基本原理を理解するために必要な態様のみが示される。図面は、一定の比率ではない。

周知のアナログデジタル変換システムを示す。 さらなる周知のアナログデジタル変換システムを示す。 周知のアナログデジタル変換器を制御する典型的な制御信号のタイミング図の一例を示す。 適用例として、周知のアナログデジタル変換システムを使用するスイッチモードの電源を示す。 サンプルホールド段のための簡略実施態様を示す。 一実施形態に従うデバイスを示す。 アナログデジタル変換器を含むさらなる実施形態を示す。 同時に変換されなければならない３つのアナログ入力信号のアナログデジタル変換を使用する適用例を示す。 複数のサンプルホールド・モジュールを含むさらなる実施形態を示す。 １つの周知のアナログデジタル変換器によって２つの入力信号を変換するのに用いられる、制御信号が衝突しない例を示すタイミング図を示す。 １つの周知のアナログデジタル変換器によって２つの入力信号を変換するのに用いられる制御信号の調停の例を示すタイミング図を示す。 一実施形態に従うタイミング図を示す。 さらなる実施形態に従うさらなるタイミング図を示す。 ２つのサンプルホールド・モジュールおよび１つのアナログデジタル変換器を含む実施形態に従うブロック図を示す。 ２つのサンプルホールド・モジュールおよび１つのアナログデジタル変換器を含む実施形態に従うさらなるブロック図を示す。 正しくあまりに短いサンプリングフェーズを示すタイミング図を示す。 アナログデジタル変換がない変換要求を示すタイミング図を示す。 各種実施形態に従う、変換要求信号を生成する方法のプロセスフローを示す。

記載および議論されている実施形態は、単に、開示を実施および使用する特定の方法を示し、範囲を制限するために理解されるべきではない。

それらの特徴に応じて使用可能な異なるタイプのＡＤＣが存在する。ＳＡＲ原則（逐次比較レジスタ）に基づくＡＤＣは、入力電圧を取得するサンプルホールド回路、逐次比較レジスタ、デジタルアナログ変換器（ＤＡＣ）および比較器を備えてもよい。従来のＳＡＲ−ＡＤＣは、サンプルホールド段およびアナログデジタル変換段のための同じタイミングを有することによって実施される。ＳＡＲ−ＡＤＣ実施は、例えば、変換のための容量アレイを用いてもよい。この容量アレイは、変換フェーズが開始できる前に、（サンプリングフェーズにおいて）入力電圧信号のレベルまで充電されなければならないサンプルホールド回路のように作用する。

ＳＡＲ−ＡＤＣは、例えば、１つの入力信号またはそれぞれのチャネルを一群の潜在的入力信号から選択する入力マルチプレクサを用いて、複数の入力をサポートしてもよい。米国特許第７，４９２，２９８号明細書（ＵＳ７，４９２，２９８Ｂ２）は、容量アレイ内でサンプリングされ、変換される１つの入力信号を選択するために、入力マルチプレクサを含む構造を開示する。

図１は、一例として、アナログデジタル変換システムのブロック図を示す。アナログ入力信号ＩＮは、サンプルホールド・モジュール（Ｓ＆Ｈ）１０１によって受信され、サンプルホールド・モジュール（Ｓ＆Ｈ）１０１は、サンプリング時間の間、アナログ入力信号ＩＮをサンプリングすることによって、サンプリング出力信号ＳＩＮを生成する。サンプリング時間は、サンプル値ＳＩＮが入力信号ＩＮを十分に正確に表すことを確実にするのに十分長くなければならない。入力サンプリング時間があまりに短い場合、サンプリング時間の終了でのサンプル値ＳＩＮと入力値との差は、さらなる処理のためにあまりに大きくなりうる。

サンプルホールド・モジュール（Ｓ＆Ｈ）１０１は、要求ユニットによって専用の制御信号ＳＭＰを介して制御されてもよい。要求ユニットは、タイマ・モジュールでもよい。制御信号ＳＭＰは、サンプリング要求信号として機能してもよく、対応するサンプリング時間の間、アクティブでもよい、すなわち、論理０または１に設定されてもよい。

要求ユニットは、変換要求信号ＲＥＱをアナログデジタル変換器（ＡＤＣ）１５０にさらに提供する。変換要求信号ＲＥＱは、ＡＤＣ制御回路１５２によって受信され、ＡＤＣ制御回路１５２は、ＡＤＣ１５０の一部であり、アナログデジタル変換モジュール（ＡＤＣＭ）１５１によって実行される実際の変換を制御し、アナログデジタル変換モジュール（ＡＤＣＭ）１５１は、アナログデジタル変換器（ＡＤＣ）１５０の一部を形成する。

サンプルホールド・モジュール１０１によって生成されるサンプリング出力信号ＳＩＮは、アナログデジタル変換モジュール１５１によって受信される。ＡＤＣ制御回路１５２およびＡＤＣ変換モジュール１５１は、専用の制御信号、例えば変換の開始（ＳＯＣ）信号および変換の終了（ＥＯＣ）信号によって結合されてもよい。

通常動作モードでは、アナログデジタル変換は、要求ユニットによって要求される。要求は、サンプリング要求信号ＳＭＰおよび変換要求信号ＲＥＱに分割されてもよい。ＡＤＣ制御回路１５２は、変換要求信号を受信し、ＡＤＣ変換モジュール１５１が利用できるか、すなわち、他の進行中のアナログデジタル変換でビジーではないかを調べる。

ＡＤＣ変換モジュール１５１が、衝突が存在しないこと、すなわち、他の変換が進行中ではないことを示す場合、ＡＤＣ制御回路１５２は、ＳＯＣ信号を起動してもよい。結果として、ＡＤＣ変換モジュール１５１は、サンプリング出力信号ＳＩＮを読み出し、サンプリング出力信号ＳＩＮを数値的な出力値ＳＯＵＴに変換する。アナログデジタル変換が完了した場合、ＡＤＣＭ１５１は、ＥＯＣ信号を起動してもよい。

図２は、さらなる周知の例示的なアナログデジタル変換システムを示す。図１とは対照的に、要求ユニットは、変換要求信号ＲＥＱのみを生成する。ＡＤＣ２５０は、ＲＥＱ信号を受信し、サンプルホールド・モジュール２０１のためのサンプリング要求信号ＳＭＰを自分自身で生成する。サンプリング要求がＡＤＣ自身によって生成される場合、ＡＤＣの内部タイミングは、Ｓ＆Ｈ段のタイミングに影響する。これは、多くの場合不利である。

各種実施形態では、Ｓ＆Ｈ段および対応するＡＤＣの独立タイミングを可能にするＡＤＣ変換の概念が提供されてもよい。

各種実施形態では、対応するサンプリングプロセスが適当なデータを生成した場合にのみ、アナログデジタル変換要求を生成してもよいＡＤＣシステムが提供される。

図３は、アナログデジタル変換システムに関連して典型的に用いられる制御信号のタイミング図を示す。要求ユニットがサンプリング・トリガ信号ＴＲＧを提供した後、関連付けられたアナログ入力信号のサンプリングが開始する。

サンプリングプロセスがサンプリング・トリガ信号の立ち上がりエッジから開始することに留意されたい。しかしながら、サンプリングプロセスは、トリガパルスの立ち下がりエッジによってトリガされることもできる。

サンプリングフェーズは、信号ＳＭＰによって制御され、すなわち、サンプリング時間は、信号ＳＭＰの立ち上がりエッジとＳＭＰの立ち下がりエッジとの間の時間によって定義される。図３では、サンプリング時間は、信号ＳＭＰの斜線領域によってマークされる。

サンプリングが信号ＳＭＰの立ち下がりエッジによってトリガされてもよいし、サンプリング時間が信号ＳＭＰの立ち下がりエッジと立ち上がりエッジとの間の時間として定義されてもよいことに留意されたい。

アナログ入力信号のサンプリングプロセスが完了した後、すなわち、例えばＳＭＰの立ち下がりエッジの後、変換要求信号ＲＥＱは起動され、このことは、信号ＲＥＱがそのレベルを論理０から論理１に変えることを意味する。この例の起動は、レベルを０から１に変えることによって定義されるが、ＲＥＱがそのレベルを１から０に変えることによって起動されてもよいことに留意されたい。

変換要求信号ＲＥＱが起動された後、ＳＯＣ制御信号は、サンプリング入力の実際のアナログデジタル変換を開始する。ＡＤＣによって実行される変換フェーズは、ビジー信号ＢＵＳＹによって示され、すなわち、ＢＵＳＹ信号がアクティブな間、実際の変換が行われている。ＡＤＣによって必要な変換時間はＴでもよい。変換が完了するとすぐに、変換の終了は、信号ＥＯＣによって示される。しばらくして、システム全体は、次のサンプリング・トリガ信号ＴＲＧを受信する用意ができ、次の入力信号をサンプリングおよび変換する用意ができる。

ＡＤＣ１５０は、ＳＡＲ−ＡＤＣ（逐次比較レジスタ）またはシグマデルタＡＤＣまたは任意の他のタイプのＡＤＣでもよい。ＡＤＣＭ１５１の出力は、数値ＳＯＵＴ、例えばアナログ入力ＩＮを表すデジタル値である。

図４は、サンプリングの時間に集中する適用例を示す。スイッチモードの電源のこの例では、トランジスタＴＲＳがオン状態からオフ状態にスイッチングされるとき、入力信号ＩＮが正確にサンプリングされることが非常に重要である。

トランジスタは、ゲートドライバを介してタイマ・モジュールによって制御され、タイマ・モジュールは、要求ユニットとしてサンプリング・トリガ信号ＴＲＧをサンプルホールド・モジュール４０１に生成する。サンプルホールド・モジュール４０１は、サンプリング制御回路（ＳＣＣ）４２０を備え、サンプリング制御回路（ＳＣＣ）４２０は、サンプルホールド段（ＳＨＳ）４１０が必要な時間枠の間正確に入力信号ＩＮをサンプリングする方法でサンプリング要求信号ＳＭＰを生成する。サンプリング出力信号ＳＩＮは、その後、実際の変換のためにＡＤＣ４５０に提供される。

図５は、サンプルホールド段（ＳＨＳ）のための例示的な周知の実施態様を示す。ＳＨＳは、スイッチＳを含み、スイッチＳは、サンプリング要求信号ＳＭＰによって制御される。サンプリングフェーズの間、スイッチは閉成し、コンデンサＣＩＮは、レジスタＲＩＮを通って流れる電流によって充電される。コンデンサを適切な電圧レベルに充電した後、ＳＩＮは、入力信号ＩＮを十分に正確に表す。スイッチは、最小のサンプリング時間の間閉成され、コンデンサが適切に充電されることを確実にするべきである。サンプルホールド段は、２つの動作モードを有する。スイッチが閉成する場合、段はサンプリングモードにある。サンプリングモードでは、出力値は、ＲＩＮのような寄生要素のためのローパス作用について、入力値に従う。スイッチが開成する場合、段はホールドモードにある。ホールドモードでは、出力は入力から切り離される。

Ｓ＆Ｈ段のＲＣローパスフィルタ効果を最小化するために、サンプリング制御信号ＳＭＰは、最小のサンプリング時間の間アクティブであり、出力信号ＳＩＮが入力信号ＩＮに十分に近いことを確実にするべきである。サンプリングスイッチの起動がより短いと、さらなるエラーにつながるため、回避するべきである。変換結果の処理に注目するとき、最小のサンプリング時間のサンプリング基準が満たされなかった場合、入力信号の変換をスキップする方がよい場合もある。誤った変換結果を後に放棄することは、非常に困難である。

図６は、各種実施形態に従って、アナログデジタル変換器によって変換される第１のサンプリング出力を提供するためのサンプルホールド・モジュール６０１を備えるデバイスを示す。

図６に示すように、サンプルホールド・モジュール６０１は、第１のサンプリング制御回路（ＳＣＣ）６２０および第１のサンプルホールド段（ＳＨＳ）６１０を含む。第１のＳＣＣ６２０および第１のＳＨＳ６１０は、サンプル制御信号ＳＭＰｘによって結合される。結合に用いられる他の信号が同様に存在してもよいことに留意されたい。

ＳＣＣ６２０は、第１のトリガ情報（ＴＲＧｘ）を受信し、第１のアナログ入力（ＩＮｘ）のサンプリングをトリガするように構成される。トリガ情報は、特定のメモリ位置、例えばＳＣＣ内部のレジスタを用いて、または、専用の信号を用いてＳＣＣに通信されてもよい。ＳＣＣ６２０は、要求ユニットによって生成されてもよい第１のサンプリング・トリガ信号ＴＲＧｘを受信してもよい。

要求ユニットは、タイマ・モジュールまたはセンサまたはアナログ値のデジタル値への変換を必要とする任意の他の測定要素でもよい。トリガ信号ＴＲＧｘは、その立ち上がりエッジによってまたはその立ち下がりエッジによって、サンプリングの要求を示してもよい。

第１のＳＣＣ６２０は、第１の衝突検出情報をアナログデジタル変換器（ＡＤＣ）から受信し、衝突を検出するようにさらに構成される。衝突検出情報は、特定のメモリ位置、例えばＳＣＣ内部のレジスタを用いて、または、専用の信号、例えば衝突検出信号ＣＤｘを用いて、ＳＣＣに通信されてもよい。検出情報は、関連するまたは関連付けられたＡＤＣが変換の用意ができている、すなわち、要求された変換を開始するのに利用でき、変換モードに入ることを意味することを示してもよい。ＡＤＣが以前にサンプリングされた入力値ＳＩＮｘの変換でビジーな場合、ＳＩＮｘの値は、できるだけ一定に保たれ、変換結果の破損を回避しなければならない。これは、ＡＤＣがまだＳＩＮｘを変換している間、新しいサンプリングフェーズが開始してはならないことを意味する。

第１のサンプルホールド・モジュール６０１は、第１のサンプルホールド段（ＳＨＳ）６１０をさらに備え、第１のサンプルホールド段（ＳＨＳ）６１０は、第１のサンプリング制御回路（ＳＣＣ）６２０に結合され、衝突が第１のＳＣＣ６２０によって検出されなかった場合にのみ、第１のアナログ入力をサンプリングするように構成される。それゆえ、サンプル値を変換するための対応するＡＤＣの利用可能性の情報は、ＳＣＣ６２０からＳＨＳ６１０に通信される。ＳＨＳ６１０は、ＡＤＣの用意についての情報を用いて、サンプリングプロセスが開始するべきかを決定する。

第１のＳＣＣ（６２０）は、所定の第１のサンプリング基準を調べ、所定の第１のサンプリング基準が満たされる場合にのみ、第１の変換要求をアナログデジタル変換器に出力するようにさらに構成される。

対応するまたは関連付けられたＡＤＣがまだビジーである（すなわち、変換の用意ができていない）、換言すれば、ＡＤＣがまだ以前にサンプリングされた入力を変換している途中である場合、第１のＳＣＣ６２０は、サンプリング要求信号ＳＭＰｘを提供しなくてもよい。

それゆえ、第１のサンプリング制御回路（ＳＣＣ）６２０は、衝突が決定されない場合、サンプリング要求を例えば信号ＳＭＰｘの形で起動するように構成される。サンプリング要求がＡＤＣ内部のレジスタを用いて、または、ＡＤＣによって制御される他の任意のメモリ位置を用いて通信されてもよいことに留意されたい。

第１のサンプリングホールド段６１０が所定のサンプリング基準を満たす第１のサンプリング信号を提供する場合にのみ、第１のサンプリング制御回路６２０は、変換要求を例えば信号ＲＥＱｘの形で生成するようにさらに構成される。変換要求がＡＤＣに特定のメモリ位置を用いて、例えばＡＤＣ内部のレジスタを用いて、または、専用の信号を用いて通信されてもよいことに留意されたい

第１のサンプルホールド段（ＳＨＳ）６１０は、第１のサンプリング時間の間、入力信号ＩＮｘをサンプリングするように構成され、例えば、ＳＨＳ６１０は、アナログ入力信号ＩＮｘを受信し、この入力信号をサンプル制御信号ＳＭＰｘによって定義された時間枠の間サンプリングする。

時間枠は、ＳＭＰｘの立ち上がりまたは立ち下がりエッジの間、または、ＳＭＰｘの２つの立ち上がりエッジの間、または、ＳＭＰｘの２つの立ち下がりエッジの間の時間によって定義されてもよい。

サンプリングプロセスは、所定の第１のサンプリング基準が満たされる場合にのみ、サンプリングデータＳＩＮｘを提供する。所定の第１のサンプリング基準は、最小のサンプリング時間および／またはサンプリングプロセスのための有効な時間窓および／またはサンプリング・トリガ信号またはアナログ入力信号に関連する他の特徴を含む。

サンプリングプロセスが有効なサンプリングデータを生成する場合、すなわち、所定の第１のサンプリング基準が例えば最小のサンプリング時間を用いて満たされた場合、第１のＳＨＳ６１０は、サンプリング信号ＳＩＮｘを提供し、第１のサンプリング制御回路ＳＣＣ６２０は、例えば信号ＲＥＱｘを提供することによって変換要求を提供する。

アナログ入力信号のサンプリングは、サンプリング時間が最小閾値を超える場合にのみ、さらに処理および提供される結果を提供する。サンプリング時間があまりに短い場合、サンプリングプロセスの結果は放棄される。サンプリング窓の終了は、サンプリング制御信号ＳＭＰｘによって定義される。サンプルホールド・モジュール６０１のタイミングは、対応するＡＤＣのタイミングから完全に独立している。サンプルホールド・モジュール６０１は、所定のサンプリング条件が満たされる場合にのみ、例えば信号ＲＥＱｘによる変換要求およびサンプリング信号ＳＩＮｘを提供する。上述したように、これらのサンプリング条件は、例えば最小のサンプリング時間を含んでもよい。

各種実施形態では、所定のサンプリング基準は、有効な時間窓、すなわちサンプリング窓のための時間枠を含んでもよい。要求ユニットは、例えば、サンプリングの可能な開始を、関連付けられたＴＲＧｘ信号の立ち下がりまたは立ち上がりエッジによって示してもよい。しかしながら、サンプリング・トリガ信号ＴＲＧｘと、サンプリング制御信号ＳＭＰｘによって制御されるサンプリングプロセスの実際の開始と、の間に最大の所定の遅延が存在する場合がある。一例では、対応するＡＤＣが、まだそれぞれのチャネルのための以前のサンプリング入力のアナログデジタル変換の途中であるので、サンプリングプロセスは開始できない。

サンプリング・トリガとサンプリングの開始との間の遅延が所定の閾値を超える場合、この特定のサンプリング基準は満たされず、サンプルホールド・モジュール６０１は、いかなる変換要求信号またはサンプリング入力信号も提供してはいけない。

各種実施形態では、第１のサンプリング制御回路６２０は、サンプリングの時間を示す第１のタイムスタンプを提供するようにさらに構成される。この情報は、所定のサンプリング基準として定義されてもよく、すなわち、タイムスタンプが特定の制限を超える場合、サンプリング出力値が有効ではない、すなわち期限切れであり、このことは、さらなる処理のためにあまりに古いということを意味する。

図７は、アナログデジタル変換器（ＡＤＣ）の機能を図６のサンプルホールド・モジュール（Ｓ＆Ｈ）に追加するさらなる例示的実施形態を示す。各種実施形態では、ＡＤＣ変換システム７００は、サンプルホールド・モジュール７０１および対応するＡＤＣ７５０を含んでもよい。サンプルホールド・モジュール７０１は、所定のサンプリング基準が満たされる場合、要素６０１の記載された機能を実施してもよい、すなわち、サンプリング出力信号ＳＩＮｘおよび対応する変換要求のスマートな生成を、例えば信号ＲＥＱｘを提供することによって実施してもよい。これらの信号は、ＡＤＣ７５０によって受信される。

それゆえ、ＡＤＣ７５０は、サンプリング出力信号ＳＩＮｘを受信するように構成され、変換が要求される場合、サンプリング出力信号ＳＩＮｘを出力値ＳＯＵＴに変換するようにさらに構成される。サンプリングされたが、まだアナログの入力をデジタル値に変換するための要求は、受信された変換要求によって、例えば信号ＲＥＱｘを用いることによって示される。

ＡＤＣ７５０は、ＡＤＣ制御回路（ＡＣＣ）７５２およびＡＤＣ変換モジュール（ＡＤＣＭ）７５１を含む。ＡＣＣ７５２は、変換要求信号ＲＥＱｘを受信し、ＡＤＣ状態情報を衝突検出信号ＣＤｘの形で提供し、ＳＣＣ７２０にＡＤＣ７５０の動作状態を知らせる。

それゆえ、ＡＤＣ制御回路７５２は、変換要求信号ＲＥＱｘを受信するように構成され、衝突検出信号ＣＤｘを提供し、衝突が検出されるかを示すようにさらに構成される。衝突は、ＡＤＣが以前にサンプリングされた入力の変換で現在ビジーであることを意味する。それゆえ、衝突検出信号ＣＤｘは、ＡＤＣが変換モードにあるかを示す。

変換モジュールＡＤＣＭ７５１がサンプリング出力信号を出力値ＳＯＵＴに変換する段階にある場合、すなわち、ＡＤＣがまだビジーである場合、衝突検出信号ＣＤｘは、アクティブである。アクティブなＣＤｘ信号が論理０または論理１によって表されてもよいことに留意されたい。衝突検出信号ＣＤｘは、サンプルホールド・モジュール７０１に、ＡＤＣが現在ビジーであること、すなわち、アナログデジタル変換プロセスがまだ進行中であることを示す。この情報は、サンプリング制御回路７２０により用いられる。なぜなら、対応するＡＤＣが関連付けられたチャネルでビジーである限り、起動されるサンプリング要求信号ＳＭＰｘが存在しないからである。

ＡＤＣ制御回路７５２およびＡＤＣ変換モジュール７５１は、複数の制御信号ＣＴＲによって結合され、複数の制御信号ＣＴＲを用いて、状態メッセージを交換することができる。ＣＴＲは、アナログデジタル変換を開始する、または、処理された変換の終了を示すためのトリガを含んでもよい。従来のシステムでは、いくつかの機能ユニット、例えばタイマ、デジタル入力段または他のＡＤＣは、それぞれ、入力信号または特定のチャネルの変換を要求しうる。結果として、ＡＤＣは、異なる要求元から来る複数の要求に対処するためのメカニズムを含み、入力を選択し、次に変換を開始しなければならない。

図８は、電気モータ制御システムの適用例を示す。モータＭは、３つの電流およびそれらの関連する複雑な相によって基本的に制御される。モータ特性のデジタル制御は、典型的には、アナログデジタル変換器システムを用いて処理されている。この種のＡＤＣシステムでは、３つすべての電流は、基本的に同時に変換されなければならない。３つのシャント抵抗Ｒｘは、相流ｉＡ、ｉＢおよびｉＣを測定するのに用いられる。パワーインバータ段のスイッチおよびゲートドライバは、ローサイドスイッチのためにＴＬＡ、ＴＬＢおよびＴＬＣとラベル付けされ、ハイサイドスイッチのためにＴＨＡ、ＴＨＢおよびＴＨＣとラベル付けされる。この例では、１つの要求ユニットは、３つのサンプリング・トリガ信号をＡＤＣシステムに提供する。ＡＤＣシステムは、３つすべての入力チャネルの変換を基本的に同時に処理するべき１つのアナログデジタル変換モジュールのみを含んでもよい。

１つのＡＤＣのみを用いて複数の変換要求を処理する一例は、調停部の展開である。一般的に、変換のためのすべての可能な要求元は、ＡＤＣの一部でもよい調停部によって処理されなければならない。これは、特に要求元が複数の入力信号またはチャネルの並列サンプリングを要求する場合、ＡＤＣにおける多大な労力につながり、複雑さが増加する。

複数の変換要求の場合には、複数のＳ＆Ｈ段の展開が可能である。複数のＳ＆Ｈ段が用いられる場合、これらの段の各々は、ＡＤＣの内部タイミングに同期され、入力信号のための同じサンプリング・タイミングを達成しなければならない。これは、ＡＤＣの構築における設計労力および複雑さが増加する。これらの構造の欠点は、ＡＤＣ内部タイミングが入力信号のサンプリング・タイミングを定義するということである。

図９は、例えばさらなる実施形態を示す。各種実施形態では、ＡＤＣシステム９００は、複数の入力、例えば２つの入力信号（ＩＮｘ、ＩＮｙ）と、対応するサンプリング・トリガ、例えばトリガ信号（ＴＲＧｘ、ＴＲＧｙ）と、を複数の関連付けられた要求ユニットから受信してもよい。複数のサンプリング・トリガ信号および／または対応する入力信号をＡＤＣシステムに提供する単一の要求ユニットが存在してもよいことに留意されたい。

システム９００は、２つのサンプルホールド・モジュール９０１および９０２を含むが、サンプルホールド・モジュールは、図６のサンプルホールド・モジュールとして実施されてもよい。これらのモジュールの各々は、対応するサンプリング要求信号（ＳＭＰｘまたはＳＭＰｙ）によって結合されるサンプリング制御回路（９２０または９２１）およびサンプルホールド段（９１０または９１１）を備える。

サンプルホールド・モジュール（９０１、９０２）は、対応する入力およびサンプリング・トリガ信号を受信し、それぞれ、関連付けられた変換要求信号ＲＥＱｘまたはＲＥＱｙを提供する。これらの変換要求信号を提供する機能は、図６に記載されたのと同じである。

ＡＤＣ変換システム９００は、第１のサンプルホールド・モジュール９０１および第２のサンプルホールド・モジュール９０２を含む。第２のサンプルホールド・モジュールは、アナログデジタル変換器によってデジタル値に変換される第２のサンプリング出力ＳＩＮｙを提供する。第２のサンプルホールド・モジュールは、第２のサンプリング制御回路９２１をさらに備え、第２のサンプリング制御回路９２１は、第２のトリガ情報を、例えば信号ＴＲＧｙによって受信し、第２のアナログ入力ＩＮｙのサンプリングをトリガするように構成される。第２のサンプルホールド・モジュールは、第２の衝突検出情報を例えば信号ＣＤｙによって対応するアナログデジタル変換器から受信し、衝突を検出するようにさらに構成される。

第２のサンプルホールド・モジュールは、第２のサンプリング制御回路９２１に結合される第２のサンプルホールド段９１１をさらに含み、第２のアナログ入力をサンプリングするようにさらに構成される。しかしながら、サンプリングは、衝突が第２のサンプリング制御回路によって検出されなかった場合にのみ、実行される。同じチャネルの入力の変換が進行中である場合、衝突が発生しうる。

第２のサンプリング制御回路９２１は、所定の第２のサンプリング基準を調べ、所定の第２のサンプリング基準が満たされる場合にのみ、第２の変換要求をアナログデジタル変換器に出力するようにさらに構成される。所定のサンプリング基準が満たされない場合、例えば信号ＲＥＱｙの形の変換要求は発行されない。

アナログデジタル変換器（ＡＤＣ）は、アナログデジタル変換モジュール９５１を備えてもよく、アナログデジタル変換モジュール９５１は、選択されたサンプリング出力をデジタル値に変換するように構成される。選択されたサンプリング出力は、サンプリング出力ＳＩＮｘまたはＳＩＮｙの１つでもよい。

ＡＤＣは、アナログデジタル変換制御回路９５２をさらに備え、アナログデジタル変換制御回路９５２は、第１の変換要求を受信するように構成されてもよく、第１の衝突検出情報を提供し、衝突が検出されるかを示すようにさらに構成されてもよい。

アナログデジタル変換制御回路９５２は、第２の変換要求を受信し、第２の衝突検出情報を提供し、第１および第２の変換要求の１つを所定の調停方式に従って選択するようにさらに構成される。

ＡＤＣ制御回路９５２は、調停部の機能を提供してもよい。一実施形態では、ＡＤＣ制御回路９５２は、両方の変換要求信号を受信し、所定の調停基準に従って調停する。これらの基準は、固定の優先順位方式を含むことができ、固定の優先順位方式は、要求信号の各々が所定の優先順位に対応することを意味する。

さらなる例では、ＡＤＣ制御回路９５２はラウンドロビン調停メカニズムに従う調停方式を用いてもよく、ラウンドロビン調停メカニズムは、対応する要求信号が順次処理されることを意味する。

図１０は、２つの要求ユニットが、それぞれのサンプリング・トリガ信号（ＴＲＧｘおよびＴＲＧｙ）を提供し、それらのそれぞれの入力またはチャネルのアナログデジタル変換を要求する場合のタイミング図を示す。上述した例のように、対応するサンプリング制御信号ＳＭＰｘおよびＳＭＰｙは、それぞれのチャネルｘまたはｙのサンプリング要求を示す。

ＳＭＰｘの立ち下がりエッジによって示されるサンプリングが完了し、有効なサンプリング入力が生成された後、変換要求信号ＲＥＱｘは起動され、チャネルｘのアナログデジタル変換が実行されている。変換時間はＴｘによって示され、ＲＥＱｘ信号がそのレベルをもとの論理０に変化するまでの時間を表す。

変換要求信号ＲＥＱｘは、所定のサンプリング基準またはサンプリング条件が満たされる場合にのみ生成されることに留意されたい。これらのサンプリング条件は、最小のサンプリング時間、サンプリングのための有効な時間窓、または、サンプリングプロセスが有効なデータを生成したかを決定するために予め定義されていた任意の他の基準を含んでもよい。

有効な時間窓は、２つの専用の時点によって定義されてもよい。アナログ入力信号をサンプリングした後またはサンプリングする間、これらの所定の時点の間にサンプリングが発生したかまたは発生しているかを調べることができる。

図１０では、変換は、有効なサンプリング入力を提供した後に、ＲＥＱｘの立ち上がりエッジによって要求される。チャネルｘのそれぞれの入力の変換の間、他の要求ユニットの入力はサンプリングされていて、これは、サンプリング要求信号ＳＭＰｙによって示される。

第２のチャネル、すなわちチャネルｙのサンプリングの後に、対応する変換要求信号ＲＥＱｙが起動され、サンプリングされたチャネルｙの入力信号は、時間枠Ｔｙの間変換されている。

チャネルｙの変換がまだ進行中である間、チャネルｘからの他のサンプリング・トリガ信号ＴＲＧｘが受信され、ＳＭＰｘによって示されるチャネルｘの入力をサンプリングする対応するサンプリングプロセスは開始する。

新しくサンプリングされたチャネルｘの関連する入力の実際のアナログデジタル変換は、ＲＥＱｘの変換要求信号の立ち上がりエッジから開始する。以前の変換が完了し、対応するＡＤＣ変換モジュールがチャネルｙの入力の変換でもはやビジーではないので、変換を実際に実行していることができる。

図１１は、２つのサンプリング・トリガ信号が同時に現れ、入力の衝突と呼ばれうる場合のためのタイミング図を示す。第１のチャネルｘのサンプリング・トリガ信号ＴＲＧｘを用いて、サンプリングプロセスは、ＳＭＰｘの立ち上がりエッジによって示されるように開始する。同じ機能は、チャネルｙからの第２のサンプリング・トリガ信号ＴＲＧｙのために発生する。対応するチャネルｙからの入力信号をサンプリングするサンプリングプロセスは、サンプリング制御信号ＳＭＰｙによって示されるように開始する。

サンプリング条件が両方のチャネルのために満たされる場合、対応する変換要求信号ＲＥＱｘおよびＲＥＱｙは起動される。しかしながら、１つのＡＤＣＭは、同時に１つの入力しか変換できないので、調停機能が提供され、２つの要求信号の間で調停しなければならない。

図１１の例では、チャネルｘがより高い優先順位を割り当てられたので、チャネルｘが最初に処理される、すなわち、時間枠Ｔｘの間、チャネルｘからのサンプリング入力ＳＩＮｘが変換される。変換が完了するとすぐに、チャネルｙが処理される、すなわち、時間Ｔｙの間、チャネルｙの入力がＡＤＣＭによって変換される。チャネルｘおよびｙの入力がＡＤＣによって処理された後、システム全体は、さらなるサンプリング・トリガ信号を処理し、チャネルｘまたはｙからの次の対応する入力を変換する用意ができる。

図１２は、他の衝突例に従うさらなる実施形態のタイミング図を示す。再び、チャネルｘおよびチャネルｙの２つの同時の変換要求が同時に発生する。所定のサンプリング条件が両方のチャネルのために満たされるので、対応するアナログ入力信号は、サンプリングされていて、対応する変換要求信号ＲＥＱｘおよびＲＥＱｙが発生している。

所定のサンプリング条件が複数のチャネルのために異なってもよく、すなわちサンプリング条件は、チャネルに特有でもよいことに留意されたい。１つのサンプリング条件は、最小のサンプリング時間を含んでもよい。この最小のサンプリング時間は、チャネルｘおよびチャネルｙのために異なりうる。さらなるサンプリング条件は、サンプリングのための有効な時間窓を含んでもよく、有効な時間窓は異なりうる、すなわち特定のチャネル専用でありうる。

チャネルｘに関連付けられたアナログ入力のアナログデジタル変換がＴｘ後に完了した場合、チャネルｙに関連付けられたアナログ入力の変換は、Ｔｙの間に開始する。一般的には変換時間は同一であるが、変換時間ＴｘおよびＴｙは異なってもよい。

時間Ｔｙのチャネルｙの変換の間、すなわちＡＤＣ変換が進行中である間、チャネルｙのための第２のサンプリング・トリガパルス（１２６０）は、発生する。チャネルｙのこの追加のサンプリング・トリガ１２６０は、その関連付けられた入力チャネルｙの新しいサンプリングプロセスを直ちには開始しない。なぜなら、ＡＤＣは、チャネルｙの以前のサンプリング入力をサービスすることでまだビジーであり、すなわち、ＡＤＣ衝突が発生したからである。

ＡＤＣまたはＡＤＣＭのそれぞれで検出された衝突のため、チャネルｙのサンプリングは遅延されている。信号ＲＥＱｙの立ち下がりエッジによって示される、チャネルｙの変換が完了した後、信号ＳＭＰｙの立ち上がりエッジによって示される、チャネルｙのアナログ入力信号ＩＮｙのサンプリングプロセスが開始する。

チャネルｙのサンプリングが成功する場合、すなわち、所定のサンプリング基準が満たされる場合、変換要求信号ＲＥＱｙは再び起動されている。現在、変換がチャネルｙのために進行中ではないので、チャネルｙの変換が現在実行されている。

チャネルｙのサンプリングの間、すなわちそれぞれの入力信号のサンプリングの間、チャネルｘのさらなるサンプリング・トリガパルス（１２６１）が受信されている。チャネルｙの変換が進行中である間、チャネルｘは並列にサンプリングされている。第１のチャネルの変換が第２のチャネルのサンプリングに並列に実行可能であることに留意されたい。

チャネルｘのサンプリングが有効なサンプリング入力を提供する場合、対応する変換要求信号ＲＥＱｘは再び起動される。しかしながら、入力チャネルｙの変換がまだ進行中であるので、チャネルｘの変換は直ちには開始できない。チャネルｙの変換が完了した後、サンプリング入力ＳＩＮｘは変換可能である。

図１３は、他の衝突例に従うさらなる実施形態のタイミング図を示す。図１２と同様に、２つのチャネルは、変換要求信号を提供し、それらの関連付けられた入力は、その後変換される。チャネルｙの以前の入力が変換されている間、すなわち、期間Ｔｙの間、チャネルｙの第２のサンプリング・トリガ信号ＴＲＧｙ１３６０が発生する。

チャネルｙの変換が完了した後にのみ、チャネルｙのサンプリングが可能であるので、チャネルｙの新しい入力をサンプリングする最先の時点は、変換要求信号ＲＥＱｙの立ち下がりエッジによって示されるときであろう。図１３の場合、サンプリング・トリガ１３６０とＲＥＱｙの立ち下がりエッジとの間の遅延は、あまりに大きいので、サンプリング要求信号ＳＭＰｙは生成されない。換言すれば、チャネルｙのための対応するサンプリング基準は満たされない。サンプリング基準は、例えば、サンプリング・トリガ信号と、関連付けられたアナログ入力信号のためのサンプリングの開始と、の間の最大の遅延である。上述した遅延のための関連するサンプリング・トリガがサンプリング・トリガ信号の立ち上がりエッジまたは立ち下がりエッジでもよいことに留意されたい。図１３では、チャネルｙのためのサンプリング基準は、有効なサンプリング入力を提供しない。

図１４は、さらなる実施形態のブロック図を示す。各種実施形態では、ＡＤＣ変換システム１４００は、２つのサンプルホールド・モジュール（Ｓ＆Ｈｘ、Ｓ＆Ｈｙ）および１つのアナログデジタル変換器（ＡＤＣ）を含んでもよい。サンプルホールド・モジュールの各々は、専用の変換要求信号およびサンプリング出力信号（ＳＩＮｘ、ＳＩＮｙ）をＡＤＣに提供する。

対応するサンプリングプロセスが有効なサンプリングデータを提供する場合にのみ、サンプルホールド・モジュールが変換要求を例えば信号の形で提供することに留意されたい。無効なサンプリング出力が存在する場合、例えば、所定のサンプリング基準を満たさない場合、変換要求は発行されない。

サンプリングデータおよび／またはサンプリングプロセスの有効性は、所定のサンプリング基準によって定義される。サンプリング基準は、最小のサンプリング時間のための閾値、サンプリングプロセスのための有効な時間窓、入力信号に割り当てられる任意の特性（例えば最大周波数）、サンプルホールド段の特性（例えば充電されたコンデンサの電圧レベル）、サンプリング・トリガ信号の特性（例えば傾き特性）、サンプリング制御回路の特性またはサンプルホールド・モジュールに関連する任意の他の特性を含んでもよい。

所定のサンプリング基準が最初に予め定義されているという意味で予め定義されていることに留意されたい。動作の間、所定のサンプリング基準は、例えば内部または外部の事象または測定データの特性に従って更新または訂正されてもよい。一実施形態では、無効なデータの数が増加する場合、最小の必要なサンプリング時間は減少してもよく、逆もまた同じである。

ＡＤＣ１４５０は、ＡＤＣ制御回路（ＡＣＣ）１４５２およびＡＤＣ変換モジュール（ＡＤＣＭ）１４５１を含む。ＡＣＣ１４５２は、サンプルホールド段からのサンプリング入力データ（ＳＩＮｘ、ＳＩＮｙ）および対応する変換要求信号（ＲＥＱｘ、ＲＥＱｙ）を受信する。ＡＣＣ１４５２は、対応する衝突検出信号（ＣＤｘ、ＣＤｙ）をサンプルホールド段に提供する。ＡＤＣ１４５０がそれぞれのチャネルのサンプリング入力データを変換している途中である場合、対応するチャネルｘまたはｙに関連する衝突検出信号（ＣＤｘまたはＣＤｙ）は設定されている。衝突検出信号は、新しく到着した入力データのサンプリングプロセスがこのそれぞれのチャネルのために開始可能かの情報をサンプルホールド段に提供する。第２のチャネル（例えばチャネルｙ）が変換されている間、第１のチャネル（例えばチャネルｘ）がサンプリング可能であることに留意されたい。

ＡＣＣ１４５２は、調停メカニズムを実施し、選択されたサンプリング入力ＳＩＮをＡＤＣＭ１４５１に実際の変換のために提供する。さらに、ＡＣＣ１４５２は、変換の開始信号ＳＯＣをＡＤＣＭ１４５１に提供し、実際のアナログデジタル変換を開始する。

ＡＤＣＭ１４５１は、実際のアナログデジタル変換を実施し、変換出力値ＳＯＵＴと、変換が信号ＥＯＣを用いて完了したという印と、を提供する。ＡＤＣＭ１４５１は、ＳＡＲ−ＡＤＣ回路、シグマデルタＡＤＣ回路または任意の他の種類のアナログデジタル変換回路によって実施されてもよい。

サンプルホールドユニット（Ｓ＆Ｈｘ、Ｓ＆Ｈｙ）の各々は、対応するサンプリング制御回路（ＳＣＣｘ、ＳＣＣｙ）およびサンプルホールド段（ＳＨＳｘ、ＳＨＳｙ）を含む。サンプリング制御回路は、衝突情報（ＣＤｘ、ＣＤｙ）をＡＣＣ１４５２から受信する。

独立したＳ＆Ｈ段を有するトポロジの１つの主要な利点は、Ｓ＆ＨタイミングおよびＡＤＣ変換タイミングが完全に切り離される、すなわち異なるクロックネットに関連するという事実によって与えられる。

サンプリング制御回路（ＳＣＣｘ、ＳＣＣｙ）は、最小のサンプリング時間が尊重される（信号ＳＭＰｘおよびＳＭＰｙがサンプリングフェーズの長さを示す）ということを確実にしてもよい。１つの動作モードでは、サンプリング・トリガ信号（ＴＲＧｘ）は、所定の時間間隔の間、サンプリングスイッチを起動するタイマを開始することができる。サンプリングフェーズ終了後、アナログデジタル変換が要求され、開始することができる（ＳＯＣ＝変換の開始）。

要求された変換が終了し（ＥＯＣ＝変換の終了）、ＣＤｘによって信号が返信された後、変換要求はキャンセルされてもよい。

図１４の実施形態が非常に単純なハンドシェイク方式を示すことに留意されたい。本実施形態では、ＡＤＣの関連するチャネルが実際に変換される間、衝突検出信号はアサートされる（すなわち起動または設定される）。他の信号送信方式も可能である。

サンプリング・トリガ信号に加えて、サンプリング制御回路の各々は、対応する時間信号（ＴＩＭＥｘ、ＴＩＭＥｙ）を受信する。これらの時間信号は、対応するチャネルのための時間基準を定義してもよい。時間信号はまた、時間窓を定義してもよく、時間窓は、ＳＣＣにサンプリングのための有効な時間枠を知らせるのに用いられている。例えば、時間信号は、設定またはアサートされ、有効な時間窓の開始をマークすることができるとともに、時間信号の立ち下がりエッジは、有効な時間窓の終了をマークしてもよい。

図１５は、ＡＤＣ変換システムの他の実施形態を示す。システム１５００は、２つのサンプリング制御回路（１５２０、１５２１）を備え、第１のサンプリング制御回路（１５２０）は、第１のタイムスタンプ（ＴＳＴＭＰｘ）を提供するようにさらに構成され、第２のサンプリング制御回路（１５２１）は、第２のタイムスタンプ（ＴＳＴＭＰｙ）を提供するようにさらに構成される。システム１５００はまた、アナログデジタル変換制御回路１５５２を含んでもよく、アナログデジタル変換制御回路１５５２は、第１および第２のタイムスタンプをさらなる処理のために受信するように構成される。

これらのタイムスタンプ信号を用いて、各サンプリングプロセスは、サンプリングの時間を定義するタイミング情報でマークされる。タイムスタンプは、サンプリング窓の真の終了点についての情報を含んでもよく、異なるサンプルホールド段からの関連するサンプルを組み合わせることを可能にする。

ＡＤＣ変換モジュール（ＡＤＣＭ）１５５１は、サンプリングプロセスについてのいかなる情報も有さない。ＡＤＣ制御回路（ＡＣＣ）１５５２は、これらのタイムスタンプ信号を受信し、サンプリングプロセスについての時間情報を格納してもよい。アナログデジタル変換器ＡＤＣは、タイムスタンプを、生成された出力値ＳＯＵＴに加えて添付することができる。

図１５の例では、ＡＣＣ１５５２は、選択信号ＳＥＬを提供し、選択信号ＳＥＬは、マルチプレクサＭＵＸに供給される。この選択信号ＳＥＬは、接続されているどちらのサンプルホールド・モジュールが変換のために選択されているのかを識別する。換言すれば、調停方式（例えば定義済みの優先順位、ラウンドロビン）に従って、選択信号はアサートされる。この選択信号は、サンプリング入力信号（ＳＩＮｘおよびＳＩＮｙ）をそれぞれのサンプルホールド・モジュール（Ｓ＆ＨｘおよびＳ＆Ｈｙ）から受信するマルチプレクサＭＵＸを制御する。マルチプレクサＭＵＸの出力は、選択されたサンプリング出力信号ＳＩＮであり、サンプリング出力信号ＳＩＮは、変換モジュール（ＡＤＣＭ）１５５１によってデジタル出力値ＳＯＵＴに実際に変換される。

図１６は、さらなる実施形態に関連するタイミング図を示す。上述した例のように、サンプリング・トリガパルス１６６１は、チャネルｙのために受信されている。対応するサンプリングプロセスは、サンプリング制御信号ＳＭＰｙの立ち上がりエッジから開始する。上述した例とは対照的に、サンプリング窓の終了点は、ここでは、サンプリング・トリガパルス１６６１の立ち下がりエッジによってトリガされる。

図に示すように、パルス１６６１が十分に長いので、言い換えると、チャネルｙのための最小のサンプリング時間を定義する斜線領域を超えるので、第１の入力のサンプリングは、有効なサンプリング入力として提供する。結果として、変換要求信号ＲＥＱｙの立ち上がりエッジは、時間Ｔｙの間この有効にサンプリングされた入力のその後の変換を示す。

チャネルｙでの新しい入力値のサンプリングは、次のサンプリング・トリガパルス１６６２によってトリガされる。それぞれの入力チャネルのサンプリングは、以前のチャネルｙの入力の変換プロセスが完了した直後に開始する。再び、サンプリング・トリガパルス１６６２の立ち下がりエッジは、対応するサンプリング窓の終了をマークする。図１６において斜線領域により示すように、両方のサンプリング・トリガパルス（１６６１および１６６２）の長さは、必要な最小のサンプリング時間より長い。

第２の入力データが変換される間、チャネルｙの第３のサンプリング・トリガパルス１６６３は受信される。以前のサンプリング入力の変換がまだ進行中であるので、第３のそれぞれの入力のサンプリングは、ＲＥＱｙの立ち下がりエッジからのみ開始することができる。最小のサンプリング時間のため、斜線領域は、サンプリング・トリガパルスの立ち下がりエッジを超える。サンプリングの遅い開始のため、パルス１６６３の立ち下がりエッジが受信されるとき、サンプリング窓はまだ閉じていない。この場合、サンプリング時間はあまりに短い。変換要求信号ＲＥＱｙは、アサートされないかまたは起動されない。

類似の状況は、第４のサンプリング・トリガパルス１６６４によって発生する。最小のサンプリング時間が経過する前に、立ち下がりエッジは発生する。それゆえ、サンプリング時間はあまりに短い、言い換えると、サンプリング・トリガパルスはあまりに短い。結果として、変換要求信号は、トリガパルス１６６４に関して生成されない。

図１７は、さらなる実施形態のタイミング図を示す。この例では、２つのチャネルまたはそれぞれの要求ユニットは、サンプリング・トリガ信号（ＴＲＧｘおよびＴＲＧｙ）を提供する。第１のチャネルｘは、サンプリング・トリガパルス１７６１の立ち上がりエッジを展開し、サンプリングを開始し、その後、対応するサンプリングプロセスが完了したらすぐに（ＳＭＰｘの立ち下がりエッジによって示される）、対応する変換要求信号ＲＥＱｘを提供する。

第１のチャネルｘとは対照的に、第２のチャネルｙは、サンプリング・トリガ信号ＴＲＧｙの立ち下がりエッジがサンプリング窓の終了を定義するメカニズムを実施する。チャネルｙのためのサンプリングプロセスは直ちに開始する（ＳＭＰｙの立ち上がりエッジによって示される）。変換要求信号ＲＥＱｙは、パルス１７６３の立ち下がりエッジによって起動されている。

チャネルｘの変換が時間Ｔｘの間まだ進行中であるので、要求信号ＲＥＱｙが起動されたにもかかわらず、チャネルｙの変換は可能ではない。チャネルｘの変換の間、第２のサンプリング・トリガパルス１７６４が受信され、サンプリングプロセスは直ちに開始する。このサンプリング・トリガパルス１７６４が停止する場合、言い換えると、パルス１７６４の対応する立ち下がりエッジが受信されると、チャネルｙの変換は開始する。

図１７では、パルス１７６４のパルス長さはＳＭＰｙの斜線領域より長いこと、すなわち、サンプリング時間の基準はこの場合満たされることが分かる。次に、チャネルｙに対応する入力は、Ｔｙによって示される時間窓の間変換される。このように、常に、最新の正しくサンプリングされた値が変換されてもよい。

図１８は、各種実施形態に従う、変換要求信号を生成する方法のプロセスフロー１８００を示す。

各種実施形態では、方法は、（１８０１において）サンプリング・トリガ情報を受信し、サンプリング出力を生成するように構成されるサンプルホールド段によって実行されるサンプリングをトリガするステップと、（１８０２において）状態情報を受信し、対応するアナログデジタル変換器がサンプリング出力を変換する用意ができているかを決定するステップと、を含む。対応するアナログデジタル変換器がサンプリング出力を変換する用意ができていることを状態情報が示す場合にのみ、方法は、（１８０４において）サンプリング時間の間、アナログ入力をサンプルホールド段によってサンプリングするステップをさらに含む。このサンプリングプロセスが所定のサンプリング基準を満たす場合にのみ、（１８０６において）アナログデジタル変換器によって実行される数値への変換が要求される。

変換の用意は、衝突検出信号によって示されてもよい。各種実施形態では、対応するＡＤＣが利用できる場合にのみ、すなわち、サンプリングの後、関連付けられた変換が可能である場合にのみ、サンプリングは開始する。これはまた、ＡＤＣが以前のサンプルの変換でビジーではなく、新しいサンプリングフェーズが開始されてもよいことを示す。

各種実施形態では、サンプリング基準は、サンプリングデータが有効なデータであるかを定義する。例えば、サンプリング時間が所定の閾値より短い場合、サンプリングデータは有効ではない。結果として、その後の変換は存在しない。

各種実施形態では、サンプリング基準は、サンプリングのための特定の時間枠に基づく。

所定のサンプリング基準は、最小のサンプリング時間と、サンプリングを実行するための有効な時間窓または時間枠と、の組み合わせを含んでもよいし、サンプリング入力値を有効と示すのに使用可能な任意の他の基準を含んでもよい。

各種実施形態では、開示された方法は、サンプリングプロセスが成功している場合にのみ、変換要求を提供する。なんらかの理由によりサンプリングプロセスが成功していない場合、アナログデジタル変換は要求されない。

各種実施形態では、方法は、サンプルホールドタイミング領域とＡＤＣ変換タイミング領域とを分離する。

各種実施形態では、方法は、ＡＤＣ変換のプロセスが時間的に分離される間、正確なサンプリングの制御を可能にする。

各種実施形態では、サンプリング基準の満足は、外部信号によって示される。例えば、専用の信号が無効なサンプリングデータを示す場合、サンプリング基準が満たされないとみなされる。

アナログデジタル変換器（ＡＤＣ）が複数のチャネルを処理する場合、ビジーなＡＤＣまたは変換の用意ができていないＡＤＣは、同じチャネルに関する限り、ブロッキング作用によって特徴付けられる。それゆえ、例えば、チャネルｘの変換が要求され、ＡＤＣがチャネルｙを現在変換している場合、ＡＤＣは、ビジーであるとはみなされない、すなわち、ＡＤＣは、それぞれ変換の用意ができている。

１つまたは複数の例では、本願明細書に記載されている機能は、少なくとも部分的にハードウェア、例えば特定のハードウェアコンポーネントまたはプロセッサにおいて実施されてもよい。より一般的には、技術は、ハードウェア、プロセッサ、ソフトウェア、ファームウェアまたはそれらの任意の組み合わせにおいて実施されてもよい。ソフトウェアにおいて実施される場合、機能は、１つまたは複数の命令またはコードとしてコンピュータ可読媒体上に格納されてもよいし、コンピュータ可読媒体に伝送されてもよいし、ハードウェアベースの処理ユニットによって実行されてもよい。コンピュータ可読媒体は、コンピュータ可読記憶媒体を含んでもよく、コンピュータ可読記憶媒体は、有形の媒体、例えばデータ記憶媒体または通信媒体に対応し、コンピュータプログラムをある場所から他の場所に、例えば通信プロトコルに従って転送するのを容易にする任意の媒体を含む。

このように、コンピュータ可読媒体は、一般的に、（１）非一時的である有形のコンピュータ可読記憶媒体、または、（２）信号または搬送波のような通信媒体に対応してもよい。データ記憶媒体は、この開示に記載されている技術の実施のための命令、コードおよび／またはデータ構造を読み出す１つまたは複数のコンピュータまたは１つまたは複数のプロセッサによってアクセス可能な任意の利用できる媒体でもよい。コンピュータプログラム製品は、コンピュータ可読媒体を含んでもよい。

この開示の技術は、集積回路（ＩＣ）またはＩＣのセット（例えば、チップセット）を含む多種多様なデバイスまたは装置において実施されてもよい。さまざまなコンポーネント、モジュールまたはユニットは、この開示に記載され、開示された技術を実行するように構成されるデバイスの機能的な態様を強調するが、異なるハードウェアユニットによる実現を必ずしも必要とするわけではない。むしろ、上述したように、さまざまなユニットは、単一のハードウェアユニットに組み込まれてもよいし、または、術中（ｉｎｔｒａｏｐｅｒａｔｉｖｅ）ハードウェアユニットの集合によって提供されてもよく、上述したように、１つまたは複数のプロセッサを適切なソフトウェアおよび／またはファームウェアとともに含む。

Claims (19)

1. アナログデジタル変換器と、サンプリング制御回路およびサンプルホールド段を有するサンプルホールド・モジュールと、を備えるシステムにおけるアナログデジタル変換のための方法であって、前記方法は、
   前記サンプリング制御回路が、サンプリング・トリガ情報を受信し、サンプリング出力を生成するように構成される前記サンプルホールド段によって実行されるサンプリングをトリガするステップと、
   前記サンプリング制御回路が、状態情報を受信し、対応するアナログデジタル変換器が前記サンプリング出力を変換する用意ができているかを決定するステップと、
   を含む方法であって、
   前記対応するアナログデジタル変換器が前記サンプリング出力を変換する用意ができていることを前記状態情報が示す場合、
   前記サンプルホールド段が、サンプリング時間の間、アナログ入力をサンプリングするステップと、
   前記サンプリングが所定のサンプリング基準を満たす場合、
   前記サンプリング制御回路が、前記アナログデジタル変換器によって実行される変換を要求するステップと、
   をさらに含む方法。
2. 前記所定のサンプリング基準は、最小のサンプリング時間を備える、
   請求項１に記載の方法。
3. 前記所定のサンプリング基準は、前記サンプリングが有効な時間窓内で発生したことを備える、
   請求項１または２に記載の方法。
4. 前記サンプリング・トリガ情報は、要求ユニットによって生成される、
   請求項１から３のいずれかに記載の方法。
5. 前記サンプリング制御回路が、サンプリングの時間を示すタイムスタンプを提供するステップをさらに含む
   請求項１から４のいずれかに記載の方法。
6. アナログデジタル変換器によって変換される第１のサンプリング出力を提供するための第１のサンプルホールド・モジュール（６０１）を備えるデバイスであって、
   前記第１のサンプルホールド・モジュール（６０１）は、
   第１のトリガ情報を受信し、第１のアナログ入力のサンプリングをトリガするように構成されるとともに、第１の衝突検出情報を前記アナログデジタル変換器から受信し、衝突を検出するようにさらに構成される第１のサンプリング制御回路（６２０）と、
   前記第１のサンプリング制御回路（６２０）に結合される第１のサンプルホールド段（６１０）であって、衝突が前記第１のサンプリング制御回路（６２０）によって検出されなかった場合にのみ、前記第１のアナログ入力をサンプリングするように構成される第１のサンプルホールド段（６１０）と、
   を備え、
   前記第１のサンプリング制御回路（６２０）は、所定の第１のサンプリング基準を調べ、前記所定の第１のサンプリング基準が満たされる場合にのみ、第１の変換要求を前記アナログデジタル変換器に出力するようにさらに構成される、
   デバイス。
7. 前記所定の第１のサンプリング基準は、最小のサンプリング時間を備える、
   請求項６に記載のデバイス。
8. 前記所定の第１のサンプリング基準は、前記サンプリングが有効な時間窓内で発生したことを備える、
   請求項６または７に記載のデバイス。
9. 前記第１のサンプリング制御回路（６２０）は、サンプリングの時間を示す第１のタイムスタンプを提供するようにさらに構成される、
   請求項６から８のいずれかに記載のデバイス。
10. 前記所定の第１のサンプリング基準は、期限切れの第１のタイムスタンプを備える、
    請求項９に記載のデバイス。
11. アナログデジタル変換器（７５０）をさらに備え、
    前記アナログデジタル変換器（７５０）は、前記第１のサンプリング出力を受信し、変換が要求される場合、前記第１のサンプリング出力を出力値に変換するように構成される、
    請求項６から１０のいずれかに記載のデバイス。
12. 請求項１１に記載のデバイスを備えるＡＤＣ変換システムであって、前記ＡＤＣ変換システムは、
    前記アナログデジタル変換器によって変換される第２のサンプリング出力を提供するための第２のサンプルホールド・モジュール（９０２、１４０２）をさらに備え、
    前記第２のサンプルホールド・モジュール（９０２、１４０２）は、
    第２のトリガ情報を受信し、第２のアナログ入力のサンプリングをトリガするように構成されるとともに、第２の衝突検出情報を前記対応するアナログデジタル変換器から受信し、衝突を検出するようにさらに構成される第２のサンプリング制御回路（９２１，１４２１）と、
    前記第２のサンプリング制御回路（１４２１）に結合される第２のサンプルホールド段（１４１１）であって、衝突が前記第２のサンプリング制御回路（１４２１）によって検出されなかった場合にのみ、前記第２のアナログ入力をサンプリングするように構成される第２のサンプルホールド段（１４１１）と、
    を備え、
    前記第２のサンプリング制御回路（１４２１）は、所定の第２のサンプリング基準を調べ、前記所定の第２のサンプリング基準が満たされる場合にのみ、第２の変換要求を前記アナログデジタル変換器に出力するようにさらに構成される、
    ＡＤＣ変換システム。
13. 前記アナログデジタル変換器（７５０）は、
    前記第１の変換要求を受信し、前記第１の衝突検出情報を提供し、衝突が検出されるかを示すように構成されるアナログデジタル変換制御回路（７５２）であって、選択されたサンプリング出力を提供するようにさらに構成されるアナログデジタル変換制御回路（７５２）と、
    前記選択されたサンプリング出力をデジタル値に変換するように構成されるアナログデジタル変換モジュール（７５１）と、
    を備える、
    請求項１２に記載のＡＤＣ変換システム。
14. 前記アナログデジタル変換器は、
    前記第２の変換要求を受信し、前記第２の衝突検出情報を提供するように構成されるアナログデジタル変換制御回路（１４５２）であって、前記第１および第２の変換要求の１つを所定の調停方式に従って選択するようにさらに構成されるアナログデジタル変換制御回路（１４５２）を備える、
    請求項１２または１３に記載のＡＤＣ変換システム。
15. 前記アナログデジタル変換制御回路（１４５２）は、状態メッセージをアナログデジタル変換モジュール（１４５１）から受信するようにさらに構成され、
    前記状態メッセージは、前記アナログデジタル変換モジュールの動作モードについての情報を含み、
    前記アナログデジタル変換モジュールが変換モードにない場合、前記アナログデジタル変換制御回路（１４５２）は、開始信号を起動し、サンプリング出力信号の変換を開始するようにさらに構成される。
    請求項１４に記載のＡＤＣ変換システム。
16. 複数のサンプリング出力信号の１つを選択するためのマルチプレクサ（１５５３）であって、前記アナログデジタル変換制御回路（１４５２）によって制御されるように構成されるマルチプレクサ（１５５３）をさらに備える、
    請求項１４または１５に記載のＡＤＣ変換システム。
17. 前記第１のサンプリング制御回路（１５２０）は、第１のタイムスタンプを提供するようにさらに構成され、
    前記第２のサンプリング制御回路（１５２１）は、第２のタイムスタンプを提供するようにさらに構成され、
    アナログデジタル変換制御回路（１４５２）は、前記第１および第２のタイムスタンプをさらなる処理のために受信するようにさらに構成される、
    請求項１２から１６のいずれかに記載のＡＤＣ変換システム。
18. 前記第１のタイムスタンプは、第１のサンプリング間隔の終了を示し、前記第２のタイムスタンプは、第２のサンプリング間隔の終了を示す、
    請求項１７に記載のＡＤＣ変換システム。
19. 前記第１のタイムスタンプおよび／または前記第２のタイムスタンプを、前記サンプリング出力信号に加えて格納するように構成されるメモリを備える、
    請求項１７または１８に記載のＡＤＣ変換システム。

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