JP6607018B2 - スイッチング電源装置 - Google Patents

Description

本発明は、高効率化のため特に軽負荷状態で適用される間欠動作において、ノイズ低減を図ることのできる簡易な構成のスイッチング電源装置に関する。

スイッチング電源装置は、概略的には直流入力電圧が印加されるトランスの一次巻線に流れる電流を制御する主スイッチング素子と、前記トランスの二次巻線に誘起された電圧を整流・平滑化して所定の直流出力電圧を生成する電圧出力回路を備える。スイッチング電源装置は、更に直流出力電圧に応じたフィードバック信号を入力して前記主スイッチング素子のオン・オフを制御し、これによって直流出力電圧を一定化するスイッチング制御回路を備えて構成される。

ここでスイッチング電源装置の回路方式には、フォワード方式、フライバック方式、電流共振方式、或いは電圧共振方式がある。例として、電流共振型のスイッチング電源装置は図８に示すように構成される。このスイッチング電源装置は、直列に接続された２つのスイッチング素子１３,１４を主スイッチング素子として備える。スイッチング素子１３は、共振用コンデンサ１５を介してトランス１６の一次巻線に並列接続されており、またスイッチング素子１４はトランス１６の一次巻線に直列に接続されている。これらのスイッチング素子１３,１４は、例えばＭＯＳ-ＦＥＴからなり、一般的には集積回路化されたスイッチング制御回路２からのゲート信号を受けて相補的にオン・オフされる。

トランス１６の一次巻線には、直流電源から共振用コンデンサ１５およびスイッチング素子１４を介して直流入力電圧Ｖinが印加される。前記直流電源は、例えば商用交流電源を整流して直流入力電圧Ｖinを生成するもので、該直流入力電圧Ｖinは入力コンデンサ１を介して平滑化されてスイッチング電源装置に与えられる。

ここでスイッチング素子１４は、オン時に共振用コンデンサ１５を介してトランス１６の一次巻線に電流Ｉcrを流すと共に、共振用コンデンサ１５とトランス１６の共振インダクタンスとからなる共振回路にエネルギーを蓄積する役割を担う。またスイッチング素子１３は、オン時に前記共振回路に蓄えられたエネルギーをトランス１６の一次巻線を介して放出させ、該一次巻線に逆向きの電流Ｉcrを流す役割を担う。結果、トランス１６の一次巻線を介して流れる電流Ｉcrは、共振の弧を描く正弦波状の波形となる。

このようにしてトランス１６の一次巻線に流れる電流Ｉcrにより、該トランスの二次巻線に所定の電圧が誘起される。そしてトランス１６の二次巻線にそれぞれ誘起された電圧はダイオード１７,１８を介して両波整流された後、出力コンデンサ２７によって平滑化される。即ち、ダイオード１７,１８および出力コンデンサ２７は、トランス１６の二次巻線に誘起された電圧から負荷ＲＬに供給する直流出力電圧Ｖoutを生成する電圧出力回路を構成する。

このように構成されるスイッチング電源装置については、例えば特許文献１等に詳しく紹介される通りである。

ところで上述したスイッチング電源装置においては、その定格負荷である１００％負荷時には、前記スイッチング素子１３,１４の相補的なオン・オフに伴ってトランス１６の一次巻線に流れる電流Ｉcrがほぼ正弦波となり、効率ηが最大となるように設計される。これに対して軽負荷時には、１００％負荷時に比較して電流Ｉcrのピーク値が大きく減少し、トランス１６の一次巻線に流れる電流Ｉcrの波形は正弦波の一部を交互に組み合わせた鋸歯状波的なものとなる。このときのトランスの励磁電流自体は、負荷に依らず殆ど変化することはない。この励磁電流は、スイッチング電源装置における、いわゆる無効電流であり、該スイッチング電源装置を構成する回路のインピーダンスに起因する損失の要因となる。これ故、定格負荷において効率ηが最大となるようにスイッチング電源装置を設計しても、軽負荷時の効率ηが低下するという問題がある。

このような軽負荷時の効率低下を改善する手法として、軽負荷時にはスイッチング素子１３,１４のオン・オフを所定の停止期間を挟んで間欠的に行わせ、これによってスイッチング損失および導通損失を低減することが行われている。

このスイッチング素子１３,１４の間欠動作は、例えば次のような構成で実現できる。まずスイッチング制御回路２内において、トランス１６の二次側に設けられた負荷検出用抵抗Ｒｓを介して取り込んだ電圧信号ＤＥＴから負荷電力を演算する。スイッチング制御回路２内には、図９に示すように当該負荷電力に応じてスイッチング期間と停止期間の所定のデューティ比を有するスイッチング期間信号ＶＴｓｗを生成する間欠動作制御回路３１と駆動回路３２を設ける。そして駆動回路３２は、間欠動作制御回路３１の出力であるスイッチング期間信号ＶＴｓｗなどを入力して、スイッチング期間の間だけスイッチング素子１３,１４をオン・オフするゲート信号ＨＯ，ＬＯを生成する。

この結果、前記スイッチング素子１３,１４のオン・オフ動作の停止期間における該スイッチング素子１３,１４のスイッチング損失等がなくなり、これによって軽負荷時における全体的な効率ηの低下が防止される。間欠動作制御回路については、例えば特許文献２〜５に詳しく紹介されている。

特許第４４２３４５８号公報 特開２０１３−４２６２８号公報 特開２０１０−２８８３３４号公報 米国特許出願公開第２０１３／０２２９８２９号明細書 米国特許第８０３１４８９号明細書

しかしながら、上述した特許文献に代表される従来の間欠動作は、例えば図１０において、ローサイドスイッチング素子１４のドレイン電流ＩＤＬの波形に見られるように、スイッチング素子のドレイン−ソース間電圧ＶＳが高いタイミングで、停止期間からスイッチング期間に移行するためハードスイッチングとなる。このため、このタイミングでサージ電流が発生しＥＭＩノイズを発生させるという問題があった。

一方で、ＣＩＳＰＲ等に代表されるＥＭＣ規格の要求から、スイッチング電源の低ノイズ化が求められている。低ノイズ化の実現のためには、チョークコイルやコンデンサ等の受動部品を用いることが考えられるが、装置の大型化や部品点数の増加を招き、また高コスト化の要因にもなるという問題がある。

本発明はかかる従来の事情に対処してなされたものであり、間欠動作で生じるＥＭＩノイズの低減を安価に実現することのできるスイッチング電源装置を提供することを目的とする。

上記目的を達成するため、本発明のスイッチング電源装置は、間欠動作時において、スイッチング期間から停止期間に移行したタイミングで主スイッチング素子のゲート抵抗値（駆動抵抗値）をスイッチング動作時の通常のゲート抵抗値よりも大きくしておき、スイッチング期間移行後の最初のスイッチング動作の途中で前記通常の抵抗値に戻して、ゲート電流（駆動電流）を増加させる回路を備える。これにより、スイッチング期間開始後の最初のスイッチング動作ではゲート電圧が緩やかに上昇するため、ドレイン電流、または、コレクタ電流のサージを抑制することができる。なお、ゲート抵抗の切換は、ドレイン電圧、または、コレクタ電圧を検出し、その値が充分に低くなったときにゲート抵抗値を低減し、主スイッチング素子をフルオンすることでソフトスイッチングを実現する。
具体的には、本発明に係るスイッチング電源装置は、直流入力電圧が印加されるトランスの一次巻線に流れる電流を制御する主スイッチング素子、並びに前記トランスの二次巻線に誘起された電圧を整流して所定の直流出力電圧を生成する電圧出力回路を備えたスイッチング電源本体と、
前記直流出力電圧に応じたフィードバック信号を入力して前記主スイッチング素子をオン・オフするスイッチング信号の周波数を制御して前記直流出力電圧を一定化するスイッチング制御回路とを具備するスイッチング電源装置であって、
前記主スイッチング素子のドレイン−ソース間電圧信号またはコレクタ−エミッタ間電圧信号を取りこみ、取り込んだ前記電圧信号の電圧値と予め設定した閾値とを比較するコンパレータの出力、および、前記スイッチング信号でスイッチングを行うスイッチング期間とスイッチングを行わない停止期間とを切り換えるスイッチング期間信号を用いて、前記主スイッチング素子の駆動電流値または駆動抵抗値を切り換えるサージ電流抑制回路を備え、
当該サージ電流抑制回路は、前記停止期間から前記スイッチング期間に移行後、前記電圧信号の電圧値が前記閾値以下に低下したことを検出して、前記主スイッチング素子の駆動電流値を増加、または、駆動抵抗値を減少させ、その後、前記スイッチング期間から前記停止期間に移行したことを検出し、前記主スイッチング素子の駆動電流値を減少、または、駆動抵抗値を増加させることを特徴とする。

前記主スイッチング素子や、前記トランスの二次巻線の誘起電圧を整流する素子の一部は、ワイドバンドギャップ半導体で形成することもできる。

以上、本発明のスイッチング電源装置は、間欠動作における停止期間からスイッチング期間に移行後、主スイッチング素子のドレイン−ソース間電圧またはコレクタ−エミッタ間電圧が閾値以下に低下したことを検出して、主スイッチング素子の駆動電流値を増加させ、または駆動抵抗値を減少させている。このため本発明のスイッチング電源装置は、スイッチング期間の開始時に生じる急峻なサージ電流を抑制することができ、このサージ電流に起因する伝導ノイズや放射ノイズの低減を図ることができる。

本発明の第１の実施の形態によるスイッチング電源装置の構成を示す回路図である。 図１のスイッチング制御回路が有するサージ電流抑制回路の入出力信号の説明図である。 図２のサージ電流抑制回路のブロック図である。 図２のサージ電流抑制回路の一論理回路図である。 本発明の実施の形態による間欠動作時の主回路、及び各部の動作を示したタイミングチャートである。 本発明の第２の実施の形態によるスイッチング電源装置の構成を示す回路図である。 図６のスイッチング制御回路が備えるサージ電流抑制回路の一論理回路図である。 従来のスイッチング電源装置の構成を示す回路図である。 図８のスイッチング制御回路が備える間欠動作制御回路の入出力信号の説明図である。 従来のスイッチング電源装置の間欠動作時の主回路、及び各部の動作を示したタイミングチャートである。

以下、本発明の実施の形態について図面を参照しながら説明する。なお本実施の形態では、ハーフブリッジ電流共振回路を例にとって説明するが、例えばフライバック、フォワード、フルブリッジ電流共振回路、電圧共振回路等の他の方式のスイッチング電源装置についても同様に適用できる。

図１は本発明の第１の実施の形態によるスイッチング電源装置の構成を示す回路図である。図８に示す従来の回路との違いは、抵抗器８とスイッチ７とを並列接続したサージ電流抑制回路４０ａを、スイッチング制御回路２のローサイドゲート信号出力端子ＬＯからローサイドスイッチング素子１４のゲートへ至る信号路に介挿したことである。また、スイッチング制御回路２には、図２に示すようにサージ電流抑制回路（制御側）４０ｂを追加した。サージ電流抑制回路（制御側）４０ｂの出力信号Ｒｇによってスイッチ７の導通・開放状態を切り換える。このスイッチ７を有しスイッチング素子１４の駆動電流を切り換えるサージ電流抑制回路４０ａと、スイッチ７への切換信号（Ｒｇ）を生成するサージ電流抑制回路（制御側）４０ｂとでサージ電流抑制回路４０を構成する。その他は図８、図９と同様であるので、同一要素には同一符号を付して説明を省略する。なお、本実施の形態では、サージ電流抑制回路（制御側）４０ｂをスイッチング制御回路２に内蔵する構成としているが、スイッチング制御回路２の外部に設けるようにしても良い。

また、本実施の形態では、間欠動作時に必ずローサイドスイッチング素子１４からターンオンさせることを前提としているため、サージ電流抑制回路４０ａはローサイド側のみに適用している。したがって、例えばハイサイドスイッチング素子１３から必ずターンオンさせるように回路構成する場合は、ハイサイド側のみにサージ電流抑制回路４０ａを介挿すれば良い。一方、ターンオン開始がハイサイド／ローサイドのどちらかに規定されていないような場合、即ちスイッチング期間への移行時にハイサイド／ローサイドのいずれのスイッチング素子から動作を開始するのか不定の場合には、ハイサイド／ローサイド共にサージ電流抑制回路４０ａを介挿する必要がある。

スイッチング制御回路２の内蔵するサージ電流抑制回路（制御側）４０ｂは、図３に示すように、ローサイドのドレイン−ソース間電圧ＶＳと予め設定された閾値電圧ＶＳｔｈとを比較し、比較結果を出力するコンパレータ６０と、間欠動作制御回路３１からの出力信号ＶＴｓｗと前記コンパレータ６０からの出力信号を入力して、サージ電流抑制回路４０ａへの切換信号Ｒｇを出力する駆動電流値／抵抗値切換回路５０から構成されている。

サージ電流抑制回路（制御側）４０ｂの論理回路図の一例を図４に示す。この図において、コンパレータ６０は、ローサイドのドレイン−ソース間電圧ＶＳが閾値電圧ＶＳｔｈを下回ったときに論理「１」を出力する。コンパレータ６０の出力と、スイッチング期間信号ＶＴｓｗは、論理積を演算する第１のＡＮＤ回路５５の入力端子に夫々接続されている。また、スイッチング期間信号ＶＴｓｗの立ち下がりで時間Ｔの間のみ論理「１」となるパルスを出力する単安定マルチ回路５１を備える。この単安定マルチ回路５１の出力端子Ｑは、第２のＡＮＤ回路５４の入力端子に接続され、また当該出力端子Ｑは抵抗器５２を介して第２のＡＮＤ回路５４の他の入力端子に接続されている。また第２のＡＮＤ回路５４の抵抗器５２側の入力端子は、コンデンサ５３を介して基準電位に接続されている。この抵抗器５２とコンデンサ５３は、時定数τのＲＣフィルタを構成する。なお、前記単安定マルチ回路５１の１ショットパルス幅Ｔは、時定数τで設定される遅延時間よりも若干大きく設定される。

第１のＡＮＤ回路５５の出力端子はＲＳフリップフロップ５６のセット入力端子Ｓに接続され、第２のＡＮＤ回路５４の出力端子は、ＲＳフリップフロップ５６のリセット入力端子Ｒに夫々接続されている。ＲＳフリップフロップ５６の否定出力Ｑ＊（ここで「＊」は否定を表す。）は、スイッチ７を制御する切換信号Ｒｇとして出力される。

サージ電流抑制回路４０ａは、切換信号Ｒｇが論理「１」の時に、スイッチ７が開放状態となり、スイッチング制御回路２のＬＯ出力は、抵抗器８、抵抗器１１を介してローサイドスイッチング素子１４のゲート端子に供給される。切換信号Ｒｇが論理「０」の時には、スイッチ７は導通状態となり、スイッチング制御回路２のＬＯ出力は抵抗器８を介さずにローサイドスイッチング素子１４のゲート端子に供給される。

図５は間欠動作時の主回路、及び各部の動作を示したタイミングチャートである。ＶＴｓｗはスイッチング期間信号、ＨＯ、ＬＯは間欠動作時のハイサイド／ローサイドスイッチング素子１３，１４の駆動信号、ＶｇＨ、ＶｇＬはハイサイド／ローサイドスイッチング素子１３，１４のゲート電圧信号、ＩＤＬはローサイドスイッチング素子１４のドレイン電流、ＶＳはローサイドスイッチング素子１４のドレイン−ソース間電圧信号、Ｒｇはサージ電流抑制回路（制御側）４０ｂから出力されるスイッチ切換信号である。

以下、図５のタイミングチャートを参照しながら、本実施の形態によるスイッチング電源装置の動作を説明する。図５において、ｔ１は間欠動作時のスイッチング期間の再開タイミングである。同タイミングでローサイドスイッチング素子１４のゲート抵抗は抵抗器８と抵抗器１１の直列抵抗となる。このため、例えば抵抗器８の抵抗値を抵抗器１１の抵抗値に対し１０倍程度とすれば、ローサイドスイッチング素子１４のスイッチング応答をほぼ１０倍鈍化させることができる。したがって、ＶｇＬの立ち上がり速度は抵抗器８を介さない場合に比べて鈍くなる。

その後、ｔ２のタイミングでＶｇＬがミラー領域に達して徐々にＩＤＬが流れ始める。その結果、ＶＳが徐々に下がり続け、予め設定した閾値電圧ＶＳｔｈと交差する。このタイミングｔ３で、コンパレータ６０の出力は論理「１」になる。このとき、スイッチング期間信号ＶＴｓｗも論理「１」（スイッチング期間）である。よって、第１のＡＮＤ回路５５の出力は論理「１」になる。したがって、ＲＳフリップフロップ５６のセット入力が論理「１」になり、ＲＳフリップフロップ５６の否定出力である切換信号Ｒｇは論理「０」になる。これにより、スイッチ７は導通状態になり、ローサイドスイッチング素子１４のゲート抵抗値は抵抗器１１の抵抗値（抵抗器８の抵抗値のほぼ１／１０）となり、その結果ＶｇＬが急峻に立ち上がる。このとき、ＶＳ＝ＶＳｔｈであるため、実用的にはＶＳｔｈを数Ｖ〜数十Ｖに設定すればハードスイッチングを避けることができる。

その後、サージ電流抑制回路（制御側）４０ｂは、タイミングｔ４においてスイッチング期間信号ＶＴｓｗが論理「０」、即ちスイッチング期間が終了したことを検出すると、上記単安定マルチ回路５１はパルス幅Ｔの１ショットパルスを出力する。すると、第２のＡＮＤ回路５４は時定数τで設定された遅延時間後にＲＳフリップフロップ５６にリセットパルスを出力する。これにより、切換信号Ｒｇは時定数τで設定された遅延時間後（タイミングｔ５）に論理「１」となり、スイッチ７は開放状態になる。すると、ゲート抵抗値は小さい値（抵抗器１１のみの抵抗値）から大きい値（抵抗器８と抵抗器１１の合計抵抗値）に切り換わる。なお前記遅延時間は、スイッチング素子が確実にターンオフしてから切換信号Ｒｇが立ち上がるように設定される。

以上、本実施の形態によるスイッチング電源装置によれば、従来回路では間欠動作におけるスイッチング期間の開始タイミングｔ１において発生していたサージ電流（図１０参照）を抑制した間欠動作が可能となり、低ノイズと効率改善の両立を図ることができる。

次に本発明の第２の実施の形態について説明する。
本実施の形態によるスイッチ電源装置は、サージ電流抑制回路４０ａを、従来のゲート抵抗と一体として構成したものである。即ち本実施の形態によるサージ電流抑制回路４０ａは、図６に示すように、抵抗器１１と直列に、かつ抵抗器９とダイオード１０の直列回路と並列になるように挿入されている。この回路構成により、ＬＯ出力が論理「１」になったときには駆動電流が抑制され、ＬＯ出力が論理「０」になったときには、並列に接続された抵抗器９によってゲート電流の引き込み能力を十分に確保することが可能になる。このため、第２の実施形態は、第１の実施の形態における時定数τによる切換信号Ｒｇの戻り時間の調整を行う必要がない。すなわち、本実施の形態のサージ電流抑制回路４０ａを適用することにより、図７に示すように駆動電流値／抵抗値切換回路５０のＲＣ回路を省くことができる。これにより、より簡易な構成でスイッチング制御回路を実現することができる。

本発明は、上述の実施の形態に限定されることなく、その要旨を逸脱しない範囲で種々変形して実施することができる。例えば、高速スイッチングによりスイッチング損失を低減し、効率を改善するため、従来多用されているシリコンの半導体の代わりに、主スイッチング素子、または二次巻線の誘起電圧を整流する素子の一部、若しくはその全てを炭化珪素、窒化ガリウム、酸化ガリウム、ダイヤモンド等のワイドバンドギャップ半導体で構成した素子とすることも勿論可能である。

１ 平滑コンデンサ（入力コンデンサ）
２ スイッチング制御回路
３ ハイサイドスイッチング素子ターンオフ抵抗
４ ハイサイドスイッチング素子ターンオフダイオード
５ ハイサイドスイッチング素子ターンオン抵抗
６ ハイサイドスイッチング素子ゲート−ソース間抵抗
７ スイッチ（サージ電流抑制回路４０の一部）
８ 抵抗（サージ電流抑制回路４０の一部）
９ ローサイドスイッチング素子ターンオフ抵抗
１０ ローサイドスイッチング素子ターンオフダイオード
１１ ローサイドスイッチング素子ターンオン抵抗
１２ ハイサイドスイッチング素子ゲート−ソース間抵抗
１３ ハイサイドスイッチング素子
１４ ローサイドスイッチング素子
１５ 共振コンデンサ
１６ トランス
１７，１８ 整流ダイオード
１９，２１，２２，２４，２６，５２ 抵抗器
２０ａ、２０ｂ フォトカプラ
２３ シャントレギュレータ
２５，５３ コンデンサ
２７ ２次側平滑コンデンサ（出力コンデンサ）
３１ 間欠動作制御回路
３２ 駆動回路
４０ サージ電流抑制回路
５０ 駆動電流値／抵抗値切換回路
５１ 単安定マルチ回路（単安定マルチバイブレータ）
５６ ＲＳフリップフロップ
５４，５５ ＡＮＤ回路
６０ コンパレータ
Ｒｓ 負荷検出用抵抗
ＲＬ 負荷

Claims (5)

1. 直流入力電圧が印加されるトランスの一次巻線に流れる電流を制御する主スイッチング素子、並びに前記トランスの二次巻線に誘起された電圧を整流して所定の直流出力電圧を生成する電圧出力回路を備えたスイッチング電源本体と、
   前記直流出力電圧に応じたフィードバック信号を入力して前記主スイッチング素子をオン・オフするスイッチング信号の周波数を制御して前記直流出力電圧を一定化するスイッチング制御回路とを具備するスイッチング電源装置であって、
   前記主スイッチング素子のドレイン−ソース間電圧信号またはコレクタ−エミッタ間電圧信号を取りこみ、取り込んだ前記電圧信号の電圧値と予め設定した閾値とを比較するコンパレータの出力、および、前記スイッチング信号でスイッチングを行うスイッチング期間とスイッチングを行わない停止期間とを切り換えるスイッチング期間信号を用いて、前記主スイッチング素子の駆動電流値または駆動抵抗値を切り換えるサージ電流抑制回路を備え、
   当該サージ電流抑制回路は、前記停止期間から前記スイッチング期間に移行後、前記電圧信号の電圧値が前記閾値以下に低下したことを検出して、前記主スイッチング素子の駆動電流値を増加、または、駆動抵抗値を減少させ、その後、前記スイッチング期間から前記停止期間に移行したことを検出し、前記主スイッチング素子の駆動電流値を減少、または、駆動抵抗値を増加させることを特徴とするスイッチング電源装置。
2. 前記停止期間に移行したことを検出したことを検出した時点から前記主スイッチング素子のターンオフ時間以上の遅延時間をもって、前記主スイッチング素子の駆動電流値を減少、または、駆動抵抗値を増加させることを特徴とする請求項１に記載のスイッチング電源装置。
3. 前記スイッチング電源本体および前記スイッチング制御回路は、フォワード型のスイッチング電源、フライバック型のスイッチング電源、電流共振型のスイッチング電源、または電圧共振型のスイッチング電源に適用されることを特徴とする請求項１または２に記載のスイッチング電源装置。
4. 前記主スイッチング素子と、前記トランスの二次巻線の誘起電圧を整流する素子の一部と、のうち少なくとも一つをワイドバンドギャップ半導体で構成した素子とすることを特徴とする請求項１または２に記載のスイッチング電源装置。
5. 前記ワイドバンドギャップ半導体は、炭化珪素、窒化ガリウム系材料、酸化ガリウム系材料、またはダイヤモンドで形成されていることを特徴とする請求項４に記載のスイッチング電源装置。

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