JP6641488B2 - 半導体装置 - Google Patents

Description

本発明は、半導体装置に関する。

ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect-Transistor）等の半導体装置では、還流ダイオードが内蔵されているものがある。例えば特許文献１〜３では、ＳＢＤ（ショットキーバリアダイオード：Schottky Barrier Diode）をＭＯＳＦＥＴのユニット内に内蔵させ、還流ダイオードとして利用する構成が提案されている。また、ＳｉＣ−ＭＯＳ構造の高速スイッチング時の信頼性を高める構成として、特許文献４に記載のような、面積の大きなウェルに低抵抗層を設けた構成が提案されている。

特開２００３−０１７７０１号公報 国際公開第２０１４／１６２９６９号 特開２００３−１３３５５７号公報 国際公開第２０１０／０９８２９４号

一般に、ＭＯＳＦＥＴ等の半導体装置には、ｐｎダイオードが内包されている。このため、ｐｎダイオードが動作すると、ドリフト層に少数キャリアが注入されることとなる。

半導体装置では、注入された少数キャリアはドリフト層中の多数キャリアと再結合を起こす。この時に発生する再結合エネルギーによって、半導体の種類によってはその結晶中の周期構造が乱される、すなわち結晶欠陥が発生することが知られている。特に炭化珪素の場合、そのバンドギャップが大きいことから再結合時に解放されるエネルギーが大きく、また、種々の安定的な結晶相を有することから結晶構造が容易に変化しやすい。したがって、炭化珪素半導体装置に内包されたｐｎダイオードが動作すると、結晶欠陥が容易に発生する。

結晶欠陥が発生すると、電気的に高抵抗となる。このため、電圧の印加に応じてチャネルが形成されるユニットセルが配設された領域、特にＭＯＳＦＥＴの活性領域で再結合により結晶欠陥が発生すると、オン抵抗、すなわちソースドレイン間の順方向電流に対する素子抵抗が大きくなる。この結果、同じ電流密度を通電させた場合の通電損失が大きくなる。

このように、ＭＯＳＦＥＴにおける支配的な損失の一つである通電損失が大きくなると、ＭＯＳＦＥＴの発熱の増大によって、長期的な安定動作を困難とさせる問題を引き起こす。

一方、ＳＢＤを内蔵したＭＯＳＦＥＴの場合、ＳＢＤの拡散電位をｐｎ接合の拡散電位より低く設計することで、還流動作時において、活性領域のｐｎダイオードが動作するまでの間に、内蔵されたＳＢＤにユニポーラ電流が流れる。よって、一定量の電流については、ｐｎダイオードの動作がない状態で還流電流を通電させることができ、オン抵抗の増大を回避できる。

しかし、特許文献１に記載の終端レイアウトでは、ＭＯＳＦＥＴに流れる還流電流を増やすと、ＭＯＳＦＥＴのユニットセル群のうちの終端部に近い領域に配置されたユニットセルが、それ以外のユニットセルに対して早く、すなわち低いソースドレイン間電圧でｐｎダイオードが動作してしまう問題がある。

この場合、予定の電圧を超えるような使用条件で長時間に渡り半導体装置を使用し続けることになる。この結果、外周部に近いユニットセルにおけるオン抵抗が増大し、チップ全体のオン抵抗も増大してしまう問題が発生する。

チップ全体のオン抵抗の増大を許容量以下に抑制するためには、素子全体に流す還流電流を制限し、終端部に近い領域に配置されたユニットセルのｐｎダイオードに流れる電流を制限することが必要である。このことは、所望の電流を流すために必要なチップサイズを増大させる必要があることを意味し、チップコストを増大させることを意味する。

これに対して、特許文献２の技術では、終端部のユニットセルに近いウェル領域にＳＢＤが配設されている。このような技術によれば、終端部に近い領域に配置されたユニットセル及び終端部のウェル領域に配設されたｐｎダイオードの動作を抑制することが可能となる。しかしながら、終端領域のウェル領域におけるゲート配線の配設などにより、終端領域のウェル領域が大きくなると、ＳＢＤが配設された領域から離れた部分のｐｎダイオードが早く動作してしまう。この結果、注入された少数キャリアがユニットセル領域まで拡散して再結合を起こし、オン抵抗を劣化させる場合がある。

また、特許文献３の技術では、ゲート配線より外側の領域にＳＢＤが配設されている。しかしながら、その領域全体に隙間なく単純にＳＢＤが配設されているだけで、ゲート配線の下に位置するウェル領域のオーミック抵抗が、ゲート配線より外側の領域に配置されていない。このため、スイッチング動作時に発生する変位電流による電位変動が大きく、その変動がゲート配線部下のウェル電位を押し上げて、ゲート酸化膜破壊を引き起こす場合があった。

以下、この現象をより詳細に説明する。スイッチング素子であるＭＯＳＦＥＴセルがオン状態からオフ状態へスイッチングした場合、ＭＯＳＦＥＴセルのドレイン電圧、すなわち、ドレイン電極の電圧が約０Ｖから数百Ｖに急激に上昇する。そうすると、ウェルとドレイン層との間に存在する寄生容量を介して、変位電流がドレイン層からウェル内に流れ込む。この変位電流は、ＭＯＳＦＥＴセルのウェルであってもダイオードセルのウェルであってもゲートパッド下のウェルであっても同様に、ソース電極に流れる。

ここで、留意すべき点は、ＭＯＳＦＥＴセルのウェルの面積とダイオードセルのウェルの面積とに対して、ゲートパッド下のウェルの面積が非常に大きいことである。ウェル自体だけでなくコンタクトホールにも抵抗が存在することから、ゲートパッド下の面積が非常に大きいウェルに変位電流が流れると、ウェル内に無視し得ない値の電位降下が発生する。その結果、ウェルにおいて、フィールドプレートを介してソース電極と電気的に接続されている箇所（コンタクトホール）からの水平方向の距離が大きな箇所では、比較的大きな電位を有することとなる。なお、この電位は、上記ドレイン電圧Ｖの時間ｔに対する変動ｄＶ／ｄｔが大きくなる程、大きくなる。

以上の結果、ゲートパッド下のウェルのうちコンタクトホールから離れた箇所に、ゲート絶縁膜を介してゲート電極が設けられた構成では、ＭＯＳＦＥＴセルがオン状態からオフ状態へスイッチングした直後に、０Ｖに近い電圧を有するゲート電極と、コンタクトホールから離れたゲートパッド下のウェルとの間に位置するゲート絶縁膜に大きな電界がかかり、ゲート絶縁膜が絶縁破壊する場合があった。これを回避する手段として、特許文献４の技術では、ウェル表面側にｐ^＋＋層を形成して、ウェル層の抵抗を低減する構成が用いられている。しかしながら、ウェル層の抵抗が低減された構成では、終端部のウェル領域に配設されたｐｎダイオードが動作した場合に、大きな電流が流れてしまうといった問題があった。

そこで、本発明は、上記のような問題点を鑑みてなされたものであり、ゲート絶縁膜の破壊を引き起こすことなく、終端部のウェル領域に形成されたｐｎダイオードが動作するまでにチップ全体に流す電流値を増大させることによって、チップサイズの縮小とそれによるチップコストの低減を可能とする技術を提供することを目的とする。

本発明に係る半導体装置は、第１導電型の半導体層と、前記半導体層のうちの予め規定された規定領域に配設され、当該規定領域上方に配設されたソース電極及びゲート電極を有するＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect-Transistor）であって、ショットキーバリアダイオードを内蔵する複数の半導体スイッチング素子と、前記半導体層の表層のうち、平面視にて前記規定領域と離間して配設された第２導電型のウェル領域と、前記ウェル領域上方に配設され、前記ゲート電極と電気的に接続されたゲート配線と、前記ウェル領域のうち前記規定領域と逆側の第１領域上方に配設され、当該第１領域と電気的に接続された第１オーミック電極と、前記ウェル領域の前記第１領域において露出された前記半導体層上に配設された第１ショットキー電極と、前記第１オーミック電極及び前記第１ショットキー電極と電気的に接続されるとともに、前記ソース電極と電気的に接続された配線とを備える。前記第１オーミック電極及び前記第１ショットキー電極は、平面視にて前記ゲート配線に沿って交互に配設されている。

本発明によれば、ウェル領域のうち規定領域と逆側の第１領域上方に配設され、当該第１領域と電気的に接続された第１オーミック電極と、ウェル領域の第１領域において露出された半導体層上に配設された第１ショットキー電極と、第１オーミック電極及び第１ショットキー電極と電気的に接続されるとともに、ソース電極と電気的に接続された配線とを備える。このような構成によれば、第１領域上に第１ショットキー電極が設けられることで、環流状態において当該第１ショットキー電極における電圧降下が生じ、規定領域のウェル領域や内蔵されたショットキーバリアダイオードに印加される電圧が緩和される。よって、ｐｎダイオードの動作を抑制することができるので、より多くの電流をショットキーバリアダイオードにおいて還流させることができる。また、第１オーミック電極を形成することによって、ウェル抵抗を下げることなく、ゲート配線領域の電位上昇を抑えることができ、ゲート配線領域上のゲート絶縁膜の破壊を抑制できる。また、ウェル領域の抵抗を下げていないので、ｐｎダイオードが動作したとしても、その電流値を抑制できる。その結果、チップ全体にユニポーラ電流で流せる還流電流が大きくなり、チップサイズの低減が可能となる。

本発明の目的、特徴、態様及び利点は、以下の詳細な説明と添付図面とによって、より明白となる。

実施の形態１に係る半導体装置が備えるユニットセルの構成を示す断面模式図である。 実施の形態１に係る半導体装置が備えるユニットセルの構成を示す平面模式図である。 実施の形態１に係る半導体装置の全体構成を示す平面模式図である。 実施の形態１に係る半導体装置の構成を示す断面模式図である。 実施の形態１に係る半導体装置の構成を示す平面模式図である。 実施の形態１に係る半導体装置の構成を示す断面模式図である。 実施の形態１に係る半導体装置の構成を示す平面模式図である。 実施の形態１に係る半導体装置の構成を示す断面模式図である。 実施の形態２に係る半導体装置の構成を示す平面模式図である。

以下、添付の図面を参照しながら本発明の実施の形態について説明する。以下の実施の形態においては、半導体装置の一例として炭化珪素（ＳｉＣ）半導体装置、特に、第１導電型がｎ型であり、第２導電型がｐ型であるｎチャネル炭化珪素ＭＯＳＦＥＴを例に挙げて説明する。

＜実施の形態１＞
＜構成＞
まず、実施の形態１に係る半導体装置の構成を説明する。図１は、半導体装置が備えるユニットセルの構成を示す断面模式図である。図２は、図１に示されたユニットセルを上から見た平面模式図であり、図１の電極及び絶縁膜等の図示を省略して、半導体層に形成される各領域のみを表現している。

図１に示されるように、ユニットセルは、４Ｈのポリタイプを有する、低抵抗の炭化珪素からなるｎ型の基板１０を備える。本実施の形態１では、基板１０の第１主面の面方位は（０００１）面であり、図示しないｃ軸方向に対して４°傾斜されているものとする。

基板１０の第１主面上には、ｎ型の半導体層であって炭化珪素層であるドリフト層２０が配設される。このドリフト層２０のうち、予め規定された規定領域である活性領域に、図１及び図２に示されるユニットセルが複数配設されている。

ドリフト層２０の表層には、例えばアルミニウム（Ａｌ）などのｐ型の不純物を含有するｐ型のセル側ウェル領域３０が部分的に配設されている。本実施の形態１では、セル側ウェル領域３０は、図２に示すように平面視にて環状を有している。上述したように、ドリフト層２０の活性領域において複数のユニットセルが配設されていることから、ドリフト層２０には複数のセル側ウェル領域３０が配設されている。ドリフト層２０のうち、隣り合うセル側ウェル領域３０同士を離間する表層部は、第２離間領域２２と呼ばれるｎ型の領域である。

図２の平面視にて環状を有する１つのセル側ウェル領域３０は、図１の断面視ではドリフト層２０の表層部によって２つに離間される。ドリフト層２０のうち、１つのセル側ウェル領域３０を断面視にて２つに離間する表層部、つまり１つのセル側ウェル領域３０の表層から深さ方向に貫通する表層部は、第１離間領域２１と呼ばれるｎ型の領域である。この第１離間領域２１は、後述するショットキー電極７５の直下に位置する領域である。なお、第１離間領域２１及び第２離間領域２２は、例えば、ドリフト層２０の表面から、セル側ウェル領域３０の深さと同じ深さまでの領域とする。

セル側ウェル領域３０の表層には、例えば窒素（Ｎ）などのｎ型の不純物を含有するｎ型のソース領域４０が部分的に配設されている。図１に示すように、ソース領域４０は、セル側ウェル領域３０の深さより浅く配設されており、１つのセル側ウェル領域３０の外周部と内周部とに挟まれる位置に配設されている。

ドリフト層２０の表層、望ましくはソース領域４０と第１離間領域２１との間に挟まれたセル側ウェル領域３０の表層には、例えばＡｌなどのｐ型の不純物を含有するｐ型のウェルコンタクト領域３５が配設されている。

なお、図２では、セル側ウェル領域３０などの平面視での外郭形状は正方形状であるが、これに限ったものではなく、例えば、長方形状などの他の四角形状であってもよいし、三角形状などの他の多角形状であってもよい。

図１に示すように、第２離間領域２２の表面とセル側ウェル領域３０の表面とソース領域４０の一部の表面とに跨ってこれら表面上に、例えば酸化珪素で構成されるゲート絶縁膜５０が配設されている。

さらに、第２離間領域２２と、セル側ウェル領域３０と、ソース領域４０の第２離間領域２２側の端部との上方でかつ、ゲート絶縁膜５０の表面上に、ゲート電極６０が配設されている。なお、セル側ウェル領域３０のうち、第２離間領域２２とソース領域４０とに挟まれ、ゲート絶縁膜５０の下方に位置し、オン動作時に反転層が形成される領域をチャネル領域という。

ゲート絶縁膜５０上にはゲート電極６０を覆うように、例えば酸化珪素で構成される層間絶縁膜５５が配設されている。ソース領域４０のうちゲート絶縁膜５０で覆われていない領域の表面上と、ウェルコンタクト領域３５のうちソース領域４０と接する側の一部の表面上とには、炭化珪素との接触抵抗を低減するためのソース側のオーミック電極７０が配設されている。なお、セル側ウェル領域３０は、低抵抗のウェルコンタクト領域３５を介して、ソース側のオーミック電極７０と電子の授受を容易に行うことが可能である。

第１離間領域２１の表面上にはショットキー電極７５が配設され、ショットキー電極７５と第１離間領域２１の炭化珪素とはショットキー接続されている。ショットキー電極７５は第１離間領域２１の表面を少なくとも包含していることが望ましいが、包含していなくてもよい。このショットキー電極７５は、オーミック電極７０のうち断面視で分離される２つの部分に挟まれる位置に配設されている。

ソース側のオーミック電極７０、ショットキー電極７５及び層間絶縁膜５５上には、ソース電極８０が配設されている。このソース電極８０は、ソース側のオーミック電極７０とショットキー電極７５とを電気的に短絡している。つまり、ソース側のオーミック電極７０とショットキー電極７５とは、ソース電極８０によって電気的に接続されている。

基板１０の第１主面と反対側の第２主面、すなわち、裏面側には、裏面オーミック電極７３を介してドレイン電極８５が形成されている。

以上のように構成されたユニットセルは、ＭＯＳＦＥＴであって、ＳＢＤを内蔵した半導体スイッチング素子である。後で詳細に説明するが、第２離間領域２２は、ＭＯＳＦＥＴのオン時にオン電流が流れる経路の一部であり、第１離間領域２１は、ＳＢＤの還流電流であるユニポーラ電流が流れる経路の一部である。

図３は、本実施の形態１に係る半導体装置の全体構成を、上側すなわち基板１０の第１主面側から見た平面模式図である。図３では、活性領域２０ａの外郭線が破線で示されており、この活性領域２０ａ内に上述したユニットセルが複数配設されている。ソース電極８０、及び、図３では図示しないゲート電極６０は、活性領域２０ａの平面位置を包含するように配設されている。つまり、複数のユニットセルが有するソース電極８０及びゲート電極６０は、活性領域２０ａ上方に配設されている。本願では、半導体装置全体のうち、複数のユニットセルが周期的に配列された活性領域２０ａ以外の領域を無効領域と呼んで説明する。

図３に示すように、ソース電極８０と電気的に絶縁されたゲート配線８２が、基板１０の第１主面上方に配設されている。ゲート配線８２は、平面視にて活性領域２０ａの周囲の一部である開口部分８２ａを除いて活性領域２０ａを囲んでいる。また、配線８１が、平面視にてゲート配線８２に沿って当該ゲート配線８２に対し活性領域２０ａと逆側に配設されており、かつ、開口部分８２ａを通ってソース電極８０と電気的に接続されている。後述するが、この配線８１は、第１オーミック電極７１及び第１ショットキー電極７６と電気的に接続されるとともに、ソース電極８０と電気的に接続されている。以下の説明では、配線８１のうち、第１オーミック電極７１及び第１ショットキー電極７６と、ソース電極８０とを接続する部分を、接続部分８１ａと記す。本実施の形態１では、この接続部分８１ａは、開口部分８２ａを通るように設けられており、接続部分８１ａ及び開口部分８２ａは、ゲート配線８２と接続されたゲートパッド８３と、活性領域２０ａに関して逆側に配設されている。

ただし、接続部分８１ａ及び開口部分８２ａは、これ以外の箇所に配設されてもよく、また、複数箇所に配設されてもよい。また、ソース電極８０及び配線８１は、一の金属層から構成されてもよいし、ソース電極８０と配線８１との間に別の金属層を接続してもよい。また、ゲート配線８２は、活性領域２０ａを囲むように配設されていなくてもよく、例えば、活性領域２０ａの外周部の一部に沿って配設されることによって、ゲート配線８２の長さが図３に示される長さよりも短くなっていてもよい。

図４は、活性領域２０ａの終端部分、つまりチップの終端部分のうち、ゲート配線８２及びそれに隣接する箇所の構造を説明するための図であり、図３のａ−ａ’線の位置に相当する断面模式図である。また、図５は、図４の箇所の平面模式図であり、半導体層であるドリフト層２０に配設された各領域を主に示している。

図６は、活性領域２０ａの終端部分、つまりチップの終端部分のうち、開口部分８２ａ及びそれに隣接する箇所の構造を説明するための図であり、図３のｂ−ｂ’線の位置に相当する断面模式図である。また、図７は、図６の箇所の平面模式図であり、半導体層であるドリフト層２０に配設された各領域を主に示している。図８は、図５のｃ−ｃ’線の位置に相当する構造を示す断面模式図である。

図４〜図７に示されるように、活性領域２０ａの周囲には、最外周のユニットセルのセル側ウェル領域３０から、第２離間領域２２と同じ幅のドリフト層２０の一部である第３離間領域２５を挟んで、セル側ウェル領域３０より面積が広いｐ型の広域ウェル領域３１が配設されている。この広域ウェル領域３１のさらに半導体装置の外周側には、広域ウェル領域３１よりも不純物濃度の低いｐ型のＪＴＥ（Junction Termination Extention）領域３２が、終端領域として配設されており、広域ウェル領域３１と接続されている。このように、広域ウェル領域３１及びＪＴＥ領域３２の両方を含むｐ型のウェル領域が、ドリフト層２０の表層のうち、平面視にて活性領域２０ａと離間し、かつ活性領域２０ａの周囲を囲む部分に配設されている。ただし、広域ウェル領域３１及びＪＴＥ領域３２の両方を含むｐ型のウェル領域は、活性領域２０ａの周囲を囲む部分に配設されていなくてもよく、例えば、活性領域２０ａの周囲の一部に近接して配設されてもよい。

また、図４〜図７に示されるように、ゲート配線８２は、広域ウェル領域３１及びＪＴＥ領域３２の全体領域の上方に配設されている。本実施の形態１では、ゲート配線８２は、広域ウェル領域３１上に、ゲート電極６０及び層間絶縁膜５５などを介して配設されており、層間絶縁膜５５の一部に開けられたゲートコンタクトホール９５を介してゲート電極６０と電気的に接続されている。

このような本実施の形態１では、ウェル領域の活性領域２０ａ側の第２領域は、広域ウェル領域３１のうちゲート配線８２よりも活性領域２０ａ側の部分（以下「広域ウェル領域３１の内側領域」と呼ぶ）である。また本実施の形態１では、ウェル領域の活性領域２０と逆側の第１領域は、広域ウェル領域３１のうちゲート配線８２よりもＪＴＥ領域３２側の部分（以下「広域ウェル領域３１の外側領域」と呼ぶ）、及び、ＪＴＥ領域３２である。ただし、本発明は上記に限ったものではなく、例えば、ゲート配線８２は、広域ウェル領域３１及びＪＴＥ領域３２の両方の上方、または、ＪＴＥ領域３２の上方に配設されてもよい。また、それに伴って、本発明に係るウェル領域の第１領域及び第２領域も、上述の構成から適宜変更されてもよく、ゲート配線８２を基準にして分けなくてもよい。

図４及び図６に示すように、広域ウェル領域３１の内側領域は、当該内側領域上の層間絶縁膜５５などに配設された第２ウェルコンタクトホール９１を介して、ソース電極８０とオーミック接続されている。ここで、第２ウェルコンタクトホール９１と広域ウェル領域３１の内側領域との間には、第２ウェルコンタクト領域３７及び第２オーミック電極７２が配設されている。換言すれば、第２オーミック電極７２は、広域ウェル領域３１の内側領域上方に配設され、当該内側領域と電気的に接続されるとともに、ソース電極８０と電気的に接続されている。

図５及び図７に示すように本実施の形態１では、複数の第２ウェルコンタクト領域３７が、平面視にてゲート配線８２に沿って配設されている。なお、平面視において、第２ウェルコンタクト領域３７の範囲と、第２オーミック電極７２の範囲、及び、第２ウェルコンタクトホール９１の範囲のそれぞれとはほぼ一致する。このため、複数の第２オーミック電極７２及び複数の第２ウェルコンタクトホール９１も同様に、平面視にてゲート配線８２に沿って配設されている。

広域ウェル領域３１の内側領域上の層間絶縁膜５５などには、第２ウェルコンタクトホール９１よりもセル側ウェル領域３０から遠ざかる位置、例えば２０μｍ離れた位置に第２ＳＢＤコンタクトホール９３が配設されている。そして、広域ウェル領域３１のうち第２ＳＢＤコンタクトホール９３に対応する部分では、ドリフト層２０の一部である第２露出領域２４が露出されている。この第２露出領域２４は、広域ウェル領域３１に取り囲まれており、かつ、広域ウェル領域３１を形成するｐ型注入が欠損することで、ｎ型領域となっている領域である。これにより、第２露出領域２４は、広域ウェル領域３１内において、広域ウェル領域３１表層から深さ方向に貫通して配設されている。

図４及び図６に示すように、広域ウェル領域３１の内側領域において露出された第２露出領域２４上には、第２ショットキー電極７７が配設されている。この第２ショットキー電極７７は、第２ＳＢＤコンタクトホール９３を介してソース電極８０と電気的に接続されている。これにより、無効領域において広域ウェル領域３１に取り囲まれたＳＢＤダイオードが、ソース電極８０と電気的に接続されている。なお、このＳＢＤダイオードの拡散電位は、炭化珪素中に形成されるｐｎ接合の拡散電位より低くなっている。

図５及び図７に示すように本実施の形態１では、複数の第２露出領域２４が、平面視にてゲート配線８２に沿って配設されている。なお、平面視において、第２露出領域２４の範囲と、第２ショットキー電極７７の範囲、及び、第２ＳＢＤコンタクトホール９３の範囲のそれぞれとはほぼ一致する。このため、複数の第２ショットキー電極７７及び複数の第２ＳＢＤコンタクトホール９３も同様に、平面視にてゲート配線８２に沿って配設されている。また、第２露出領域２４、第２ショットキー電極７７及び第２ＳＢＤコンタクトホール９３は、第２ウェルコンタクト領域３７、第２オーミック電極７２及び第２ウェルコンタクトホール９１よりもゲート配線８２側に配設されている。

図４及び図６に示すように、第２ウェルコンタクトホール９１、及び、第２ＳＢＤコンタクトホール９３の平面位置よりもさらに活性領域２０ａから離れた位置において、ドリフト層２０及び広域ウェル領域３１より上層で、かつ、ゲート電極６０よりも下層に、ゲート絶縁膜５０よりも膜厚の厚いフィールド絶縁膜５２が配設されている。

広域ウェル領域３１の外側領域上のフィールド絶縁膜５２及び層間絶縁膜５５には、第１ＳＢＤコンタクトホール９２が配設されている。そして、広域ウェル領域３１のうち第１ＳＢＤコンタクトホール９２に対応する部分では、ドリフト層２０の一部である第１露出領域２３が露出されている。この第１露出領域２３は、広域ウェル領域３１に取り囲まれており、かつ、広域ウェル領域３１を形成するｐ型注入が欠損することで、ｎ型領域となっている領域である。これにより、第１露出領域２３は、広域ウェル領域３１内において、広域ウェル領域３１表層から深さ方向に貫通して配設されている。

図４及び図６に示すように、広域ウェル領域３１の外側領域において露出された第１露出領域２３上には、第１ショットキー電極７６が配設されている。この第１ショットキー電極７６は、第１ＳＢＤコンタクトホール９２を介して配線８１と電気的に接続されている。ここで、配線８１は、上述したようにソース電極８０と接続されているので、第１ショットキー電極７６は、ソース電極８０とも電気的に接続されている。これにより、無効領域において広域ウェル領域３１に取り囲まれたＳＢＤダイオードが、ソース電極８０と電気的に接続されている。なお、このＳＢＤダイオードの拡散電位は、炭化珪素中に形成されるｐｎ接合の拡散電位より低くなっている。

図８に示すように、広域ウェル領域３１の外側領域は、当該外側領域上のフィールド絶縁膜５２及び層間絶縁膜５５に配設された第１ウェルコンタクトホール９０を介して、配線８１とオーミック接続されている。ここで、第１ウェルコンタクトホール９０と広域ウェル領域３１の外側領域との間には、第１ウェルコンタクト領域３６及び第１オーミック電極７１が配設されている。換言すれば、第１オーミック電極７１は、広域ウェル領域３１の外側領域上方に配設され、当該外側領域と電気的に接続されるとともに、配線８１及びソース電極８０と電気的に接続されている。

図５及び図７に示すように本実施の形態１では、複数の第１ウェルコンタクト領域３６及び複数の第１露出領域２３が、平面視にてゲート配線８２に沿って１つずつ交互に配設されている。なお、平面視において第１ウェルコンタクト領域３６の範囲と、第１オーミック電極７１の範囲、及び、第１ウェルコンタクトホール９０の範囲のそれぞれとはほぼ一致する。また、平面視において、第１露出領域２３の範囲と、第１ショットキー電極７６の範囲、及び、第１ＳＢＤコンタクトホール９２の範囲のそれぞれとはほぼ一致する。このため、複数の第１オーミック電極７１及び複数の第１ショットキー電極７６も、平面視にてゲート配線８２に沿って１つずつ交互に配設されている。

なお、以上の説明では、第１オーミック電極７１及び第１ショットキー電極７６は、広域ウェル領域３１側に配設されていた。しかしこれに限ったものではなく、第１オーミック電極７１及び第１ショットキー電極７６は、ＪＴＥ領域側に配設されてもよい。

また、以上の説明では、半導体装置の材質として炭化珪素を用いた。しかしこれに限ったものではなく、珪素（Ｓｉ）を用いてもよいし、窒化ガリウム（ＧａＮ）、ダイヤモンドなどのワイドバンドギャップを用いてもよい。

＜製造方法＞
続いて、本実施の形態１に係る半導体装置であるＳＢＤ内蔵ＭＯＳＦＥＴの製造方法について説明する。なお、下記の数値は一例であり、本発明はこれに限ったものではない。

まず、第１主面の面方位が（０００１）面であり、４Ｈのポリタイプを有する、ｎ型で低抵抗の炭化珪素からなる基板１０を準備する。この基板１０の第１主面上に、化学気相堆積（Chemical Vapor Deposition：ＣＶＤ）法により、１×１０^１５ｃｍ^−３〜１×１０^１７ｃｍ^−３のｎ型の不純物濃度で、５〜５０μｍの厚さの炭化珪素からなるドリフト層２０をエピタキシャル成長させる。

次に、ドリフト層２０の表面にフォトレジスト等により注入マスクを形成し、例えばＡｌなどのｐ型の不純物をイオン注入することによって、セル側ウェル領域３０及び広域ウェル領域３１を形成する。このとき、Ａｌのイオン注入の深さは、ドリフト層２０の厚さを超えない０．５〜３μｍ程度とする。また、イオン注入されたＡｌの不純物濃度は、１×１０^１７ｃｍ^−３〜１×１０^１９ｃｍ^−３の範囲であり、ドリフト層２０の不純物濃度より高いものとする。その後、注入マスクを除去する。

次に、ドリフト層２０の表面にフォトレジスト等により注入マスクを形成し、例えばＡｌなどのｐ型の不純物をイオン注入することによって、ＪＴＥ領域３２を形成する。このとき、Ａｌのイオン注入の深さは、ドリフト層２０の厚さを超えない０．５〜３μｍ程度とする。また、イオン注入されたＡｌの不純物濃度は、１×１０^１６ｃｍ^−３〜１×１０^１８ｃｍ^−３の範囲であり、ドリフト層２０の不純物濃度より高く、かつ、セル側ウェル領域３０のＡｌ濃度よりも低いものとする。その後、注入マスクを除去する。

次に、ドリフト層２０の表面にフォトレジスト等により注入マスクを形成し、例えばＮなどのｎ型の不純物をイオン注入することによって、ソース領域４０を形成する。Ｎのイオン注入深さは、セル側ウェル領域３０の厚さより浅いものとする。また、イオン注入されたＮの不純物濃度は、１×１０^１８ｃｍ^−３〜１×１０^２１ｃｍ^−３の範囲であり、セル側ウェル領域３０のｐ型の不純物濃度を超えるものとする。その後、注入マスクを除去する。

次に、ドリフト層２０の表面にフォトレジスト等により注入マスクを形成し、ｐ型の不純物であるＡｌをイオン注入することによって、ウェルコンタクト領域３５、第１ウェルコンタクト領域３６、及び、第２ウェルコンタクト領域３７を形成する。その後、注入マスクを除去する。

なお、ウェルコンタクト領域３５は、セル側ウェル領域３０とソース側のオーミック電極７０との良好な電気的接触を得るために設けられる。このため、ウェルコンタクト領域３５のｐ型の不純物濃度は、セル側ウェル領域３０のｐ型の不純物濃度より高濃度に設定されることが望ましい。同様に、第１ウェルコンタクト領域３６、及び、第２ウェルコンタクト領域３７のｐ型の不純物濃度は、広域ウェル領域３１のｐ型の不純物濃度より高濃度に設定されることが望ましい。また、本工程でｐ型不純物をイオン注入する際には、ウェルコンタクト領域３５などが低抵抗化するように、基板１０またはドリフト層２０を１５０℃以上に加熱してイオン注入することが望ましい。

次に、熱処理装置によって、アルゴン（Ａｒ）ガス等の不活性ガス雰囲気（１３００〜１９００℃）中で、３０秒〜１時間のアニールを行う。このアニールにより、イオン注入された第１不純物及び第２不純物を電気的に活性化させる。

続いて、ＣＶＤ法、フォトリソグラフィー技術等を用いて、無効領域に対応する領域に、膜厚が０．５〜２μｍ程度の二酸化珪素膜からなるフィールド絶縁膜５２を形成する。このとき、例えば、フィールド絶縁膜５２を全面に形成した後、セル領域、つまり活性領域２０ａに対応した位置のフィールド絶縁膜５２をフォトリソグラフィー技術またはエッチング等で除去すればよい。

続いて、フィールド絶縁膜５２に覆われていない炭化珪素表面を熱酸化して所望の厚みのゲート絶縁膜５０である酸化珪素を形成する。次に、ゲート絶縁膜５０の上に、導電性を有する多結晶珪素膜を減圧ＣＶＤ法により形成し、これをパターニングすることによりゲート電極６０を形成する。続いて、層間絶縁膜５５を減圧ＣＶＤ法により形成する。それから、層間絶縁膜５５とゲート絶縁膜５０を貫き、ウェルコンタクト領域３５及びソース領域４０に到達するコンタクトホールを形成し、同時に第１ウェルコンタクトホール９０及び第２ウェルコンタクトホール９１を形成する。

次に、スパッタ法等によるＮｉを主成分とする金属膜の形成後、６００〜１１００℃の温度の熱処理を行い、Ｎｉを主成分とする金属膜と、コンタクトホール内の炭化珪素層とを反応させることによって、炭化珪素層と金属膜との間にシリサイドを形成する。続いて、形成されたシリサイド以外の層間絶縁膜５５上に残留した金属膜を、ウェットエッチングにより除去する。これにより、オーミック電極７０と、第１オーミック電極７１及び第２オーミック電極７２が形成される。

続いて、基板１０の第２主面である裏面に、Ｎｉを主成分とする金属を形成して熱処理することにより、基板１０の裏側に裏面オーミック電極７３を形成する。

次に、フォトレジスト等によるパターニングを用いて、層間絶縁膜５５及びゲート絶縁膜５０のうち、第１離間領域２１及びその周辺部上の部分と、第１ＳＢＤコンタクトホール９２及び第２ＳＢＤコンタクトホール９３となる部分を除去するとともに、層間絶縁膜５５のうちゲートコンタクトホール９５となる部分を除去する。除去する方法としては、ＳＢＤ界面となる炭化珪素表面にダメージを与えないウェットエッチングが好ましい。

続いて、スパッタ法等により、ショットキー電極７５、第１ショットキー電極７６及び第２ショットキー電極７７を堆積して形成する。ショットキー電極７５の材質には、例えばチタン（Ｔｉ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）等を用いることが好ましい。

その後、ここまで処理してきた基板１０の表面にスパッタ法または蒸着法により例えばＡｌなどの配線金属を形成し、フォトリソグラフィー技術によりパターニング加工することで、互いに接続されたソース電極８０及び配線８１と、ゲート配線８２とを形成する。ここで、ソース電極８０は、オーミック電極７０、第２オーミック電極７２、ショットキー電極７５及び第２ショットキー電極７７と接触され、配線８１は、第１オーミック電極７１及び第１ショットキー電極７６と接触され、ゲート配線８２は、ゲート電極６０と接触されている。

さらに、基板１０の裏面に形成された裏面オーミック電極７３の表面上に金属膜であるドレイン電極８５を形成することによって、図１〜図８に示した半導体装置が完成する。

＜動作＞
次に、本実施の形態１に係る半導体装置であるＳＢＤ内蔵ＭＯＳＦＥＴの動作を、３つの状態に分けて簡単に説明する。

１つ目の状態は、ソース電極８０よりもドレイン電極８５に高い電圧が印加され、かつ、ゲート電極６０にしきい値以上の正の電圧が印加されている状態である。以下、この状態を「オン状態」と呼ぶ。

このオン状態では、セル側ウェル領域３０のうちゲート電極６０の近傍にチャネル領域が形成され、ｎ型のソース領域４０とｎ型の第２離間領域２２との間にキャリアである電子が流れる経路が形成される。一方、内蔵されたＳＢＤには、ショットキー接合にて電流が流れにくい方向、すなわち逆方向の電界（逆バイアス）が印加されているため、電流は流れない。

ソース電極８０からドレイン電極８５へ流れ込む電子は、ドレイン電極８５に印加される正電圧により形成される電界に従って、ソース電極８０から、オーミック電極７０、ソース領域４０、チャネル領域、第２離間領域２２、ドリフト層２０さらに基板１０を経由して、ドレイン電極８５に到達する。

したがって、ゲート電極６０に正電圧を印加することにより、ドレイン電極８５からソース電極８０にオン電流が流れる。このときにソース電極８０とドレイン電極８５との間に印加される電圧をオン電圧と呼び、オン電圧をオン電流の密度で除した値をオン抵抗と呼ぶ。オン抵抗は、上記電子が流れる経路の抵抗の合計に等しい。オン抵抗とオン電流の自乗の積は、ＭＯＳＦＥＴが通電時に消費する通電損失に等しいため、オン抵抗は低い方が好ましい。なお、オン電流はチャネルが存在する活性領域２０ａのみを流れ、無効領域は流れない。

２つ目の状態は、ソース電極８０の電圧よりも高い電圧がドレイン電極８５に印加され、かつ、ゲート電極６０にしきい値以下の電圧が印加されている状態である。以下、この状態を「オフ状態」と呼ぶ。

このオフ状態では、セル側ウェル領域３０にチャネル領域が形成されないためオン電流は流れないが、オン状態と同様に、高電圧がＭＯＳＦＥＴのソース電極８０とドレイン電極８５との間に印加される。このとき、ゲート電極６０の電圧はソース電極８０の電圧とおおよそ等しいことから、ゲート電極６０とドレイン電極８５との間にも高い電圧が印加されることになる。

活性領域２０ａでは、セル側ウェル領域３０とドリフト層２０との間に形成されるｐｎ接合に逆バイアスが印加され、相対的に濃度の低いドリフト層２０に向かって厚い空乏層が広がる。このように空乏層が広がることで、高い電圧がゲート絶縁膜５０に印加されることを抑制することができる。

また、第２離間領域２２上のゲート絶縁膜５０は、その直下の第２離間領域２２がｐ型を有さないことから、セル側ウェル領域３０上のゲート絶縁膜５０に比べて相対的に高い電界強度が印加される。しかしながら、第２離間領域２２の幅を適切に設計すれば、セル側ウェル領域３０から第２離間領域２２に向かって横方向に伸びる空乏層によって、第２離間領域２２上のゲート絶縁膜５０に印加される電界を所望の値以下に抑制することができる。

なお、ドリフト層２０及び第２離間領域２２のみならず、相対的に濃度が高いｐ型のセル側ウェル領域３０にも厚みの薄い空乏層が広がるため、オフ状態に推移する過程で、セル側ウェル領域３０に形成される空乏層からホールが発生する。しかしながら、上述のように構成された半導体装置では、このホールを、ウェルコンタクト領域３５を介してソース電極８０に吐き出すことができる。すなわち、ウェルコンタクト領域３５によって、セル側ウェル領域３０とソース電極８０との電気的なコンタクトが形成されることで、オフ状態においてセル側ウェル領域３０上のゲート絶縁膜５０に印加される電圧を抑制することができる。

また、図４〜図８に示した無効領域のチップ終端の領域では、ドリフト層２０に加え、広域ウェル領域３１とＪＴＥ領域３２の一部とが空乏化することで、素子終端部で発生する電界集中が緩和され、耐圧低下が抑制される。このとき広域ウェル領域３１及びＪＴＥ領域３２の空乏層で発生するホールは、直近の第１オーミック電極７１及び第１ウェルコンタクトホール９０を介して、または、直近の第２オーミック電極７２及び第２ウェルコンタクトホール９１を介して、ソース電極８０に吐き出される。

一方、内蔵されたＳＢＤには「オン状態」と同じ方向の電界が印加されるため、理想的には電流が流れない。しかし、「オフ状態」において当該ＳＢＤに印加される電界は、「オン状態」よりも遥かに高い電界であるため、リーク電流が発生し得る。

リーク電流が大きいと、ＭＯＳＦＥＴの発熱を増大させ、ＭＯＳＦＥＴ及びＭＯＳＦＥＴを用いたモジュールを熱破壊させることがある。このことから、リーク電流を低減すべく、ショットキー接合にかかる電界は低く抑えられることが好ましい。

３つ目の状態は、ソース電極８０の電圧よりも低い電圧がドレイン電極８５に印加された状態、すなわちＭＯＳＦＥＴに逆起電圧が印加された状態であって、ソース電極８０からドレイン電極８５に向かって還流電流が流れる状態である。以下、この状態を「還流状態」と呼ぶ。

この還流状態では、内蔵されたＳＢＤに順方向の電界（順バイアス）が印加されるので、ショットキー電極７５から炭化珪素層に向かって、電子電流からなるユニポーラ電流が流れる。ソース電極８０の電圧がドレイン電極８５の電圧よりも少しだけ高いとき、つまり、ソースドレイン間電圧が小さいときには、還流電流は全て内蔵されたＳＢＤを流れるため、ドリフト層２０への少数キャリアの注入は生じない。よって結晶欠陥は発生せず、オン抵抗も増大しない。

ソースドレイン間電圧がＳＢＤの動作電圧より高く、かつ、ｐｎダイオードの動作電圧以下のときには、ソースドレイン間にＳＢＤを通るユニポーラ電流が流れることにより、その通電経路の一部であるドリフト層２０に、その抵抗率と電流密度との積に応じた電圧降下が生じる。これにより、セル側ウェル領域３０に対するドリフト層２０の接触面の電位は、ソースドレイン電圧に対して小さくなるので、ｐｎダイオードが動作するソースドレイン間電圧を高くすることができる。この結果、ｐｎダイオードが動作するまでの間に、より多くのユニポーラ電流を還流電流として通電することができる。

また、図４〜図８で示された本実施の形態１に係る半導体装置では、第１ウェルコンタクトホール９０及び第２ウェルコンタクトホール９１の近傍に、第１露出領域２３及び第２露出領域２４においてＳＢＤ（以下「無効領域のＳＢＤ」と記すこともある）がそれぞれ形成されている。ソースドレイン間電圧がＳＢＤの拡散電位より大きいとき、無効領域のＳＢＤから、炭化珪素層に向かって電流が流れる。

この電流はドリフト層２０において横方向に拡散するため、第１ＳＢＤコンタクトホール９２及び第２ＳＢＤコンタクトホール９３の直下のみならず、無効領域のＳＢＤの近傍に配設された、第１ウェルコンタクトホール９０、第２ウェルコンタクトホール９１及びゲート配線８２下領域近傍のドリフト層２０及び基板１０においても、電圧降下を生じさせる。その結果、第１ＳＢＤコンタクトホール９２及び第２ＳＢＤコンタクトホール９３が存在する領域近傍では、その電圧降下の分だけ、ｐｎ接合に印加される電圧が低下する。よって、無効領域周辺のユニットセルにおいてバイポーラ動作が行われてしまうソースドレイン間電圧を、より高くすることができる。

一方、ＳＢＤ電流の拡散が充分に届かない位置に存在する広域ウェル領域３１とドリフト層２０とのｐｎ接合部では、当該ｐｎ接合部からなるｐｎダイオードのバイポーラ動作を、ＳＢＤ電流によって抑制する効果はあまり期待できない。しかし、そのようなｐｎ接合の平面位置と、無効領域のＳＢＤの平面位置との間の広域ウェル領域３１のシート抵抗が寄生抵抗として寄与するため、ｐｎダイオードに電流が流れたとしても、その電流は小さい値に制限される。

また、本実施の形態１に係る半導体装置では、無効領域の第１ＳＢＤコンタクトホール９２及び第２ＳＢＤコンタクトホール９３のそれぞれの直下に無効領域のＳＢＤが設けられており、無効領域のＳＢＤの個数が比較的多くなっている。このため、ＳＢＤ電流の拡散が充分に届かない範囲を低減することができるので、ｐｎダイオードに流れる電流をさらに小さくすることができる。

しかも、炭化珪素では、バレンスバンド上端からアクセプタの不純物準位までのエネルギー差が大きく、イオン化率が小さい等の影響から、一般にｐ型ウェル領域のシート抵抗が珪素の同シート抵抗よりも３桁程度高い。このため、炭化珪素からなる本実施の形態１に係る半導体装置によれば、ｐｎダイオードに流れる電流を小さくする効果をさらに高めることができる。

以上の結果、広域ウェル領域３１とドリフト層２０とのｐｎ接合部から、活性領域２０ａのドリフト層２０に到達するホールを格段に小さくすることができる。このため、終端領域近傍の活性領域２０ａが、バイポーラ動作を始めるまでの間に、チップ全体により多くの還流電流を通電することができる。

＜効果＞
本実施の形態１に係る半導体装置は、第１導電型の半導体層であるドリフト層２０と、複数の半導体スイッチンス素子である複数のユニットセルと、第２導電型のウェル領域である広域ウェル領域３１及びＪＴＥ領域３２と、ゲート配線８２と、第１オーミック電極７１と、第１ショットキー電極７６と、配線８１とを備える。

複数のユニットセルは、ドリフト層２０のうちの予め規定された規定領域である活性領域２０ａに配設され、当該活性領域２０ａ上方に配設されたソース電極８０及びゲート電極６０を有する。そして、複数のユニットセルは、ＭＯＳＦＥＴであって、ショットキーバリアダイオードを内蔵する。

広域ウェル領域３１及びＪＴＥ領域３２は、ドリフト層２０の表層のうち、平面視にて活性領域２０ａと離間して配設されている。

ゲート配線８２は、ゲート電極６０と電気的に接続されている。また、ゲート配線８２は、広域ウェル領域３１上方に配設されている。

第１オーミック電極７１は、広域ウェル領域３１のうち活性領域２０ａと逆側の第１領域である外側領域上方に配設され、当該外側領域と電気的に接続されている。

第１ショットキー電極７６は、広域ウェル領域３１の外側領域において露出されたドリフト層２０上に配設されている。

配線８１は、第１オーミック電極７１及び第１ショットキー電極７６と電気的に接続されるとともに、ソース電極８０と電気的に接続されている。

以上のような本実施の形態１に係る半導体装置によれば、広域ウェル領域３１の外側領域に配設された第１オーミック電極７１が、配線８１を介してソース電極８０と電気的に接続されているので、スイッチング動作時に変位電流が流れても、ゲート配線８２下のウェル電位の上昇を抑制することができる。これにより、ゲート酸化膜などのゲート絶縁膜の破壊を抑制することができる。

また本実施の形態１によれば、広域ウェル領域３１側に第１ショットキー電極７６及び第２ショットキー電極７７が配設されている。これにより、還流状態において第１ショットキー電極７６及び第２ショットキー電極７７により電圧降下を生じることができるので、広域ウェル領域３１近傍のセル側ウェル領域３０の内蔵ＳＢＤに印加される電圧が緩和される。よって、より多くの電流をＳＢＤにおいて環流させることができるので、ｐｎダイオードの動作を抑制することができる。また、チップ全体にユニポーラ電流で流せる還流電流が大きくなることになるので、チップサイズの低減も可能となる。

また本実施の形態１では、第１オーミック電極７１及び第１ショットキー電極７６は、平面視にてゲート配線８２に沿って交互に配設されている。このような構成によれば、第１オーミック電極７１を配設したことによるチップサイズの増加を抑制することができる。

＜実施の形態２＞
図９は、本実施の形態２に係る半導体装置の構成を示す平面模式図であり、具体的には、広域ウェル領域３１及びＪＴＥ領域３２の構成を、図５及び図７と同様に示す平面模式図である。以下、本実施の形態２で説明する構成要素のうち、実施の形態１と同じまたは類似する構成要素については同じ参照符号を付し、異なる構成要素について主に説明する。

本実施の形態２では、第１ウェルコンタクト領域３６は、平面視にて第１露出領域２３を囲むように配設されており、第１ウェルコンタクト領域３６の両端部は、広域ウェル領域３１の一部を介して第１露出領域２３を挟んでいる。このため、第１オーミック電極７１は、平面視にて第１ショットキー電極７６を囲むように配設されている。このような構成によれば、第１ウェルコンタクトホール９０と、第１ＳＢＤコンタクトホール９２とを統合することができるので、チップサイズを低減することができる。

同様に、本実施の形態２では、第２ウェルコンタクト領域３７は、平面視にて第２露出領域２４を囲むように配設されており、第２ウェルコンタクト領域３７の両端部は、広域ウェル領域３１の一部を介して第２露出領域２４を挟んでいる。このため、第２オーミック電極７２は、平面視にて第２ショットキー電極７７を囲むように配設されている。このような構成によれば、第２ウェルコンタクトホール９１と、第２ＳＢＤコンタクトホール９３とを統合することができるので、チップサイズを低減することができる。

なお、ここでは、第１オーミック電極７１が、平面視にて第１ショットキー電極７６を囲むように配設される構成と、第２オーミック電極７２が、平面視にて第２ショットキー電極７７を囲むように配設される構成と、の両方が備えられていた。しかしこれに限ったものではなく、この２つの構成のうちのいずれか１つだけが備えられてもよい。

なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。

本発明は詳細に説明されたが、上記した説明は、すべての態様において、例示であって、本発明がそれに限定されるものではない。例示されていない無数の変形例が、本発明の範囲から外れることなく想定され得るものと解される。

２０ ドリフト層、２０ａ 活性領域、２３ 第１露出領域、２４ 第２露出領域、３１ 広域ウェル領域、３２ ＪＴＥ領域、６０ ゲート電極、７１ 第１オーミック電極、７２ 第２オーミック電極、７６ 第１ショットキー電極、７７ 第２ショットキー電極、８０ ソース電極、８１ 配線、８１ａ 接続部分、８２ ゲート配線、８３ ゲートパッド。

Claims (9)

1. 第１導電型の半導体層と、
   前記半導体層のうちの予め規定された規定領域に配設され、当該規定領域上方に配設されたソース電極及びゲート電極を有するＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect-Transistor）であって、ショットキーバリアダイオードを内蔵する複数の半導体スイッチング素子と、
   前記半導体層の表層のうち、平面視にて前記規定領域と離間して配設された第２導電型のウェル領域と、
   前記ウェル領域上方に配設され、前記ゲート電極と電気的に接続されたゲート配線と、
   前記ウェル領域のうち前記規定領域と逆側の第１領域上方に配設され、当該第１領域と電気的に接続された第１オーミック電極と、
   前記ウェル領域の前記第１領域において露出された前記半導体層上に配設された第１ショットキー電極と、
   前記第１オーミック電極及び前記第１ショットキー電極と電気的に接続されるとともに、前記ソース電極と電気的に接続された配線と
   を備え、
   前記第１オーミック電極及び前記第１ショットキー電極は、平面視にて前記ゲート配線に沿って交互に配設されている、半導体装置。
2. 第１導電型の半導体層と、
   前記半導体層のうちの予め規定された規定領域に配設され、当該規定領域上方に配設されたソース電極及びゲート電極を有するＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect-Transistor）であって、ショットキーバリアダイオードを内蔵する複数の半導体スイッチング素子と、
   前記半導体層の表層のうち、平面視にて前記規定領域と離間して配設された第２導電型のウェル領域と、
   前記ウェル領域上方に配設され、前記ゲート電極と電気的に接続されたゲート配線と、
   前記ウェル領域のうち前記規定領域と逆側の第１領域上方に配設され、当該第１領域と電気的に接続された第１オーミック電極と、
   前記ウェル領域の前記第１領域において露出された前記半導体層上に配設された第１ショットキー電極と、
   前記第１オーミック電極及び前記第１ショットキー電極と電気的に接続されるとともに、前記ソース電極と電気的に接続された配線と
   を備え、
   前記第１オーミック電極は、平面視にて前記第１ショットキー電極を囲むように配設されている、半導体装置。
3. 第１導電型の半導体層と、
   前記半導体層のうちの予め規定された規定領域に配設され、当該規定領域上方に配設されたソース電極及びゲート電極を有するＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect-Transistor）であって、ショットキーバリアダイオードを内蔵する複数の半導体スイッチング素子と、
   前記半導体層の表層のうち、平面視にて前記規定領域と離間して配設された第２導電型のウェル領域と、
   前記ウェル領域上方に配設され、前記ゲート電極と電気的に接続されたゲート配線と、
   前記ウェル領域のうち前記規定領域と逆側の第１領域上方に配設され、当該第１領域と電気的に接続された第１オーミック電極と、
   前記ウェル領域の前記第１領域において露出された前記半導体層上に配設された第１ショットキー電極と、
   前記第１オーミック電極及び前記第１ショットキー電極と電気的に接続されるとともに、前記ソース電極と電気的に接続された配線と
   を備え、
   前記配線のうち、前記第１オーミック電極及び前記第１ショットキー電極と前記ソース電極とを接続する接続部分は、前記ゲート配線と接続されたゲートパッドと、前記規定領域に関して逆側に配設されている、半導体装置。
4. 請求項１または請求項２に記載の半導体装置であって、
   前記配線のうち、前記第１オーミック電極及び前記第１ショットキー電極と前記ソース電極とを接続する接続部分は、前記ゲート配線と接続されたゲートパッドと、前記規定領域に関して逆側に配設されている、半導体装置。
5. 請求項１から請求項４のうちのいずれか１項に記載の半導体装置であって、
   前記ウェル領域のうち前記規定領域側の第２領域において露出された前記半導体層上に配設され、前記ソース電極と電気的に接続された第２ショットキー電極をさらに備える、半導体装置。
6. 請求項５に記載の半導体装置であって、
   前記ウェル領域の前記第２領域上方に配設され、当該第２領域と電気的に接続されるとともに、前記ソース電極と電気的に接続された第２オーミック電極をさらに備える、半導体装置。
7. 請求項６に記載の半導体装置であって、
   前記第２ショットキー電極は、前記第２オーミック電極よりも前記ゲート配線側に配設されている、半導体装置。
8. 請求項６に記載の半導体装置であって、
   前記第２オーミック電極は、平面視にて前記第２ショットキー電極を囲むように配設されている、半導体装置。
9. 請求項１から請求項８のうちのいずれか１項に記載の半導体装置であって、
   前記半導体層は炭化珪素層である、半導体装置。

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