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JP6642804B2 - 半導体配列体およびマイクロデバイスの製造方法 - Google Patents
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JP6642804B2 - 半導体配列体およびマイクロデバイスの製造方法 - Google Patents

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Description

本明細書の技術分野は、半導体配列体およびマイクロデバイスの製造方法に関する。
近年、自発光ディスプレイとしてマイクロＬＥＤが注目されてきている。マイクロＬＥＤを採用することにより、従来の液晶ディスプレイで必要とされた拡散板や偏光板等の部品が不必要になる。また、部品による光の吸収を回避することができる。そのため、ディスプレイとしての光の利用効率が向上することが期待されている。したがって、マイクロデバイスについて研究開発が行われてきている（特許文献１参照）。
マイクロＬＥＤ等のマイクロデバイスを製造する場合には、成長基板に成長させた一様な半導体層を多数の領域に分割する。その後、成長基板を多数の領域に分割された半導体層に合わせて成長基板を分割する（第１の方法）。または、多数の領域に分割された半導体層を成長基板から分離する（第２の方法）。
特表２００７−５１９２１４号公報
しかし、第１の方法では、半導体層に成長基板が貼りついている。そのため、このＬＥＤは大きい。また、第２の方法において、分割された半導体層から基板を半導体層に損傷を与えることなく分離することは必ずしも容易ではない。
本明細書の技術は、前述した従来の技術が有する問題点を解決するためになされたものである。本明細書の技術が解決しようとする課題は、マイクロデバイスに用いられる半導体積層体を基板から容易に分離することのできる半導体配列体およびマイクロデバイスの製造方法を提供することである。
第１の態様における半導体配列体は、基板と、基板に架橋された架橋部と、架橋部の上に配列された複数の半導体積層体と、基板と架橋部とにより囲まれた空隙と、を有する。架橋部は、脚部と複数の上面部と、脚部と上面部との少なくとも一方に形成された複数の貫通孔と、を有する。空隙は、複数の貫通孔により半導体配列体の外部と連通している。複数の半導体積層体における各々の半導体積層体は、複数の上面部における各々の上面部に直接接触している。
この半導体配列体においては、マイクロデバイスの製造に用いられる複数の半導体積層体は、架橋部により支持されている。この半導体配列体においては、架橋部と基板との間には空隙があり、架橋部の脚部の機械的強度は比較的弱い。そのため、架橋部の脚部の箇所を破壊することにより、半導体積層体から基板を容易に分離することができる。
第２の態様における半導体配列体においては、脚部は、第１の開口部と第２の開口部とを有する１以上の第１の貫通孔を有する。複数の上面部の少なくとも一部は、１以上の第２の貫通孔を有する。第１の貫通孔の第１の開口部は、第１の空隙に向かって開口している。第１の貫通孔の第２の開口部は、半導体配列体の外部に向かって開口している。第２の貫通孔は、半導体積層体により塞がれている。複数の貫通転位のうち脚部に向かって伸びる貫通転位は、半導体積層体に引き継がれない。そのため、この半導体積層体の結晶性はよい。
第３の態様における半導体配列体においては、脚部における第１の貫通孔の密度は、上面部における第２の貫通孔の密度よりも高い。貫通転位は、半導体積層体にさらに引き継がれにくい。
第４の態様における半導体配列体においては、架橋部の上面部の膜厚は、架橋部の脚部の膜厚よりも厚い。半導体積層体を好適に成膜できる。
第５の態様における半導体配列体においては、基板は、頂部を有する凸部と底面部とを有する。複数の上面部と基板の底面部との間の距離は、基板の凸部の頂部と基板の底面部との間の距離よりも大きい。
第６の態様における半導体配列体においては、複数の上面部のうちの１つの上面部における底面部からの高さは、複数の上面部の底面部からの高さの平均値の−１０％以上１０％以下の範囲内にある。
第７の態様における半導体配列体においては、基板は、底面部と凸部とを有する。架橋部の脚部は、基板の凸部に架橋されている。
第８の態様における半導体配列体においては、基板は、平坦な主面を有する。基板の主面の第１の領域の上にマスク層が形成されている。架橋部の脚部は、マスク層の表面に接触した状態で架橋されている。
第９の態様における半導体配列体においては、基板は、底面部と側面部と上平坦部とを有する。架橋部の脚部は、基板の底面部から基板の上平坦部にわたって架橋されている。架橋部の複数の上面部の表面は、非極性面もしくは半極性面である。
第１０の態様における半導体配列体においては、架橋部は、Ａｌを含むIII 族窒化物から成る。
第１１の態様における半導体配列体においては、架橋部における最も厚い箇所の膜厚は、０．２５ｎｍ以上１００ｎｍ以下である。
第１２の態様における半導体配列体においては、架橋部は、その表面にファセット面を有する。そのため、架橋部の形状が安定する。
第１３の態様におけるマイクロデバイスの製造方法は、基板の上に分解層を形成する分解層形成工程と、分解層の上に架橋部を形成する架橋部形成工程と、分解層を分解する分解工程と、架橋部の上に複数の半導体積層体を形成する半導体積層体形成工程と、複数の半導体積層体から基板を分離する基板分離工程と、を有する。分解層形成工程では、分解層を成長させるとともに複数の貫通転位を伸長させる。架橋部形成工程では、脚部と複数の上面部とを有する架橋部を形成するとともに、複数の貫通転位を架橋部の表面に表出させる。分解工程では、架橋部の表面に表出している複数の貫通転位を広げることにより架橋部を貫通する複数の貫通孔を形成し、複数の貫通孔の内部に露出する分解層を分解する。半導体積層体形成工程では、架橋部の複数の上面部における各々の上面部から複数の半導体積層体における各々の半導体積層体を成長させる。
第１４の態様におけるマイクロデバイスの製造方法においては、分解工程では、分解層を分解した後に生じる分解生成物を複数の貫通孔から架橋部の外部に排出し、分解層が存在していた領域に空隙を形成する。
第１５の態様におけるマイクロデバイスの製造方法においては、分解層形成工程では、分解層の成長の初期には分解層を主に縦方向に成長させ、分解層の成長の後期には分解層を主に横方向に成長させる。分解工程では、複数の貫通孔のうち脚部に第１の貫通孔を形成し、複数の貫通孔のうち複数の上面部に第２の貫通孔を形成する。そしてその際に、第１の貫通孔の密度を、第２の貫通孔の密度よりも高くする。
第１６の態様におけるマイクロデバイスの製造方法においては、架橋部形成工程では、架橋部の複数の上面部の膜厚を、架橋部の脚部の膜厚よりも厚くする。
第１７の態様におけるマイクロデバイスの製造方法においては、底面部と凸部とを有する凹凸形状部を有する凹凸基板を用いる。分解層形成工程では、凹凸基板の凹凸形状部の側に分解層を形成する。
第１８の態様におけるマイクロデバイスの製造方法は、平坦な主面を有する基板の主面の第１領域の上にマスク層を形成するマスク層形成工程を有する。分解層形成工程では、主面におけるマスク層が形成されていない第２領域の上に分解層を形成する。
第１９の態様におけるマイクロデバイスの製造方法においては、分解層形成工程では、分解層を第２領域からマスク層の表面の一部までを覆うまで成長させる。架橋部形成工程では、マスク層の表面に接触する架橋部を形成する。
第２０の態様におけるマイクロデバイスの製造方法においては、架橋部形成工程では、架橋部の表面の少なくとも一部にファセット面を形成する。
第２１の態様におけるマイクロデバイスの製造方法は、半導体積層体に電極を形成する電極形成工程を有する。
本明細書では、マイクロデバイスに用いられる半導体積層体を基板から容易に分離することのできる半導体配列体およびマイクロデバイスの製造方法が提供されている。
第１の実施形態の半導体配列体の概略構成を示す図である。 第１の実施形態の半導体配列体における架橋部の周囲を抜き出して描いた図である。 第１の実施形態の半導体配列体の製造方法を説明するための図（その１）である。 第１の実施形態の半導体配列体の製造方法を説明するための図（その２）である。 第１の実施形態の半導体配列体の製造方法を説明するための図（その３）である。 第１の実施形態の半導体配列体の製造方法を説明するための図（その４）である。 第１の実施形態の半導体配列体の製造方法を説明するための図（その５）である。 第１の実施形態の半導体配列体の製造方法を説明するための図（その６）である。 第１の実施形態の半導体配列体の製造方法を説明するための図（その７）である。 第１の実施形態のマイクロデバイスの製造方法を説明するための図である。 第１の実施形態の第１のマイクロデイバスの概略構成を示す図である。 第１の実施形態の第２のマイクロデイバスの概略構成を示す図である。 第２の実施形態の半導体配列体の概略構成を示す図である。 第３の実施形態の半導体配列体の概略構成を示す図である。 実験Ａ−Ｃで用いる凹凸加工したサファイア基板の表面を示す走査型顕微鏡写真である。 図１５のＸＶＩ−ＸＶＩ断面に相当する断面を示す断面図である。 実験Ａにおいてサファイア基板にバッファ層と分解層と架橋部とを形成したものの表面を示す走査型顕微鏡写真である。 図１７のＸＶＩＩＩ−ＸＶＩＩＩ断面に相当する断面を示す断面図である。 実験Ａにおいて分解層のエッチングをした後の架橋部等の表面を示す走査型顕微鏡写真である。 図１９のＸＸ−ＸＸ断面に相当する断面を示す断面図である。 実験Ｂにおいて架橋部としてＡｌＧａＮ層を形成した場合の断面を示す走査型顕微鏡写真である。 実験Ｃにおいて架橋部として低温ＡｌＮ層を形成した場合の断面を示す走査型顕微鏡写真である。 実験Ｄにおいて分解層のエッチング後の架橋部の周辺を示す走査型顕微鏡写真である。 実験Ｄにおいて分解層のエッチング後の架橋部の周辺の断面を示す走査型顕微鏡写真である。
以下、具体的な実施形態について、半導体配列体およびマイクロデバイスの製造方法を例に挙げて図を参照しつつ説明する。しかし、本明細書の技術はこれらの実施形態に限定されるものではない。また、後述する半導体素子の各層の積層構造および電極構造は、例示である。実施形態とは異なる積層構造であってももちろん構わない。そして、それぞれの図における各層の厚みの比は、概念的に示したものであり、実際の厚みの比を示しているわけではない。
（第１の実施形態）
１．半導体配列体
図１は、第１の実施形態の半導体配列体Ｓ１の概略構成を示す図である。半導体配列体Ｓ１は、基板Ａ１０と、バッファ層Ｂ１０と、架橋部Ｃ１０と、複数の半導体積層体Ｄ１０と、空隙Ｘ１と、を有する。なお、図１では、理解の簡単のため、基板の凹凸等を非常に大きく描いてある。これ以降の図についても同様である。
基板Ａ１０は、凹凸形状部Ａ１１を有する凹凸基板である。凹凸形状部Ａ１１は、凸部Ａ１１ａと底面部Ａ１１ｂとを有する。凹凸形状部Ａ１１は、複数の円錐台内面の形状を有する凹部を有している。底面部Ａ１１ｂは、その凹部の底面に位置している。底面部Ａ１１ｂは、凸部Ａ１１ａから基板Ａ１０に向かって凹んでいる。そのため、凸部Ａ１１ａは、基板Ａ１０の主面に対して傾斜している側面を有する。複数の底面部Ａ１１ｂは、基板Ａ１０に対してハニカム状に配置されている。基板Ａ１０の材質は、サファイアである。また、サファイア以外にも、ＳｉＣ、Ｓｉ、ＺｎＯ、ＧａＮ、ＡｌＮ、ＭｇＡｌ2 Ｏ4 、Ｇａ2 Ｏ3 などの材質を用いてもよい。また、ガラス等の非晶質基板を用いてもよい。
バッファ層Ｂ１０は、基板Ａ１０の結晶性を受け継ぎつつ上層を成長させるためのものである。バッファ層Ｂ１０は、斜面部Ｂ１０ａと底面部Ｂ１０ｂとを有する。バッファ層Ｂ１０の膜厚は、非常に薄い。そのため、バッファ層Ｂ１０は、基板Ａ１０の凹凸形状部Ａ１１の形状に対応する形状で形成されている。バッファ層Ｂ１０の斜面部Ｂ１０ａは、基板Ａ１０の凸部Ａ１１ａと対面する位置に形成されている。バッファ層Ｂ１０の底面部Ｂ１０ｂは、基板Ａ１０の底面部Ａ１１ｂと対面する位置に形成されている。バッファ層Ｂ１０の材質は、ＡｌＮである。バッファ層Ｂ１０の膜厚は、１ｎｍ以上１００ｎｍ以下である。バッファ層Ｂ１０の膜厚は、上記以外の厚みであってもよい。
架橋部Ｃ１０は、基板Ａ１０に架橋されている。架橋部Ｃ１０は、基板Ａ１０と複数の半導体積層体Ｄ１０との間に位置している。架橋部Ｃ１０は、脚部Ｃ１０ａと複数の上面部Ｃ１０ｂとを有する。脚部Ｃ１０ａと複数の上面部Ｃ１０ｂとは一体である。脚部Ｃ１０ａは、複数の上面部Ｃ１０ｂおよび複数の半導体積層体Ｄ１０を支持している。脚部Ｃ１０ａは、基板Ａ１０の凸部Ａ１１ａを起点に形成されている。つまり、脚部Ｃ１０ａは、基板Ａ１０の凸部Ａ１１ａに架橋されている。この場合、架橋部Ｃ１０は、基板Ａ１０の凸部Ａ１１ａの側面で支持されている。脚部Ｃ１０ａの少なくとも一部は、複数の半導体積層体Ｄ１０と接触していない。複数の上面部Ｃ１０ｂは、平坦な面を有する。複数の上面部Ｃ１０ｂのそれぞれの上面部Ｃ１０ｂは、複数の半導体積層体Ｄ１０のそれぞれの半導体積層体Ｄ１０と直接接触している。架橋部Ｃ１０の材質は、ＡｌＮである。
複数の半導体積層体Ｄ１０は、架橋部Ｃ１０の上に配列されている。複数の半導体積層体Ｄ１０における各々の半導体積層体Ｄ１０は、架橋部Ｃ１０の複数の上面部Ｃ１０ｂにおける各々の上面部Ｃ１０ｂに直接接触している。つまり、複数の半導体積層体Ｄ１０は、上面部Ｃ１０ｂの上に分離した状態で配列されている。半導体積層体Ｄ１０は、１層以上の半導体層を有する。半導体積層体Ｄ１０は、第１半導体層Ｄ１１と、第２半導体層Ｄ１２と、第３半導体層Ｄ１３と、を有する。
半導体積層体Ｄ１０は、架橋部Ｃ１０の脚部Ｃ１０ａの一部に接触するとともに、架橋部Ｃ１０の上面部Ｃ１０ｂに接触している。半導体積層体Ｄ１０の基板Ａ１０側の第１半導体層Ｄ１１は、第１の箇所Ｄ１１ａと第２の箇所Ｄ１１ｂとを有する。第１の箇所Ｄ１１ａは、架橋部Ｃ１０の上面部Ｃ１０ｂと接触している。第２の箇所Ｄ１１ｂは、架橋部Ｃ１０と接触していない。第２の箇所Ｄ１１ｂは、架橋部Ｃ１０の上面部Ｃ１０ｂからわずかに基板Ａ１０の側に突出していてもよい。第２の箇所Ｄ１１ｂは、架橋部Ｃ１０の脚部Ｃ１０ａと基板Ａ１０の凸部Ａ１１と対面している。
２．架橋部および空隙
２−１．架橋部の形状
図２は、架橋部Ｃ１０の周囲を抜き出して描いた図である。図２に示すように、架橋部Ｃ１０は、バッファ層Ｂ１０の傾斜部Ｂ１０ａを起点にして形成されている。架橋部Ｃ１０は、基板Ａ１０の凸部Ａ１１ａに支持されている。図２に示すように、架橋部Ｃ１０の脚部Ｃ１０ａと架橋部Ｃ１０の上面部Ｃ１０ｂとの間のなす角の角度θ１は、１０°以上９０°以下である。
また、架橋部Ｃ１０の複数の上面部Ｃ１０ｂは、ほぼ均一な高さを有している。そのため、複数の上面部Ｃ１０ｂのうちの１つの上面部Ｃ１０ｂにおける底面部Ａ１１ｂからの高さは、複数の上面部Ｃ１０ｂにおける底面部Ａ１１ｂからの高さの平均値から−１０％以上１０％以下の範囲内にある。
２−２．架橋部の形成領域
架橋部Ｃ１０は、基板Ａ１０の底面部Ａ１１ｂに沿って形成されている。特に、架橋部Ｃ１０の上面部Ｃ１０ｂは、基板Ａ１０の底面部Ａ１１ｂに対面する位置に位置している。なお、上面部Ｃ１０ｂは、半導体積層体Ｄ１０の成長の起点である。
２−３．架橋部の膜厚
架橋部Ｃ１０における最も厚い箇所の膜厚は、０．２５ｎｍ以上１００ｎｍ以下である。好ましくは、０．５ｎｍ以上６０ｎｍ以下である。さらに好ましくは、１ｎｍ以上３０ｎｍ以下である。架橋部Ｃ１０の膜厚は、半導体積層体Ｄ１０を支持できる程度の厚み以上であればよい。架橋部Ｃ１０の膜厚が厚いと、後述するエッチングの処理時間が長くなってしまう。また、好ましい膜厚は、架橋部Ｃ１０の材質にも依存する場合がある。架橋部Ｃ１０がＡｌを含有する場合には、架橋部Ｃ１０と後述する分解層との間の格子不整合が大きいことがある。そのため、後述する分解層（Ｅ１）がＧａＮであり、架橋部Ｃ１０がＡｌＮである場合には、架橋部Ｃ１０の膜厚は薄いほうが好ましい。
ここで、脚部Ｃ１０ａの膜厚は、上面部Ｃ１０ｂの膜厚よりも厚くてもいい。この場合には、脚部Ｃ１０ａの機械的強度は高い。逆に、脚部Ｃ１０ａの膜厚は、上面部Ｃ１０ｂの膜厚よりも薄くてもよい。この場合には、基板Ａ１０から半導体積層体Ｄ１０を剥離させることが容易である。
２−４．架橋部の貫通孔
図２に示すように、架橋部Ｃ１０は、複数の貫通孔を有する。複数の貫通孔は、脚部Ｃ１０ａと複数の上面部Ｃ１０ｂとの少なくとも一方に形成されている。架橋部Ｃ１０は、脚部Ｃ１０ａに形成されている第１の貫通孔Ｃ１１ａと、上面部Ｃ１０ｂに形成されている第２の貫通孔Ｃ１１ｂと、を有する。架橋部Ｃ１０の脚部Ｃ１０ａには比較的多くの第１の貫通孔Ｃ１１ａが形成されている。脚部Ｃ１０ａの第１の貫通孔Ｃ１１ａの数は、上面部Ｃ１０ｂの第２の貫通孔Ｃ１１ｂの数よりも多い。また、脚部Ｃ１０ａの第１の貫通孔Ｃ１１ａの密度は、上面部Ｃ１０ｂの第２の貫通孔Ｃ１１ｂの密度より高い。
第１の貫通孔Ｃ１１ａおよび第２の貫通孔Ｃ１１ｂは、後述するように、貫通転位に起因して形成されたものである。第１の貫通孔Ｃ１１ａおよび第２の貫通孔Ｃ１１ｂの断面形状は、円形、楕円形、六角形、四角形（平行四辺形含む）等の多角形、ストライプ状等、様々である。また、２つ以上の貫通転位に起因する２つ以上の貫通孔がつながって比較的大きな貫通孔が形成されることもある。
なお、第２の貫通孔Ｃ１１ｂは、基板Ａ１０の側から半導体積層体Ｄ１０に向かって形成されている。第２の貫通孔Ｃ１１ｂの一方の開口部は、半導体積層体Ｄ１０により塞がれている。また、第２の貫通孔Ｃ１１ｂの両方の開口部が半導体積層体Ｄ１０により塞がれている場合もある。このように貫通孔のうちの少なくとも一部の開口部は、半導体積層体Ｄ１０により塞がれている。そのため、半導体積層体Ｄ１０は、貫通孔を有さない。
第１の貫通孔Ｃ１１ａは、第１の開口部Ｃ１１ａ１と第２の開口部Ｃ１１ａ２とを有する。第１の開口部Ｃ１１ａ１は、後述する第１の空隙Ｘ１に向かって開口している。第２の開口部Ｃ１１ａ２は、半導体積層体Ｄ１０に塞がれずに半導体配列体Ｓ１の外部に向かって開口している。
第２の貫通孔Ｃ１１ｂは、第３の開口部Ｃ１１ｂ３と第４の開口部Ｃ１１ｂ４とを有する。第３の開口部Ｃ１１ｂ３は、後述する第１の空隙Ｘ１に向かって開口している。第４の開口部Ｃ１１ｂ４は、半導体積層体Ｄ１０により塞がれている。また、前述のように、第３の開口部Ｃ１１ｂ３および第４の開口部Ｃ１１ｂ４の両方が、半導体積層体Ｄ１０により塞がれている場合もある。その場合には、半導体積層体Ｄ１０は、第４の開口部Ｃ１１ｂ４から侵入しつつ成長し、第３の開口部Ｃ１１ｂ３まで達する。
２−５．空隙
図２に示すように、半導体配列体Ｓ１は、基板Ａ１０の凹凸形状部Ａ１１と半導体積層体Ｄ１０との間に第１の空隙Ｘ１を有している。第１の空隙Ｘ１は、第１の貫通孔Ｃ１１ａにより半導体配列体Ｓ１の外部と連通している。
第１の空隙Ｘ１は、基板Ａ１０の凹凸形状部Ａ１１と架橋部Ｃ１０とにより囲まれた領域である。より具体的には、第１の空隙Ｘ１は、基板Ａ１０の底面部Ａ１１ｂと、基板Ａ１０の凸部Ａ１１ａの一部と、架橋部Ｃ１０の脚部Ｃ１０ａと、架橋部Ｃ１０の上面部Ｃ１０ｂと、により囲まれている。バッファ層Ｂ１０を考慮すると、第１の空隙Ｘ１は、バッファ層Ｂ１０の底面部Ｂ１０ｂと、バッファ層Ｂ１０の斜面部Ｂ１０ａの一部と、架橋部Ｃ１０の脚部Ｃ１０ａと、架橋部Ｃ１０の上面部Ｃ１０ｂと、により囲まれている。第１の空隙Ｘ１は、基板Ａ１０の底面部Ａ１１ｂと対面する位置に位置している。
図２に示すように、架橋部Ｃ１０の複数の上面部Ｃ１０ｂの頂部と基板Ａ１０の底面部Ａ１１ｂとの間の距離Ｈ１は、基板Ａ１０の複数の凸部Ａ１１ａの頂部と基板Ａ１０の底面部Ａ１１ｂとの間の距離Ｈ２よりも大きい。
３．半導体配列体の製造方法
３−１．基板準備工程
まず、図３に示すように、基板Ａ１０を準備する。前述したように、基板Ａ１０は凹凸形状部Ａ１１を有する。基板Ａ１０の凹凸形状部Ａ１１は、複数の凸部Ａ１１ａと底面部Ａ１１ｂとを有する。凸部Ａ１１ａは円錐形状である。凸部Ａ１１ａは基板Ａ１０の主面にハニカム状に配置されている。凹凸形状部Ａ１１を形成するために基板にエッチングを施してもよいし、凹凸形状部Ａ１１を形成済みの基板Ａ１０を用意してもよい。
３−２．バッファ層形成工程
次に、図４に示すように、基板Ａ１０の上にバッファ層Ｂ１０を形成する。その際に、例えば、ＭＯＣＶＤ法を用いるとよい。バッファ層Ｂ１０は、基板Ａ１０の凹凸に比べて十分に薄い。そのため、バッファ層Ｂ１０は、基板Ａ１０の凹凸に沿って形成される。このようにして、斜面部Ｂ１０ａと底面部Ｂ１０ｂとを有するバッファ層Ｂ１０を形成する。バッファ層Ｂ１０の材質はＡｌＮである。
３−３．分解層形成工程
そして、図５に示すように、基板Ａ１０の上に分解層Ｅ１を形成する。より具体的には、凹凸形状部Ａ１１の側のバッファ層Ｂ１０の底面部Ｂ１０ｂと斜面部Ｂ１０ａとの上に分解層Ｅ１を形成する。そのために、ＭＯＣＶＤ法により分解層Ｅ１としてＩｎＧａＮ層を形成する。ＩｎＧａＮ層は、比較的低い温度で熱分解する。分解層Ｅ１は、一旦は成膜されるが、後述するエッチング工程により除去される半導体層である。
分解層Ｅ１の成長の初期には分解層Ｅ１を主に縦方向成長させ、分解層Ｅ１の成長の後期には分解層Ｅ１を主に横方向成長させる。これにより、多くの貫通転位Ｑ１は、斜め方向に伸びる。具体的には、多くの貫通転位Ｑ１は、上面Ｅ１ｂよりも傾斜面Ｅ１ａに向かって伸びる。分解層Ｅ１は、基板Ａ１０の上のバッファ層Ｂ１０の底面部Ｂ１０ｂから成長する。そのため、分解層Ｅ１は、基板Ａ１０の底面部Ａ１１ｂと複数の凸部Ａ１１ａの一部の上に形成される。このように、分解層Ｅ１を成長させるとともに複数の貫通転位Ｑ１を伸長させる。
ここで、分解層Ｅ１の熱分解温度は、架橋部Ｃ１０の熱分解温度よりも低い。分解層Ｅ１の成長温度は７５０℃以上１１５０℃以下の範囲内であるとよい。好ましくは、９００℃以上１１５０℃以下である。さらに好ましくは、１０００℃以上１１２０℃以下である。
３−４．架橋部形成工程
次に、図６に示すように、分解層Ｅ１の上に脚部Ｃ１０ａと上面部Ｃ１０ｂとを有する架橋部Ｃ１０を形成する。その際にＭＯＣＶＤ法を用いればよい。または、スパッタリング法により架橋部Ｃ１０を形成してもよい。架橋部Ｃ１０の材質は、前述したようにＡｌＮである。これにより、架橋部Ｃ１０は、分解層Ｅ１を覆うように形成される。また、多くの貫通転位Ｑ１は、架橋部Ｃ１０の脚部Ｃ１０ａに向かって伸びる。そして、複数の貫通転位Ｑ１を架橋部Ｃ１０の表面に表出させる。そして、架橋部Ｃ１０の表面の少なくとも一部にファセット面を形成するとよい。
３−５．エッチング工程（分解工程）
次に、図７に示すように、分解層Ｅ１をエッチングする。そのために、Ｎ2 ガスとＮＨ3 ガスとの少なくとも一方と、Ｈ2 ガスとの混合ガスを供給する。また、基板温度を分解層Ｅ１の熱分解温度以上架橋部Ｃ１０の熱分解温度未満とする。貫通転位Ｑ１は、原子間の結合が切れている格子欠陥である。そのため、貫通転位Ｑ１を起点にして半導体が分解されやすい。そのため、熱分解温度が高い材料であっても貫通転位Ｑ１の箇所から半導体が分解される。したがって、架橋部Ｃ１０の表面が貫通転位Ｑ１の箇所を起点としてエッチングされる。そして、架橋部Ｃ１０の脚部Ｃ１０ａには貫通孔Ｃ１１ａが形成され、架橋部Ｃ１０の上面部Ｃ１０ｂには貫通孔Ｃ１１ｂが形成される。つまり、混合ガスは、架橋部Ｃ１０の表面に表出している貫通転位Ｑ１を広げることにより、架橋部Ｃ１０を貫通する貫通孔Ｃ１１ａ、Ｃ１１ｂを形成する。これにより、貫通孔Ｃ１１ａ、Ｃ１１ｂの内部に分解層Ｅ１が露出する。
そして、図８に示すように、この混合ガスは、貫通孔Ｃ１１ａ、Ｃ１１ｂの内部に露出している分解層Ｅ１を分解する。分解層Ｅ１は、熱により熱分解されるとともにＨ2 ガスによりエッチングされる。分解層Ｅ１を分解した後に生じる分解生成物は、貫通孔Ｃ１１ａ、Ｃ１１ｂから架橋部Ｃ１０の外部に排出される。
そして、図９に示すように、分解層Ｅ１がエッチングされる。一方、架橋部Ｃ１０は熱分解しない。そのため、架橋部Ｃ１０は、貫通孔Ｃ１１ａ、Ｃ１１ｂを形成されるのみで、架橋部Ｃ１０自体は残留する。これにより、分解層Ｅ１が存在していた領域に第１の空隙Ｘ１が形成される。第１の空隙Ｘ１は、基板Ａ１０と架橋部Ｃ１０とにより囲まれている。
ここで、貫通転位Ｑ１は、分解層Ｅ１の傾斜面Ｅ１ａに集中しているため、脚部Ｃ１０ａの貫通孔Ｃ１１ａの密度は、上面部Ｃ１０ｂの貫通孔Ｃ１１ｂの密度よりも高くなる。
ここで、混合ガスのうち主にＨ2 ガスが、架橋部Ｃ１０の表面に表出している貫通転位Ｑ１を広げるとともに、分解層Ｅ１をエッチングする。そのため、Ｈ2 ガスの分圧が高いことが好ましい。ただし、Ｈ2 ガスのみを供給すると、III 族金属がドロップレットとして表出するおそれがある。そのため、Ｈ2 ガスに加えてＮ2 ガスもしくはＮＨ3 ガスを供給することが好ましい。
このエッチング工程において、供給するガスは酸素を含まないことが好ましい。酸素は、架橋部Ｃ１０の表面のＡｌＮを酸化し、ＡｌＯＮを形成する。ＡｌＯＮが存在すると、それより上層の半導体層の極性が反転する可能性が高い。そのため、架橋部Ｃ１０の表面にＡｌＯＮが発生すると、半導体層積層体Ｄ１０の内部に極性が反転している箇所と極性が反転していない箇所とが発生する。そうすると、架橋部Ｃ１０より上層の半導体層積層体Ｄ１０の結晶性が悪化する。ゆえに、この工程においては、酸素を含まないことが好ましい。基板Ａ１０として酸素原子を含有するものを用いる場合には、反応炉内に酸素原子が残存している可能性がある。そのため、そのような酸素原子が架橋部Ｃ１０の表面で反応してＡｌＯＮを形成するおそれがある。このＡｌＯＮの形成を抑制するために、エッチング工程の後に速やかに次の工程を実施することが好ましい。
３−６．半導体積層体形成工程
次に、架橋部Ｃ１０の上に複数の半導体積層体Ｄ１０を形成する。具体的には、架橋部Ｃ１０の複数の上面部Ｃ１０ｂにおける各々の上面部Ｃ１０ｂから複数の半導体積層体Ｄ１０における各々の半導体積層体Ｄ１０を成長させる。半導体積層体Ｄ１０は、架橋部Ｃ１０の上面部Ｃ１０ｂを起点として成長する。そのため、上面部Ｃ１０ｂの貫通孔Ｃ１１ｂを好適に埋める。つまり、上面部Ｃ１０ｂに形成された貫通孔Ｃ１１ｂを塞ぐ。そして、半導体積層体Ｄ１０は、脚部Ｃ１０ａに向かう貫通転位Ｑ１のほとんどを引き継がない。
一方、架橋部Ｃ１０の脚部Ｃ１０ａからは半導体層はわずかに成長する。ただし、脚部Ｃ１０ａにおける上面部Ｃ１０ｂの側の領域にも半導体積層体Ｄ１０が成長することがある。そのため、半導体積層体Ｄ１０が脚部Ｃ１０ａの貫通孔Ｃ１１ａのうちのごく少数を塞ぐことがある。しかし、半導体積層体Ｄ１０が脚部Ｃ１０ａの貫通孔Ｃ１１ａのすべてを塞ぐことは無い。つまり、半導体積層体Ｄ１０が脚部Ｃ１０ａに形成された貫通孔Ｃ１１ａの少なくとも一部を塞ぐことはない。
以上により、図１に示す半導体配列体Ｓ１が製造される。
４．マイクロデバイスの製造方法
４−１．半導体配列体製造工程
前述したように、半導体配列体Ｓ１を製造する。
４−２．基板分離工程
次に、図１０に示すように、複数の半導体積層体Ｄ１０から基板Ａ１０を分離する。半導体配列体Ｓ１のうち、最も機械的強度が低い箇所は架橋部Ｃ１０の脚部Ｃ１０ａである。そのため、架橋部Ｃ１０の脚部Ｃ１０ａの箇所で半導体積層体Ｄ１０と基板Ａ１０とが分離される。また、架橋部Ｃ１０の脚部Ｃ１０ａと基板Ａ１０との間の接触箇所から分離する場合もある。
４−３．研磨工程
そして、分離された半導体積層体Ｄ１０には、架橋部Ｃ１０の脚部Ｃ１０等ａが貼りついていることがある。そのため、研磨またはウェットエッチング等により、半導体積層体Ｄ１０の架橋部Ｃ１０を研磨する。
４−４．電極形成工程
そして、半導体積層体Ｄ１０に電極を形成する。以上により、微小な半導体素子であるマイクロデバイスが製造される。
５．マイクロデバイス
５−１．第１のマイクロデバイス
図１１は、微小な半導体発光素子１００を示す図である。半導体発光素子１００は、第１のマイクロデバイスである。半導体発光素子１００は、第１半導体層Ｄ１１と、第２半導体層Ｄ１２と、第３半導体層Ｄ１３と、ｎ電極Ｎ１と、ｐ電極Ｐ１と、を有する。第１半導体層Ｄ１１は、ｎ型半導体層である。第２半導体層Ｄ１２は、発光層である。第３半導体層Ｄ１３は、ｐ型半導体層である。ｎ電極Ｎ１は、第１半導体層Ｄ１１の上に設けられている。ｐ電極Ｐ１は、第３半導体層Ｄ１３の上に設けられている。
５−２．第２のマイクロデバイス
図１２は、微小なＨＥＭＴ２００を示す図である。ＨＥＭＴ２００は、第２のマイクロデバイスである。ＨＥＭＴ２００は、第１半導体層Ｄ１１と、第２半導体層Ｄ１２と、第３半導体層Ｄ１３と、ゲート電極ＧＥと、ソース電極ＳＥと、ドレイン電極ＤＥと、を有する。第１半導体層Ｄ１１は、例えば、ＧａＮ層またはＡｌＮ層である。第２半導体層Ｄ１２は、例えば、ＵＩＤ−ＧａＮ（Ｕｎｉｎｔｅｎｔｉｏｎａｌｌｙ Ｄｏｐｅｄ ＧａＮ）層である。第３半導体層Ｄ１３は、例えば、ＡｌＧａＮ層である。ゲート電極ＧＥと、ソース電極ＳＥと、ドレイン電極ＤＥとは、第３半導体層Ｄ１３の上に設けられている。
５−３．その他のマイクロデバイス
上記のマイクロデバイスの他に、種々の微小な半導体素子に本実施形態の技術を適用することができる。例えば、レーザーダイオード（ＬＤ）や受光素子が挙げられる。
応用例としてさらに、電極を形成しない半導体粒子が挙げられる。この場合には超格子構造もしくは量子ドット構造を有する半導体積層体Ｄ１０を形成する。このように量子構造を埋め込んだ半導体粒子を製造することができる。このような半導体粒子を、ＬＥＤ照明の波長変換部材として用いてもよい。
６．本実施形態の効果
本実施形態の半導体配列体Ｓ１は、機械的強度が比較的弱い脚部Ｃ１０ａと、半導体積層体Ｄ１０の成長の起点となる微小な上面部Ｃ１０ｂと、を有している。そのため、基板Ａ１０の上に多数の微小な半導体積層体Ｄ１０を成長させることができる。そして、これらの多数の半導体積層体Ｄ１０を基板Ａ１０から容易に剥離させることができる。前述のように脚部Ｃ１０ａの機械的強度が比較的弱いからである。
また、本実施形態の半導体配列体Ｓ１においては、多くの貫通転位Ｑ１は、架橋部Ｃ１０の脚部Ｃ１０ａに向けて伸びる。ごく少数の貫通転位Ｑ１は、架橋部Ｃ１０の上面部Ｃ１０ｂに向けて伸びる。半導体積層体Ｄ１０は、架橋部Ｃ１０の上面部Ｃ１０ｂを起点に成長する。そのため、架橋部Ｃ１０より下層の貫通転位は半導体積層体Ｄ１０にほとんど引き継がれない。したがって、半導体積層体Ｄ１０の貫通転位密度は非常に低い。すなわち、半導体積層体Ｄ１０の結晶性は、非常に優れている。
また、本実施形態のマイクロデバイスは、成長基板を有しない。マイクロデバイスは、基板に実装されることとなる。そのため、マイクロデバイスは、実装された基板からわずかに応力を受けるおそれがある。しかし、マイクロデバイスは、半導体層の成長に用いた成長基板からの歪や応力を受けるおそれはない。
７．変形例
７−１．架橋部の材質
本実施形態の架橋部Ｃ１０は高温で成膜したＡｌＮ層である。架橋部Ｃ１０の熱分解温度は、分解層Ｅ１の熱分解温度よりも高い。架橋部Ｃ１０は、低温で形成したＡｌＮ層であってもよい。また、架橋部Ｃ１０は、ＡｌＧａＮ層またはＡｌＧａＩｎＮ層であってもよい。架橋部Ｃ１０は、Ａｌを含有するIII 族窒化物を有するとよい。また、分解層Ｅ１の材質との兼ね合いになるが、架橋部Ｃ１０の材質は、ＧａＮ、ＩｎＧａＮであってもよい。
なお、架橋部Ｃ１０の材質がＡｌＮ以外の半導体である場合には、研磨工程を実施しなくてよい場合がある。例えば、残留している架橋部Ｃ１０の上に電極を形成してよい場合がある。
７−２．架橋部における上面部と脚部との間の角度
架橋部Ｃ１０の脚部Ｃ１０ａと架橋部Ｃ１０の上面部Ｃ１０ｂとの間のなす角の角度θ１は、１０°以上９０°以下である。しかし、角度θ１は、０°以上９０°以下であってもよい。なお、角度θ１が０°の場合には、脚部Ｃ１０ａと上面部Ｃ１０ｂとの間の区別がない。
７−３．架橋部の上面部の面積
架橋部Ｃ１０の上面部Ｃ１０ｂにおける半導体積層体Ｄ１０と接触している面の面積は、基板Ａ１０の主面の面積の半分より小さいとよい。架橋部Ｃ１０より下層側からの貫通転位がより半導体積層体Ｄ１０に伝播しにくいからである。ここで、基板Ａ１０の主面とは、基板Ａ１０における架橋部Ｃ１０が架橋されている側の面である。
７−４．架橋部における脚部と上面部との膜厚
架橋部Ｃ１０の上面部Ｃ１０ｂの膜厚は、架橋部Ｃ１０の脚部Ｃ１０ａの膜厚よりも厚いとよい。この場合には、上面部Ｃ１０ｂから結晶性のよい半導体積層体Ｄ１０が成長しやすい。
７−５．複数層の架橋部
本実施形態では、架橋部Ｃ１０は単一のＡｌＮ層である。架橋部Ｃ１０は、複数層を有していてもよい。また、架橋部Ｃ１０は、超格子構造であってもよい。例えば、ＡｌＮ層とＧａＮ層との超格子構造が挙げられる。ただし、架橋部Ｃ１０の全体の膜厚は、厚すぎないことが好ましい。
７−６．架橋部のファセット面
架橋部Ｃ１０のＣ１０ａは、その表面にファセット面を有していてもよい。ファセット面として例えば、（１０−１Ｘ）面や、（１１−２Ｘ）面が挙げられる。また、架橋部Ｃ１０の上面部Ｃ１０ｂの表面も、ファセット面であってもよい。ファセット面として例えば、（０００１）面が挙げられる。これらの場合には、架橋部Ｃ１０の形状が安定する。
７−７．分解層の材質
本実施形態の分解層Ｅ１はＩｎＧａＮ層である。分解層Ｅ１はＧａＮ層であってもよい。また、分解層Ｅ１は、ＳｉやＭｇをドープされていてもよい。特に、Ｓｉは、３次元的な成長モードを促進する（アンチサーファクタント効果）。そのため、分解層Ｅ１は、Ｓｉをドープされているとよい。もちろん、分解層Ｅ１の熱分解温度は低いほうが好ましい。そのため、分解層Ｅ１は、Ｉｎを含有するとよい。なお、Ａｌを含有すると、熱分解温度は上昇する傾向がある。分解層Ｅ１としてＡｌを含有する層を形成する際には、分解層Ｅ１のＡｌ組成は、架橋部Ｃ１０のＡｌ組成よりも小さいほうが好ましい。また、架橋部Ｃ１０の熱分解温度よりも低ければ、ＢＮもしくはＴｉＮのようなIII 族窒化物以外の同様の結晶構造を有する材料を用いてもよい。ただし、分解層Ｅ１は、後に形成する半導体層の組成に近いIII 族窒化物半導体が好ましい。後に形成する半導体層への不純物の混入を防止できるからである。そのため、分解層Ｅ１はＩｎＧａＮであるとよい。
７−８．バッファ層の材質
本実施形態のバッファ層Ｂ１０の材質は、ＡｌＮである。このＡｌＮは、低温バッファ層と高温バッファ層とを含む。また、バッファ層Ｂ１０の材質は、ＡｌＮの他に、低温ＧａＮバッファ層、ＢＮ層、ＴｉＮ層、ＳｉＮｘ層、またはこれらの混晶であってもよい。
７−９．基板の凹凸形状
本実施形態の基板Ａ１０は、凸部Ａ１１ａと底面部Ａ１１ｂとを有する。底面部Ａ１１ｂは、円錐台形状の底面である。しかし、底面部Ａ１１ｂは、多角錐台形状の底面であってもよい。その場合には、底面部Ａ１１ｂは、多角形である。
７−１０．分解工程（エッチング工程）
エッチング工程では、Ｎ2 ガスとＮＨ3 ガスとの少なくとも一方と、Ｈ2 ガスとの混合ガスを供給する。しかし、Ｈ2 ガスを供給しないこととしてもよい。この場合には、Ｈ2 ガスによる分解層Ｅ１のエッチングは生じない。分解層Ｅ１の熱分解のみが生じる。この場合であっても、架橋部Ｃ１０の膜厚が十分に薄ければ、分解層Ｅ１を除去することができる。
７−１１．残渣
本実施形態では、分解層Ｅ１をエッチングにより除去する。しかし、分解層Ｅ１の一部が残渣として半導体配列体Ｓ１に残留していてもよい。その場合には、第１の空隙Ｘ１の内部に残渣が残留する。この残渣は、ＩｎＧａＮまたはＧａＮを含む。
７−１２．半導体積層体の積層構造
本実施形態においては、半導体積層体Ｄ１０は１層以上の半導体積層体である。半導体積層体Ｄ１０の積層構造は、どのようであってもよい。製造するマイクロデバイスの半導体構造に応じて、任意の半導体積層体Ｄ１０を形成してよい。
７−１３．組み合わせ
上記の変形例を自由に組み合わせてもよい。
８．本実施形態のまとめ
以上詳細に説明したように、本実施形態の半導体配列体Ｓ１は、基板Ａ１０と、架橋部Ｃ１０と、半導体積層体Ｄ１０と、基板Ａ１０と架橋部Ｃ１０との間に形成された第１の空隙Ｘ１と、を有する。架橋部Ｃ１０の脚部Ｃ１０ａの機械的強度は比較的弱い。そのため、半導体積層体Ｄ１０を基板Ａ１０から容易に剥離させることができる。
分解層Ｅ１から伸びる貫通転位Ｑ１が、架橋部Ｃ１０の脚部Ｃ１０ａに向かって伸び、架橋部Ｃ１０の上面部Ｃ１０ｂにはほとんど伸びない。一方、半導体積層体Ｄ１０は、架橋部Ｃ１０の上面部Ｃ１０ｂから成長する。そのため、貫通転位Ｑ１は、半導体積層体Ｄ１０にほとんど引き継がれない。ゆえに、結晶性に優れた半導体積層体Ｄ１０を有する半導体配列体Ｓ１が実現されている。
なお、以上に説明した実施形態は単なる例示にすぎない。したがって当然に、その要旨を逸脱しない範囲内で種々の改良、変形が可能である。例えば、半導体層等の成長方法は有機金属気相成長法（ＭＯＣＶＤ法）に限らない。キャリアガスを用いて結晶を成長させる方法であれば、他の方法を用いてもよい。また、液相エピタキシー法、分子線エピタキシー法等、その他のエピタキシャル成長法により半導体層を形成することとしてもよい。
（第２の実施形態）
第２の実施形態について説明する。第２の実施形態では、ＥＬＯ（Ｅｐｉｔａｘｉａｌ Ｌａｔｅｒａｌ Ｏｖｅｒｇｒｏｗｔｈ）技術を用いる。そのため、第１の実施形態と異なる点について説明する。
１．半導体発光素子
図１３は、第２の実施形態の半導体配列体Ｓ２の概略構成を示す図である。半導体配列体Ｓ２は、基板Ａ２０と、マスク層Ｍ１と、バッファ層Ｂ２０と、架橋部Ｃ２０と、半導体積層体Ｄ１０と、を有する。基板Ａ２０は、凹凸形状のない平坦な主面Ａ２１を有する。
マスク層Ｍ１は、基板Ａ２０の主面Ａ２１の上に形成されている。主面Ａ２１は、第１の領域と第２の領域とを有する。第１の領域は、マスク層Ｍ１を形成された領域である。そのため、マスク層Ｍ１は、基板Ａ２０の主面Ａ２１の第１の領域の上に形成されている。第２の領域は、マスク層Ｍ１を形成されていない領域である。第２の領域は、円形の領域であるとよい。または多角形の領域であってもよい。なお、第２の領域にバッファ層Ｂ２０が形成されている。
架橋部Ｃ２０は、マスク層Ｍ１の表面の上に形成されている。架橋部Ｃ２０は、脚部Ｃ２０ａと複数の上面部Ｃ２０ｂとを有している。脚部Ｃ２０ａは、マスク層Ｍ１の表面に接触した状態で架橋されている。
複数の半導体積層体Ｄ１０のうちのそれぞれの半導体積層体Ｄ１０は、架橋部Ｃ２０の複数の上面部Ｃ２０ｂのうちのそれぞれの上面部Ｃ２０ｂの上に形成されている。
２．空隙
半導体配列体Ｓ２は、空隙Ｘ２を有している。空隙Ｘ２は、第１の空隙である。空隙Ｘ２は、基板Ａ２０と、マスク層Ｍ１と、架橋部Ｃ２０の脚部Ｃ２０ａと、架橋部Ｃ２０の上面部Ｃ２０ｂと、により囲まれている。
３．半導体配列体の製造方法
第２の実施形態と異なる点のみ説明する。
３−１．基板準備工程
まず、平坦な主面Ａ２１を有する基板Ａ２０を準備する。
３−２．マスク層形成工程
そして、基板Ａ２０の主面Ａ２１の上にマスク層Ｍ１を形成する。マスク層Ｍ１を形成する領域は、基板Ａ２０の主面Ａ２１の第１の領域である。マスク層Ｍ１の材質は、例えばＳｉＯ2 である。
３−３．バッファ層形成工程
次に、基板Ａ２０の第２の領域の上にバッファ層を形成する。第２の領域は、基板Ａ２０の主面Ａ２１におけるマスク層Ｍ１が形成されていない領域である。バッファ層を形成する際には、マスク層Ｍ１の上にはバッファ層Ｍ１はほとんど形成されない。
３−４．分解層形成工程
次に、バッファ層の上に分解層を形成する。そして、第２の領域の上に分解層を形成する。分解層を第２の領域からマスク層Ｍ１の表面の一部を覆うまで成長させる。
３−５．架橋部形成工程
そして、分解層の上に架橋部Ｃ２０を形成する。その際に、架橋部Ｃ２０の脚部Ｃ２０ａの下端をマスク層Ｍ１の表面に接触させる。しかし、架橋部Ｃ２０は分解層から成長するため、架橋部Ｃ２０とマスク層Ｍ１との間の化学的結合力は比較的弱い。そして、この工程以降については、第１の実施形態と同様である。
４．本実施形態の効果
本実施形態の半導体配列体Ｓ２は、機械的強度が比較的弱い脚部Ｃ２０ａを有している。また、脚部Ｃ２０ａとマスク層Ｍ１との間の化学的密着性はそれほど高くない。そのため、第１の実施形態よりも半導体積層体Ｄ１０を基板Ａ２０から容易に剥離することができる。
また、半導体配列体Ｓ２は、第１の実施形態で説明した効果を有する。
５．変形例
５−１．マスクパターンと架橋部の形状
マスクＭ１のパターンにより、種々の３次元形状の分解層を形成することができる。架橋部は、分解層の形状をそのまま引き継ぐ。そのため、種々の形状の架橋部を形成することができる。
５−２．組み合わせ
第１の実施形態およびその変形例を自由に組み合わせて、本実施形態に適用してもよい。
（第３の実施形態）
第３の実施形態について説明する。第３の実施形態においては、平坦面が非極性面または半極性面である半導体層が成長する凹凸基板を用いる。そのため、第１の実施形態と異なる点について説明する。
１．半導体配列体
図１４は、第３の実施形態の半導体配列体Ｓ３の概略構成を示す図である。半導体配列体Ｓ３は、基板Ａ３０と、バッファ層Ｂ３０と、架橋部Ｃ３０と、半導体積層体Ｄ１０と、を有する。
基板Ａ３０は、斜面部Ａ３１ａと底面部Ａ３１ｂと上平坦部Ａ３１ｃとを有する凹凸形状部Ａ３１を有する。底面部Ａ３１ｂと上平坦部Ａ３１ｃとは、互いに平行な平坦面である。斜面部Ａ３１ａは、凹凸形状部Ａ３１の側面部である。バッファ層Ｂ３０は、基板Ａ３０の凹凸に沿って形成されている。
架橋部Ｃ３０は、脚部Ｃ３０ａと上面部Ｃ３０ｂとを有する。架橋部Ｃ３０は、基板Ａ３０の底面部Ａ３１ｂから上平坦部Ａ３１ｃまでにわたって架橋されている。上面部Ｃ３０ｂの表面は、非極性面または半極性面である。脚部Ｃ３０ａは、上平坦部Ａ３１ｃに対してほぼ９０°の角度で形成されている。
２．空隙
半導体配列体Ｓ３は、空隙Ｘ３を有している。空隙Ｘ３は、第１の空隙である。空隙Ｘ３は、基板の凹凸形状部Ａ３１と架橋部Ｃ３０とにより囲まれている。
３．半導体配列体の製造方法
第１の実施形態と異なる点について説明する。
３−１．分解層の成長
本実施形態では、特開２０１３−２４１３３７号公報に記載の技術に基づいて、分解層を成長させる。そのため、特開２０１３−２４１３３７号公報の図１．Ｂに示すように、半導体層は成長する。
４．本実施形態の効果
本実施形態では、半導体積層体Ｄ１０の各半導体層の表面は、非極性面または半極性面である。例えば、第２半導体層Ｄ１２が発光層である場合には、正孔の波動関数と電子の波動関数とが発光層の井戸層内で好適に重なり合う。そのため、この発光層を有する発光素子の内部量子効率は従来に比べて高い。
また、半導体配列体Ｓ３は、第１の実施形態で説明した効果を有する。
５．変形例
第１の実施形態およびその変形例を自由に組み合わせて、本実施形態に適用してもよい。
１．実験Ａ
１−１．基板
図１５は、凹凸加工したサファイア基板の表面を示す走査型顕微鏡写真である。図１６は、図１５のＸＶＩ−ＸＶＩ断面に相当する断面を示す断面図である。図１５および図１６に示すように、円錐形状の複数の凸部がハニカム状に配置されている。
１−２．分解層
図１７は、サファイア基板にバッファ層と分解層と架橋部とを形成したものの表面を示す走査型顕微鏡写真である。図１８は、図１７のＸＶＩＩＩ−ＸＶＩＩＩ断面に相当する断面を示す断面図である。分解層としてＧａＮを形成した。架橋部としてＡｌＮをスパッタリングにより形成した。スパッタリングの時間は５０秒であった。ＡｌＮからなる架橋部の膜厚は１４．３ｎｍである。
１−３．分解層のエッチング
図１９は、分解層のエッチングをした後の架橋部等の表面を示す走査型顕微鏡写真である。図１９に示すように、架橋部Ｃ１０の脚部Ｃ１０ａにおける貫通孔の密度は、架橋部Ｃ１０の上面部Ｃ１０ｂにおける貫通孔の密度よりも高い。つまり、貫通転位に起因する貫通孔は、架橋部Ｃ１０の脚部Ｃ１０ａに集中している。
なお、図１９に示すように、架橋部Ｃ１０の一部にクラックが入っている。クラックは、エッチング時もしくは降温時に生じる可能性がある。そのため、エッチング後に連続して成膜すると、クラックは発生しにくい。しかし、架橋部Ｃ１０は、全体として安定であり、架橋部Ｃ１０より上層の半導体層について問題なく成長させることができる。
図２０は、図１９のＸＸ−ＸＸ断面に相当する断面を示す断面図である。図２０に示すように、左側には空隙が観測される。図２０の右側には、ＧａＮからなる分解層の残渣が観測される。
１−４．貫通孔の位置
図１９に示すように、貫通孔は、架橋部Ｃ１０の脚部Ｃ１０ａに集中している。架橋部Ｃ１０より上層の半導体層は、架橋部Ｃ１０の上面部Ｃ１０ｂから成長する。したがって、架橋部Ｃ１０より上層の半導体層においては、貫通転位密度は比較的低い。すなわち、架橋部Ｃ１０より上層の半導体層の結晶性は優れている。
実験Ａでは、円錐形状の凸部を有する基板を用いた。しかし、第１の実施形態の基板Ａ１０を用いても、同様に架橋部を形成することができる。架橋部の形状が異なるだけであって、空隙を内部に有する架橋部を形成できることに変わりないからである。
２．実験Ｂ
２−１．分解層までの成膜
実験Ｂでは、実験Ａと同じ凹凸基板を用いた。分解層としてＧａＮ層をＭＯＣＶＤ法により形成した。架橋部としてＡｌＧａＮ層をＭＯＣＶＤ法により形成した。Ａｌの組成は３５％であった。ＡｌＧａＮ層の膜厚は２５．８ｎｍであった。
２−１．分解層のエッチング
図２１は、架橋部としてＡｌＧａＮ層を形成した場合の断面を示す走査型顕微鏡写真である。このように、架橋部としてＡｌＧａＮ層を形成した場合であっても、空隙を形成することができる。なお、分解層としてＧａＮ層を形成し、架橋部としてＡｌ組成が５％以上３５％以下のＡｌＧａＮ層を形成した場合には、架橋部を形成することができた。
ここで、架橋部としてＡｌＧａＮ層を形成する場合には、Ａｌ組成が小さいほど、架橋部の組成と分解層の組成とが近い。つまり、架橋部と分解層との間の格子定数差は小さい。そのため、クラックの発生を防止できる。しかしその代わりに、架橋部の熱分解温度と分解層の熱分解温度とが近い。つまり、分解層を分解する際に架橋部もダメージを受けるおそれがある。一方、Ａｌ組成が大きいほど、架橋部の組成と分解層の組成とが離れている。そのため、熱分解による架橋部へのダメージを抑制できる。その代わりに、クラックが生じやすい。
３．実験Ｃ
３−１．分解層までの成膜
実験Ｃでは、実験Ａと同じ凹凸基板を用いた。分解層としてＧａＮ層をＭＯＣＶＤ法により形成した。架橋部として３００℃以上６００℃以下の低温で低温ＡｌＮ層をＭＯＣＶＤ法により形成した。低温ＡｌＮ層の膜厚は２５．８ｎｍであった。
３−２．分解層のエッチング
図２２は、架橋部として低温ＡｌＮ層を形成した場合の断面を示す走査型顕微鏡写真である。このように、架橋部として低温ＡｌＮ層を形成した場合であっても、空隙を形成することができる。
４．実験Ｄ
４−１．基板
基板としてストライプ状の凹凸が形成された基板を用いた。そして、分解層として非極性面のｍ面のＧａＮ層をＭＯＣＶＤ法により形成し、架橋部としてＡｌＧａＮ層をＭＯＣＶＤ法により形成した。
４−２．分解層のエッチング
図２３は、分解層のエッチング後の架橋部の周辺を示す走査型顕微鏡写真である。図２４は、分解層のエッチング後の架橋部の周辺の断面を示す走査型顕微鏡写真である。図２３および図２４に示すように、基板とＡｌＧａＮ層との間に空隙が観測される。
５．実験Ｅ
５−１．架橋部の膜厚
架橋部Ｃ１０の膜厚が８ｎｍ以上６０ｎｍ以下の程度の場合に、好適な空隙が得られた。
Ｓ１…半導体配列体
Ａ１０…基板
Ａ１１…凹凸形状部
Ａ１１ａ…凸部
Ａ１１ｂ…底面部
Ｂ１０…バッファ層
Ｂ１０ａ…斜面部
Ｂ１０ｂ…底面部
Ｃ１０…架橋部
Ｃ１０ａ…脚部
Ｃ１０ｂ…上面部
Ｃ１１ａ…第１の貫通孔
Ｃ１１ｂ…第２の貫通孔
Ｄ１０…半導体積層体

Claims (21)

  1. 基板と、
    前記基板に架橋された架橋部と、
    前記架橋部の上に配列された複数の半導体積層体と、
    前記基板と前記架橋部とにより囲まれた空隙と、
    を有する半導体配列体において、
    前記架橋部は、
    脚部と複数の上面部と、
    前記脚部と前記上面部との少なくとも一方に形成された複数の貫通孔と、
    を有し、
    前記空隙は、
    前記複数の貫通孔により前記半導体配列体の外部と連通しており、
    前記複数の半導体積層体における各々の半導体積層体は、
    前記複数の上面部における各々の上面部に直接接触していること
    を特徴とする半導体配列体。
  2. 請求項１に記載の半導体配列体において、
    前記脚部は、
    第１の開口部と第２の開口部とを有する１以上の第１の貫通孔を有し、
    前記複数の上面部の少なくとも一部は、
    １以上の第２の貫通孔を有し、
    前記第１の貫通孔の前記第１の開口部は、
    前記第１の空隙に向かって開口しており、
    前記第１の貫通孔の前記第２の開口部は、
    前記半導体配列体の外部に向かって開口しており、
    前記第２の貫通孔は、
    前記半導体積層体により塞がれていること
    を特徴とする半導体配列体。
  3. 請求項１または請求項２に記載の半導体配列体において、
    前記脚部における前記第１の貫通孔の密度は、
    前記上面部における前記第２の貫通孔の密度よりも高いこと
    を特徴とする半導体配列体。
  4. 請求項１から請求項３までのいずれか１項に記載の半導体配列体において、
    前記架橋部の前記上面部の膜厚は、
    前記架橋部の前記脚部の膜厚よりも厚いこと
    を特徴とする半導体配列体。
  5. 請求項１から請求項４までのいずれか１項に記載の半導体配列体において、
    前記基板は、
    頂部を有する凸部と底面部とを有し、
    前記複数の上面部と前記基板の前記底面部との間の距離は、
    前記基板の前記凸部の前記頂部と前記基板の前記底面部との間の距離よりも大きいこと
    を特徴とする半導体配列体。
  6. 請求項５に記載の半導体配列体において、
    前記複数の上面部のうちの１つの上面部における前記底面部からの高さは、
    前記複数の上面部の前記底面部からの高さの平均値の−１０％以上１０％以下の範囲内にあること
    を特徴とする半導体配列体。
  7. 請求項１から請求項４までのいずれか１項に記載の半導体配列体において、
    前記基板は、
    底面部と凸部とを有し、
    前記架橋部の前記脚部は、
    前記基板の前記凸部に架橋されていること
    を特徴とする半導体配列体。
  8. 請求項１から請求項４までのいずれか１項に記載の半導体配列体において、
    前記基板は、
    平坦な主面を有し、
    前記基板の前記主面の第１の領域の上にマスク層が形成されており、
    前記架橋部の前記脚部は、
    前記マスク層の表面に接触した状態で架橋されていること
    を特徴とする半導体配列体。
  9. 請求項１から請求項４までのいずれか１項に記載の半導体配列体において、
    前記基板は、
    底面部と側面部と上平坦部とを有し、
    前記架橋部の前記脚部は、
    前記基板の前記底面部から前記基板の前記上平坦部にわたって架橋されており、
    前記架橋部の前記複数の上面部の表面は、
    非極性面もしくは半極性面であること
    を特徴とする半導体配列体。
  10. 請求項１から請求項９までのいずれか１項に記載の半導体配列体において、
    前記架橋部は、
    Ａｌを含むIII 族窒化物から成ること
    を特徴とする半導体配列体。
  11. 請求項１から請求項１０までのいずれか１項に記載の半導体配列体において、
    前記架橋部における最も厚い箇所の膜厚は、
    ０．２５ｎｍ以上１００ｎｍ以下であること
    を特徴とする半導体配列体。
  12. 請求項１から請求項１１までのいずれか１項に記載の半導体配列体において、
    前記架橋部は、
    その表面にファセット面を有すること
    を特徴とする半導体配列体。
  13. 基板の上に分解層を形成する分解層形成工程と、
    前記分解層の上に架橋部を形成する架橋部形成工程と、
    前記分解層を分解する分解工程と、
    前記架橋部の上に複数の半導体積層体を形成する半導体積層体形成工程と、
    前記複数の半導体積層体から前記基板を分離する基板分離工程と、
    を有し、
    前記分解層形成工程では、
    前記分解層を成長させるとともに複数の貫通転位を伸長させ、
    前記架橋部形成工程では、
    脚部と複数の上面部とを有する前記架橋部を形成するとともに、
    前記複数の貫通転位を前記架橋部の表面に表出させ、
    前記分解工程では、
    前記架橋部の前記表面に表出している前記複数の貫通転位を広げることにより前記架橋部を貫通する複数の貫通孔を形成し、
    前記複数の貫通孔の内部に露出する前記分解層を分解し、
    前記半導体積層体形成工程では、
    前記架橋部の前記複数の上面部における各々の上面部から前記複数の半導体積層体における各々の半導体積層体を成長させること
    を特徴とするマイクロデバイスの製造方法。
  14. 請求項１３に記載のマイクロデバイスの製造方法において、
    前記分解工程では、
    前記分解層を分解した後に生じる分解生成物を前記複数の貫通孔から前記架橋部の外部に排出し、
    前記分解層が存在していた領域に空隙を形成すること
    を特徴とするマイクロデバイスの製造方法。
  15. 請求項１３または請求項１４に記載のマイクロデバイスの製造方法において、
    前記分解層形成工程では、
    前記分解層の成長の初期には前記分解層を主に縦方向に成長させ、
    前記分解層の成長の後期には前記分解層を主に横方向に成長させ、
    前記分解工程では、
    前記複数の貫通孔のうち前記脚部に第１の貫通孔を形成し、
    前記複数の貫通孔のうち前記複数の上面部に第２の貫通孔を形成し、
    前記第１の貫通孔の密度を、
    前記第２の貫通孔の密度よりも高くすること
    を特徴とするマイクロデバイスの製造方法。
  16. 請求項１３から請求項１５までのいずれか１項に記載のマイクロデバイスの製造方法において、
    前記架橋部形成工程では、
    前記架橋部の前記複数の上面部の膜厚を、
    前記架橋部の前記脚部の膜厚よりも厚くすること
    を特徴とするマイクロデバイスの製造方法。
  17. 請求項１３から請求項１６までのいずれか１項に記載のマイクロデバイスの製造方法において、
    底面部と凸部とを有する凹凸形状部を有する凹凸基板を用い、
    前記分解層形成工程では、
    前記凹凸基板の前記凹凸形状部の側に前記分解層を形成すること
    を特徴とするマイクロデバイスの製造方法。
  18. 請求項１３から請求項１６までのいずれか１項に記載のマイクロデバイスの製造方法において、
    平坦な主面を有する前記基板の前記主面の第１領域の上にマスク層を形成するマスク層形成工程を有し、
    前記分解層形成工程では、
    前記主面における前記マスク層が形成されていない第２領域の上に前記分解層を形成すること
    を特徴とするマイクロデバイスの製造方法。
  19. 請求項１８に記載のマイクロデバイスの製造方法において、
    前記分解層形成工程では、
    前記分解層を前記第２領域から前記マスク層の表面の一部までを覆うまで成長させ、
    前記架橋部形成工程では、
    前記マスク層の前記表面に接触する前記架橋部を形成すること
    を特徴とするマイクロデバイスの製造方法。
  20. 請求項１３から請求項１９までのいずれか１項に記載のマイクロデバイスの製造方法において、
    前記架橋部形成工程では、
    前記架橋部の表面の少なくとも一部にファセット面を形成すること
    を特徴とするマイクロデバイスの製造方法。
  21. 請求項１３から請求項２０までのいずれか１項に記載のマイクロデバイスの製造方法において、
    前記半導体積層体に電極を形成する電極形成工程を有すること
    を特徴とするマイクロデバイスの製造方法。
JP2016257142A 2016-12-28 2016-12-28 半導体配列体およびマイクロデバイスの製造方法 Active JP6642804B2 (ja)

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