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JP6652445B2 - 半導体装置の製造方法 - Google Patents
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Description

本発明は、半導体装置の製造方法に関し、例えば、不揮発性メモリを有する半導体装置の製造に利用できるものである。
電気的に書込・消去が可能な不揮発性半導体記憶装置として、ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）が広く使用されている。現在広く用いられているフラッシュメモリに代表されるこれらの記憶装置は、ＭＩＳＦＥＴのゲート電極下に、酸化膜で囲まれた導電性の浮遊ゲート電極あるいはトラップ性絶縁膜を有しており、浮遊ゲートあるいはトラップ性絶縁膜での電荷蓄積状態を記憶情報とし、それをトランジスタの閾値として読み出すものである。トラップ性絶縁膜とは、電荷の蓄積可能な絶縁膜をいい、一例として、窒化シリコン膜などが挙げられる。このような電荷蓄積領域への電荷の注入・放出によってＭＩＳＦＥＴのしきい値をシフトさせ記憶素子として動作させる。トラップ性絶縁膜を用いた不揮発性半導体記憶装置としては、ＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）膜を用いたスプリットゲート型セルがある。
また、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）において、高電界によりホットキャリアが生じることを防ぐために、低濃度の不純物を含む半導体領域と、高濃度の不純物を含む半導体領域とにより、ＬＤＤ構造を有するソース・ドレイン領域を構成する技術が知られている。
特許文献１（特開２００８−１５３５６７号公報）には、ＳＯＩ（Silicon On Insulator）基板上にＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を形成することが記載されている。ここでは、ＭＯＳＦＥＴのソース拡散層を、ドレイン拡散層よりも高い不純物濃度で形成している。
特許文献２（特開平１１−１４４４８３号公報）には、ＭＯＳ（Metal Oxide Semiconductor）型のトランジスタからなるメモリセルにおいて、ドレイン領域をソース領域よりも広い範囲に形成することが記載されている。
特開２００８−１５３５６７号公報 特開平１１−１４４４８３号公報
スプリットゲート型のメモリセルにおいては、メモリセルの微細化に伴いメモリセルの短チャネル特性の悪化と誤書込みの増加が課題となっているが、両者はトレードオフの関係にあり、それらの両方を改善することが困難であるという問題がある。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
一実施の形態である半導体装置の製造方法は、ドレイン領域側にハロー領域を備えたスプリットゲート型のＭＯＮＯＳメモリのメモリセルを形成する工程を有し、当該メモリセルを構成するソース領域を、ドレイン領域よりも深く形成するものである。
一実施の形態によれば、半導体装置の性能を向上させることができる。
実施の形態１である半導体装置の製造工程中の断面図である。 図１に続く半導体装置の製造工程中の断面図である。 図２に続く半導体装置の製造工程中の断面図である。 図３に続く半導体装置の製造工程中の断面図である。 図４に続く半導体装置の製造工程中の断面図である。 図５に続く半導体装置の製造工程中の断面図である。 図６に続く半導体装置の製造工程中の断面図である。 図７に続く半導体装置の製造工程中の断面図である。 図８に続く半導体装置の製造工程中の断面図である。 図９に続く半導体装置の製造工程中の断面図である。 図１０に続く半導体装置の製造工程中の断面図である。 図１１に続く半導体装置の製造工程中の断面図である。 図１２に続く半導体装置の製造工程中の断面図である。 図１３に続く半導体装置の製造工程中の断面図である。 図１４に続く半導体装置の製造工程中の断面図である。 図１５に続く半導体装置の製造工程中の断面図である。 図１６に続く半導体装置の製造工程中の断面図である。 実施の形態１である半導体装置の変形例の製造工程中の断面図である。 図１８に続く半導体装置の製造工程中の断面図である。 実施の形態２である半導体装置の製造工程中の断面図である。 図２０に続く半導体装置の製造工程中の断面図である。 図２１に続く半導体装置の製造工程中の断面図である。 実施の形態３である半導体装置の製造工程中の断面図である。 図２３に続く半導体装置の製造工程中の断面図である。 図２４に続く半導体装置の製造工程中の断面図である。 図２５に続く半導体装置の製造工程中の断面図である。 図２６に続く半導体装置の製造工程中の断面図である。 比較例１である半導体装置の製造工程中の断面図である。 図２８に続く半導体装置の製造工程中の断面図である。 比較例２である半導体装置の製造工程中の断面図である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、符号「−」および「＋」は、導電型がｎ型またはｐ型の不純物の相対的な濃度を表しており、例えばｎ型不純物の場合は、「ｎ−」、「ｎ＋」の順に不純物濃度が高くなる。
（実施の形態１）
本実施の形態１および以下の実施の形態の半導体装置は、不揮発性メモリ（不揮発性記憶素子、フラッシュメモリ、不揮発性半導体記憶装置）を備えた半導体装置である。本実施の形態および以下の実施の形態では、不揮発性メモリは、ｎチャネル型ＭＩＳＦＥＴ（ＭＩＳＦＥＴ：Metal Insulator Semiconductor Field Effect Transistor）を基本としたメモリセルをもとに説明を行う。
また、本実施の形態および以下の実施の形態での極性（書込・消去・読出時の印加電圧の極性やキャリアの極性）は、ｎチャネル型ＭＩＳＦＥＴを基本としたメモリセルの場合の動作を説明するためのものであり、ｐチャネル型ＭＩＳＦＥＴを基本とする場合は、印加電位およびキャリアの導電型などの全ての極性を反転させることで、原理的には同じ動作を得ることができる。
＜半導体装置の製造方法について＞
以下に、本実施の形態１による半導体装置の製造方法について図１〜図１７を用いて工程順に説明する。図１〜図１７は、本実施の形態による半導体装置の製造工程中の断面図である。
ここでは、半導体基板ＳＢの主面上に形成される種々の素子のうち、不揮発性メモリセル、ｎチャネル型低電圧ＭＩＳトランジスタおよびｎチャネル型高電圧ＭＩＳトランジスタの形成工程について説明する。不揮発性メモリセルは、例えばＭＯＮＯＳ膜を用いたスプリットゲート型セルである。低電圧ＭＩＳトランジスタは、例えば論理演算回路モジュールに形成されるＣＰＵを構成する低電圧ＭＩＳトランジスタである。高電圧ＭＩＳトランジスタは、例えば不揮発性メモリ・モジュールに高電圧を供給する電源回路を構成する高電圧ＭＩＳトランジスタである。
なお、以下の説明では、不揮発性メモリセルが形成される領域をメモリセル領域１Ａ、低電圧ＭＩＳトランジスタが形成される領域を低電圧ＭＩＳ領域１Ｂ、高電圧ＭＩＳトランジスタが形成される領域を高電圧ＭＩＳ領域１Ｃと言う。図１〜図１７では、図の左側から右側に向かって、順にメモリセル領域１Ａ、低電圧ＭＩＳ領域１Ｂ、および高電圧ＭＩＳ領域１Ｃを示している。
まず、図１に示すように、例えば１Ωｃｍ〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンからなる半導体基板ＳＢを準備する。なお、シリコン基板以外の半導体基板ＳＢを用いてもよい。
続いて、半導体基板ＳＢの主面に素子分離部ＥＩを形成する。例えば、半導体基板ＳＢ中に分離溝を形成し、この分離溝の内部に酸化シリコン膜などの絶縁膜を埋め込むことにより、素子分離部ＥＩを形成する。このような素子分離法は、ＳＴＩ（Shallow Trench Isolation）法と呼ばれる。この他、ＬＯＣＯＳ（Local Oxidization of Silicon）法などを用いて素子分離部ＥＩを形成してもよい。素子分離部ＥＩの厚さは、例えば２００ｎｍ〜４００ｎｍ程度である。
次に、図２に示すように、半導体基板ＳＢの低電圧ＭＩＳ領域１Ｂにｐ型ウェルＰＷ１を、高電圧ＭＩＳ領域１Ｃにｐ型ウェルＰＷ２を、メモリセル領域１Ａにｐ型ウェルＰＷ３を、それぞれ形成する。ｐ型ウェルＰＷ１、ＰＷ２およびＰＷ３は、ｐ型不純物（例えばＢ（ホウ素））をイオン注入することによって形成する。また、図示は省略するが、メモリセル領域１Ａ、低電圧ＭＩＳ領域１Ｂおよび高電圧ＭＩＳ領域１Ｃのそれぞれの半導体基板ＳＢの主面には、イオン注入法によりｐ型不純物（例えばＢ（ホウ素））を打ち込むことで、チャネル領域を形成する。
続いて、希釈フッ酸洗浄などによって半導体基板ＳＢ（ｐ型ウェルＰＷ１、ＰＷ２およびＰＷ３）の表面を清浄化した後、低電圧ＭＩＳ領域１Ｂおよびメモリセル領域１Ａの半導体基板ＳＢの主面（ｐ型ウェルＰＷ１、ＰＷ３の表面）に、絶縁膜ＧＩ１を形成し、高電圧ＭＩＳ領域１Ｃの半導体基板ＳＢの主面（ｐ型ウェルＰＷ２の表面）に、絶縁膜ＧＩ２を形成する。絶縁膜ＧＩ１の厚さは、例えば２ｎｍ〜３ｎｍ程度であり、絶縁膜ＧＩ２の厚さは、例えば１０ｎｍ〜１５ｎｍ程度である。
絶縁膜ＧＩ１、ＧＩ２は、例えば熱酸化法により形成された酸化シリコン膜からなるが、酸化シリコン膜の他、酸窒化シリコン膜などの他の絶縁膜を用いてもよい。また、この他、酸化ハフニウム膜、酸化アルミニウム膜（アルミナ）または酸化タンタル膜など、窒化シリコン膜よりも高い誘電率を有する金属酸化膜、および酸化膜等と金属酸化膜との積層膜を形成してもよい。また、熱酸化法の他、ＣＶＤ（Chemical Vapor Deposition）法を用いて形成してもよい。また、絶縁膜ＧＩ１と絶縁膜ＧＩ２とを、それぞれ異なる膜種としてもよい。
次に、図３に示すように、半導体基板ＳＢの全面上に、導電性膜としてシリコン膜ＳＩ１を形成する。シリコン膜ＳＩ１の厚さは、例えば５０ｎｍ〜１５０ｎｍ程度である。このシリコン膜ＳＩ１として、例えばＣＶＤ法などを用いて形成される多結晶シリコン膜を用いてもよい。または、シリコン膜ＳＩ１として、非晶質シリコン膜を堆積し、熱処理を施すことにより結晶化させてもよい（結晶化処理）。このシリコン膜ＳＩ１は、低電圧ＭＩＳ領域１Ｂにおいて低電圧ＭＩＳトランジスタのゲート電極となり、高電圧ＭＩＳ領域１Ｃにおいて高電圧ＭＩＳトランジスタのゲート電極となり、メモリセル領域１Ａにおいて不揮発性メモリセルの制御ゲート電極となる。
続いて、メモリセル領域１Ａのシリコン膜ＳＩ１中に、ｎ型不純物（例えばＰ（リン）またはＡｓ（ヒ素））を注入する。
続いて、シリコン膜ＳＩ１の表面を熱酸化することにより、シリコン膜ＳＩ１の上部に酸化シリコン膜（キャップ絶縁膜）ＣＰ１を形成する。酸化シリコン膜ＣＰ１の厚さは、例えば３ｎｍ〜１０ｎｍ程度である。なお、この酸化シリコン膜ＣＰ１を、ＣＶＤ法を用いて形成してもよい。
続いて、酸化シリコン膜ＣＰ１の上部に、ＣＶＤ法などを用いて、窒化シリコン膜（キャップ絶縁膜）ＣＰ２を形成する。窒化シリコン膜ＣＰ２の厚さは、例えば５０ｎｍ〜１５０ｎｍ程度である。
次に、図４に示すように、メモリセル領域１Ａの制御ゲート電極ＣＧの形成予定領域、低電圧ＭＩＳ領域１Ｂ、および高電圧ＭＩＳ領域１Ｃに、フォトリソグラフィ法を用いてフォトレジスト膜（図示しない）を形成し、このフォトレジスト膜をマスクとして、メモリセル領域１Ａの窒化シリコン膜ＣＰ２、酸化シリコン膜ＣＰ１、シリコン膜ＳＩ１および絶縁膜ＧＩ１をエッチングする。この後、フォトレジスト膜をアッシングなどにより除去することにより、シリコン膜ＳＩ１からなる制御ゲート電極ＣＧ（例えばゲート長が８０ｎｍ程度）をメモリセル領域１Ａに形成する。
また、メモリセル領域１Ａにおいて、制御ゲート電極ＣＧの横の半導体基板ＳＢの主面は、少なくとも窒化シリコン膜ＣＰ２、酸化シリコン膜ＣＰ１およびシリコン膜ＳＩ１から露出する。ここでは、半導体基板ＳＢの当該主面は、絶縁膜ＧＩ１からも露出する。メモリセル領域１Ａにおいて、制御ゲート電極ＣＧの下に残存する絶縁膜ＧＩ１は、後に形成する制御トランジスタのゲート絶縁膜となる。
続いて、低電圧ＭＩＳ領域１Ｂおよび高電圧ＭＩＳ領域１Ｃの窒化シリコン膜ＣＰ２および酸化シリコン膜ＣＰ１を除去する。
このように、制御ゲート電極ＣＧの上部に、キャップ絶縁膜（窒化シリコン膜ＣＰ２および酸化シリコン膜ＣＰ１）を形成しているので、制御ゲート電極部（制御ゲート電極ＣＧとキャップ絶縁膜との積層膜部）は高くなる。これにより、後述するメモリゲート電極ＭＧを制御性良く、良好な形状に形成することができる。すなわち、サイドウォール状に形成されるメモリゲート電極ＭＧの側壁を、半導体基板ＳＢの主面に対して垂直に近い角度で形成することができる。
続いて、窒化シリコン膜ＣＰ２およびシリコン膜ＳＩ１をマスク（不純物注入阻止マスク）として用いて、ｎ型不純物（例えばＰ（リン）またはＡｓ（ヒ素））をイオン注入法により打ち込むことにより、メモリセル領域１Ａの半導体基板ＳＢの主面に、チャネル領域ＣＨ１を形成する。チャネル領域ＣＨ１は、制御ゲート電極ＣＧの横の半導体基板ＳＢの主面に一対形成される。なお、本願では、上記チャネル領域ＣＨ１の他、後に形成する制御ゲート電極およびメモリゲート電極のそれぞれの直下の半導体基板ＳＢの主面を含む領域をチャネル領域と呼ぶ場合がある。
次に、図５に示すように、窒化シリコン膜ＣＰ２およびシリコン膜ＳＩ１の上部を含む半導体基板ＳＢ上に、絶縁膜ＣＳＬ（Ｃ１、Ｃ２およびＣ３）を形成する。
まず、半導体基板ＳＢの主面を清浄化処理した後、窒化シリコン膜ＣＰ２およびシリコン膜ＳＩ１の上部を含む半導体基板ＳＢ上に、酸化シリコン膜（ボトム酸化膜）Ｃ１を形成する。この酸化シリコン膜Ｃ１は、例えば熱酸化法（好ましくはＩＳＳＧ（In Situ Steam Generation）酸化）により形成され、その厚さは、例えば４ｎｍ程度である。なお、酸化シリコン膜Ｃ１はＣＶＤ法を用いて形成してもよい。
続いて、酸化シリコン膜Ｃ１上に、窒化シリコン膜Ｃ２を形成する。この窒化シリコン膜Ｃ２は、例えばＣＶＤ法により形成され、その厚さは、例えば１０ｎｍ程度である。この窒化シリコン膜Ｃ２が、不揮発性メモリセルの電荷蓄積部となり、絶縁膜（ＯＮＯ膜）ＣＳＬを構成する中間層となる。
続いて、窒化シリコン膜Ｃ２上に、酸化シリコン膜（トップ酸化膜）Ｃ３を形成する。この酸化シリコン膜Ｃ３は、例えばＣＶＤ法により形成され、その厚さは、例えば５ｎｍ程度である。
以上の工程により、酸化シリコン膜Ｃ１、窒化シリコン膜Ｃ２および酸化シリコン膜Ｃ３からなるＯＮＯ（Oxide Nitride Oxide）膜である絶縁膜ＣＳＬを形成することができる。
また、本実施の形態においては、絶縁膜ＣＳＬの内部の電荷蓄積部（電荷蓄積層、トラップ準位を有する絶縁膜）として、窒化シリコン膜Ｃ２を形成しているが、例えば酸窒化シリコン膜、酸化アルミニウム膜、酸化ハフニウム膜または酸化タンタル膜などの他の絶縁膜を用いてもよい。これらの膜は、窒化シリコン膜よりも高い誘電率を有する高誘電率膜である。また、シリコンナノドットを有する絶縁膜を用いて電荷蓄積層を形成してもよい。
また、メモリセル領域１Ａに形成された絶縁膜ＣＳＬは、後に形成するメモリゲート電極のゲート絶縁膜として機能し、電荷保持（電荷蓄積）機能を有する。したがって、少なくとも３層の積層構造を有し、外側の層（酸化シリコン膜Ｃ１、Ｃ３）のポテンシャル障壁高さに比べ、内側の層（窒化シリコン膜Ｃ２）のポテンシャル障壁高さが低くなるよう構成する。また、各層の厚さはその不揮発性メモリセルの動作方式毎に最適な値を有する。
続いて、絶縁膜ＣＳＬ上に、導電性膜としてシリコン膜ＳＩ２を形成する。シリコン膜ＳＩ２の厚さは、例えば２０ｎｍ〜１００ｎｍ程度である。このシリコン膜ＳＩ２として、例えばＣＶＤ法などを用いて形成される多結晶シリコン膜を用いてもよい。または、シリコン膜ＳＩ２として、非晶質シリコン膜を堆積し、熱処理を施すことにより結晶化させてもよい（結晶化処理）。なお、このシリコン膜ＳＩ２に必要に応じて不純物を導入してもよい。また、このシリコン膜ＳＩ２は、後述するように、メモリセル領域１ＡにおいてメモリセルＭＣのメモリゲート電極（例えばゲート長が５０ｎｍ程度）となる。
次に、図６に示すように、シリコン膜ＳＩ２をエッチバックする。このエッチバック工程では、シリコン膜ＳＩ２をその表面から所定の膜厚分だけ異方的なドライエッチングにより除去する。この工程により、制御ゲート電極ＣＧの両側の側壁部に、絶縁膜ＣＳＬを介して、シリコン膜ＳＩ２を、サイドウォール状（側壁膜状）に残存させることができる。この際、低電圧ＭＩＳ領域１Ｂおよび高電圧ＭＩＳ領域１Ｃにおいては、シリコン膜ＳＩ２がエッチングされ、絶縁膜ＣＳＬが露出する。なお、低電圧ＭＩＳ領域１Ｂおよび高電圧ＭＩＳ領域１Ｃのそれぞれの端部においては、シリコン膜ＳＩ１の側壁に、絶縁膜ＣＳＬを介してシリコン膜ＳＩ２がサイドウォール状（側壁膜状）にシリコンスペーサＳＰ２として残存する。
上記制御ゲート電極ＣＧの両方の側壁部のうち、一方の側壁部に残存したシリコン膜ＳＩ２により、メモリゲート電極ＭＧが形成される。また、他方の側壁部に残存したシリコン膜ＳＩ２により、シリコンスペーサＳＰ１が形成される。
ここで、メモリセル領域１Ａにおいて、メモリゲート電極ＭＧの下の絶縁膜ＣＳＬが、メモリトランジスタのゲート絶縁膜となる。シリコン膜ＳＩ２の厚さに対応してメモリゲート電極ＭＧのゲート長が決まる。
このように、メモリゲート電極ＭＧは、制御ゲート電極部（制御ゲート電極ＣＧとキャップ絶縁膜との積層膜部）の側壁に絶縁膜ＣＳＬを介してサイドウォール状（側壁膜状）に形成される。このため、制御ゲート電極部を高く形成することにより、メモリゲート電極ＭＧを制御性良く、良好な形状に形成することができる。そして、メモリゲート電極ＭＧの高さを確保することができるため、メモリゲート電極ＭＧの側壁に形成されるサイドウォールＳＷを制御性良く、良好な形状に形成することができる。さらに、メモリゲート電極ＭＧやサイドウォールＳＷをマスクとしてｎ型不純物を注入することにより形成されるエクステンション領域ＥＸ２や拡散層ＤＬ２を制御性良く、良好な形状に形成することができる。
また、メモリゲート電極ＭＧと半導体基板ＳＢの主面との間には、絶縁膜ＣＳＬが介在しており、当該絶縁膜ＣＳＬは、メモリゲート電極ＭＧと半導体基板ＳＢの主面との間から、メモリゲート電極ＭＧと制御ゲート電極ＣＧの側壁との間に亘って連続的に形成されている。つまり、絶縁膜ＣＳＬは、Ｌ字型の断面構造を有する。
次に、図７に示すように、制御ゲート電極ＣＧの側壁部でメモリゲート電極ＭＧを形成しない側のシリコンスペーサＳＰ１と、シリコン膜ＳＩ１に絶縁膜ＣＳＬを介して隣接するシリコンスペーサＳＰ２とを、エッチングにより除去する。
続いて、メモリゲート電極ＭＧから露出する絶縁膜ＣＳＬをエッチングによって除去する。これにより、低電圧ＭＩＳ領域１Ｂおよび高電圧ＭＩＳ領域１Ｃにおいては、シリコン膜ＳＩ１が露出する。また、メモリセル領域１Ａにおいて、制御ゲート電極ＣＧの上部の窒化シリコン膜ＣＰ２が露出し、上面にチャネル領域ＣＨ１が形成されたｐ型ウェルＰＷ３が露出する。
次に、低電圧ＭＩＳ領域１Ｂおよび高電圧ＭＩＳ領域１Ｃにおいて、シリコン膜ＳＩ１に、例えばＰ（リン）などのｎ型不純物を注入する。
次に、図８に示すように、低電圧ＭＩＳトランジスタおよび高電圧ＭＩＳトランジスタの各ゲート電極の形成予定領域において、シリコン膜ＳＩ１上に、フォトリソグラフィ法を用いてフォトレジスト膜（図示しない）を形成し、このフォトレジスト膜をマスクとして用いて、シリコン膜ＳＩ１、絶縁膜ＧＩ１およびＧＩ２をエッチングする。この後、フォトレジスト膜をアッシングなどにより除去することにより、低電圧ＭＩＳ領域１Ｂに低電圧ＭＩＳトランジスタのゲート電極ＧＥ１を形成し、高電圧ＭＩＳ領域１Ｃに高電圧ＭＩＳトランジスタのゲート電極ＧＥ２を形成する。
ゲート電極ＧＥ１のゲート長は、例えば４０ｎｍ程度であり、ゲート電極ＧＥ２のゲート長は、例えば１０００ｎｍ程度である。
また、ゲート電極ＧＥ１の下に残存する絶縁膜ＧＩ１が、低電圧ＭＩＳトランジスタのゲート絶縁膜となり、ゲート電極ＧＥ２の下に残存する絶縁膜ＧＩ２が高電圧ＭＩＳトランジスタのゲート絶縁膜となる。
次に、図９に示すように、制御ゲート電極ＣＧの一方の側壁（メモリゲート電極ＭＧと逆側の側壁）と隣接する領域の半導体基板ＳＢの主面を露出する開口部を有するフォトレジスト膜（図示しない）を形成する。当該フォトレジスト膜は、メモリゲート電極ＭＧに隣接する半導体基板ＳＢの主面と、低電圧ＭＩＳ領域１Ｂと、高電圧ＭＩＳ領域１Ｃとを覆うレジストパターンである。その後、当該フォトレジスト膜のパターンをマスクに、半導体基板ＳＢの主面に対してｐ型不純物を斜めに注入する。
これにより、制御ゲート電極ＣＧの下部の半導体基板ＳＢにｐ型のハロー領域（ｐ型不純物領域）ＨＬ１を形成する。このハロー領域ＨＬ１を形成することで、後に形成するドレイン領域からメモリトランジスタのチャネル領域への空乏層の広がりが抑制され、メモリトランジスタの短チャネル効果が抑制される。よって、メモリトランジスタのしきい値電圧の低下を抑制することができる。
さらに、上記フォトレジスト膜がある状態で、半導体基板ＳＢ（ｐ型ウェルＰＷ３）中に、Ａｓ（ヒ素）またはＰ（リン）などのｎ型不純物を注入することで、ｎ−型半導体領域であるエクステンション領域ＥＸ１を形成する。エクステンション領域ＥＸ１は、制御ゲート電極ＣＧの側壁（絶縁膜ＣＳＬを介してメモリゲート電極ＭＧと隣り合う側とは反対側の側壁）に自己整合して、半導体基板ＳＢの主面に形成される。この後、上記フォトレジスト膜を除去する。
続いて、メモリゲート電極ＭＧに隣接する領域の半導体基板ＳＢの主面を露出する開口部を有するフォトレジスト膜（図示しない）を形成する。当該フォトレジスト膜は、制御ゲート電極ＣＧに隣接する半導体基板ＳＢの主面と、低電圧ＭＩＳ領域１Ｂと、高電圧ＭＩＳ領域１Ｃとを覆うレジストパターンである。その後、当該フォトレジスト膜のパターンをマスクに、半導体基板ＳＢ（ｐ型ウェルＰＷ３）の上面に、Ａｓ（ヒ素）またはＰ（リン）などのｎ型不純物を注入することで、ｎ−型半導体領域であるエクステンション領域ＥＸ２を形成する。この際、エクステンション領域ＥＸ２は、メモリゲート電極ＭＧの側壁（絶縁膜ＣＳＬを介して制御ゲート電極ＣＧと隣り合う側とは反対側の側壁）に自己整合して形成される。
エクステンション領域ＥＸ２は、エクステンション領域ＥＸ１の形成の際に行うイオン注入工程よりも高い濃度でイオン注入を行うことで形成する。つまり、エクステンション領域ＥＸ１のｎ型不純物の濃度よりもエクステンション領域ＥＸ２のｎ型不純物の濃度の方が高い。エクステンション領域ＥＸ１、ＥＸ２のそれぞれの形成深さは同程度である。なお、ここではエクステンション領域ＥＸ１、ＥＸ２を別工程で形成することについて説明するが、エクステンション領域ＥＸ１、ＥＸ２は同一のイオン注入工程により形成しても構わない。
続いて、低電圧ＭＩＳ領域１Ｂの半導体基板ＳＢの主面を露出し、メモリセル領域１Ａおよび高電圧ＭＩＳ領域１Ｃを覆うフォトレジスト膜を形成する。その後、当該フォトレジスト膜のパターンをマスクに、半導体基板ＳＢの主面に対してｐ型不純物を斜めに注入する。これにより、ゲート電極ＧＥ１の横の半導体基板ＳＢにｐ型のハロー領域（ｐ型不純物領域）ＨＬ２を形成する。
続いて、当該フォトレジストをマスクに、半導体基板ＳＢ（ｐ型ウェルＰＷ１）の上面にＡｓ（ヒ素）またはＰ（リン）などのｎ型不純物を注入することで、ｎ−型半導体領域であるエクステンション領域ＥＸ３を形成する。エクステンション領域ＥＸ３は、ゲート電極ＧＥ１の両側の半導体基板ＳＢの主面に形成される。この際、エクステンション領域ＥＸ３は、ゲート電極ＧＥ１の側壁に自己整合して形成される。
エクステンション領域ＥＸ３は、エクステンション領域ＥＸ１、ＥＸ２よりも形成深さが浅い。エクステンション領域ＥＸ３を浅く形成することで、エクステンション領域ＥＸ３を含む低電圧ＭＩＳの高速動作化が可能となる。また、エクステンション領域ＥＸ３は、半導体基板ＳＢ内においてハロー領域ＨＬ２に覆われている。
続いて、メモリセル領域１Ａおよび低電圧ＭＩＳ領域１Ｂを覆い、高電圧ＭＩＳ領域１Ｃを露出するフォトレジスト膜（図示しない）を形成する。その後、当該フォトレジスト膜をマスクに、半導体基板ＳＢ（ｐ型ウェルＰＷ２）の上面にＡｓ（ヒ素）またはＰ（リン）などのｎ型不純物を注入することで、ｎ−型半導体領域であるエクステンション領域ＥＸ４を形成する。エクステンション領域ＥＸ４は、ゲート電極ＧＥ２の両側の半導体基板ＳＢの主面に形成される。この際、エクステンション領域ＥＸ４は、ゲート電極ＧＥ２の側壁に自己整合して形成される。
エクステンション領域ＥＸ４は、エクステンション領域ＥＸ１〜ＥＸ３のいずれよりも形成深さが深い。このようにエクステンション領域ＥＸ４を深く形成することで、後に図１４を用いて説明する熱処理を行った際、エクステンション領域ＥＸ４に含まれるｎ型不純物が広範囲に拡散し、これにより、高電圧ＭＩＳのソース・ドレイン領域を構成するｎ型半導体領域と、ｐ型ウェルＰＷ２との間の不純物の濃度差が急峻となることを防ぐことができる。したがって、高電圧ＭＩＳの耐圧を高めることができる。また、ハロー領域ＨＬ２は、エクステンション領域ＥＸ１〜ＥＸ４のいずれよりも形成深さが深い。
ここでは、エクステンション領域ＥＸ１、ＥＸ２およびＥＸ３を、異なるイオン注入工程で形成している。このように、エクステンション領域ＥＸ１〜ＥＸ３のそれぞれを異なるイオン注入工程で形成することにより、エクステンション領域ＥＸ１〜ＥＸ３をそれぞれ所望の不純物濃度および所望の接合の深さで形成することが可能となる。つまり、エクステンション領域ＥＸ１〜ＥＸ３のうち、２種類以上のエクステンション領域を同一のイオン注入工程で形成する場合に比べ、エクステンション領域、および、後に形成するソース・ドレイン領域のそれぞれの濃度分布の設定の自由度を向上させることができる。
エクステンション領域ＥＸ１は、ハロー領域ＨＬ１を形成する前に形成してもよい。また、エクステンション領域ＥＸ３は、ハロー領域ＨＬ２を形成する前に形成してもよい。また、ハロー領域ＨＬ１およびエクステンション領域ＥＸ１の形成工程と、エクステンション領域ＥＸ２の形成工程と、ハロー領域ＨＬ２およびエクステンション領域ＥＸ３の形成工程とは、どのような順序で行っても良い。
エクステンション領域ＥＸ１は、ハロー領域ＨＬ１中に形成される。つまり、ハロー領域ＨＬ１はエクステンション領域ＥＸ１よりも深く形成されており、エクステンション領域ＥＸ１の端部であって、メモリゲート電極ＭＧ側の端部は、ハロー領域ＨＬ１に覆われている。なお、ハロー領域ＨＬ１の一部は、制御ゲート電極ＣＧ側のチャネル領域ＣＨ１の全体と重なるように形成されている。メモリセル領域１Ａの半導体基板ＳＢの主面には、エクステンション領域ＥＸ１側からエクステンション領域ＥＸ２側に向かって順に、エクステンション領域ＥＸ１、ハロー領域ＨＬ１、ｐ型ウェルＰＷ３、チャネル領域ＣＨ１およびエクステンション領域ＥＸ２が形成されている。
次に、図１０に示すように、メモリセル領域１Ａにおいて、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの合成パターンの両側の側壁部に、側壁絶縁膜であるサイドウォールＳＷを形成する。また、低電圧ＭＩＳ領域１Ｂおよび高電圧ＭＩＳ領域１Ｃにおいて、ゲート電極ＧＥ１、ＧＥ２のそれぞれの両側の側壁部に、サイドウォールＳＷを形成する。ここでは、例えば半導体基板ＳＢの主面全面上に酸化シリコン膜を堆積し、さらに、その上に窒化シリコン膜を堆積することにより、酸化シリコン膜および窒化シリコン膜の積層体よりなる絶縁膜を形成する。
この絶縁膜をエッチバックすることによって、半導体基板ＳＢの主面と、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極ＧＥ１およびＧＥ２のそれぞれの上面とが露出する。これにより、上記合成パターンの側壁部、ゲート電極ＧＥ１の側壁部およびゲート電極ＧＥ２の側壁部のそれぞれに、サイドウォールＳＷを形成する。サイドウォールＳＷとしては、酸化シリコン膜と窒化シリコン膜との積層体の他、単層の酸化シリコン膜や単層の窒化シリコン膜などの絶縁膜を用いてもよい。
次に、図１１に示すように、メモリセル領域１Ａの一部を覆い、低電圧ＭＩＳ領域１Ｂおよび高電圧ＭＩＳ領域１Ｃのそれぞれの半導体基板ＳＢの主面の全体を覆うフォトレジスト膜ＰＲ１を形成する。メモリセル領域１Ａにおいて、フォトレジスト膜ＰＲ１は、少なくともメモリゲート電極ＭＧに隣接する領域の半導体基板ＳＢの主面を覆っている。また、フォトレジスト膜ＰＲ１は、メモリゲート電極ＭＧの上面を覆っている。また、フォトレジスト膜ＰＲ１は、制御ゲート電極ＣＧに隣接する領域の半導体基板ＳＢの主面を露出しており、窒化シリコン膜ＣＰ２の上面を露出している。
続いて、フォトレジスト膜ＰＲ１、窒化シリコン膜ＣＰ２およびサイドウォールＳＷをマスクとして、Ａｓ（ヒ素）またはＰ（リン）などのｎ型不純物を、メモリセル領域１Ａの制御ゲート電極ＣＧ側の半導体基板ＳＢ（ｐ型ウェルＰＷ３）の上面に注入する。これにより、メモリセル領域１Ａの制御ゲート電極ＣＧ側の半導体基板ＳＢの主面に、高不純物濃度のｎ＋型半導体領域である拡散層ＤＬ１を形成する。このとき、拡散層ＤＬ１は、メモリセル領域１Ａにおいて、制御ゲート電極ＣＧ側のサイドウォールＳＷに自己整合して形成される。
拡散層ＤＬ１は、エクステンション領域ＥＸ１よりもｎ型不純物の濃度が高く、接合の深さ（形成深さ）が深い。拡散層ＤＬ１を形成するために行う上記イオン注入工程では、注入エネルギーを比較的小さくすることで、拡散層ＤＬ１の形成深さを浅くする。当該イオン注入工程において、メモリゲート電極ＭＧ側の半導体基板ＳＢの主面はフォトレジスト膜ＰＲ１により覆われているため、メモリゲート電極ＭＧ側の半導体基板ＳＢには拡散層は形成されない。
次に、図１２に示すように、フォトレジスト膜ＰＲ１を除去した後、メモリセル領域１Ａの一部を覆い、低電圧ＭＩＳ領域１Ｂおよび高電圧ＭＩＳ領域１Ｃのそれぞれの半導体基板ＳＢの主面の全体を覆うフォトレジスト膜ＰＲ２を形成する。メモリセル領域１Ａにおいて、フォトレジスト膜ＰＲ２は、少なくとも制御ゲート電極ＣＧに隣接する領域の半導体基板ＳＢの主面を覆っている。また、フォトレジスト膜ＰＲ２は、窒化シリコン膜ＣＰ２の上面を覆っている。また、フォトレジスト膜ＰＲ２は、メモリゲート電極ＭＧに隣接する領域の半導体基板ＳＢの主面を露出しており、メモリゲート電極ＭＧの上面を露出している。
続いて、フォトレジスト膜ＰＲ２、メモリゲート電極ＭＧおよびサイドウォールＳＷをマスクとして、Ａｓ（ヒ素）またはＰ（リン）などのｎ型不純物を、メモリセル領域１Ａのメモリゲート電極ＭＧ側の半導体基板ＳＢ（ｐ型ウェルＰＷ３）の上面に注入する。これにより、メモリセル領域１Ａのメモリゲート電極ＭＧ側の半導体基板ＳＢの主面に、高不純物濃度のｎ＋型半導体領域である拡散層ＤＬ２を形成する。このとき、拡散層ＤＬ２は、メモリセル領域１Ａにおいて、メモリゲート電極ＭＧ側のサイドウォールＳＷに自己整合して形成される。
拡散層ＤＬ２は、エクステンション領域ＥＸ１、ＥＸ２よりもｎ型不純物の濃度が高く、接合の深さ（形成深さ）が深い。拡散層ＤＬ２を形成するために行う上記イオン注入工程では、注入エネルギーを比較的大きくすることで、拡散層ＤＬ２の形成深さを拡散層ＤＬ１の形成深さより深くする。当該イオン注入工程において、制御ゲート電極ＣＧ側の半導体基板ＳＢの主面はフォトレジスト膜ＰＲ２により覆われているため、ｎ型不純物は注入されない。
拡散層ＤＬ２の形成深さは、チャネル領域ＣＨ１より深い。エクステンション領域ＥＸ１の端部は、拡散層ＤＬ１よりも、制御ゲート電極ＣＧの直下のチャネル領域側に形成されており、エクステンション領域ＥＸ２の端部は、拡散層ＤＬ２よりも、メモリゲート電極ＭＧの直下のチャネル領域側に形成されている。なお、ここでは拡散層ＤＬ１、ＤＬ２は略同一の不純物濃度を有するものとするが、拡散層ＤＬ１、ＤＬ２は異なる不純物濃度を有していてもよい。例えば、拡散層ＤＬ２の不純物濃度は、拡散層ＤＬ１の不純物濃度より高くてもよい。
次に、図１３に示すように、フォトレジスト膜ＰＲ２を除去した後、メモリセル領域１Ａの半導体基板ＳＢの主面の全体を覆い、低電圧ＭＩＳ領域１Ｂおよび高電圧ＭＩＳ領域１Ｃのそれぞれの半導体基板ＳＢの主面の全体を露出するフォトレジスト膜ＰＲ３を形成する。
続いて、フォトレジスト膜ＰＲ３、ゲート電極ＧＥ１、ＧＥ２およびサイドウォールＳＷをマスクとして、Ａｓ（ヒ素）またはＰ（リン）などのｎ型不純物を、低電圧ＭＩＳ領域１Ｂおよび高電圧ＭＩＳ領域１Ｃの半導体基板ＳＢ（ｐ型ウェルＰＷ１、ＰＷ２）の上面に注入する。これにより、低電圧ＭＩＳ領域１Ｂおよび高電圧ＭＩＳ領域１Ｃのそれぞれの半導体基板ＳＢの主面に、高不純物濃度のｎ＋型半導体領域である拡散層ＤＬ３を形成する。このとき、拡散層ＤＬ３は、サイドウォールＳＷに自己整合して形成される。拡散層ＤＬ３は、エクステンション領域ＥＸ３、ＥＸ４よりもｎ型不純物の濃度が高い。
拡散層ＤＬ３の形成深さは、エクステンション領域ＥＸ３より深く、エクステンション領域ＥＸ４および拡散層ＤＬ２より浅い。このとき、メモリセル領域１Ａの半導体基板ＳＢの主面はフォトレジスト膜ＰＲ３により覆われているため、ｎ型不純物は注入されない。なお、拡散層ＤＬ１、ＤＬ２およびＤＬ３は、どのような順で形成してもよい。
拡散層ＤＬ３は、拡散層ＤＬ１、ＤＬ２よりも不純物濃度が高い。これにより、後に形成される低電圧ＭＩＳは、ソース・ドレイン領域の低抵抗化が可能となり、後述する制御トランジスタよりも高速動作が可能となる。また、拡散層ＤＬ３の不純物濃度が高いため、高電圧ＭＩＳは拡散層ＤＬ３内のｎ型不純物の拡散による高耐圧化が可能となる。なお、拡散層ＤＬ１の濃度を拡散層ＤＬ３より低くすることで、拡散層ＤＬ１内のｎ型不純物が半導体基板ＳＢ内において広範囲に広がることを防ぐことができ、これにより、後に形成される制御トランジスタのしきい値電圧が低下することを防ぐことができる。
次に、図１４に示すように、フォトレジスト膜ＰＲ３を除去した後、半導体基板ＳＢ内に導入された不純物を拡散させ、各半導体領域を活性化させることを目的として、半導体基板ＳＢに対し、熱処理（活性化処理）を行う。これにより、半導体基板ＳＢ内において、エクステンション領域ＥＸ１および拡散層ＤＬ１からｎ型不純物が拡散して、ｎ型の半導体領域である拡散領域ＤＲ１が形成される。また、当該熱処理により、半導体基板ＳＢ内において、エクステンション領域ＥＸ２および拡散層ＤＬ２からｎ型不純物が拡散して、ｎ型の半導体領域である拡散領域ＤＲ２が形成される。また、当該熱処理により、半導体基板ＳＢ内において、ハロー領域ＨＬ１からｐ型不純物が拡散して、ｐ型の半導体領域である拡散領域ＨＲが形成される。
拡散領域ＤＲ１は、拡散層ＤＬ１およびエクステンション領域ＥＸ１よりも不純物濃度が低い領域である。拡散領域ＤＲ２は、拡散層ＤＬ２およびエクステンション領域ＥＸ２よりも不純物濃度が低い領域である。また、拡散領域ＨＲは、ハロー領域ＨＬ１よりも不純物濃度が低い領域である。
拡散領域ＤＲ２はメモリセル領域１Ａのチャネル領域ＣＨ１とつながることによって、図１４に示すように、拡散領域ＤＲ２は、半導体基板ＳＢの主面において、制御ゲート電極ＣＧの直下のチャネル領域側に延伸する。ハロー領域ＨＬ１および拡散領域ＤＲ２は互いに隣接しており、拡散領域ＨＲおよび拡散領域ＤＲ２は互いに接している。
なお、上記熱処理を行っても、拡散層ＤＬ２よりも不純物濃度が低い拡散領域ＤＬ１からは殆どｎ型不純物が拡散しない。つまり、図に示す拡散領域ＤＲ１は、拡散層ＤＬ１から拡散したｎ型不純物の拡散範囲を示すものである。このため、平面視においてエクステンション領域ＥＸ１が制御ゲート電極ＣＧと重なっていても、拡散領域ＤＲ１は制御ゲート電極ＣＧと重ならない場合がある。また、エクステンション領域ＥＸ１の拡散層ＤＬ２側の端部は、拡散領域ＤＲ１に覆われていない。すなわち、エクステンション領域ＥＸ１の拡散層ＤＬ２側の端部は、拡散領域ＤＲ１よりも拡散層ＤＬ２側に位置する。言い換えれば、半導体基板ＳＢの主面において、拡散領域ＤＲ１の拡散層ＤＬ２側の端部は、エクステンション領域ＥＸ１の拡散層ＤＬ２側の端部よりも拡散層ＤＬ１側に位置する。
熱処理を行った際、浅く形成された半導体領域内の不純物に比べ、深く形成された半導体領域内の不純物の方が、広範囲に拡散する。このため、拡散領域ＤＲ２の形成深さと拡散層ＤＬ２の形成深さとの差は、拡散領域ＤＲ１の形成深さと拡散層ＤＬ１の形成深さとの差よりも大きい。言い換えれば、半導体基板ＳＢの上面に対して垂直な方向において、拡散層ＤＬ２の底面から拡散領域ＤＲ２の底面までの距離は、拡散層ＤＬ１の底面から拡散領域ＤＲ１の底面までの距離よりも大きい、よって、拡散領域ＤＲ２は、拡散領域ＤＲ１に比べて深く広範囲に形成される。
ここでは、半導体基板ＳＢ内において、エクステンション領域ＥＸ２は拡散領域ＤＲ２および拡散層ＤＬ２に覆われている。すなわち、エクステンション領域ＥＸ２の拡散層ＤＬ１側の端部は、拡散領域ＤＲ２に覆われている。言い換えれば、半導体基板ＳＢの主面において、拡散領域ＤＲ２の拡散層ＤＬ１側の端部は、エクステンション領域ＥＸ２の拡散層ＤＬ１側の端部よりも、拡散層ＤＬ１側に位置している。
なお、低電圧ＭＩＳ領域１Ｂおよび高電圧ＭＩＳ領域１Ｃにおいても、エクステンション領域ＥＸ３および拡散層ＤＬ３などから不純物が半導体基板ＳＢ内に拡散するが、ここではその図示および説明を省略する。なお、拡散層ＤＬ３から拡散したｎ型不純物を含む拡散領域（図示しない）の形成深さは、拡散領域ＤＲ２よりも浅い。
メモリセル領域１Ａにおいて、エクステンション領域ＥＸ１、拡散層ＤＬ１および拡散領域ＤＲ１からなり、メモリトランジスタのドレイン領域として機能するｎ型のドレイン領域が構成される。また、メモリセル領域１Ａにおいて、エクステンション領域ＥＸ２、拡散層ＤＬ２および拡散領域ＤＲ２からなり、メモリトランジスタのソース領域として機能するｎ型のソース領域が構成される。また、低電圧ＭＩＳ領域１Ｂおよび高電圧ＭＩＳ領域１Ｃにおいて、エクステンション領域ＥＸ３および拡散層ＤＬ３からなるソース・ドレイン領域が形成される。
各ソース領域および各ドレイン領域は、ｎ型不純物濃度が高い拡散層と、半導体基板ＳＢの主面において当該拡散層に隣接し、ｎ型不純物濃度が低いエクステンション領域とを備えたＬＤＤ（Lightly Doped Drain）構造を有している。
メモリセル領域１Ａに形成されたソース領域およびドレイン領域と、制御ゲート電極ＣＧとは、ｎチャネル型の電界効果トランジスタである制御トランジスタを構成している。また、メモリセル領域１Ａに形成されたソース領域およびドレイン領域と、メモリゲート電極ＭＧとは、ｎチャネル型の電界効果トランジスタであるメモリトランジスタを構成している。つまり、制御トランジスタとメモリトランジスタとは、ソース・ドレイン領域を共有している。互いに隣接する制御トランジスタとメモリトランジスタとは、ＭＯＮＯＳ型のメモリセルＭＣを構成している。制御トランジスタはエンハンスメント側のトランジスタであり、メモリトランジスタはデプレッション型のトランジスタである。
また、低電圧ＭＩＳ領域１Ｂのソース・ドレイン領域とゲート電極ＧＥ１とは、低電圧ＭＩＳＱ１を構成し、高電圧ＭＩＳ領域１Ｃのソース・ドレイン領域とゲート電極ＧＥ２とは、高電圧ＭＩＳＱ２を構成している。低電圧ＭＩＳＱ１は、高電圧ＭＩＳＱ２よりも低い電圧で駆動するトランジスタであり、高電圧ＭＩＳＱ２、制御トランジスタおよびメモリトランジスタよりも高速で動作することが可能な半導体素子である。また、高電圧ＭＩＳＱ２は、制御トランジスタよりも高い電圧で駆動するトランジスタである。
次に、図１５に示すように、サリサイド技術を用いて、メモリゲート電極ＭＧ、ゲート電極ＧＥ１、ＧＥ２および拡散層ＤＬ１〜ＤＬ３のそれぞれの上部に、シリサイド層Ｓ１を形成する。このシリサイド層Ｓ１により、拡散抵抗およびコンタクト抵抗などを低抵抗化することができる。このシリサイド層Ｓ１は、次のようにして形成することができる。
例えば、半導体基板ＳＢの主面全面上に、金属膜（図示しない）を形成し、半導体基板ＳＢに対して熱処理を施すことによって、メモリゲート電極ＭＧ、ゲート電極ＧＥ１、ＧＥ２および拡散層ＤＬ１〜ＤＬ３のそれぞれの上層部分と上記金属膜とを反応させる。これにより、メモリゲート電極ＭＧ、ゲート電極ＧＥ１、ＧＥ２および拡散層ＤＬ１〜ＤＬ３のそれぞれの上部に、シリサイド層Ｓ１が形成される。上記金属膜は、例えばコバルト（Ｃｏ）膜またはニッケル（Ｎｉ）膜などからなり、スパッタリング法などを用いて形成することができる。次いで、未反応の金属膜を除去する。
次に、図１６に示すように、半導体基板ＳＢの主面全面上に、メモリセルＭＣ、低電圧ＭＩＳＱ１および高電圧ＭＩＳＱ２を覆う層間絶縁膜ＩＬを形成する。層間絶縁膜ＩＬは、酸化シリコン膜の単体膜、あるいは、窒化シリコン膜と酸化シリコン膜との積層膜などからなる。層間絶縁膜ＩＬを、例えばＣＶＤ法により形成した後、層間絶縁膜ＩＬの上面を平坦化する。
次に、層間絶縁膜ＩＬを貫通するプラグＰＧを形成する。まず、フォトリソグラフィ法を用いてフォトレジスト膜（図示しない）を形成し、このフォトレジスト膜をマスクとして、層間絶縁膜ＩＬをエッチングすることにより、層間絶縁膜ＩＬに複数のコンタクトホールを形成する。次に、各コンタクトホール内に、タングステン（Ｗ）などからなる導電性のプラグＰＧを形成する。
プラグＰＧを形成するには、例えば複数のコンタクトホールのそれぞれの内部を含む層間絶縁膜ＩＬ上に、例えばチタン（Ｔｉ）膜、窒化チタン（ＴｉＮ）膜またはそれらの積層膜からなるバリア導体膜を形成する。それから、このバリア導体膜上にタングステン（Ｗ）膜などからなる主導体膜を、各コンタクトホールを埋めるように形成し、層間絶縁膜ＩＬ上の不要な主導体膜およびバリア導体膜をＣＭＰ（Chemical Mechanical Polishing）法またはエッチバック法などによって除去する。これにより、プラグＰＧを形成することができる。なお、図面の簡略化のために、プラグＰＧを構成するバリア導体膜および主導体膜を一体化して示してある。
メモリセル領域１Ａ、低電圧ＭＩＳ領域１Ｂおよび高電圧ＭＩＳ領域１Ｃにおいて、コンタクトホールおよびそれに埋め込まれたプラグＰＧは、拡散層ＤＬ１〜ＤＬ３のそれぞれの上面に、シリサイド層Ｓ１を介して接続される。また、図示していない領域では、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極ＧＥ１およびＧＥ２のそれぞれの上面に、シリサイド層Ｓ１を介してプラグＰＧが接続される。
その後、図１７に示すように、層間絶縁膜ＩＬ上に、酸化シリコン膜などからなる層間絶縁膜ＩＬ１を形成した後、フォトリソグラフィ技術およびドライエッチング法を用いて、層間絶縁膜ＩＬ１を貫通する複数の配線溝を形成する。その後、導電性膜を堆積して各配線溝内に導電性膜を埋込み、層間絶縁膜ＩＬ１上の導電性膜を除去する。これにより、当該導電性膜からなり、プラグＰＧに電気的に接続された配線Ｍ１を複数形成する。配線Ｍ１は主に銅（Ｃｕ）からなる。
以上の工程により、本実施の形態による半導体装置が略完成する。すなわち、低電圧ＭＩＳ領域１Ｂに低電圧ＭＩＳＱ１が形成され、高電圧ＭＩＳ領域１Ｃに高電圧ＭＩＳＱ２が形成され、メモリセル領域１Ａに不揮発性メモリのメモリセルＭＣが形成される。
＜半導体装置の動作について＞
次に、不揮発性メモリの動作例について説明する。不揮発性メモリセルであるメモリセルＭＣの動作としては、書込み、消去および読出しがある。ここでは、書込みおよび消去の動作においてＳＳＩ（Source Side Injection）方式を用いる。本実施の形態では、ＯＮＯ膜である絶縁膜ＣＳＬ中の電荷蓄積部である窒化シリコン膜Ｃ２への電子の注入を「書込み」、電子の抜き出しを「消去」と定義する。
半導体基板ＳＢ上には複数のメモリセルＭＣがアレイ状に並んで配置されており、それらの複数のメモリセルＭＣのうち、所望のメモリセルＭＣに対してのみ、書込み、消去および読出しの動作を行う。つまり、選択されたメモリセルではない非選択メモリセルにおいては、通常、書込み、消去および読出しの動作は行われない。
メモリセルアレイのうち、選択メモリセルと同じ行において並ぶ他の非選択メモリセルは、選択メモリセルと同一のメモリゲート線に接続されている。また、メモリセルアレイのうち、選択メモリセルと同じ列において並ぶ他の非選択メモリセルは、選択メモリセルと同一のワード線（制御ゲート線）に接続されている。つまり、同一の行に並ぶメモリセルのそれぞれのメモリゲート電極ＭＧには、同じ電圧が印加され、同一の列に並ぶメモリセルのそれぞれの制御ゲート電極ＣＧには、同じ電圧が印加される。
書込み動作では、書込み動作を行うメモリセルＭＣ、つまり選択メモリセルの各部位に対し、次のような電圧を印加する。すなわち、例えば、図１７に示す半導体基板ＳＢに０Ｖを印加し、拡散層ＤＬ２を含むソース領域に６Ｖを印加し、拡散層ＤＬ１を含むドレイン領域に０．５Ｖを印加し、制御ゲート電極ＣＧに１Ｖを印加し、メモリゲート電極ＭＧに１２Ｖを印加する。これにより、ドレイン領域からソース領域に電子が移動する。このとき、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの間の半導体基板ＳＢの表面は電界が強くなっているため、ホットキャリアが発生し、これにより電子が半導体基板ＳＢ内から酸化シリコン膜Ｃ１を透過して窒化シリコン膜Ｃ２に注入される。これにより、書込みを行う。
電子は窒化シリコン膜Ｃ２中のトラップ準位に捕獲され、その結果、メモリセルＭＣを構成するトランジスタのしきい値電圧が上昇する。すなわち、メモリセルＭＣは書込み状態となる。
ここで、書込み動作を行わない非選択メモリセルに対しては、半導体基板ＳＢに０Ｖを印加し、拡散層ＤＬ２を含むソース領域に６Ｖを印加し、拡散層ＤＬ１を含むドレイン領域に１．５Ｖを印加し、制御ゲート電極ＣＧに１Ｖを印加し、メモリゲート電極ＭＧに１２Ｖを印加する。この場合、ドレイン領域の電圧が選択メモリセルに比べて高いため、ソース・ドレイン領域の相互間に電流は流れない。このため、書込みは行われない。
消去方法は、いわゆるＢＴＢＴ方式と呼ばれるＢＴＢＴ（Band-To-Band Tunneling：バンド間トンネル現象）によるホットホール注入により消去を行う消去方式（ホットホール注入消去方式）を用いる。ＢＴＢＴ方式の消去では、ＢＴＢＴにより発生したホール（正孔）を電荷蓄積部（窒化シリコン膜Ｃ２）に注入することにより消去を行う。
消去動作では、消去を行う選択メモリセルの各部位に対し、次のような電圧の印加を行う。すなわち、例えば、図１７に示す半導体基板ＳＢに０Ｖを印加し、拡散層ＤＬ２を含むソース領域に６Ｖを印加し、拡散層ＤＬ１を含むドレイン領域に１．５Ｖを印加し、制御ゲート電極ＣＧに０Ｖを印加し、メモリゲート電極ＭＧに−６Ｖを印加する。これにより、ＢＴＢＴ現象により半導体基板ＳＢ内にホールを発生させ、電界加速することで、選択メモリセルの窒化シリコン膜Ｃ２中にホールを注入し、それによって、メモリセルＭＣを構成するトランジスタのしきい値電圧を低下させる。すなわち、メモリセルＭＣは消去状態となる。
読出し動作では、制御ゲート電極ＣＧに印加する電圧を、書込み状態におけるトランジスタのしきい値電圧と消去状態におけるしきい値電圧との間の値にすることで、書込み状態と消去状態とを判別することができる。ここでは、例えば、半導体基板ＳＢ、メモリゲート電極ＭＧおよびソース領域に０Ｖを印加し、ドレイン領域および制御ゲート電極ＣＧのそれぞれに例えば１．５Ｖを印加する。窒化シリコン膜Ｃ２に電荷が蓄積されている書込み状態ではしきい値電圧が高くなっているため、トランジスタはオンしない。対して、窒化シリコン膜Ｃ２から電荷が引き抜かれた消去状態ではしきい値電圧が低くなっているため、トランジスタはオンする。このようにトランジスタの動作の違いによって、メモリセルＭＣの情報を読出すことができる。
＜本実施の形態の効果について＞
以下に、図２８〜図３０を用いて、比較例の半導体装置の製造方法について説明し、本実施の形態の半導体装置の製造方法の効果について説明する。図３０は、制御ゲート電極のゲート長が比較的大きい場合の比較例２の半導体装置の製造工程中の断面図であり、図２８および図２９は、制御ゲート電極のゲート長が図３０に示す構造よりも小さい場合の比較例１の半導体装置の製造工程中の断面図である。図２８〜図３０では、図１〜図１７と同じように、メモリセル領域１Ａ、低電圧ＭＩＳ領域１Ｂおよび高電圧ＭＩＳ領域１Ｃを示している。
比較例１の半導体装置の製造工程では、まず、図１〜図１０を用いて説明した工程と同様の工程を行う。ただし、ここで形成するハロー領域ＨＬ１のｐ型不純物濃度は、本実施の形態の半導体装置の製造工程で形成したハロー領域ＨＬ１（図９参照）のｐ型不純物濃度に比べて高い。
その後、図２８に示すように、低電圧ＭＩＳ領域１Ｂおよび高電圧ＭＩＳ領域１Ｃの半導体基板ＳＢの主面を覆い、メモリセル領域１Ａを露出するフォトレジスト膜ＰＲを形成する。続いて、窒化シリコン膜ＣＰ２、メモリゲート電極ＭＧ、サイドウォールＳＷおよびフォトレジスト膜ＰＲをマスクとして用いて、ｎ型不純物（例えばＰ（リン）またはヒ素（Ａｓ））を半導体基板ＳＢの主面に対してイオン注入することにより、エクステンション領域ＥＸ１〜ＥＸ４よりも不純物濃度が高い拡散層ＤＬＤ、ＤＬＳを形成する。
拡散層ＤＬＤは、制御ゲート電極ＣＧ側の半導体基板ＳＢの主面に形成され、拡散層ＤＬＳは、メモリゲート電極ＭＧ側の半導体基板ＳＢの主面に形成される。拡散層ＤＬＤ、ＤＬＳは、エクステンション領域ＥＸ１〜ＥＸ４よりも形成深さが深く、ハロー領域ＨＬ１よりも形成深さが浅いｎ型半導体領域である。拡散層ＤＬＤ、ＤＬＳのそれぞれは、上記のように同一の注入工程により形成されているため、略同一の形成深さを有する。また、拡散層ＤＬＤ、ＤＬＳのそれぞれの形成深さは、例えば図１７に示す拡散層ＤＬ２の形成深さと同じである。
次に、図１３を用いて説明した工程と同様の工程を行うことで、低電圧ＭＩＳ領域１Ｂおよび高電圧ＭＩＳ領域１Ｃのそれぞれに拡散層ＤＬ３（図２９参照）を形成する。
次に、図２９に示すように、半導体基板ＳＢ内の不純物を拡散させ、半導体基板ＳＢ内の半導体領域を活性化させるために熱処理を行う。これにより、拡散層ＤＬＤ、ＤＬＳのそれぞれに含まれるｎ型不純物が半導体基板ＳＢ内に拡散することで、拡散層ＤＬＤの周囲に広がったｎ型不純物を含む拡散領域ＤＲＤと、拡散層ＤＬＳの周囲に広がったｎ型不純物を含む拡散領域ＤＲＳとが形成される。拡散領域ＤＲＳは、例えば、図１４に示す拡散領域ＤＲ２と同様の構造を有している。また、拡散領域ＤＲＤは、拡散領域ＤＲＳと同様の形成深さを有し、エクステンション領域ＥＸ１の端部であって、エクステンション領域ＥＸ２側の端部を覆っている。
上記工程により、拡散領域ＤＲＤ、拡散層ＤＬＤおよびエクステンション領域ＥＸ１を含むドレイン領域と、拡散領域ＤＲＳ、拡散層ＤＬＳおよびエクステンション領域ＥＸ２を含むソース領域とが形成され、当該ドレイン領域、当該ソース領域、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを備えたメモリセルＭＣ１が形成される。
その後の工程は、図１５〜図１７を用いて説明した工程と同様の工程を行うことで、比較例１の半導体装置が略完成する。
図２９に示すように、比較例１のメモリセルは、ドレイン領域を構成する拡散層ＤＬＤが、ソース領域を構成する拡散層ＤＬＳと同様の深さを有し、拡散領域ＤＲＤが拡散領域ＤＲＳと同様の深さを有している点で、本実施の形態と異なる。
次に、比較例２の半導体装置の製造工程について説明する。図３０は、図２９を用いて説明した熱処理工程を行った後の製造工程中の半導体装置の断面図である。比較例２の半導体装置の製造工程は、前述した比較例１の半導体装置とほぼ同じである。つまり、比較例２の半導体装置の製造工程では、拡散層ＤＬＤ、ＤＬＳを同一の注入工程で同時に形成する。ただし、図３０に示すように、比較例２のメモリセルＭＣ２は、比較例１のメモリセルＭＣ１（図２９参照）に比べ、メモリセルＭＣ２を構成する制御ゲート電極ＣＧのゲート長が大きい。また、比較例２のメモリセルＭＣ２は、比較例１のメモリセルＭＣ１に比べ、ハロー領域ＨＬ１およびその拡散領域ＨＲのｐ型不純物濃度が低い。
ＭＯＮＯＳ型のメモリセルでは、半導体装置を微細化した場合、短チャネル特性の悪化により、メモリセルを構成するトランジスタのしきい値電圧（Ｖｔｈ）が低下し、メモリセルの制御が困難となる問題が生じる。このような場合、ドレイン領域とチャネル領域との間に、ドレイン領域とは反対の導電型を有するハロー領域を形成することで、短チャネル特性の悪化を防ぎ、当該トランジスタのしきい値電圧の低下を防ぐことができる。
図３０に示す比較例２では、制御ゲート電極ＣＧのゲート長が大きいため、ドレイン領域を構成する拡散領域ＤＲＤが、ソース領域側の拡散領域ＤＲＳと同様に広範囲に広がって形成されたとしても、ソース・ドレイン領域間に十分な幅のチャネル領域を確保することができる。つまり、実効的なゲート長およびチャネル長が過度に短くなることはない。したがって、短チャネル特性の悪化を防ぐためにハロー領域ＨＬ１および拡散領域ＨＲのｐ型不純物濃度を高くする必要はない。
また、制御ゲート電極ＣＧのゲート長が大きいため、拡散領域ＨＲの一部がソース領域に接したとしても、ソース領域と接する部分の拡散領域ＨＲのｐ型不純物濃度は低い。つまり、ハロー領域ＨＬ１および拡散領域ＨＲと、ソース領域のｎ型不純物との間の不純物の濃度差が急峻となることはないため、接合リーク電流が生じることを防ぐことができる。
これに対し、半導体装置の微細化が進み、図２９に示す比較例１のように制御ゲート電極ＣＧのゲート長が小さくなると、ドレイン領域側の拡散領域ＤＲＤと、ソース領域の拡散領域ＤＲＳとの間のチャネル領域の距離が短くなり、実効的なゲート長を十分に確保することができなくなる。すなわち、短チャネル特性が悪化する問題が生じる。このような問題が生じる原因は、ドレイン領域の拡散層ＤＬＤと、ソース領域の拡散層ＤＬＳとを、同一の注入工程（図２８参照）において同じ深さ、同じ濃度で形成していることにある。
すなわち、ソース領域は、メモリセルＭＣ１の書換え動作において高電圧が印加される領域であるため、ソース領域の耐圧を向上させるためには、ソース領域を構成するｎ型不純物を、ソース領域の周囲との間で緩やかに拡散させることが求められる。つまり、ｐ型半導体領域であるｐ型ウェルＰＷ３と、ｎ型半導体領域であるソース領域との間の不純物の濃度差が急峻となることを防ぐことで、ソース領域から空乏層が広がりやすくなり、メモリセルＭＣ１の耐圧を向上させることができる。
ソース領域とｐ型ウェルＰＷ３との間で、ソース領域のｎ型不純物を緩やかに拡散させる方法としては、ソース領域を構成する拡散層ＤＬＳを深く形成する方法がある。比較例１では、拡散層ＤＬＳを、他の低電圧ＭＩＳまたは高電圧ＭＩＳを構成する拡散層ＤＬ３（図２９参照）に比べて深く形成することで、拡散層ＤＬＳ内のｎ型不純物を熱処理により広範囲に緩やかに拡散させて拡散領域ＤＲＳを形成している。図１７および図２９に示すように、ソース領域の一部は、平面視においてメモリゲート電極ＭＧと重なるように広がっている。
ここで、比較例１では、ソース領域およびドレイン領域のそれぞれの拡散層ＤＬＤ、ＤＬＳを同じ工程において同じ深さ、濃度で形成しているため、ドレイン領域を構成するｎ型不純物も、同様に広く拡散する。すると、ドレイン領域の一部を構成する拡散領域ＤＲＤが、制御ゲート電極ＣＧの直下のチャネル領域に対して大きく重なって形成される。この場合、ドレイン領域が広範囲に広がって形成されることで、ソース・ドレイン領域間の距離は短くなるため、実効的なゲート長およびチャネル長が短くなる。したがって、短チャネル特性が悪化して、制御トランジスタのしきい値電圧が低下する問題が生じる。
制御トランジスタのしきい値電圧を高めるためには、半導体基板ＳＢ内においてドレイン領域を覆い、ソース領域側に広がるｐ型半導体領域であるハロー領域ＨＬ１の濃度を高くするか、チャネル領域のｐ型不純物濃度を高くする方法が考えられる。
しかし、例えばハロー領域ＨＬ１のｐ型不純物濃度を高くすると、ハロー領域ＨＬ１とソース領域との間のｐｎ接合における濃度差が大きくなり、メモリセルＭＣの書込み動作時に、非選択メモリセルにおいて誤書込みが行われる虞が高くなる。つまり、ハロー領域ＨＬ１とソース領域との間のｐｎ接合の濃度差が大きくなると、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの境界近傍の当該ｐｎ接合においてキャリアが発生し、接合リーク電流がソース領域に流れる。このときに発生したキャリアの一部は、ホットキャリアとして、メモリゲート電極ＭＧの高電位に引き込まれ、ＯＮＯ膜である絶縁膜ＣＳＬを構成する酸化シリコン膜（ボトム酸化膜）Ｃ１を貫通してＯＮＯ膜を構成する窒化シリコン膜（電荷蓄積層）Ｃ２に注入される。このようにして、非選択メモリセルにおいて誤書込みが起こる。
すなわち、スプリットゲート型のＭＯＮＯＳメモリセルにおいて、短チャネル特性と誤書込みとはトレードオフの関係にある。なお、この問題は、制御トランジスタのしきい値電圧を高めることなどを目的として、チャネル領域またはｐ型ウェルＰＷ３のｐ型不純物濃度を高めた場合にも起こる。また、半導体素子の微細化に伴い制御ゲート電極ＣＧまたはメモリゲート電極ＭＧの寸法を縮小すると、短チャネル特性が悪化するため、上記の問題はより顕著となる。
また、メモリセルＭＣ１を構成する制御トランジスタは、読出し動作時において高速に動作することが求められるが、比較例１および比較例２のように、ドレイン領域がソース領域と同様に深い形成深さで形成されると、制御トランジスタを高速で動作させることは困難となる。
そこで、本実施の形態では、図１１および図１２を用いて説明したように、メモリセルＭＣ（図１４参照）を構成するドレイン領域側の拡散層ＤＬ１とソース領域側の拡散層ＤＬ２とを、別々のイオン注入工程により、異なる注入条件で形成している。これにより、拡散層ＤＬ２を深く形成し、拡散層ＤＬ１を拡散層ＤＬ２よりも浅く形成することができる。
拡散層ＤＬ２を深く形成することで、図１４に示すように、熱処理により形成された拡散領域ＤＲ２のｎ型不純物濃度は、拡散層ＤＬ２側からｐ型ウェルＰＷ３側に向かって緩やかに小さくなる。つまり、チャネル領域およびｐ型ウェルＰＷ３と、ソース領域との間のｐｎ接合におけるｐ型不純物とｎ型不純物との濃度差が急峻となることを防ぐことができる。よって、ソース領域の耐圧を高めることができる。
ここで、ドレイン領域を構成する拡散層ＤＬ１は形成深さが浅いため、チャネル領域およびｐ型ウェルＰＷ３と、ドレイン領域との間のｐｎ接合におけるｐ型不純物とｎ型不純物との濃度差は、ソース領域とｐ型ウェルとの間のｐｎ接合における濃度差に比べて急峻である。しかし、ドレイン領域はソース領域のように高い電圧が印加される領域ではないため、耐圧が低下する問題は生じない。
また、ドレイン領域では、拡散層ＤＬ１および拡散領域ＤＲ１のそれぞれの形成深さを浅くすることができるため、制御トランジスタの高速動作が容易となる。
また、拡散領域ＤＲ１の広がりを抑えることで、ドレイン領域の一部が、平面視において制御ゲート電極ＣＧと大きく重なることを防ぐことができる。本実施の形態では、平面視において拡散領域ＤＲ１は制御ゲート電極ＣＧに重なっていない。言い換えれば、一つのメモリセルでは、平面視において、拡散層ＤＬ１および拡散領域ＤＲ１は、制御ゲート電極ＣＧと離間している。これにより、ドレイン領域とソース領域との間のチャネル領域の幅を十分に確保することができるため、実効的なゲート長が小さくなることを防ぐことができる。よって、半導体素子が微細化することで制御ゲート電極ＣＧのゲート長が縮小しても、短チャネル特性が悪化することを防ぐことができる。
また、上記のように短チャネル特性の悪化を防ぐことができるため、ハロー領域ＨＬ１および拡散領域ＨＲのｐ型不純物濃度を過度に高くする必要はない。したがって、ハロー領域ＨＬ１の濃度および形成深さを抑えることが可能となる。このため、ソース領域の近傍のハロー領域ＨＬ１および拡散領域ＨＲのｐ型不純物濃度を低くすることができる。よって、ハロー領域ＨＬ１および拡散領域ＨＲとソース領域との間において、ｐｎ接合の濃度差が大きくなることを防ぐことができ、また、当該濃度差が急峻となることを防ぐことができる。
これにより、メモリセルＭＣの書込み動作を行う際、非選択メモリセルにおいて接合リーク電流が生じることを防ぐことができる。つまり、非選択メモリセルのハロー領域ＨＬ１および拡散領域ＨＲとソース領域との間においてホットキャリアが生じることに起因する誤書込みの発生を防ぐことができる。
以上に述べたように、本実施の形態では、ドレイン領域側の拡散層ＤＬ１と、ソース領域側の拡散層ＤＬ２とを別工程で形成し、ソース・ドレイン領域の形状を左右非対称にしている。これにより、メモリセルの誤書込みの発生を防ぎ、メモリセルＭＣを微細化し、高耐圧化し、高速動作化することが可能となるため、半導体装置の性能を向上させることができる。
＜変形例について＞
以下に、図１８および図１９を用いて、本実施の形態の変形例である半導体装置の製造工程について説明する。図１８および図１９は、本実施の形態の変形例である半導体装置の製造工程中の断面図である。本変形例は、メモリセルのソース・ドレイン領域のそれぞれの拡散層を互いに別工程で形成する点で、図１〜図１７を用いて説明した実施の形態と同様である。ただし、本変形例では、当該ソース・ドレイン領域のそれぞれの拡散層を同じ深さで形成し、互いに異なる濃度とする点で、図１〜図１７を用いて説明した工程と異なる。
本変形例の半導体装置の製造工程では、まず、図１〜図１０を用いて説明した工程と同様の工程を行った後、図１８に示すように、フォトレジスト膜ＰＲ１、窒化シリコン膜ＣＰ２およびサイドウォールＳＷをマスクとして用いて、制御ゲート電極ＣＧ側の半導体基板ＳＢの主面にｎ型不純物を比較的低い濃度で打ち込むことにより、拡散層ＤＬ１を形成する。本変形例の拡散層ＤＬ１の不純物濃度は、図１１を用いて説明した拡散層ＤＬ１、および、図２８を用いて説明した拡散層ＤＬＤよりも低い。
次に、図１２を用いて説明した工程と同様の工程を行うことで、比較的高い不純物濃度でイオン注入を行い、これにより拡散層ＤＬ２（図１９参照）を形成する。
ここで、拡散層ＤＬ１、ＤＬ２のそれぞれを形成するために行うイオン注入は、略同一のエネルギー条件で行われるため、拡散層ＤＬ１、ＤＬ２のそれぞれは略同一の形成深さで形成される。ただし、拡散層ＤＬ２は、拡散層ＤＬ１よりもｎ型不純物の濃度が高い。本変形例の拡散層ＤＬ２の不純物濃度は、図１２を用いて説明した拡散層ＤＬ２よりも低い。
次に、図１３を用いて説明した工程と同様の工程を行うことで、低電圧ＭＩＳ領域１Ｂおよび高電圧ＭＩＳ領域１Ｃに拡散層ＤＬ３を形成する。
次に、図１９に示すように、図１４を用いて説明した工程と同様に熱処理を行うことで、拡散層ＤＬ１〜ＤＬ３の内部のｎ型不純物を拡散させる。これにより、拡散層ＤＬ１の周囲に拡散領域ＤＲ１を形成し、拡散層ＤＬ２の周囲に拡散領域ＤＲ２を形成する。このとき、拡散領域ＤＲ１の形成深さは、拡散領域ＤＲ２の形成深さよりも小さい。つまり、拡散領域ＤＲ１の広がりは、拡散領域ＤＲ２の広がりより小さい。これは、拡散層ＤＬ１の不純物濃度が、拡散層ＤＬ２よりも低いためである。
この後は、図１５〜図１７を用いて説明した工程と同様の工程を行うことで、本変形例の半導体装置が略完成する。
本変形例では、拡散層ＤＬ１の不純物濃度を低くすることで、拡散領域ＤＲ１の広がりを抑えている。つまり、拡散領域ＤＲ２の形成深さと拡散層ＤＬ２の形成深さとの差は、拡散領域ＤＲ１の形成深さと拡散層ＤＬ１の形成深さとの差よりも大きい。言い換えれば、半導体基板ＳＢの上面に対して垂直な方向において、拡散層ＤＬ２の底面から拡散領域ＤＲ２の底面までの距離は、拡散層ＤＬ１の底面から拡散領域ＤＲ１の底面までの距離よりも大きい。これにより、ドレイン領域とソース領域との間のチャネル長が小さくなることを防いでいる。したがって、ハロー領域ＨＬ１および拡散領域ＨＲのｐ型不純物濃度を高める必要がない。よって、図１〜図１７を用いて説明した半導体装置の製造方法と同様の効果を得ることができる。
なお、本変形例と、図１〜図１７を用いて説明した実施の形態とを組み合わせてもよい。つまり、拡散層ＤＬ１を、低濃度かつ小さい形成深さで形成し、拡散層ＤＬ２を、高濃度かつ深い形成深さで形成してもよい。
（実施の形態２）
以下に、メモリセルのドレイン領域を構成する拡散層と、低電圧ＭＩＳおよび高電圧ＭＩＳのそれぞれのソース・ドレイン領域を構成する拡散層とを同一のイオン注入工程により形成する場合について、図２０〜図２２を用いて説明する。図２０〜図２２は、本実施の形態２の半導体装置の製造工程中の断面図である。図２０〜図２２では、図１〜図１７と同様に、メモリセル領域１Ａ、低電圧ＭＩＳ領域１Ｂおよび高電圧ＭＩＳ領域１Ｃを示している。
本実施の形態の半導体装置の製造工程では、まず、図１〜図１０を用いて説明した工程と同様の工程を行う。
次に、図２０に示すように、メモリセル領域１Ａの一部を覆い、低電圧ＭＩＳ領域１Ｂおよび高電圧ＭＩＳ領域１Ｃのそれぞれの半導体基板ＳＢの主面の全体を露出するフォトレジスト膜ＰＲ４を形成する。メモリセル領域１Ａにおいて、フォトレジスト膜ＰＲ４は、少なくともメモリゲート電極ＭＧに隣接する領域の半導体基板ＳＢの主面を覆っている。また、フォトレジスト膜ＰＲ４は、メモリゲート電極ＭＧの上面を覆っている。また、フォトレジスト膜ＰＲ４は、制御ゲート電極ＣＧに隣接する領域の半導体基板ＳＢの主面を露出しており、窒化シリコン膜ＣＰ２の上面を露出している。
続いて、フォトレジスト膜ＰＲ４、窒化シリコン膜ＣＰ２、サイドウォールＳＷ、ゲート電極ＧＥ１およびＧＥ２をマスクとして、Ａｓ（ヒ素）またはＰ（リン）などのｎ型不純物を、半導体基板ＳＢの上面に注入する。これにより、メモリセル領域１Ａの制御ゲート電極ＣＧ側の半導体基板ＳＢの主面に、拡散層ＤＬ１を形成し、ゲート電極ＧＥ１の横の半導体基板ＳＢの主面に一対の拡散層ＤＬ３を形成し、ゲート電極ＧＥ２の横の半導体基板ＳＢの主面に一対の拡散層ＤＬ３を形成する。
次に、図２１に示すように、図１２を用いて説明した工程と同様の工程を行うことで、メモリセル領域１Ａのメモリゲート電極ＭＧ側の半導体基板ＳＢの主面に拡散層ＤＬ２を形成する。
次に、図２２に示すように、図１４を用いて説明した工程と同様の工程を行うことで、拡散領域ＤＲ１、ＤＲ２およびＨＲを形成する。これにより、メモリセルＭＣ、低電圧ＭＩＳＱ１および高電圧ＭＩＳＱ２を形成する。その後の工程は、図１５〜図１７を用いて説明した工程と同様に行うことで、本実施の形態の半導体装置が略完成する。本実施の形態の半導体装置の構成は、拡散層ＤＬ１、ＤＬ３がほぼ同じ濃度および深さで形成されている点を除き、前記実施の形態１と同様である。
図２２に示すように、拡散層ＤＬ１、ＤＬ３は同一のイオン注入工程により、同じ注入条件で形成されているため、それらのｎ型不純物濃度および形成深さは略同一である。このように、メモリセル領域１Ａの拡散層ＤＬ１と、低電圧ＭＩＳ領域１Ｂおよび高電圧ＭＩＳ領域１Ｃの拡散層ＤＬ３とを同一工程で形成することにより、半導体装置の製造コストを低減することができる。すなわち、図１８および図１９を用いて説明した比較例１に比べ、工程数が増大することを防ぎつつ、前記実施の形態１と同様の効果を得ることができる。
（実施の形態３）
以下に、メモリセルの制御ゲート電極側（ドレイン領域側）のサイドウォールを、メモリゲート電極側のサイドウォールよりも小さい幅で形成することについて、図２３〜図２７を用いて説明する。図２３〜図２７は、本実施の形態３の半導体装置の製造工程中の断面図である。図２３〜図２７では、図１〜図１７と同様に、メモリセル領域１Ａ、低電圧ＭＩＳ領域１Ｂおよび高電圧ＭＩＳ領域１Ｃを示している。
本実施の形態の半導体装置の製造工程では、まず、図１〜図９を用いて説明した工程と同様の工程を行う。
次に、図２３に示すように、半導体基板ＳＢの主面の全面上に、例えばＣＶＤ法を用いて、窒化シリコン膜ＮＬおよび酸化シリコン膜ＯＸを順次形成（堆積）する。
次に、図２４に示すように、エッチバックを行うことで、酸化シリコン膜ＯＸの一部を除去し、窒化シリコン膜ＮＬの上面を露出させる。ここで、酸化シリコン膜ＯＸの他の一部は、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極ＧＥ１およびＧＥ２のそれぞれの側壁に、窒化シリコン膜ＮＬを介してサイドウォール状に残る。
次に、図２５に示すように、フォトレジスト膜ＰＲ５を形成する。フォトレジスト膜ＰＲ５は、メモリゲート電極ＭＧの一方の側壁と、ゲート電極ＧＥ２の両方の側壁とのそれぞれに窒化シリコン膜ＮＬを介して隣接する酸化シリコン膜ＯＸを覆うレジストパターンである。また、フォトレジスト膜ＰＲ５は、制御ゲート電極ＣＧの一方の側壁と、ゲート電極ＧＥ１の両方の側壁とのそれぞれに窒化シリコン膜ＮＬを介して隣接する酸化シリコン膜ＯＸを露出している。
続いて、フォトレジスト膜ＰＲ５をマスクとしてエッチングを行うことで、制御ゲート電極ＣＧの一方の側壁と、ゲート電極ＧＥ１の両方の側壁とのそれぞれに窒化シリコン膜ＮＬを介して隣接する酸化シリコン膜ＯＸを除去する。
次に、図２６に示すように、フォトレジスト膜ＰＲ５を除去した後、酸化シリコン膜ＯＸをマスクとして用いて、窒化シリコン膜ＮＬに対してエッチバックを行う。このエッチバック工程により、半導体基板ＳＢ、窒化シリコン膜ＣＰ２、ゲート電極ＧＥ１およびＧＥ２のそれぞれの上面が露出する。
これにより、制御ゲート電極ＣＧの一方の側壁と、ゲート電極ＧＥ１の両方の側壁とのそれぞれを覆うように、窒化シリコン膜ＮＬからなるサイドウォールＳＷ１が形成される。また、メモリゲート電極ＭＧの一方の側壁と、ゲート電極ＧＥ２の両方の側壁とのそれぞれを覆うように、窒化シリコン膜ＮＬおよび酸化シリコン膜ＯＸからなるサイドウォールＳＷ２が形成される。
制御ゲート電極ＣＧのゲート長方向におけるサイドウォールＳＷ２の幅は、窒化シリコン膜ＮＬおよび酸化シリコン膜ＯＸのそれぞれの膜厚を足した大きさを有しているのに対し、当該方向におけるサイドウォールＳＷ１の幅は、窒化シリコン膜ＮＬの膜厚と同様の大きさである。すなわち、サイドウォールＳＷ２の幅は、サイドウォールＳＷ１の幅よりも大きい。なお、本願で言う幅とは、半導体基板ＳＢの主面に沿う方向における、所定の膜の長さを指す。
次に、図２７に示すうように、図１１〜図１４を用いて説明した工程と同様の工程を行う。つまり、各種のイオン注入工程により拡散層ＤＬ１〜ＤＬ３を形成し、その後の熱処理により拡散領域ＤＲ１、ＤＲ２およびＨＲを形成する。その後の工程は、図１５〜図１７を用いて説明した工程と同様の工程を行うことで、本実施の形態の半導体装置が略完成する。
本実施の形態では、拡散層ＤＬ１、ＤＬ２を互いに異なる深さで形成することで、前記実施の形態１と同様の効果を得ることができる。すなわち、例えば、ドレイン領域を構成する拡散層ＤＬ１を浅く形成し、拡散領域ＤＲ１の拡大を防ぐことができるため、チャネル長の縮小を防ぐことができる。本実施の形態では、比較的幅が小さいサイドウォールＳＷ１をマスクとしてイオン注入を行うことで、前記実施の形態１に比べ、拡散層ＤＬ１を制御ゲート電極ＣＧの近くに形成しているが、上記効果により、短チャネル特性が悪化することを防ぐことができる。
言い換えれば、短チャネル化によるしきい値電圧の低下を防ぎつつ、ドレイン領域を制御ゲート電極ＣＧに近い領域に形成することが可能である。したがって、メモリセルＭＣを微細化することができるため、半導体装置の性能を向上させることができる。
また、本実施の形態では、比較的幅が大きいサイドウォールＳＷ２をマスクとしてイオン注入を行うことで、前記実施の形態１に比べ、拡散層ＤＬ２をメモリゲート電極ＭＧから離している。このため、ソース領域の高電圧を印加した際に、破壊が生じることを防ぐことができる。よって、半導体装置の性能を向上させることができる。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
１Ａ メモリセル領域
１Ｂ 低電圧ＭＩＳ領域
１Ｃ 高電圧ＭＩＳ領域
ＣＧ 制御ゲート電極
ＣＨ１ チャネル領域
ＣＳＬ 絶縁膜
ＤＬ１〜ＤＬ３ 拡散層
ＤＲ１、ＤＲ２、ＨＲ 拡散領域
ＥＸ１〜ＥＸ４ エクステンション領域
ＧＥ１、ＧＥ２ ゲート電極
ＨＬ１、ＨＬ２ ハロー領域
ＭＣ メモリセル
ＭＧ メモリゲート電極
Ｑ１ 低電圧ＭＩＳ
Ｑ２ 高電圧ＭＩＳ
ＳＢ 半導体基板

Claims (11)

  1. （ａ）表面に第１導電型の第１半導体領域を備えた半導体基板を用意する工程、
    （ｂ）前記半導体基板上に、第１絶縁膜を介して第１ゲート電極を形成する工程、
    （ｃ）前記第１ゲート電極の第１側壁に、内部に電荷蓄積部を有する第２絶縁膜を介して隣接する第２ゲート電極を、前記半導体基板上に前記第２絶縁膜を介して形成する工程、
    （ｄ）前記第１ゲート電極の前記第１側壁の反対側の第２側壁に隣接する第１領域の前記半導体基板の上面に、前記第１導電型の第２半導体領域を形成する工程、
    （ｃ１）前記（ｃ）工程の後、前記第１領域の前記半導体基板の前記上面に、前記第１導電型と異なる第２導電型の不純物を導入することで第３半導体領域を形成する工程、
    （ｃ２）前記（ｃ）工程の後、前記第１ゲート電極側の反対側の前記第２ゲート電極の第３側壁に隣接する第２領域の前記半導体基板の前記上面に、前記第２導電型の不純物を導入することで第４半導体領域を形成する工程、
    （ｅ）前記（ｃ１）および前記（ｃ２）工程の後、前記第１領域の前記半導体基板の前記上面に、前記第２導電型の不純物を導入することで、第１拡散層を形成する工程、
    （ｆ）前記（ｃ１）および前記（ｃ２）工程の後、前記第２領域の前記半導体基板の前記上面に、前記第２導電型の不純物を導入することで、前記第１拡散層よりも深い第２拡散層を形成する工程、
    （ｇ）前記（ｄ）工程、前記（ｅ）工程および前記（ｆ）工程のうち、最後に行う工程の後、前記半導体基板を加熱する工程、
    を有し、
    前記（ｇ）工程では、加熱により前記第１拡散層および前記第２拡散層のそれぞれの内部の前記第２導電型の不純物を拡散させて、前記半導体基板内において、前記第１拡散層を覆う前記第２導電型の第１拡散領域と、前記第２拡散層を覆う前記第２導電型の第２拡散領域とを形成し、
    前記第１拡散層を含むドレイン領域、前記第２拡散層を含むソース領域、前記第１ゲート電極および前記第２ゲート電極は、不揮発性メモリのメモリセルを構成し、
    前記第３半導体領域の前記第２導電型の不純物濃度は、前記第１拡散層の前記第２導電型の不純物濃度よりも低く、
    前記第４半導体領域の前記第２導電型の不純物濃度は、前記第２拡散層の前記第２導電型の不純物濃度よりも低く、
    前記半導体基板の主面において、前記第２拡散領域は、前記第４半導体領域よりも前記第１拡散層側に位置する、半導体装置の製造方法。
  2. 請求項１記載の半導体装置の製造方法において、
    前記第２拡散層の前記第２導電型の不純物濃度は、前記第１拡散層の前記第２導電型の不純物濃度より高い、半導体装置の製造方法。
  3. 請求項１記載の半導体装置の製造方法において、
    前記半導体基板の前記主面において、前記第１拡散領域の前記第２拡散領域側の端部は、前記第３半導体領域の前記第２拡散領域側の端部よりも前記第１拡散層側に位置する、半導体装置の製造方法。
  4. 請求項１記載の半導体装置の製造方法において、
    前記第４半導体領域は、前記第２拡散領域および前記第２拡散層に覆われている、半導体装置の製造方法。
  5. 請求項１記載の半導体装置の製造方法において、
    （ｄ１）前記（ｃ１）工程および前記（ｃ２）工程のうち、最後に行う工程の後、前記（ｅ）工程および前記（ｆ）工程のうち、最初に行う工程の前に、前記第２側壁を覆う第１サイドウォールと、前記第３側壁を覆う第２サイドウォールとを形成する工程をさらに有する、半導体装置の製造方法。
  6. 請求項５記載の半導体装置の製造方法において、
    前記第１ゲート電極のゲート長方向の前記第１サイドウォールの幅は、前記ゲート長方向の前記第２サイドウォールの幅よりも小さい、半導体装置の製造方法。
  7. 請求項１記載の半導体装置の製造方法において、
    （ｃ３）前記（ｄ）工程の前に、前記半導体基板上に第３絶縁膜を介して第３ゲート電極を形成し、
    （ｅ１）前記（ｇ）工程の前に、前記第３ゲート電極の横の前記半導体基板の前記上面に、前記第２導電型の不純物を導入することで、一対の第３拡散層を形成する工程、
    をさらに有し、
    一対の前記第３拡散層および前記第３ゲート電極は、電界効果トランジスタを構成する、半導体装置の製造方法。
  8. 請求項７記載の半導体装置の製造方法において、
    前記第３拡散層の前記第２導電型の不純物濃度は、前記第１拡散層の前記第２導電型の不純物濃度よりも高い、半導体装置の製造方法。
  9. 請求項１記載の半導体装置の製造方法において、
    （ｃ３）前記（ｄ）工程の前に、前記半導体基板上に第３絶縁膜を介して第３ゲート電極を形成する工程をさらに有し、
    前記（ｅ）工程では、前記第１領域の前記半導体基板の前記上面と、前記第３ゲート電極の横の前記半導体基板の前記上面とに、前記第２導電型の不純物を導入することで、前記第１拡散層と、前記第３ゲート電極の横の一対の第３拡散層を形成し、
    一対の前記第３拡散層および前記第３ゲート電極は、電界効果トランジスタを構成する、半導体装置の製造方法。
  10. 請求項１記載の半導体装置の製造方法において、
    前記第２半導体領域と前記第２拡散領域とは、互いに接している、半導体装置の製造方法。
  11. 請求項１記載の半導体装置の製造方法において、
    前記第１拡散領域と前記第１ゲート電極とは、平面視において互いに離間している、半導体装置の製造方法。
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