JP6689145B2 - 撮像装置 - Google Patents

Description

本発明は、例えばリモートセンシング等の分野で用いられるＴＤＩ方式リニアイメージセンサ及び当該ＴＤＩ方式ＣＣＤイメージセンサを用いた撮像装置に関する。

半導体基板上に多数の光検出器をアレイ状に配置し、同一基板上に信号電荷の読出回路や出力アンプを備えたイメージセンサが多数開発されている。リモートセンシングにおいては、光検出器を１次元アレイ状に配置したリニアイメージセンサを人工衛星等に搭載して、アレイと垂直な方向を衛星の進行方向に一致させることによって地表の２次元画像を撮影する。画像解像度を向上させるには画素ピッチをできるだけ小さくすることが望ましいが、光検出器の面積が縮小する分だけ入射光量が減少し、信号対雑音比（以下、ＳＮ比という。）が劣化するという課題があった。

ＳＮ比を改善するための巧妙な手段としてＴＤＩ方式（Ｔｉｍｅ Ｄｅｌａｙ ａｎｄ Ｉｎｔｅｇｒａｔｉｏｎ）のイメージセンサが開発されている。ＴＤＩ方式は、２次元イメージセンサであるＦＦＴ（フル・フレーム・トランスファ）型ＣＣＤ（Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅｓ）を用いて、電荷転送のタイミングを被写体像の移動タイミングに同期させることでＳＮ比を改善する、ＣＣＤイメージセンサの読出し方式である。リモートセンシングの場合、垂直方向の電荷転送を衛星の移動速度に合わせることでＴＤＩ動作が実現できる。垂直ＣＣＤでＭ段のＴＤＩ動作を行うと、蓄積時間が実効的にＭ倍となるため、感度がＭ倍向上し、ＳＮ比は√（Ｍ）倍に改善される。

ＴＤＩ動作によって検出器感度が増大すると、高輝度の被写体を撮像する場合に信号電荷が画素の飽和容量を超えてしまい、ダイナミックレンジが不足するといった問題が生じる。飽和容量は画素面積とともに減少するため、画像解像度を向上させようとして画素サイズを縮小すると、この問題はますます顕著になる。

これを解決する一つの方法として、例えば特許文献１記載の方法が提案されている。特許文献１は、選択線にカソードが接続する受光用のフォトダイオードと、ゲートが該選択線に、ソースが出力先に夫々接続する増幅用の電界効果トランジスタ（ＦＥＴ）から成る画素を備えた、残像積分固体撮像デバイスである。この方法を用いることによって、画素の飽和容量はそのままに感度を高め、ＳＮ比の改善を図ることができる。

また、ＴＤＩ方式のイメージセンサはＴＤＩ段数に比例して感度が変わるため、被写体の輝度に応じてＴＤＩ段数を切り替えられることが望ましい。このようなＴＤＩ段数切り替え機能を実現する方法の一つとして、例えば特許文献２記載の方法が提案されている。特許文献２は、垂直転送を行うＶＣＣＤ転送クロックを、ＴＤＩ段数切り替え回路を介して与えるように構成したもので、外部からのクロック制御によってＴＤＩ段数を任意の段数に切り替える。画素領域のある行を境にして、下側は順方向へ、上側は逆方向へとＶＣＣＤ転送を行うことでＴＤＩ段数を制御する。この方法によって、被写体の輝度に応じてＴＤＩ段数を切り替える、すなわち感度を切り替えることを可能にしている。

特開平５−２７６４４２号公報 特開２０１５−２０７９１１号公報

しかしながら、特許文献１に示した残像積分固体撮像デバイスでは、低輝度から高輝度までの様々な輝度を有する被写体を撮像するときには、被写体の輝度に合わせて画素単位で蓄積時間を最適化しなければならず、幅広い輝度を有する被写体に対して、高いＳＮ比を有した鮮明な画像を得ることができないという問題があった。

本発明の目的は以上の問題点を解決し、幅広い輝度を有する被写体に対して、より高いＳＮ比を有した鮮明な画像を得ることができるＴＤＩ方式ＣＣＤイメージセンサ及びこれを用いた撮像装置を提供することにある。

本発明の一態様にかかる撮像装置は、
それぞれ複数の画素がＴＤＩ方向である垂直方向に並置されて構成される複数の画素行と、それぞれ複数の画素が水平方向に並置されて構成される複数の画素列とを含むように、前記複数の画素が２次元アレイ状に配列されて構成された画素アレイと、
前記各画素において光電変換して蓄積された信号電荷を時間遅延積分して垂直方向に垂直転送する垂直転送部と、
前記信号電荷を水平方向に水平転送する水平転送部と、
前記画素アレイの複数の画素行のうち、互いに垂直方向で所定の間隔をあけて設けられる複数の画素行の各画素に接続されかつ、当該各画素の領域の一部が遮光されるように設けられ、前記信号電荷を増幅して画素信号を出力するフローティングゲートアンプを含む複数の遮光出力部を備え、
前記画素アレイは垂直方向で複数の画素アレイ部に分割され、前記複数の遮光出力部は前記分割された各画素アレイ部の少なくとも最終の画素行に設けられたＴＤＩ方式ＣＣＤイメージセンサを含む撮像装置であって、
前記ＴＤＩ方式ＣＣＤイメージセンサがＴＤＩ方向である垂直方向に並置されて構成される複数のＴＤＩ方式ＣＣＤイメージセンサを備え、
前記複数のＴＤＩ方式ＣＣＤイメージセンサから出力される複数の画素信号は、自己のＴＤＩ段数に応じて蓄積された画素信号に加え、垂直方向に並置された前段のＴＤＩ方式ＣＣＤイメージセンサにて蓄積された画素信号をも合算して蓄積する構成を備え、
前記複数のＴＤＩ方式ＣＣＤイメージセンサから出力される複数の画素信号を所定の飽和電荷量しきい値と比較し、前記画素信号が前記飽和電荷量しきい値以上のときに前記画素信号を出力せず、前記飽和電荷量しきい値未満であるときに前記画素信号を出力する飽和しきい値比較判定回路を複数備え、
前記複数の飽和しきい値比較判定回路から出力される画素信号を合算する回路を備え、
前記各遮光出力部からのアナログの画素信号をデジタル信号にそれぞれ変換するＡ／Ｄ変換部をさらに備えたことを特徴とする。

本発明にかかる撮像装置によれば、上記複数の遮光出力部を備えたので、フローティングゲートアンプで信号電荷を読み出すときに不要な光を遮光できかつ複数の画素信号を得ることで、幅広い輝度を持つ被写体に対しても、飽和電荷量が従来のままでも高いＳＮ比を得ることができる。

本発明の実施の形態１にかかる撮像装置２０１の構成例を示すブロック図である。 図１Ａの画素アレイ部２００−ｎとその周辺回路を含む撮像回路５１−ｎの基本構成例を示すブロック図である。 図１Ａの画素アレイ部２００−ｎとその周辺回路を含む撮像回路５１−ｎの基本構成例を示す平面図である。 図１Ａの遮光出力部４の構成例を示す回路図である。 図１Ａの複数の画素１を含む画素アレイ部２００ｐ及び遮光出力部４の配置の概略構成例を示す平面図である。 図１Ａの複数の画素１を含む画素アレイ部２００ｐ及び遮光出力部４の詳細構成例を示す平面図である。 図３のＡ−Ａ’線についての縦断面図である。 図３のＢ−Ｂ’線についての縦断面図である。 図１Ａの遮光出力部４に入力される複数の駆動クロックのタイミングチャートである。 （ａ）は図６の複数の駆動クロックを遮光出力部４に入力するときの構成例を示す回路図であり、（ｂ）は各時刻における複数の駆動クロックのレベルを示すテーブルであり、（ｃ）は各時刻における複数の駆動クロックのポテンシャル遷移図である。 図１の水平スキャナ回路６０及び遮光出力部４−１〜４−４とその周辺回路であって、遮光出力部４−１〜４−４より得られた複数の出力電圧を水平方向に伝達するための信号伝達回路６１の構成例を回路図である。 図８Ａの信号伝達回路６１の動作を示す各信号のタイミングチャートである。 図１Ａの遮光出力部４より得られた撮像回路５１−ｎの複数の出力信号電圧を処理する信号処理回路の概略構成例を示すブロック図である。 図１Ａの撮像装置２０１により実行される画像表示処理を示すフローチャートである。 本発明の実施の形態２にかかる撮像装置２０２の構成例を示すブロック図である。 図１１の複数の画素１を含む画素アレイ部２００ｑ及び遮光出力部４Ａの配置の概略構成例を示す平面図である。 図１１の複数の画素１を含む画素アレイ部２００ｑ及び遮光出力部４Ａの詳細構成例を示す平面図である。 本発明の実施の形態１の変形例であって、変形例１にかかる撮像装置２０３の構成例を示すブロック図である。 本発明の実施の形態２の変形例であって、変形例２にかかる撮像装置２０４の構成例を示すブロック図である。

以下、本発明にかかる実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。

実施の形態１．
図１Ａは本発明の実施の形態１にかかる撮像装置２０１の構成例を示すブロック図である。また、図１Ｂは図１Ａの画素アレイ部２００−ｎとその周辺回路を含む撮像回路５１−ｎの基本構成例を示すブロック図である。さらに、図１Ｃは図１Ａの画素アレイ部２００−ｎとその周辺回路を含む撮像回路５１−ｎの基本構成例を示す平面図である。なお、図１Ｂ及び図１Ｃにおいては基本構成を図示しており、本実施形態の特徴である遮光出力部４を便宜上図示しない。

実施の形態１にかかる撮像装置２０１は、図１Ａ及び図１Ｂに示すように、それぞれ複数の画素１がＴＤＩ方向である垂直方向に並置されて構成される複数の画素行１Ｒと、それぞれ複数の画素１が水平方向に並置されて構成される複数の画素列１Ｃとを含むように、複数の画素１が２次元アレイ状に配列されて構成された画素アレイ２００と、各画素１において光電変換して蓄積された信号電荷を時間遅延積分して垂直方向に垂直転送する垂直転送部２１６と、信号電荷を水平方向に水平転送する水平転送部２１２とを備えたＴＤＩ方式ＣＣＤイメージセンサ５０を備える。ここで、ＴＤＩ方式ＣＣＤイメージセンサ５０は、特に、画素アレイ２００の複数の画素行１Ｒのうち、互いに垂直方向で所定の間隔をあけて設けられる複数の画素行１Ｒの各画素１に接続されかつ、当該各画素１の領域の一部が遮光されるように設けられ、信号電荷を増幅して画素信号を出力するフローティングゲートアンプＡ１を含む複数の遮光出力部４を備えたことを特徴とする。

図１Ａにおいて、撮像装置２０１は、ＴＤＩ方式ＣＣＤイメージセンサ５０と、飽和しきい値比較判定回路８０と、Ａ／Ｄ変換部１２０と、画像メモリ回路（記憶回路）９０と、画像データ算出部１００と、表示部１１０とを備えて構成される。画素アレイ２００は複数の画素アレイ部２００−ｎに分割され、各画素アレイ部２００−ｎに接続される撮像回路５１−ｎは、特に、各画素アレイ部２００−ｎの少なくとも最終の画素行１Ｒの各画素１において、フローティングゲートアンプＡ１を備えた遮光出力部４を設ける。

図１Ａにおいて、ＴＤＩ方式ＣＣＤイメージセンサ５０は、所定のパルス信号を発生する駆動パルス発生部４０と、例えばアルミニウム配線などの金属配線８と、水平スキャナ回路６０と、画素１が２次元アレイ状に配列された画素領域と、複数の出力アンプ３とを備えて構成される。ここで、時間遅延積分された信号電荷を、フローティングゲートアンプＡ１を備えた遮光出力部４に向かって垂直方向（図面下方）へと転送され、さらに遮光出力部４に備えられたフローティングゲートアンプ（ＦＧＡ）によって信号電荷を読み出し、読み出された信号電圧を水平スキャナ回路６０によって水平方向に伝達し、出力アンプ３は伝達された信号を読み出して飽和しきい値比較判定回路８０に出力する。

ＴＤＩ方式ＣＣＤイメージセンサ５０は、上述のように、複数Ｎ個の撮像回路５１−ｎ（自然数ｎ（１≦ｎ≦Ｎ））を備える。各撮像回路５１−ｎは、垂直方向で転送された画素１の段数（画素行１Ｒの段数）に対応する所定のＴＤＩ段数に対応したＳＮ比をそれぞれ有する。ここで、ＴＤＩ方式とはＣＣＤイメージセンサの読み出し方式で、一定速度で移動する対象物に対して、その移動方向及び速度とＣＣＤイメージセンサの電荷転送方向及び速度とを一致させて撮像を行う方式のことをいい、移動する対象物をＣＣＤイメージセンサの垂直画素数だけ繰り返し時間遅延積分露光するときにおける垂直画素数を「ＴＤＩ段数」という。

ここで、移動する対象物を撮像回路５１−ｎの垂直画素数だけ繰り返し積分露光することにより高い感度を得ることが可能となる。以下の説明では、縦方向とは画素１の垂直方向を指し、横方向とは画素１の水平方向を指す。すなわち、各撮像回路５１−ｎは、２次元アレイ状に配列された複数の画素１を有し、２次元アレイ状の配列のうちの列方向が垂直方向であり、当該列方向と直交する行方向が水平方向である。図１Ａでは、ＴＤＩ方式ＣＣＤイメージセンサ５０は、３（Ｎ＝３）個の撮像回路５１−１，５１−２，５１−３を備える。

図１Ｃが示す基本構成において、ＣＣＤイメージセンサ５０は、２次元アレイ状に配列される複数の画素１を有する画素アレイ部２００−ｎと、各画素１において蓄積される信号電荷を時間遅延積分して垂直転送するための複数の転送電極２１６ａ〜２１６ｄからなる垂直転送部２１６と、時間遅延積分された信号電荷を水平転送する水平ＣＣＤ回路である水平転送部２１２と、複数の垂直転送部２１６にそれぞれ接続され、蓄積された信号電荷を垂直転送するための垂直転送クロックをそれぞれ複数の垂直転送部２１６に入力するための複数の選択線ＳＬａ、ＳＬｂ、ＳＬｃと、電荷蓄積部２１３と、不要な信号電荷を排出するための電荷排出ドレイン部２１４と、出力アンプ３とを備えて構成される。

ここで、時間遅延積分された信号電荷は、水平転送部２１２に向かって垂直方向へと転送され、さらに水平転送部２１２で水平方向へと転送されて出力アンプ３を介して出力される。当該出力アンプ３は、入力された時間遅延積分された信号電荷を電気信号に変換して出力する。また、垂直方向とは、信号電荷のＴＤＩ転送方向であり、例えば人工衛星にＴＤＩ方式のＣＣＤイメージセンサ５０を搭載する場合には、ＴＤＩ転送方向は人工衛星の進行方向に一致する。図１Ｃでは、垂直方向に４段の画素行１Ｒから構成される画素アレイ２００において、電荷蓄積部１１３に近接する画素１より１段目、２段目、…とし、電荷排出ドレイン部２１４に近接する画素１を４段目とし、１段目、２段目、３段目、４段目の計４つの段をＴＤＩ転送段に設定する。

図１Ｂにおいて、撮像回路５１−ｎは、ＴＤＩ方式ＣＣＤイメージセンサ５０を形成する基板の表面上に複数の画素１を水平方向かつ垂直方向で２次元アレイ状に配列して構成される。ここで、複数の画素１は、図１Ｃの破線の太枠で示した領域で示され、この太枠で示された領域は、複数の画素１間の境界を模式的に示した境界線である。

図１Ｂの各画素１において、光電変換により発生される信号電荷が蓄積され、垂直転送部２１６により当該蓄積された信号電荷が時間遅延積分されて垂直転送される。ここで、信号電荷の転送には例えば４相駆動ＣＣＤイメージセンサが用いられ、４本１組の転送電極２１６ａ〜２１６ｄが各画素１上に配列される。ここで、ポリシリコンからなる転送電極２１６ａ、２１６ｂ、２１６ｃ、２１６ｄが順に配置され、その下に転送チャネル（図示せず）が形成され、当該転送チャネルは基板と逆導電型の不純物領域からなる分離領域で電気的に分離される。また、転送電極２１６ａ、２１６ｃは、金属配線である選択線ＳＬａ、ＳＬｃを介して入力ピン２２１ａ、２２１ｃにそれぞれ接続される。一方、転送電極２１６ｂは、金属配線である選択線ＳＬｂ，ＳＬｄを介して、入力ピン２２４ｂ，２２４ｄに接続される。すなわち、各転送電極２１６ａ、２１６ｂ、２１６ｃ、２１６ｄは、選択線ＳＬａ、ＳＬｂ、ＳＬｃ、ＳＬｄにそれぞれ接続され、４相の垂直転送クロックφＶ１〜φＶ４が４本の転送電極２１６ａ、２１６ｂ、２１６ｃ、２１６ｄにそれぞれ入力されて垂直転送方向の信号電荷の転送が行われる。

図２は図１Ａの遮光出力部４の構成例を示す回路図である。図２において、遮光出力部４は、フォトダイオードＰＤと、フォトダイオードＰＤの光電変換によって得られた信号電荷を読み出すフローティングゲートアンプ（ＦＧＡ）Ａ１と、フローティングゲートの電位をリセットする端子ＶＲと、フローティングゲートアンプＡ１によって読み出された出力信号電圧を入力信号とするソースフォロワ回路３０と、水平スキャナ回路６０からの水平スキャンクロックに基づきソースフォロワ回路３０の出力信号電流を容量結合によって画素１外へ伝達するキャパシタＣｓｓとを備える。ここで、ソースフォロワ回路３０は例えば２個のＮチャンネルＭＯＳトランジスタＱ１，Ｑ２により構成され、ＭＯＳトランジスタＱ２が水平スキャンクロックによりオンされたとき画素信号を出力する。

図３は図１Ａの画素１及び遮光出力部４の配置の概略構成例を示す平面図である。図３から明らかなように、複数の画素１として機能させる複数の画素機能部７１が格子形状で配置され、各画素機能部７１内に、ＦＧＡ形成部７２を備える。また、複数の遮光出力部４は、図３においてハッチングして図示するように画素１の一部の領域が遮光されて不要な入力光を除去され、かつ水平方向に互いに隣接して配置され、すなわち、１水平画素の画素行１Ｒ上に配置される。ＦＧＡ形成部７２の配置については、図４を参照して詳細後述する。

図４は図１Ａの４相駆動ＣＣＤにおける画素１及び遮光出力部４の詳細構成例を示す平面図である。

図４において、画素１は、信号電荷の垂直転送を担う第１転送ゲート１１と、第２転送ゲート１２と、第３転送ゲート１３と、第４転送ゲート１４とを備えるとともに、画素分離Ｐ＋領域２１と、埋め込みチャネル２２と、オーバーフローゲート２３と、オーバーフロードレイン２４とを備える。後述する図７等において、第１転送ゲート１１を「１Ｇ」と図示し、第２転送ゲート１２を「２Ｇ」として図示し、第３転送ゲート１３を「３Ｇ」として図示し、第４転送ゲート１４を「４Ｇ」として図示し、オーバーフローゲートを「ＯＧ」として図示し、フローティングゲートを「ＦＧ」として図示する。

遮光出力部４は、１水平画素アレイの画素１における第３転送ゲート１３の位置に、出力制御ゲート１５と、フローティングゲート１６を備える。また、遮光出力部４における画素分離Ｐ＋領域２１、埋め込みチャネル２２、オーバーフローゲート２３、オーバーフロードレイン２４は、上下に隣接する画素１の各領域２１〜２４に比較して水平方向に（図４において、左方向）湾曲２８してシフトされた構造を有し、当該湾曲２８してシフトされて各領域２１〜２４が形成されていない出力制御ゲート１５の近傍部分（ＦＧＡ形成部７２）に、ソースフォロワ回路３０を備える。なお、図４の出力制御ゲート１５及びフローティングゲート１６と、第２転送ゲート１２とは、互いの位置が入れ替わった配置であってもよい。また、画素１と遮光出力部４の両方に、オーバーフローゲート２３及びオーバーフロードレイン２４を設けてブルーミングによる撮影画像の白飛びを防止してもよい。

図５Ａは図３のＡ−Ａ’線についての縦断面図であり、図５Ｂは図３のＢ−Ｂ’線についての縦断面図である。すなわち、図５Ａ及び図５Ｂはそれぞれ、図３に示した４相駆動ＣＣＤにおける画素１及び遮光出力部４の垂直方向Ａ−Ａ’間と、水平方向Ｂ−Ｂ’間の縦断面図である。図５Ａにおいて、半導体基板３１上に誘電体層３２，３３が形成され、４相ＣＣＤの一画素１の領域上にアルミニウム層である遮光膜５が形成されている。半導体基板３１において各領域１１〜２６が形成され、誘電体層３２に金属配線８及び信号出力配線９が形成されている。図５Ａ及び図５Ｂから明らかなように、フローティングゲート１６にて読み出された画素信号は、水平スキャンクロックＶｓに基づいて、例えばアルミニウム配線などの金属配線８を介してソースフォロワ回路３０（図４）へと伝達され信号出力配線９に伝達される。

図６は図１Ａの遮光出力部４に入力される複数の駆動クロックのタイミングチャートである。また、図７（ａ）図６の複数の駆動クロックを遮光出力部４に入力するときの構成例を示す回路図であり、図７（ｂ）は各時刻における複数の駆動クロックのレベルを示すテーブルであり、図７（ｃ）は各時刻における複数の駆動クロックのポテンシャル遷移図である。図６及び図７において、各クロック及び信号電圧は以下の通りである。
（１）システムクロックＣＬＫ；
（２）第１転送ゲート（１Ｇ）１１用クロックφＶ１；
（３）第２転送ゲート（２Ｇ）１２用クロックφＶ２；
（４）オーバーフローゲート（ＯＧ）２３用クロックφＶＯＧ；
（５）第４転送ゲート（４Ｇ）１４用クロックφＶ４；
（６）リセットクロックφＲ；
（７）フローティングゲート（ＦＧ）１６の電圧ＶＦＧ。

図７（ａ）において、フローティングゲート（ＦＧ）１６にて読み出された画素信号は、水平スキャナ回路６０からの水平スキャンクロックＶｓに基づいて、ソースフォロワ回路３０及びＭＯＳトランジスタＱ１１を介して信号出力配線９に出力される。

図６のシステムクロックＣＬＫの入力により、時間遷移とともにポテンシャルが変動し、信号電荷が図７に示すポテンシャル遷移図の第１転送ゲート（１Ｇ）１１下から、図中右へと転送される推移を示している。フローティングゲート（ＦＧ）１６による出力信号の読み出しは、図７のｔ３のタイミングにおいて、フローティングゲート（ＦＧ）１６下のポテンシャル井戸に信号電荷が完全に転送されたのちに実行される。

図６において、まず、時刻ｔ１のタイミングにおいて、第１転送ゲート（１Ｇ）１１下のポテンシャル井戸に信号電荷が存在しているとする。このとき、オーバーフローゲート（ＯＧ）２３用クロックφＶＯＧをハイレベルにすることで、フローティングゲート（ＦＧ）１６下においてもポテンシャル井戸が形成されている。一方、時刻ｔ１のタイミングにおいては、フローティングゲート（ＦＧ）１６下のポテンシャル井戸に信号電荷の蓄積は無いため、リセットクロックφＲをハイレベルとすることで、フローティングゲート（ＦＧ）１６の電位をリセットする。

次に、時刻ｔ２のタイミングにおいて、第１転送ゲート（１Ｇ）１１下の信号電荷を第２転送ゲート（２Ｇ）１２下へと転送する。このとき、オーバーフローゲート（ＯＧ）２３用クロックφＯＧはハイレベルを保持したままとするため、第２転送ゲート（２Ｇ）１２下からフローティングゲート（ＦＧ）１６下にかけて、ポテンシャル井戸が形成され、信号電荷がこの井戸に蓄積される。

次に、時刻ｔ３のタイミングにおいて、第２転送ゲート（２Ｇ）１２用クロックφＶ２クロックをハイレベルからローレベルに遷移させ、かつオーバーフローゲート（ＯＧ）２３用クロックφＯＧはハイレベルを保持することで、ポテンシャル井戸はフローティングゲート（ＦＧ）１６下のみに形成される。これにより、第２転送ゲート（２Ｇ）１２下のポテンシャル井戸に蓄積された信号電荷をフローティングゲート（ＦＧ）１６下のポテンシャル井戸に全て転送する。続けてフローティングゲート（ＦＧ）１６での電位変動を出力信号として読み出す。さらに、時刻ｔ４のタイミングにおいて、オーバーフローゲート（ＯＧ）２３用クロックφＯＧをハイレベルからローレベルに遷移させ、かつ第４転送ゲート用クロックφＶ４をローレベルからハイレベルに遷移させることで信号電荷を第４転送ゲート（４Ｇ）１４下へと転送する。

以上の動作により、信号電荷はフローティングゲート（ＦＧ）１６下のポテンシャルに読み出されたあと、電荷を保持したまま垂直方向のＴＤＩ転送が実現できる。

図８Ａは図１Ａの水平スキャナ回路６０及び遮光出力部４−１〜４−４とその周辺回路であって、遮光出力部４−１〜４−４より得られた複数の出力電圧を水平方向に伝達するための信号伝達回路６１の構成例を回路図である。また、図８Ｂは図８Ａの信号伝達回路６１の動作を示す各信号のタイミングチャートである。

図８Ａにおいて、信号伝達回路６１は、水平スキャナ回路６０と、水平方向に隣接して配置された遮光出力部４−１〜４−４を備えて構成される。図８Ｂでは、本実施の形態にかかるＴＤＩ方式リニアイメージセンサの遮光出力部４より得られた出力電圧を水平方向に伝達していく遷移図を示す。

図８Ｂにおいて、水平スキャナ回路６０は水平スキャンクロック（水平同期信号）に基づいて、水平スキャンクロック（水平方向の選択信号）Ｖｓ１，Ｖｓ２，Ｖｓ３，Ｖｓ４をそれぞれ順次遮光出力部４−１〜４−４に出力する。各遮光出力部４−１〜４−４からの出力信号は、水平スキャンクロックＶｓ１，Ｖｓ２，Ｖｓ３，Ｖｓ４に基づいて、水平方向に隣接した遮光出力部４−１，４−２，４−３，４−４の各々に接続されているトランジスタが順番に駆動することによって、信号出力配線９に順番に読み出される。

図９は図１Ａの遮光出力部４より得られた撮像回路５１−ｎの複数の出力信号電圧を処理する信号処理回路の概略構成例を示すブロック図である。図９において、当該信号処理回路は、飽和しきい値比較判定回路８０と、Ａ／Ｄ変換部１２０と、スイッチＳＷ１と、画像メモリ回路９０とを備えて構成される。

飽和しきい値比較判定回路８０は、図１Ａに示した通り、各出力アンプ３に接続される比較器８１−ｎと、各比較器８１−ｎの出力端子に接続される判定部８２と、各出力アンプ３に接続されるスイッチＳＷ−ｎとを備えて構成される。各比較器８１−ｎの非反転入力端子には、各出力アンプ３の出力信号が入力され、その反転入力端子には飽和しきい値レベルＶｔｈが入力される。

飽和しきい値比較判定回路８０は、信号電荷量を、各画素１の飽和電荷量を超えたか否かを判定するための飽和しきい値レベルＶｔｈとそれぞれ比較し、当該各比較結果に基づいて、信号電荷量を画像メモリ回路９０に出力するか否かをそれぞれ判定する。ここで、飽和しきい値レベルＶｔｈは、時間遅延積分された信号電荷量が画素１の飽和電荷量を超えたか否かを判定するためのしきい値レベルである。

画像メモリ回路９０は、図１Ａに示した通り、入力バッファ９１と、アドレスバッファ９２と、アドレスデコーダ９３と、メモリアレイ９４と、出力バッファ９５と、アドレス信号発生部９６とを備えて構成される。

図１Ａにおいて、比較器８１−ｎは、各出力アンプ３から入力される信号電荷量の値を飽和しきい値レベルＶｔｈと比較し、当該比較結果信号を判定部８２に出力する。ここで、比較器８１−ｎは、信号電荷量の値が飽和しきい値レベルＶｔｈ以上であるときは、ハイレベル（Ｈ）の比較結果信号を出力する。また、比較器８１−ｎは、信号電荷量の値が飽和しきい値レベルＶｔｈ未満であるときはローレベル（Ｌ）の比較結果信号を出力する。

判定部８２は、各比較器８１−ｎからの比較結果信号に基づいて、スイッチＳＷ−ｎの切り替えを制御する切替信号ＣＳを生成してスイッチＳＷ−ｎに出力する。ここで、スイッチＳＷ−ｎは、比較器８１−ｎからハイレベルの比較結果信号を受信すると、接点ｂに切り替えられる一方、比較器８１−ｎからローレベルの比較結果信号を受信すると、接点ａに切り替えられる。なお、スイッチＳＷ−ｎが接点ｂに切り替えられると、撮像回路５１−ｎにより蓄電された電荷は放電される。すなわち、判定部８２は、信号電荷量が飽和しきい値レベルＶｔｈ以上であるときに、信号電荷量を出力しない（接地する）ようにスイッチＳＷ−ｎを制御する一方、信号電荷量が飽和しきい値レベルＶｔｈ未満であるときに、信号電荷量をＡ／Ｄ変換部１２０を介してデジタルデータに変換して画像メモリ回路９０の入力バッファ９１に出力するように制御する。

画像メモリ回路９０のアドレス信号発生部９６は、所定の物理アドレスを示すアドレス信号ＡＳを発生してアドレスバッファ９２に出力する。アドレスバッファ９２は、入力されたアドレス信号ＡＳをバッファリングしてバッファリングされたアドレス信号ＡＳをアドレスデコーダ９３に出力する。アドレスデコーダ９３は、入力されたアドレス信号ＡＳを、メモリアレイ９４の物理アドレスにデコードしてメモリアレイ９４に出力する。

入力バッファ９１は、Ａ／Ｄ変換部１２０から入力される、デジタル変換された信号電荷量データを一時的に記憶し、メモリアレイ９４の所定の物理アドレスに出力し、メモリアレイ９４は、入力された信号電荷量データを所定の物理アドレスに格納する。出力バッファ９５は、所定の物理アドレスに格納された信号電荷量データを読み出して一時的に記憶し、画像データ算出部１００に出力する。図９に示すように、画像メモリ回路９０は、撮像回路５１−ｎからの信号電荷量データを、アドレス信号に応じて切り替えられるスイッチＳＷ１１（画像メモリ回路９０の動作としてスイッチとして考えられる）により、ＴＤＩ段数に応じた転送遅延の間隔を応じたアドレスに一時的に格納されて出力する。

画像データ算出部１００は、入力された信号電荷量データに基づいて、画像データを算出して表示部１１０に出力する。表示部１１０は、画像データに基づいて撮影画像を表示する。

図１０は図１Ａの撮像装置２０１により実行される画像表示処理を示すフローチャートである。

図１０において、まず、ステップＳ１において、撮像回路５１−ｎが、各画素１において蓄積された信号電荷量を時間遅延積分して垂直転送して信号電荷量を蓄積する。次いで、ステップＳ２では、撮像回路５１−ｎが、蓄積された信号電荷量を比較器８１−ｎにそれぞれ出力する。ステップＳ３では、比較器８１−ｎが、信号電荷量を飽和しきい値レベルＶｔｈとそれぞれ比較し、当該比較結果を判定部８２にそれぞれ出力する。ここで、比較器８１−ｎは信号電荷量が飽和しきい値レベルＶｔｈ以上である否かが判断し、ＹＥＳのときはステップＳ４に進む一方、ＮＯのときはステップＳ５に進む。ステップＳ４では、判定部８２がスイッチＳＷ−ｎを接点ｂに切り替えるように制御し、当該画像表示処理を終了する。この場合、判定部８２は、撮像回路５１−ｎの画素１が飽和されて十分な感度が得られなかったと判断し、撮像回路５１−ｎにおいて蓄積された信号電荷量は放電される。

一方、比較器８１−ｎは信号電荷量が飽和しきい値レベルＶｔｈ未満であると判断すれば（ステップＳ４でＮＯ）、ステップＳ５において、判定部８２がスイッチＳＷ−ｎを接点ａに切り替えるように制御する。従って、撮像回路５１−ｎの出力アンプ３の出力端子と画像メモリ回路９０の入力バッファ９１とが接続される。この場合、判定部８２は、撮像回路５１−ｎの画素１が飽和されておらず十分な感度が得られたと判断して、撮像回路５１−ｎにおいて蓄積された信号電荷量を画像メモリ回路９０に出力する。ステップＳ６では、画像メモリ回路９０が、撮像回路５１−ｎにより蓄積された信号電荷量データを、メモリアレイ９４の所定のアドレスに格納して、ステップＳ７に進む。すなわち、撮像回路５１−ｎの画素１の飽和電荷量未満の信号電荷量データのみがメモリアレイ９４の所定のアドレスに格納され、飽和電荷量以上の信号電荷量データはメモリアレイ９４の所定のアドレスに格納されない。ステップＳ７では、画像データ算出部１００が、所定のアドレスに格納されたデータに基づいて、画像データを算出して出力し、次のステップＳ８に進む。

ここで、画像データＩＤは、所定のアドレスにそれぞれ格納されたデータＤ１〜Ｄ３を用いて、次式で表すことができる。また、各アドレスは、撮像回路５１−１，５１−２，５１−３により蓄積される信号電荷量がそれぞれ格納される物理アドレスである。

前記式（１）に示すように、撮像回路５１−２において蓄積される信号電荷量は、（Ｓ１＋Ｓ２）／Ｓ２倍に増幅される。従って、撮像回路５１−１〜５１−２のそれぞれのＴＤＩ段数を合算した（Ｓ１＋Ｓ２）段のＴＤＩ段数を有するＣＣＤイメージセンサに相当する信号電荷量を高感度で得ることができる。また、撮像回路５１−３において蓄積される信号電荷量は、（Ｓ１＋Ｓ２＋Ｓ３）／Ｓ３倍に増幅される。従って、撮像回路５１−１〜５１−３のそれぞれのＴＤＩ段数を合算した（Ｓ１＋Ｓ２＋Ｓ３）段のＴＤＩ段数を有するＣＣＤイメージセンサに相当する信号電荷量を高感度で得ることができる。ステップＳ８では、表示部１１０は、入力された画像データに基づいて、撮影画像を表示し、当該画像表示処理を終了する。

以上の実施形態において、画素アレイ２００は、図１Ａに示すように、垂直方向で複数の画素アレイ部２００−ｎに分割され、複数の遮光出力部４は分割された各画素アレイ部２００ｎの少なくとも最終の画素行（１Ｒ）に設けられている。ここで、複数の遮光出力部４は、互いに垂直方向で所定の間隔をあけて設けられる複数の画素行１Ｒの各画素１に接続されるように設けてもよい。

以上説明したように、本実施形態にかかるＴＤＩ方式リニアイメージセンサ５０によれば、画素アレイ２００の複数の画素行１Ｒのうち、互いに垂直方向で所定の間隔をあけて設けられる複数の画素行１Ｒの各画素１に接続されかつ、当該各画素１の領域の一部が遮光されるように設けられ、前記信号電荷を増幅して画素信号を出力するフローティングゲートアンプＡ１）を含む複数の遮光出力部４を備える。従って、上記複数の遮光出力部４を備えたので、フローティングゲートアンプＡ１で信号電荷を読み出すときに不要な光を遮光できかつ複数の画素信号を得ることで、幅広い輝度を持つ被写体に対しても、飽和電荷量が従来のままでも高いＳＮ比を得ることができる。

また、本実施の形態において、各画素１及び前記各遮光出力部４の両方に、オーバーフローゲートＯＧ及びオーバーフロードレインＦＧを備える。従って、ブルーミングによる撮影画像の白飛びを防止できる。

さらに、本実施の形態にかかる撮像装置２０１によれば、各遮光出力部４からのアナログの画素信号をデジタル信号にそれぞれ変換するＡ／Ｄ変換部１２０を備える。従って、画素信号の暗電流雑音の除去及び画素信号の増幅処理が、アナログ信号で処理する場合に比較して容易になる。

また、撮像装置２０１によれば、画素信号を所定の飽和電荷量しきい値と比較し、画素信号が前記飽和電荷量しきい値以上のときに画素信号を出力せず、飽和電荷量しきい値未満であるときに前記画素信号を出力する飽和しきい値比較判定回路８０をさらに備える。従って、複数のＣＣＤイメージセンサにおいて蓄積される信号電荷量のうち、飽和電荷量未満の信号電荷量のみを用いて撮影画像を得ることができる。従って、回路規模を増大することなしに、幅広い輝度を有する被写体に対して、より高いＳＮ比を有した鮮明な画像を得ることが可能となる。

さらに、撮像装置２０１によれば、各遮光出力部４からの画素信号をそれぞれ、前記垂直方向で転送されたときの画素１の段数に応じた転送遅延を考慮した番地に蓄積して出力する画像メモリ回路９０を備える。従って、複数の画素アレイ２００−ｎに接続された撮像回路５１−ｎからの複数の画素信号を容易に時間積分することができる。

実施の形態２．
図１１は本発明の実施の形態２にかかる撮像装置２０２の構成例を示すブロック図である。図１の実施の形態１では、各撮像回路５１−ｎの遮光出力部４は、フローティングゲートアンプＡ１を備えた画素１が、垂直方向に１画素分だけが遮光され、すなわち１水平画素アレイ分だけ遮光されている。これに対して、実施の形態２では、各撮像回路５１−ｎの遮光出力部４は、図１１に示すように、フローティングゲートアンプＡ１を備えた画素１が、垂直方向の１画素分（１水平画素アレイ分）に加え、当該１画素分に対して垂直方向に隣接する上下１画素分がさらに遮光されており、合計で３行の画素行１Ｒ分が遮光されるように構成されたことを特徴とする。

図１２は図１１の複数の画素１を含む画素アレイ部２００ｑ及び遮光出力部４Ａの配置の概略構成例を示す平面図である。図１２から明らかなように、複数の画素１を形成する複数の画素機能部７１が格子形状で配置され、例えば１水平画素アレイの各画素機能部７１内に、ＦＧＡ形成部７２を備える。また、複数の遮光出力部４Ａは、フローティングゲートアンプＡ１を備える画素１とそれに垂直方向で上下に隣接して位置する画素１を含み、合計で垂直方向で３行の画素行１Ｒに配置される。

図１３は図１１の複数の画素１を含む画素アレイ部２００ｑ及び遮光出力部Ａの詳細構成例を示す平面図である。

図１３において、画素１は、信号電荷の垂直転送を担う第１転送ゲート１１と、第２転送ゲート１２と、第３転送ゲート１３と、第４転送ゲート１４とを備えるとともに、画素分離Ｐ＋領域２１と、埋め込みチャネル２２と、オーバーフローゲート２３と、オーバーフロードレイン２４とを備えて構成される。

ここで、遮光出力部４Ａは、垂直方向に並置された３画素１が連続した領域（３水平画素アレイの領域）に形成されたことを特徴とする。遮光出力部４Ａの３画素１のうち、中央の画素１には、画素１における第３転送ゲート（３Ｇ）１３の位置に、出力制御ゲート１５と、フローティングゲート１６を備える。また、遮光出力部４Ａにおける画素分離Ｐ＋領域２１、埋め込みチャネル２２、オーバーフローゲート２３、オーバーフロードレイン２４は水平方向に（図１３の左方向に）湾曲２８してシフトされた構造を有し、当該湾曲２８してシフトされて各領域２１〜２４が形成されていない出力制御ゲート１５の近傍部分（ＦＧＡ形成部７２）にソースフォロワ回路３０を備える。

前記中央の画素１に対して上側に隣接する画素１であって、オーバーフローゲート２３を備えた画素（以下、上側画素という）１は、前記中央の画素１と同様の構成を有するが、画素分離Ｐ＋領域２１、埋め込みチャネル２２、オーバーフローゲート２３、オーバーフロードレイン２４を中央の画素１と連結させるため、画素分離Ｐ＋領域２１、埋め込みチャネル２２、オーバーフローゲート２３、オーバーフロードレイン２４を上側画素１内で湾曲２８してシフトさせた構造を有する。

また、前記中央の画素１に対して下側に隣接する画素１であって、オーバーフローゲート２３を備えた画素（以下、下側画素という。）１も、前記中央の画素１と同様の構成を有するが、画素分離Ｐ＋領域２１、埋め込みチャネル２２、オーバーフローゲート２３、オーバーフロードレイン２４を中央の画素１と連結させるため、画素分離Ｐ＋領域２１、埋め込みチャネル２２、オーバーフローゲート２３、オーバーフロードレイン２４を上側画素１内で湾曲２８してシフトさせた構造を有する。以上の構造により、画素１内の湾曲２８部に配置するソースフォロワ回路３０のサイズ設計に余裕を持たせ、ソースフォロワ回路３０の動作特性の安定化を図ることができる。

以上の実施の形態では、複数の遮光出力部４Ａは、フローティングゲートアンプＡ１を備える画素１とそれに垂直方向で上下に隣接して位置する画素１を含み、合計で垂直方向で３行の画素行１Ｒに配置されている。しかし、垂直方向で複数行の画素行１Ｒに配置されてもよい。

以上説明したように、実施の形態２によれば、画素アレイ２００は垂直方向で複数の画素アレイ部２００−ｎに分割され、複数の遮光出力部４Ａは分割された各画素アレイ部２００−ｎの少なくとも最終の画素行１Ｒを含む複数の画素行１Ｒに設けられる。従って、例えばフローティングゲートアンプＡ１及びソースフォロワ回路３０を各画素１内に配置する設計余裕を有し、ソースフォロワ回路の動作特性の安定化を図ることができる。

変形例１．
図１４は本発明の実施の形態１の変形例であって、変形例１にかかる撮像装置２０３の構成例を示すブロック図である。図１４の撮像装置２０３は、図１Ａの撮像装置２０１と比較すると、撮像回路５１−ｎ（図１４において、ｎ＝１，２，３）の出力アンプ３と各比較器８１−ｎとの間において、暗電流補正部７０−ｎをそれぞれ挿入したことを特徴とする。ここで、複数の暗電流補正部７０−ｎは暗電流補正回路７０を構成する。図１４において、暗電流補正部７０−ｎは、撮像回路５１−ｎにおいて蓄積された信号電荷量から暗電流の成分を除去する。ここで、暗電流の成分は各撮像回路５１−ｎの製造時において決定される。

変形例１に係る撮像装置２０３によれば、素信号から暗電流雑音を除去する暗電流補正部７０−ｎをさらに備える。従って、暗電流雑音を除去した画素信号のみを出力して増幅できる。

変形例２．
図１５は本発明の実施の形態２の変形例であって、変形例２にかかる撮像装置２０４の構成例を示すブロック図である。図１５の撮像装置２０４は、図１１の撮像装置２０２と比較すると、撮像回路５１−ｎ（図１４において、ｎ＝１，２，３）の出力アンプ３と各比較器８１−ｎとの間において、暗電流補正部７０−ｎをそれぞれ挿入したことを特徴とする。ここで、複数の暗電流補正部７０−ｎは暗電流補正回路７０を構成する。図１５において、暗電流補正部７０−ｎは、撮像回路５１−ｎにおいて蓄積された信号電荷量から暗電流の成分を除去する。ここで、暗電流の成分は各撮像回路５１−ｎの製造時において決定される。

変形例２に係る撮像装置２０４によれば、素信号から暗電流雑音を除去する暗電流補正部７０−ｎをさらに備える。従って、暗電流雑音を除去した画素信号のみを出力して増幅できる。

以上詳述したように、本発明にかかるＴＤＩ方式リニアイメージセンサによれば、複数の遮光出力部４，４Ａを備えたので、フローティングゲートアンプで信号電荷を読み出すときに不要な光を遮光できかつ複数の画素信号を得ることで、幅広い輝度を持つ被写体に対しても、飽和電荷量が従来のままでも高いＳＮ比を得ることができる。

１ 画素、１Ｒ 画素行、１Ｃ 画素列、２ 水平ＣＣＤ、３ 出力アンプ、４，４Ａ，４−１〜４−４ 遮光出力部、５ 遮光膜、８ 金属配線、９ 信号出力配線、１１ 第１転送ゲート、１２ 第２転送ゲート、１３ 第３転送ゲート、１４ 第４転送ゲート、１５ 出力制御ゲート、１６ フローティングゲート、２１ 画素分離Ｐ＋領域、２２ 埋め込みチャネル、２３ オーバーフローゲート、２４ オーバーフロードレイン、２５ Ｎ＋注入領域、２６ Ｐ＋注入領域、２７ アイソレーション領域、２８ 湾曲、３０ ソースフォロワ回路、３１ 半導体基板、３２，３３ 誘電体層、４０ 駆動パルス発生部、５０ ＴＤＩ方式ＣＣＤイメージセンサ、５１−１〜５１−３，５１−ｎ 撮像回路、６０ 水平スキャナ回路、６１ 信号伝達回路、７０ 暗電流補正回路、７１ 画素機能部、７２ ＦＧＡ形成部、７３ 遮光領域、８０ 飽和しきい値比較判定回路、８１−１〜８１−３，８１−ｎ， 比較器、８２ 判定部、９０ 画像メモリ回路、９１ 入力バッファ、９２ アドレスバッファ、９３ アドレスデコーダ、９４ メモリアレイ、９５ 出力バッファ、９６ アドレス信号発生部、１００ 画像データ算出部、１１０ 表示部、１２０ Ａ／Ｄ変換部、２００ 画素アレイ、２００−ｎ，２００ｐ，２００ｑ 画素アレイ部、２０１，２０２，２０３，２０４ 撮像装置、２１２ 水平転送部、２１３ 電荷蓄積部、２１６ 垂直転送部、２１７ 出力アンプ、Ａ１ フローティングゲートアンプ、Ｃｓｓ キャパシタ、ＰＤ フォトダイオード、Ｑ１，Ｑ２，Ｑ１１ ＭＯＳトランジスタ、ＳＷ−１〜ＳＷ−３，ＳＷ−ｎ，ＳＷ１ スイッチ。

Claims (4)

1. それぞれ複数の画素がＴＤＩ方向である垂直方向に並置されて構成される複数の画素行と、それぞれ複数の画素が水平方向に並置されて構成される複数の画素列とを含むように、前記複数の画素が２次元アレイ状に配列されて構成された画素アレイと、
   前記各画素において光電変換して蓄積された信号電荷を時間遅延積分して垂直方向に垂直転送する垂直転送部と、
   前記信号電荷を水平方向に水平転送する水平転送部と、
   前記画素アレイの複数の画素行のうち、互いに垂直方向で所定の間隔をあけて設けられる複数の画素行の各画素に接続されかつ、当該各画素の領域の一部が遮光されるように設けられ、前記信号電荷を増幅して画素信号を出力するフローティングゲートアンプを含む複数の遮光出力部を備え、
   前記画素アレイは垂直方向で複数の画素アレイ部に分割され、前記複数の遮光出力部は前記分割された各画素アレイ部の少なくとも最終の画素行に設けられたＴＤＩ方式ＣＣＤイメージセンサを含む撮像装置であって、
   前記ＴＤＩ方式ＣＣＤイメージセンサがＴＤＩ方向である垂直方向に並置されて構成される複数のＴＤＩ方式ＣＣＤイメージセンサを備え、
   前記複数のＴＤＩ方式ＣＣＤイメージセンサから出力される複数の画素信号は、自己のＴＤＩ段数に応じて蓄積された画素信号に加え、垂直方向に並置された前段のＴＤＩ方式ＣＣＤイメージセンサにて蓄積された画素信号をも合算して蓄積する構成を備え、
   前記複数のＴＤＩ方式ＣＣＤイメージセンサから出力される複数の画素信号を所定の飽和電荷量しきい値と比較し、前記画素信号が前記飽和電荷量しきい値以上のときに前記画素信号を出力せず、前記飽和電荷量しきい値未満であるときに前記画素信号を出力する飽和しきい値比較判定回路を複数備え、
   前記複数の飽和しきい値比較判定回路から出力される画素信号を合算する回路を備え、
   前記各遮光出力部からのアナログの画素信号をデジタル信号にそれぞれ変換するＡ／Ｄ変換部をさらに備えたことを特徴とする撮像装置。
2. 前記各画素及び前記各遮光出力部の両方に、オーバーフローゲート及びオーバーフロードレインを備えたことを特徴とする請求項１に記載の撮像装置。
3. 前記画素信号から暗電流雑音を除去する暗電流補正部をさらに備えたことを特徴とする請求項１に記載の撮像装置。
4. 前記各遮光出力部からの画素信号をそれぞれ、前記垂直方向で転送されたときの画素の段数に応じた転送遅延を考慮した番地に蓄積して出力する画像メモリ回路をさらに備えたことを特徴とする請求項１に記載の撮像装置。

Images