JP6700230B2 - 半導体構造およびそれを製造する方法 - Google Patents

Description

優先権の主張および相互参照
本出願は、「Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｓｔｒｕｃｔｕｒｅ ａｎｄ Ｍａｎｕｆａｃｔｕｒｉｎｇ Ｍｅｔｈｏｄ Ｔｈｅｒｅｏｆ」という発明の名称の２０１５年１月９日に出願された米国仮特許出願第６２／１０１，５９７号の利益を主張し、その開示は全体が参照により本明細書に組み込まれる。

半導体素子を使用した電子装置は多くの現代の用途に不可欠である。半導体イメージセンサは一般に光を検知するための電子装置に含まれる。相補型金属酸化膜半導体（ＣＭＯＳ）イメージセンサ（ＣＩＳ）が、デジタルカメラおよび携帯電話用カメラなどの様々な用途において広く使用されている。ＣＭＯＳイメージセンサは典型的に画素（ピクセル）のアレイを備える。各ピクセルはフォトダイオード、トランジスタまたはコンデンサを含む。光にさらされると、フォトダイオードにおいて電気エネルギーが誘起される。各ピクセルは、ピクセルに入射する光の量に比例して電子を生成する。電子はピクセルにおいて電圧信号に変換され、さらにデジタル信号に変換される。

ＣＭＯＳイメージセンサは、光路差に応じて、前面照射型（ＦＳＩ）イメージセンサおよび裏面照射型（ＢＳＩ）イメージセンサに分類される。ＢＳＩイメージセンサの需要が高くなってきている。ＢＳＩイメージセンサにおけるピクセルは入射光に応答して電気信号を生成する。電気信号の大きさはそれぞれのピクセルが受ける入射光の強度に依存する。光はＢＳＩイメージセンサの基板の裏面に入射し、基板の前面に形成される誘電体層および相互接続層に妨げられずにフォトダイオードに直接当たる。このような直接入射により、ＢＳＩイメージセンサは光に対して、より感度が高くなる。

しかしながら、技術が進歩するにつれて、イメージセンサは、多くの機能性および多くの量の集積回路を有しながらも、サイズがますます小さくなってきている。ＢＳＩイメージセンサの製造は多くの複雑な工程および処理を伴う。異なる材料を有する多くの異なる部品を必要とするので、ＢＳＩイメージセンサの製造および統合される処理の複雑性が増加している。ＢＳＩイメージセンサの製造における複雑性の増加は、低量子効率（ＱＥ）、ストリップラインの欠陥、暗電流、低いフルウェルキャパシティ（ＦＷＣ）、高い収率の損失などの欠陥を引き起こす可能性がある。ＢＳＩイメージセンサはさらに、材料消耗を悪化させ、製造コストを増加させる、望ましくない構成で製造される。

したがって、ＢＳＩイメージセンサデバイスの性能を改良するため、ならびにＢＳＩイメージセンサを処理する際のコストおよび時間を減少させるために、ＢＳＩイメージセンサデバイスの構造および製造方法を改良することが継続して必要とされている。

本開示の態様は、添付の図面と共に読まれる場合、以下の詳細な説明から最適に理解される。この業界における標準的な慣例に従って、様々な特徴は縮尺通りに描かれていないことが強調される。実際には、様々な特徴の寸法は説明の明確さのために任意に増加または減少させている場合がある。

本開示のいくつかの実施形態に係る、半導体構造の斜視図である。 図１の半導体構造の上面図である。 本開示のいくつかの実施形態に係る、半導体構造の斜視図である。 図３の半導体構造の上面図である。 本開示のいくつかの実施形態に係る、半導体構造を製造する方法のフロー図である。 本開示のいくつかの実施形態に係る、半導体構造を備える半導体ウェーハの上面図である。 本開示のいくつかの実施形態に係る、図５ＡのＣＣ’に沿った、隣接する半導体構造の斜視図である。 本開示のいくつかの実施形態に係る、キャリア基板上に反転され、配置される、隣接する半導体構造の斜視図である。 本開示のいくつかの実施形態に係る、薄型半導体基板を備える、隣接する半導体構造の斜視図である。 本開示のいくつかの実施形態に係る、いくつかの凹部を備える、隣接する半導体構造の斜視図である。 本開示のいくつかの実施形態に係る、いくつかの凹部内に配置されるいくつかの導電パッドを備える、隣接する半導体構造の斜視図である。 本開示のいくつかの実施形態に係る、いくつかのカラーフィルタおよびマイクロレンズを備える、隣接する半導体構造の斜視図である。 本開示のいくつかの実施形態に係る、半導体ウェーハから分離された、いくつかの半導体構造の斜視図である。

以下の開示は、提供される主題の異なる特徴を実施するための多くの異なる実施形態または実施例を提供する。構成要素および配列の具体的な例は本開示を簡潔にするために以下に記載される。それらはもちろん、単なる例示であり、限定するものではない。例えば、第１の機構を第２の機構の上方または上に形成するという以下の記載は、第１の機構および第２の機構が直接接触する実施態様、ならびに第１の機構および第２の機構の間に追加の機構が形成されてもよく、それにより第１の機構および第２の機構が直接接触していなくてもよい実施態様も含むことができる。また、本開示において、様々な実施例中、参照番号および／または参照記号を繰り返している場合がある。この繰り返しは、簡潔さおよび明確さの目的のためであり、それ自体で、説明される様々な実施形態および／または構成の関係を指定しているものではない。

さらに、空間性に関わる相対用語、例えば、「下方」、「下部」、「下側」、「上方」、「上側」などは、本明細書中において、ある要素または機構と別の要素または機構との図に示される相対関係を簡潔に記載するために用いられ得る。空間性に関わる相対用語は、図に示される方向に加えて、使用または処理するデバイスの種々の方向を包含することを意図している。装置は他の態様で（９０℃回転させられて、または他の方向で）方向付けられてもよく、同様に、本明細書中に使用される空間性に関わる相対的記載は状況に応じて解釈されてもよい。

裏面照射型（ＢＳＩ）イメージセンサデバイスは複数の処理によって製造される。製造の間、デバイスの基板は、デバイス内に投射される電磁放射線を検知するために作製される。基板は、基板の裏面から入射する光を受け取るように構成される。入射光は基板内の放射線検知デバイスに直接当たり、入射光の強度が検出される。強度以外に、入射光の色または波長がカラーフィルタによって得られる。カラーフィルタはスピンコーティング処理によって基板の裏面上に配置される。

ＢＳＩデバイスにおいて、層間絶縁膜（ＩＬＤ）および金属間誘電体（ＩＭＤ）が基板の前面上に配置される。ＩＭＤにおける相互接続構造は、ＩＬＤを貫通し、基板に配置されるボンドパッドに電気的に接続される。ＢＳＩデバイスの製造の間、ボンドパッドを覆い、囲む基板（ボンドパッド領域における基板）は、後の電気接続のために基板からボンドパッドを露出するように除去される。ボンドパッド領域における基板およびスクライブライン領域における基板は、基板の裏面からエッチングにより除去される。裏面上の基板の粗く、不均一な表面が得られる。粗い表面により、その上にカラーフィルタをスピンコートする能力が低下する。カラーフィルタは基板によってブロックされるので、基板の裏面上に平坦に分散することはできない。カラーフィルタは基板の裏面上に均一に堆積できず、カラー信号のずれ（ストリップ欠陥と称される）を生じる。結果として、ＢＳＩデバイスの量子効率（ＱＥ）は減少する。

本開示において、改良された半導体構造が開示される。半導体構造は、半導体基板と、半導体基板の前面上に配置される層間絶縁膜（ＩＬＤ）と、ＩＬＤを貫通し、半導体基板に配置される導電パッドとを備える。導電パッドを覆う半導体基板は除去され、導電パッドは半導体基板に囲まれる。導電パッドを覆う半導体基板のみが除去されるので、半導体基板の裏面の不均一なトポグラフィが軽減される。半導体基板の裏面の粗さは小さくなる。

したがって、カラーフィルタは、スピンコーティング処理の間、半導体基板の裏面上に容易に分散でき、薄く、均一な厚さのカラーフィルタが半導体基板の裏面上に配置され得る。さらに、薄いカラーフィルタにより、半導体基板における放射線検知デバイスへの光の良好な入射が可能となり、それ故、半導体構造のＱＥを改良する。さらに、薄いカラーフィルタは材料のコストを節約できる。

図１は、本開示のいくつかの実施形態に係る、半導体構造１００の斜視図である。図２は半導体構造１００の上面図である。図１は図２のＡＡ’に沿った半導体構造１００の断面図を示す。

いくつかの実施形態において、半導体構造１００は、半導体構造１００内に入る電磁放射線を検知するための半導体イメージセンサデバイスである。いくつかの実施形態において、半導体構造１００は、半導体基板１０１と、層間絶縁膜（ＩＬＤ）１０２と、導電パッド１０３とを備える。

いくつかの実施形態において、半導体構造１０１はシリコン基板である。いくつかの実施形態において、半導体基板１０１は、ケイ素、ゲルマニウム、ガリウムヒ素又は他の適切な半導体材料を含む。いくつかの実施形態において、半導体基板１０１は、シリコン・オン・インシュレータ（ＳＯＩ）、シリコン・オン・サフィア（ＳＯＳ）、ドープされたおよびドープされていない半導体、基礎半導体基盤によって支持されるシリコンのエピタキシャル層、または他の半導体構造の形態である。いくつかの実施形態において、半導体基板１０１は相補型金属酸化膜半導体（ＣＭＯＳ）センサ基板またはイメージセンサチップである。

いくつかの実施形態において、半導体基板１０１は、第１の面１０１ａおよび第１の面１０１ａに対向する第２の面１０１ｂを備える。いくつかの実施形態において、第１の面１０１ａは半導体基板１０１の前面と称され、第２の面１０１ｂは半導体基板１０１の裏面と称される。いくつかの実施形態において、半導体基板１０１の第１の面１０１ａは、誘電体層における回路または半導体パッケージにおける導電性トレースと電気的に接続されるように構成される。いくつかの実施形態において、半導体基板１０１の第２の面１０１ｂは、光などの電磁放射線を受け取り、検知するように構成される。

いくつかの実施形態において、半導体基板１０１は放射線検知デバイス１０１ｃを備える。放射線検知デバイス１０１ｃは半導体基板１０１に配置される。いくつかの実施形態において、放射線検知デバイスはアレイ形式で並べられる。いくつかの実施形態において、放射線検知デバイス１０１ｃは、基板１０１の第２の面１０１ｂから入射する電磁放射線（例えば、光など）を検出するための画素の一部である。いくつかの実施形態において、放射線検知デバイス１０１ｃは、半導体基板１０１においてフォトダイオード、フォトセンサ、ｐ−ｎ接合などとして実装される。第２の面１０１ｂから入射した電磁放射線は、放射線検知デバイス１０１ｃの空乏領域において電子孔対を生成するように放射線検知デバイス１０１ｃを誘起する。

いくつかの実施形態において、シャロートレンチアイソレーション（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ）（ＳＴＩ）１０１ｄが、半導体基板１０１の第１の面１０１ａおよび放射線検知デバイス１０１ｃに隣接して、半導体基板１０１に配置される。いくつかの実施形態において、ＳＴＩ１０１ｄは放射線検知デバイス１０１ｃを絶縁するための酸化膜または誘電体を備える。いくつかの実施形態において、ＳＴＩ１０１ｄは放射線検知デバイス１０１ｃを分離するように構成される。いくつかの実施形態において、ＳＴＩ１０１ｄは格子形式で並べられる。いくつかの実施形態において、ＳＴＩ１０１ｄは、酸化ケイ素、窒化ケイ素、オキシ窒化ケイ素、ｌｏｗ−ｋ材料などの誘電材料を含む。いくつかの実施形態において、ＳＴＩ１０１ｄは第１の面１０１ａから延びる深さを有する。いくつかの実施形態において、ＳＴＩ１０１ｄの深さは約２μｍ未満である。

いくつかの実施形態において、ドーパント１０１ｅが、第１の面１０１ａに隣接して半導体基板１０１においてドープされる。いくつかの実施形態において、半導体基板１０１はホウ素などのｐ型ドーパントでドープされたｐ型基板である。いくつかの実施形態において、半導体基板１０１は亜リン酸またはヒ素などのｎ型ドーパントでドープされたｎ型基板である。いくつかの実施形態において、ＳＴＩ１０１ｄはドーパント１０１ｅに囲まれる。

いくつかの実施形態において、ＩＬＤ１０２は半導体基板１０１の第１の面１０１ａの上に配置される。いくつかの実施形態において、ＩＬＤ１０２は、ＩＬＤ１０２を貫通するビア１０２ａを備える。いくつかの実施形態において、ビア１０２ａは半導体基板１０１の第１の面１０１ａから延びる。

いくつかの実施形態において、ＩＬＤ１０２は多層構造である。いくつかの実施形態において、ＩＬＤ１０２は、二酸化ケイ素、窒化ケイ素、オキシ窒化ケイ素、ＴＥＯＳ酸化物、ケイリン酸ガラス（ＰＳＧ）、ホウリンケイ酸ガラス（ＢＰＳＧ）、フッ素化石英ガラス（ＦＳＧ）、炭素ドープ酸化ケイ素、ＢＣＢ（ビス−ベンゾシクロブテン）、ポリイミド、他の適切な材料、またはこれらの組み合わせなどの誘電材料を含む。いくつかの実施形態において、導電材料はＩＬＤ１０２に配置され、ドーパント１０１ｅまたは放射線検知デバイス１０１ｃに電気的に接続される。

いくつかの実施形態において、導電パッド１０３は、金属間誘電体（ＩＭＤ）１０４における相互接続構造１０４ａと接続するように構成される。ＩＭＤ１０４はＩＬＤ１０２の上に配置される。いくつかの実施形態において、導電パッド１０３はＩＬＤ１０２を貫通し、半導体基板１０１に配置される。いくつかの実施形態において、導電パッド１０３はＩＬＤ１０２および半導体基板１０１のＳＴＩ１０１ｄを貫通する。導電パッド１０３は半導体基板１０１内に延びる。

いくつかの実施形態において、導電パッド１０３の一部は基板１０１に囲まれる。いくつかの実施形態において、導電パッド１０３の一部は半導体基板１０１の第１の面１０１ａまたはＳＴＩ１０１ｄから突出する。いくつかの実施形態において、導電パッド１０３はＩＬＤ１０２に部分的に囲まれるか、または半導体基板１０１に部分的に囲まれる。いくつかの実施形態において、導電パッド１０３の一部の厚さＴ１は約１μｍ〜約５μｍである。いくつかの実施形態において、厚さＴ１は約２μｍ〜２．５μｍである。

いくつかの実施形態において、ステップ高さＴ２は、導電パッド１０３の一部の表面１０３ａおよび半導体基板１０１の第２の面１０１ｂによって構成される。いくつかの実施形態において、導電パッド１０３の一部の表面１０３ａは半導体基板１０１の第２の面１０１ｂと実質的に異なるレベルに配置される。いくつかの実施形態において、導電パッド１０３の表面１０３ａは半導体基板１０１の第２の面１０１ｂより実質的に低いレベルに配置される。いくつかの実施形態において、導電パッド１０３の表面１０３ａと半導体基板１０１の第２の面１０１ｂとの間のステップ高さＴ２は約０．５μｍ〜約３μｍである。いくつかの実施形態において、導電パッド１０３の表面１０３ａは湾曲した表面である。いくつかの実施形態において、表面１０３ａは凹面または凸面である。いくつかの実施形態において、表面１０３ａは半導体基板１０１の第１の面１０１ａの方へ湾曲している。結果として、図１に示されように、導電パッド１０３の湾曲した表面１０３ａと半導体基板１０１の第２の面１０１ｂとの間のステップ高さＴ２は長くなる。

いくつかの実施形態において、半導体基板１０１は、半導体基板１０１の第１の面１０１ａに対して第２の面１０１ｂから延びる凹部１０１ｆを備える。いくつかの実施形態において、凹部１０１ｆは半導体基板１０１の第２の面１０１ｂからＳＴＩ１０１ｄまで延びる。いくつかの実施形態において、導電パッド１０３の一部は凹部１０１ｆ内に配置される。いくつかの実施形態において、導電パッド１０３の表面１０３ａは凹部１０１ｆ内に配置される。いくつかの実施形態において、凹部１０１ｆの高さＴ３は約１μｍ〜約４μｍである。

いくつかの実施形態において、基板１０１においては、導電パッド１０３の表面１０３ａが欠けている。いくつかの実施形態において、導電パッド１０３の側面１０３ｂは半導体基板１０１から離れて配置される。側面１０３ｂは半導体基板１０１と接触しない。いくつかの実施形態において、半導体基板１０１の凹部１０１ｆの幅Ｗ１は、導電パッド１０３の表面１０３ａの幅より実質的に広いか、または等しい。

いくつかの実施形態において、ＩＬＤ１０２は、貫通する導電パッド１０３のためのビア１０２ａを備える。いくつかの実施形態において、ＩＬＤ１０２のビア１０２ａの幅Ｗ３は、導電パッド１０３の一部の表面１０３ａの幅Ｗ２より実質的に狭いか、または等しい。

いくつかの実施形態において、半導体構造１００はＩＬＤ１０２の上に配置されるＩＭＤ１０４を備える。いくつかの実施形態において、相互接続構造１０４ａはＩＭＤ１０４に配置される。いくつかの実施形態において、ＩＭＤ１０４における相互接続構造１０４ａは、導電パッド１０３に電気的に接続される金属部材（１０４ｂ、１０４ｃ）を備える。いくつかの実施形態において、導電パッド１０３は第１の金属１０４ｂおよび上部金属１０４ｃに電気的に接続される。

いくつかの実施形態において、半導体構造１００は、半導体基板１０１の第２の面１０１ｂの上に配置されるカラーフィルタ１０５を備える。いくつかの実施形態において、カラーフィルタは、可視光、赤色光、緑色光、青色光などの特定の波長の電磁放射線をフィルタ処理するように構成される。電磁放射線は半導体基板１０１の第２の面１０１ｂから入射する。いくつかの実施形態において、カラーフィルタ１０５は放射線検知デバイス１０１ｃと並べられる。

いくつかの実施形態において、カラーフィルタ１０５は、特定の波長または周波数バンドにおける電磁放射線を除去するための染料系または顔料系のポリマーを含む。いくつかの実施形態において、カラーフィルタ１０５は、着色顔料を有する樹脂または他の有機系材料を含む。いくつかの実施形態において、カラーフィルタ１０５の厚さＴ４は約０．２μｍ〜約１．５μｍである。

いくつかの実施形態において、半導体構造１００は、カラーフィルタ１０５の上に配置されるマイクロレンズ１０６を備える。いくつかの実施形態において、マイクロレンズ１０６は、半導体基板１０１における放射線検知デバイス１０１ｃに対して入射する電磁放射線を方向付け、焦点を合わせるように構成される。いくつかの実施形態において、マイクロレンズ１０６は、マイクロレンズ１０６のために使用される材料の屈折率および放射線検知デバイス１０１ｃからの距離に応じて、様々な構成および様々な形状で配置される。

図３は、本開示のいくつかの実施形態に係る、半導体基板２００の斜視図である。図４は半導体構造２００の上面図である。図３は、図４のＢＢ’に沿った半導体基板２００の断面図を示す。

いくつかの実施形態において、半導体構造２００は、その半導体構造２００へ入射する電磁放射線を検知するための半導体イメージセンサデバイスである。いくつかの実施形態において、半導体構造２００は、半導体基板１０１と、層間絶縁膜（ＩＬＤ）１０２と、いくつかの導電パッド１０３と、半導体基板１０１におけるいくつかの凹部１０１ｆとを備え、それらは図１および２の半導体構造１００におけるものと同様の構成を有する。

いくつかの実施形態において、半導体基板１０１は、第１の面１０１ａと、第１の面１０１ａに対向する第２の面１０１ｂと、いくつかの放射線検知デバイス１０１ｃとを備える。いくつかの実施形態において、ＩＬＤ１０２は半導体基板１０１の第１の面１０１ａの上に配置される。いくつかの実施形態において、凹部１０１ｆは半導体基板１０１に配置される。凹部１０１ｆの各々は、半導体基板１０１の第１の面１０１ａに対して第２の面１０１ｂから延びる。いくつかの実施形態において、導電パッド１０３はそれぞれ、凹部１０１ｆ内に配置される。いくつかの実施形態において、導電パッド１０３の各々はＩＬＤ１０２を貫通する。いくつかの実施形態において、導電パッド１０３はそれぞれ、金属間誘電体（ＩＭＤ）１０４における相互接続構造１０４ａと電気的に接続される。いくつかの実施形態において、いくつかのカラーフィルタ１０５およびマイクロレンズ１０６は半導体基板１０１の第２の面１０１ｂの上に配置される。

いくつかの実施形態において、導電パッド１０３の各々は表面１０３ａを有する。導電パッド１０３の表面１０３ａは基板１０１に囲まれる。いくつかの実施形態において、ステップ高さＴ２は、導電パッド１０３の表面１０３ａの１つおよび半導体基板１０１の第２の面１０１ｂにより構成される。いくつかの実施形態において、導電パッド１０３の表面１０３ａは半導体基板１０１の第２の面１０１ｂと実質的に異なるレベルに配置される。いくつかの実施形態において、導電パッド１０３の表面１０３ａの１つ以上は半導体基板１０１の第２の面１０１ｂより実質的に低いレベルにある。いくつかの実施形態において、導電パッド１０３の表面１０３ａの１つと半導体基板１０１の第２の面１０１ｂとの間のステップ高さＴ２は約０．５μｍ〜約３μｍである。

いくつかの実施形態において、導電パッド１０３の一部はそれぞれ、凹部１０１ｆ内に配置される。いくつかの実施形態において、基板１０１においては、導電パッド１０３の表面１０３ａが欠けている。いくつかの実施形態において、基板１０１は導電パッド１０３の間に配置される。基板１０１は隣接する導電パッド１０３の間に配置される。いくつかの実施形態において、導電パッド１０３は基板１０１と分離している。

いくつかの実施形態において、半導体基板１０１の凹部１０１ｆの１つの高さＴ３は約１μｍ〜約４μｍである。いくつかの実施形態において、凹部１０１ｆの１つの幅Ｗ１は導電パッド１０３の表面１０３ａの１つの幅Ｗ２より実質的に広いか、または等しい。

いくつかの実施形態において、導電パッド１０３の表面１０３ａの１つは、導電パッド１０３の表面１０３ａの別のものと異なる幅Ｗ２を有する。いくつかの実施形態において、ＩＬＤ１０２によって囲まれる導電パッド１０３の１つの幅Ｗ３は、導電パッド１０３の表面１０３ａの１つの幅Ｗ２より実質的に狭いか、または等しい。図３に示されるように、導電パッド１０３の１つは、基板１０１とＩＬＤ１０２との間に延びるその長さに沿って異なる幅（Ｗ２およびＷ３）を有する。いくつかの実施形態において、導電パッド１０３の１つはＴ字形である。

いくつかの実施形態において、ＩＬＤ１０２の一部は導電パッド１０３の１つの中に配置される。いくつかの実施形態において、基板１０１の一部は導電パッド１０３の１つの中に配置される。いくつかの実施形態において、基板１０１のＳＴＩ１０１ｄの一部は導電パッド１０３の１つの中に配置される。いくつかの実施形態において、導電パッド１０３の１つは、ＩＬＤ１０２の１つより多いビア１０２ａに沿って延び、その中に配置される。導電パッド１０３の１つは１つより多いビア１０２ａを埋める。いくつかの実施形態において、ビア１０２ａの中の導電パッド１０３の幅Ｗ３は導電パッド１０３の表面１０３ａの幅Ｗ２より実質的に狭い。

本開示において、半導体構造を製造する方法もまた、開示される。いくつかの実施形態において、半導体構造は方法３００によって製造される。方法３００は複数のステップを含み、その説明および例示はステップの順序の限定とみなされるものではない。

図５は半導体構造を製造する方法３００の実施形態である。方法３００は、複数のステップ（３０１、３０２、３０３、３０４、３０５、３０６および３０７）を含む。

ステップ３０１において、半導体基板１０１は図５Ａおよび５Ｂに示されるように受け取られる。いくつかの実施形態において、半導体基板１０１はシリコン基板である。図５Ａは、半導体基板１０１を含む半導体ウェーハ４００の上面図である。図５Ｂは、図５ＡのＣＣ’に沿った半導体ウェーハ４００の一部の断面斜視図である。いくつかの実施形態において、半導体ウェーハ４００はいくつかのデバイス領域４０１で画定される。デバイス領域４０１は、アレイ形式で配置され、図５Ａに示されるように行および列で互いに並べられる。いくつかの実施形態において、デバイス領域４０１はいくつかのスクライブライン領域１０９により分割される。

いくつかの実施形態において、各々のデバイス領域４０１はアクティブ領域１０７およびパッド領域１０８を備える。いくつかの実施形態において、アクティブ領域１０７は、そこに配置されるトランジスタ、転送ゲート、放射線検知デバイス１０１ｃなどのアクティブコンポーネントを備える。いくつかの実施形態において、パッド領域１０８は後のステップにおいて導電パッドを配置するように構成される。いくつかの実施形態において、各々のデバイス領域４０１は半導体基板１０１を備える。いくつかの実施形態において、半導体基板１０１は図１〜４のいずれか１つに示されるものと同様の構成を有する。

例示の容易さおよび簡潔さのために、以下の説明は図５ＡのＣＣ’に沿った２つの隣接するデバイス領域４０１のみを対象とする。しかしながら、以下に記載されるステップは、本開示の趣旨および範囲から逸脱せずに、全ての半導体ウェーハ４００および他のデバイス領域４０１に適用可能であると理解される。これは２つのデバイス領域４０１に限定することを意図するものではない。

いくつかの実施形態において、半導体基板１０１は、第１の面１０１ａと、第１の面１０１ａに対向する第２の面１０１ｂとを備える。いくつかの実施形態において、いくつかの放射線検知デバイス１０１ｃは半導体基板１０１に形成される。いくつかの実施形態において、シャロートレンチアイソレーション（ＳＴＩ）１０１ｄは、第１の面１０１ａに隣接して、基板１０１内に配置される。いくつかの実施形態において、層間絶縁膜（ＩＬＤ）１０２は半導体基板１０１の第１の面１０１ａの上に配置される。いくつかの実施形態において、金属間誘電体（ＩＭＤ）１０４はＩＬＤ１０２の上に配置される。いくつかの実施形態において、相互接続構造１０４ａはＩＭＤ１０４内に配置される。いくつかの実施形態において、ＳＴＩ１０１ｄ、ＩＬＤ１０２、ＩＭＤ１０４および相互接続構造１０４ａは図１〜４のいずれか１つに示されるものと同様の構成を有する。

ステップ３０２において、キャリア基板１１０が提供され、図５Ｃに示されるように半導体ウェーハ４００（図５Ａを参照）と結合される。いくつかの実施形態において、半導体ウェーハ４００は、半導体基板１０１の第２の面１０１ｂが図５Ｃに示されるように上側を向くように反転される。いくつかの実施形態において、キャリア基板１１０は半導体基板１０１の第１の面１０１ａの上に配置される。いくつかの実施形態において、キャリア基板１１０はＩＭＤ１０４と結合される。いくつかの実施形態において、キャリア基板１１０はシリコン基板、ガラス基板などである。

ステップ３０３において、半導体基板１０１の厚さは、図５Ｄに示されるように薄くされ、減少される。いくつかの実施形態において、半導体基板１０１の厚さは、薄化処理、研削処理、エッチング処理または他の適切な処理によって減少される。いくつかの実施形態において、半導体基板１０１の厚さは、新たな第２の面１０１ｂ’になるように第２の面１０１ｂ（図５Ｃを参照）を研削することによって減少される。半導体基板１０１は第２の面１０１ｂから第１の面１０１ａの方へ研削される。

ステップ３０４において、半導体基板１０１の一部は、図５Ｅに示されるように凹部１０１ｆを形成するために新たな第２の面１０１ｂ’から除去される。いくつかの実施形態において、半導体基板１０１の一部およびＩＬＤ１０２の一部は、凹部１０１ｆおよびビア１０２ａのそれぞれを形成するために新たな第２の面１０１ｂ’から除去される。いくつかの実施形態において、凹部１０１ｆおよびビア１０２ａは互いに接続される。いくつかの実施形態において、凹部１０１ｆの幅Ｗ１はビア１０２ａの幅Ｗ３より実質的に広いか、または等しい。

いくつかの実施形態において、半導体基板１０１の一部の除去およびＩＬＤ１０２の一部の除去は同時または別々に実施される。いくつかの実施形態において、半導体基板１０１の一部は凹部１０１ｆを形成するために除去され、次いでＩＬＤ１０２の一部はビア１０２ａを形成するために除去される。いくつかの実施形態において、凹部１０１ｆは、新たな第２の面１０１ｂ’から半導体基板１０１の第１の面１０１ａに対して延びる。

いくつかの実施形態において、半導体基板１０１の一部またはＩＬＤ１０２の一部は、フォトリソグラフィ処理およびエッチング処理によって除去される。いくつかの実施形態において、フォトマスクが半導体基板１０１の新たな第２の面１０１ｂ’の上に配置され、フォトマスクは配置される導電パッドの位置に従ってパターニングされる。パターニングされたフォトマスクは新たな第２の面１０１ｂ’の上に配置され、半導体基板１０１の一部はエッチング処理によって除去される。

いくつかの実施形態において、フォトマスクは、フォトレジストを配置し、適切な現像液によってフォトレジストを現像することによってパターニングされる。次いで配置される導電パッドの位置に従ってパターンが現像される。フォトマスクにより、導電パッドの位置における半導体基板１０１の一部のみが、エッチング処理によって除去され得る。結果として、配置される導電パッドの位置における半導体基板１０１がエッチングにより除去され、凹部１０１ｆが形成される。

ステップ３０５において、導電パッド１０３が図５Ｆに示されるように形成される。いくつかの実施形態において、導電パッド１０３が形成され、半導体基板１０１に囲まれる。いくつかの実施形態において、導電パッド１０３はＩＬＤ内に延び、導電パッド１０３の一部は半導体基板１０１に囲まれる。いくつかの実施形態において、導電パッド１０３は表面１０３ａおよび側面１０３ｂを備える。表面１０３ａおよび側面１０３ｂは半導体基板１０１に囲まれる。いくつかの実施形態において、半導体基板１０１においては、導電パッド１０３の表面１０３ａが欠けている。いくつかの実施形態において、表面１０３ａおよび側面１０３ｂは半導体基板１０１と接触しない。

いくつかの実施形態において、ステップ高さＴ２は導電パッド１０３の一部の表面１０３ａおよび半導体基板１０１の第２の面１０１ｂによって構成される。いくつかの実施形態において、導電パッド１０３の表面１０３ａは半導体基板１０１の第２の面１０１ｂから離れている。いくつかの実施形態において、表面１０３ａは第２の面１０１ｂより実質的に低いレベルにある。

いくつかの実施形態において、凹部１０１ｆの幅Ｗ１は導電パッド１０３の表面１０３ａの幅Ｗ２より実質的に広いか、または等しい。いくつかの実施形態において、導電パッド１０３の表面１０３ａの幅Ｗ２はビア１０２ａの幅Ｗ３より実質的に広いか、または等しい。したがって、導電パッド１０３はその長さに沿って異なる幅（Ｗ２およびＷ３）を有する。

いくつかの実施形態において、導電パッド１０３は１つより多いビア１０２ａを埋める。いくつかの実施形態において、半導体基板１０１の一部およびＩＬＤ１０２の一部は導電パッド１０３に囲まれる。いくつかの実施形態において、基板１０１のＳＴＩ１０１ｄの一部およびＩＬＤ１０２の一部は導電パッド１０３に囲まれる。いくつかの実施形態において、ビア１０２ａの幅Ｗ３は導電パッド１０３の表面１０３ａの幅Ｗ２より実質的に狭い。

ステップ３０６において、カラーフィルタ１０５は、図５に示されるように半導体基板１０１の新たな第２の面１０１ｂ’の上に配置される。いくつかの実施形態において、カラーフィルタ１０５はスピンコーティング処理または任意の他の適切な処理によって新たな第２の面１０１ｂ’の上に配置される。カラーフィルタ１０５は半導体基板１０１の新たな第２の面１０１ｂ’の上に均一に配置される。いくつかの実施形態において、マイクロレンズ１０６はカラーフィルタ１０５の上に配置される。

導電パッド１０３の上に配置される半導体基板１０１のみが除去されるので、凹部１０１ｆは半導体基板１０１の新たな第２の面１０１ｂ’のトポグラフィに実質的に影響を与えない。したがって、新たな第２の面１０１ｂ’の上にカラーフィルタ１０５を分散させることは、半導体基板１０１の新たな第２の面１０１ｂ’のトポグラフィに影響を与えない。カラーフィルタ１０５は、スピンコーティング処理の間、新たな第２の面１０１ｂ’の上に均一に分散され得る。さらに、カラーフィルタ１０５の薄層がスピンコーティング処理によって新たな第２の面１０１ｂ’の上に配置される。薄いカラーフィルタ１０５は、製造される半導体基板の量子効率（ＱＥ）を増加させ得る。

ステップ３０７において、半導体構造５００は、図５Ｈに示されるようにスクライブライン領域１０９（図５Ａを参照）に沿って分離される。いくつかの実施形態において、いくつかの半導体構造５００は、いくつかのスクライブライン領域１０９（図５Ａを参照）に沿って半導体ウェーハ４００（図５Ａを参照）から分離される。半導体構造５００のいくつかの部分はステップ３０１〜３０６によって同時に形成される。半導体構造５００は互いに隣接し、スクライブライン領域１０９（図５Ａを参照）により分離される。いくつかの実施形態において、半導体構造５００は、スクライブライン領域１０９に沿って切断することによって分離される。いくつかの実施形態において、半導体構造５００は機械またはレーザブレードによって分離される。結果として、半導体構造５００のいくつかの部分が製造される。いくつかの実施形態において、半導体構造５００は構造的に互いに同じである。

いくつかの実施形態において、半導体構造５００は、図１〜２の半導体構造１００または図３〜４の半導体構造２００と同様の構成を有する。いくつかの実施形態において、半導体構造５００は半導体イメージセンサデバイスである。

本開示において、改良された半導体構造（１００または２００）が開示される。半導体構造は、半導体基板１０１と、半導体基板１０１の第１の面１０１ａの上に配置される層間絶縁膜（ＩＬＤ）１０２と、ＩＬＤ１０２を貫通し、半導体基板１０１に囲まれる導電パッド１０３とを備える。導電パッド１０３を覆う半導体基板１０１はフォトリソグラフィおよびエッチング処理によって除去され、それにより導電パッド１０３の一部は半導体基板１０１に囲まれる。

導電パッド１０３を覆う半導体基板１０１のみが除去されるので、半導体基板１０１の第２の面１０１ｂの粗さは小さくなる。したがって、カラーフィルタ１０５は、スピンコーティング処理の間、半導体基板１０１の第２の面１０１ｂの上に均一に分散され得、薄く、均一な厚さのカラーフィルタ１０５が第２の面１０１ｂの上に形成され得る。薄く、均一なカラーフィルタ１０５は半導体構造（１００または２００）の量子効率（ＱＥ）を改良できる。

いくつかの実施形態において、半導体構造は、第１の面および第１の面に対向する第２の面を備える半導体基板と、半導体基板に配置される放射線検知デバイスと、半導体基板の第１の面の上に配置される層間絶縁膜（ＩＬＤ）と、ＩＬＤを貫通し、半導体基板に配置され、ＩＬＤの上に配置される相互接続構造と接続するように構成される導電パッドとを備え、導電パッドの一部は半導体基板に囲まれ、ステップ高さは導電パッドの一部の表面および半導体基板の第２の面により構成される。

いくつかの実施形態において、ＩＬＤは、貫通する導電パッドのためのビアを備え、ビアの幅は導電パッドの一部の表面の幅より実質的に狭いか、または等しい。いくつかの実施形態において、ＩＬＤの一部は導電パッド内に配置される。いくつかの実施形態において、導電パッドの一部の表面と半導体基板の第２の面との間のステップ高さは約０．５μｍ〜約３μｍである。いくつかの実施形態において、半導体構造はさらに、半導体基板の第２の面の上に配置されるカラーフィルタを備え、カラーフィルタの厚さは約０．１μｍ〜約５μｍである。いくつかの実施形態において、導電パッドの一部の厚さは約１μｍ〜約５μｍである。いくつかの実施形態において、相互接続構造は導電パッドに電気的に接続される金属部材を備える。

いくつかの実施形態において、半導体イメージセンサデバイスは、第１の面、第１の面に対向する第２の面および複数の放射線検知デバイスを備える半導体基板と、半導体基板の第１の面の上に配置される層間絶縁膜（ＩＬＤ）と、半導体基板に配置される複数の凹部とを備え、複数の凹部の各々は半導体基板の第２の面から第１の面に対して延び、複数の導電パッドはそれぞれ、複数の凹部内に配置され、ＩＬＤを貫通し、複数の導電パッドの表面は半導体基板に囲まれ、ステップ高さは複数の導電パッドの表面の１つおよび半導体基板の第２の面によって構成される。

いくつかの実施形態において、半導体基板は複数の導電パッドの間に配置される。いくつかの実施形態において、半導体基板においては、複数の導電パッドの表面が欠けている。いくつかの実施形態において、複数の凹部の１つの幅は複数の導電パッドの表面の１つの幅より実質的に広いか、または等しい。いくつかの実施形態において、ＩＬＤに囲まれる複数の導電パッドの１つの幅は、複数の導電パッドの表面の１つの幅より実質的に狭いか、または等しい。いくつかの実施形態において、複数の凹部の１つの高さは約０．５μｍ〜約３μｍである。

いくつかの実施形態において、半導体基板を製造する方法は、第１の面と、第１の面に対向する第２の面と、半導体基板に形成される複数の放射線検知デバイスとを備える半導体基板を受け取るステップと、半導体基板の第１の面の上に層間絶縁膜（ＩＬＤ）を配置するステップと、半導体基板の第２の面から半導体基板の一部およびＩＬＤの一部を除去するステップと、ＩＬＤおよび半導体基板に囲まれる導電パッドを形成するステップとを含み、導電パッドの一部は半導体基板に囲まれ、ステップ高さは導電パッドの一部の表面および半導体基板の第２の面により構成される。

いくつかの実施形態において、半導体基板の一部およびＩＬＤの一部を除去するステップは、半導体基板の第２の面から第１の面に対して延びる、凹部を形成するステップを含む。いくつかの実施形態において、半導体基板の一部およびＩＬＤの一部を除去するステップは、半導体基板の第２の面の上にフォトマスクを配置するステップを含み、フォトマスクは導電パッドの位置に従ってパターニングされる。いくつかの実施形態において、半導体基板の一部およびＩＬＤの一部を除去するステップは、半導体基板の第２の面の上にパターニングされたマスクを配置し、半導体基板の一部またはＩＬＤの一部をエッチングするステップを含む。いくつかの実施形態において、この方法はさらに、スピンコーティング処理によって半導体基板の第２の面の上にカラーフィルタを配置するステップを含む。いくつかの実施形態において、この方法はさらに、薄化処理によって第２の面から半導体基板の厚さを減少させるステップを含む。いくつかの実施形態において、この方法はさらに、半導体基板の第１の面の上にキャリア基板を結合するステップを含む。

上述は、当業者が本開示の態様をよりよく理解できるようにいくつかの実施形態の特徴を概説する。当業者は、本明細書に導入されている実施形態の同じ目的を実施するため、および／または同じ利点を達成するために、他のプロセスおよび構造の設計または改変に基づいて本開示を容易に利用できることは理解されるべきである。当業者はまた、本開示の趣旨および範囲から逸脱せずに、このような等価の構築物を実現でき、当業者は、本開示の趣旨および範囲から逸脱せずに、本明細書の様々な変更、置換、および代替をなすことができる。

Claims (7)

1. 第１の面および前記第１の面に対向する第２の面を備える半導体基板と、
   前記半導体基板に配置される放射線検知デバイスと、
   前記半導体基板の前記第１の面の上に配置される層間絶縁膜（ＩＬＤ）と、
   前記ＩＬＤ内で伸びるビアと、
   前記ＩＬＤの上に配置される相互接続構造と、
   前記半導体基板と前記ビアの内部に配置される導電パッドと、
   前記ＩＬＤの上に配置され、前記半導体基板の前記第１の面と隣接するシャロートレンチアイソレーション（ＳＴＩ）と、を備え、
   前記ビア内に配置される前記導電パッドの幅は、前記ビアの幅と実質的に等しく、前記導電パッドは、前記第１の面と前記第２の面の間に配置され、前記半導体基板に囲まれる表面を備え、
   前記導電パッドは、前記ビアに沿って延び、前記ビア内に配置され、前記ＳＴＩの一部は前記ＩＬＤの一部と前記導電パッドとの間に配置される、半導体構造。
2. 前記ビアの幅は前記導電パッドの表面の幅より実質的に狭いか、または等しい、請求項１に記載の半導体構造。
3. 前記半導体基板に配置され、前記半導体基板の前記第２の面から前記第１の面に対して延びる凹部をさらに備え、前記凹部の幅は、前記凹部内に配置される前記導電パッドの幅より実質的に広いか、または等しい、請求項１または２に記載の半導体構造。
4. 前記半導体基板においては、前記導電パッドの表面が欠けている、請求項１〜３のいずれか一項に記載の半導体構造。
5. 前記導電パッドは前記半導体基板と前記ＩＬＤに囲まれる、請求項１〜４のいずれか一項に記載の半導体構造。
6. 半導体構造を製造する方法であって、
   第１の面と、前記第１の面に対向する第２の面と、半導体基板に形成される複数の放射線検知デバイスとを備える半導体基板を受け取るステップと、
   前記半導体基板の前記第１の面の上に層間絶縁膜（ＩＬＤ）を配置するステップと、
   前記ＩＬＤの上に前記半導体基板の前記第１の面と隣接して配置されたシャロートレンチアイソレーション（ＳＴＩ）を配置するステップと、
   前記ＩＬＤの上に相互接続構造を配置するステップと、
   前記ＩＬＤ内で伸びるビアを形成するために前記半導体基板の一部および前記ＩＬＤの一部を除去するステップと、
   前記半導体基板と前記ビアとの内部に導電パッドを形成するステップと、
   を含み、
   前記ビア内に配置される前記導電パッドの幅は、前記ビアの幅と実質的に等しく、前記導電パッドは、前記第１の面と前記第２の面の間に配置され、前記半導体基板に囲まれる表面を備え、
   前記導電パッドは、前記ビアに沿って延び、前記ビア内に配置され、前記ＳＴＩの一部は前記ＩＬＤの一部と前記導電パッドとの間に配置される、方法。
7. 前記半導体基板の一部および前記ＩＬＤの一部を除去するステップは、前記半導体基板の前記第２の面から前記第１の面に対して延びる、凹部を形成させるステップ、または前記半導体基板の前記第２の面の上の前記導電パッドの位置に従ってパターニングされるフォトマスクを配置するステップ、または前記半導体基板の前記第２の面の上にパターニングされたマスクを配置し、前記半導体基板の一部もしくは前記ＩＬＤの一部をエッチングするステップを含む、請求項６に記載の方法。

Images