JP6700673B2 - 撮像装置、撮像システム - Google Patents

Description

本発明は撮像装置、撮像システムに関する。

画像を生成するための信号を生成する撮像素子が、焦点検出用の信号を出力する。この焦点検出量の信号を用いて、像面位相差ＡＦを行う撮像装置が知られている。

特許文献１には、１つのマイクロレンズを透過した光が、複数の光電変換部に入射する構成が記載されている。この複数の光電変換部の一部の光電変換部が生成した電荷に基づく第１の信号と、複数の光電変換部の全ての光電変換部が生成した電荷に基づく第２の信号とを、画素がそれぞれ出力する。特許文献１には、撮像素子が出力する信号の数を、第１の信号に基づく信号の数の方が、第２の信号に基づく信号の数よりも少なくすることが記載されている。

特開２０１３−２１１８３３号公報

特許文献１に記載の技術では、焦点検出の精度の低下を抑制しながら、撮像素子の信号出力動作の高速化の検討が充分ではなかった。

本発明は、上記の課題を鑑みて為されたものであり、その一の態様は、複数の画素の各々が、１つのマイクロレンズに対応して配された複数の光電変換部を有する撮像装置であって、前記複数の画素の各々は、前記複数の光電変換部のうちの一部の光電変換部が生成した電荷に基づく第１の信号を出力し、行アドレスが同じで且つ列アドレスが連続した、複数の画素の前記第１の信号を加算する第１ステップと、行アドレスが同じで且つ列アドレスが連続した、複数の画素の前記第１の信号を加算する第２ステップと、行アドレスが同じで且つ列アドレスが連続した、複数の画素の前記第１の信号を加算する第３ステップと、前記複数の画素の各々の前記複数の光電変換部が生成した前記電荷に基づく第２の信号を前記撮像装置の外部に出力する第４ステップとを有し、前記第１ステップで加算される複数の画素と前記第２ステップで加算される複数の画素は、行アドレスは同じ値であって、且つ、列アドレスが異なり、前記第１ステップで加算される複数の画素と、前記第３ステップで加算される複数の画素は、行アドレスが異なり、且つ列アドレスの範囲の一部は重なり、他の一部は重ならず、前記第２ステップで加算される複数の画素と、前記第３ステップで加算される複数の画素は、行アドレスが異なり、且つ列アドレスの範囲の一部は重なり、他の一部は重ならず、前記第４ステップで出力される前記第２の信号の各々に対応する画素の数が、前記第１〜第３ステップのそれぞれにおいて、前記第１の信号同士が加算される複数の画素の数よりも少ないことを特徴とする撮像装置である。

また、別の態様は、複数行および複数列に渡って配された複数の画素を有し、前記複数の画素の各々は、１つのマイクロレンズに対応して配され、各々が電荷を生成する複数の光電変換部を有する撮像装置であって、前記複数の画素の各々は、前記複数の光電変換部のうちの一部の光電変換部が生成した前記電荷に基づく第１の信号を出力し、前記複数の画素の一部の画素であり、各々の行と列の一方のアドレス同士が全て同じであって互いに隣り合う複数の画素を有する第１の組と、前記複数の画素の一部の画素であり、各々の行と列の前記一方のアドレス同士が全て同じであって互いに隣り合う複数の画素を有する第２の組と、前記複数の画素の一部の画素であり、各々の行と列の前記一方のアドレス同士が全て同じであって互いに隣り合う複数の画素を有する第３の組とを備え、前記第１の組が有する前記複数の画素と、前記第２の組が有する前記複数の画素とにおいて、行と列の前記一方のアドレスは同じ値であって、行と列の他方のアドレスの値の範囲は排他であり、前記第１の組が有する前記複数の画素と、前記第３の組が有する前記複数の画素とにおいて、行と列の前記一方のアドレスは異なる値であり、前記第１の組が有する前記複数の画素と、前記第３の組が有する前記複数の画素とにおいて、行と列の前記他方のアドレスの範囲のうちの一部同士は重なり、他の一部同士は重ならず、前記第２の組が有する前記複数の画素と、前記第３の組が有する前記複数の画素とにおいて、行と列の前記他方のアドレスの範囲のうちの一部同士は重なり、他の一部同士は重ならず、前記撮像装置は、前記第１の組が有する前記複数の画素の各々の前記第１の信号に基づく信号同士を加算した第１組内加算信号と、前記第２の組が有する前記複数の画素の各々の前記第１の信号に基づく信号同士を加算した第２組内加算信号と、
前記第３の組が有する前記複数の画素の各々の前記第１の信号に基づく信号同士を加算した第３組内加算信号と、前記複数の画素の各々の前記複数の光電変換部が生成した前記電荷に基づく第２の信号とをそれぞれ出力し、前記第２の信号の各々が対応する画素の数が、前記第１組内加算信号、前記第２組内加算信号、前記第３組内加算信号のそれぞれが対応する画素の数よりも少ないことを特徴とする撮像装置である。

本発明により、焦点検出の精度の低下を抑制しながら、撮像素子の信号出力動作の高速化を行うことができる。

撮像装置の構成の一例を示した図 画素の構成の一例を示した図と、画素の動作の一例を示した図 画素の構成の一例の俯瞰図と、画素の構成の一例の断面図 撮像装置の構成の一例を示した図 組内加算信号、組間加算信号の生成パターンの一例を示した図 サンプリング点と信号レベルとの関係の一例を示した図 組内加算信号、組間加算信号の生成パターンの一例を示した図 組内加算信号、組間加算信号の生成パターンの一例を示した図 組内加算信号、組間加算信号の生成パターンの一例を示した図 撮像装置の構成の一例を示した図 撮像装置の読み出し回路の構成の一例を示した図 画素の構成の一例を示した図と、画素の動作の一例を示した図 撮像装置の構成の一例を示した図 撮像装置の動作の一例を示した図 撮像システムの構成の一例を示した図

以下、図面を参照しながら各実施例を説明する。

（実施例１）
図１は、第１の実施例における撮像装置１の模式図である。撮像装置１は、１つの半導体基板に形成されている。

画素部１０は画素１０１が複数行、複数列に渡って配されている。垂直走査回路１１によって選択された行の画素１０１の信号が垂直出力線１０２に出力される。

１行目の画素１０１は読み出し回路１３ａ、１３ｂのうち、読み出し回路１３ａに垂直出力線１０２を介して接続される。一方、２行目の画素１０１は読み出し回路１３ａ、１３ｂのうち、読み出し回路１３ｂに垂直出力線１０２を介して接続される。以下、同様に奇数行目の画素１０１は読み出し回路１３ａに接続され、偶数行目の画素１０１は読み出し回路１３ｂに接続される。

読み出し回路１３ａ、１３ｂのそれぞれは、電流源１３１を有する。電流源１３１は、垂直出力線１０２を介して、画素１０１に電流を供給する。画素１０１から垂直出力線１０２に出力された信号は、アンプ１３２に入力される。コンパレータ１３３は、アンプ１３２の出力と、ランプ発生器１４ａ、１４ｂが出力するランプ信号とを比較した結果を示す比較結果信号を、メモリ１３４に出力する。

カウント信号発生器１５は、ランプ信号の電位の変化の開始に同期して、クロックの計数を開始する。カウント信号発生器１５は、このクロックを計数したカウント信号を生成するとともに、カウント信号を複数のメモリ１３４に供給する。メモリ１３４は、比較結果信号の信号値が変化したタイミングに、カウント信号発生器１５から供給されるカウント信号を保持する。これにより、メモリ１３４には、ランプ信号が電位の変化を開始してから、比較結果信号の信号値が変化するまでの時間に対応したデジタル信号値が保持される。このデジタル信号値は、画素１０１が出力した信号に比例した値となる。よって、メモリ１３４が保持した信号は、画素１０１が出力した信号をＡＤ変換して得たデジタル信号である。

水平走査回路１６は、各列のメモリ１３４に保持されているデジタル信号を順次走査する。この走査によって、各列のメモリ１３４はデジタル信号を信号処理部１７へ出力する。

信号処理部１７は、各列のメモリ１３４の値を処理し、出力信号を生成する。

信号処理部１７が出力する信号が、撮像装置１が出力する信号である。

尚、図１の撮像装置１の動作の詳細は、図４を参照しながら後述する。

図２（ａ）は、本実施例の１つの画素１０１の等価回路を示した図である。

１つの画素１０１には２つのフォトダイオード１０３ａ、１０３ｂが配されている。フォトダイオード１０３ａ、１０３ｂはそれぞれ画素１０１が有する第１、第２の光電変換部である。２つのフォトダイオード１０３ａ、１０３ｂの各々に画素回路１１０ａ、１１０ｂが接続されている。画素回路１１０ａは転送トランジスタ１０４ａ、リセットトランジスタ１０５ａ、出力トランジスタ１０６ａ、選択トランジスタ１０７ａを含む。画素回路１１０ｂもまた、転送トランジスタ１０４ｂ、リセットトランジスタ１０５ｂ、出力トランジスタ１０６ｂ、選択トランジスタ１０７ｂを含む。転送トランジスタ１０４ａ、１０４ｂは、垂直走査回路１１から信号Ｔｘが供給される。リセットトランジスタ１０５ａ、１０５ｂは、垂直走査回路１１から信号Ｒｅｓが供給される。選択トランジスタ１０７ａ、１０７ｂは、垂直走査回路１１から信号Ｓｅｌが供給される。尚、図示を省略しているが、信号Ｔｘ、信号Ｒｅｓ、信号Ｓｅｌのそれぞれは、垂直走査回路１１から、所定の行に配された複数列の画素１０１に対して共通に供給される信号である。例えば、垂直走査回路１１が所定の行に配された複数列の画素１０１に供給する信号Ｒｅｓをアクティブとすると、当該所定の行の複数列の画素１０１の各々のリセットトランジスタ１０５ａ、１０５ｂがオンとなる。この垂直走査回路１１と所定の行に配された複数列の画素１０１との関係は、他の信号Ｔｘ、信号Ｓｅｌについても信号Ｒｅｓと同じである。

図２（ｂ）は、画素１０１の動作を示した図である。

垂直走査回路１１は、所定の行の画素１０１に供給する信号Ｓｅｌをアクティブとする。これにより、当該所定の行の画素１０１の選択トランジスタ１０７ａ、１０７ｂがオンする。よって、当該所定の行の画素１０１の出力トランジスタ１０６ａ、１０６ｂは、対応する垂直出力線１０２ａ、１０２ｂに接続された状態となる。

垂直走査回路１１は、当該所定の行の画素１０１に供給する信号Ｒｅｓを非アクティブとする。これにより、当該所定の行の画素１０１のリセットトランジスタ１０５ａ、１０５ｂはオフする。よって、出力トランジスタ１０６ａ、１０６ｂの入力ノードのリセットが解除される。この時、垂直出力線１０２ａ、１０２ｂには、リセットが解除された出力トランジスタ１０６ａ、１０６ｂの入力ノードの電位に基づく信号が、選択トランジスタ１０７ａ、１０７ｂから出力されている。

垂直走査回路１１は、当該所定の行の画素１０１に供給する信号Ｔｘをアクティブとする。これにより、フォトダイオード１０３ａ、１０３ｂのそれぞれが蓄積した電荷の、出力トランジスタ１０６ａ、１０６ｂの入力ノードへの転送が開始される。

垂直走査回路１１は、当該所定の行の画素１０１に供給する信号Ｔｘを非アクティブとする。これにより、フォトダイオード１０３ａ、１０３ｂのそれぞれが蓄積した電荷の、出力トランジスタ１０６ａ、１０６ｂの入力ノードへの転送が終了する。

出力トランジスタ１０６ａ、１０６ｂは、入力ノードに転送された、フォトダイオード１０３ａ、１０３ｂの電荷に基づく信号を、選択トランジスタ１０７ａ、１０７ｂを介して、垂直出力線１０２ａ、１０２ｂに出力する。

このように、垂直出力線１０２ａには、フォトダイオード１０３ａが蓄積した電荷に基づく信号が、出力トランジスタ１０６ａから選択トランジスタ１０７ａを介して出力される。この信号をＡ信号と表記する。Ａ信号は、複数の光電変換部のうちの一部の光電変換部が蓄積した電荷に基づいて画素１０１が出力する第１の信号である。また、垂直出力線１０２ｂには、フォトダイオード１０３ｂが蓄積した電荷に基づく信号が、出力トランジスタ１０６ｂから選択トランジスタ１０７ｂを介して出力される。この信号をＢ信号と表記する。Ｂ信号は、複数の光電変換部のうちの一部の光電変換部が蓄積した電荷に基づいて画素１０１が出力する第２の信号である。

図３（ａ）は本実施例に関する画素１０１を俯瞰して見た場合の模式図である。画素１０１は、第１のフォトダイオード１０３ａ、第２のフォトダイオード１０３ｂ、フォトダイオード１０３ａに接続された画素回路１１０ａ、フォトダイオード１０３ｂに接続された画素回路１１０ｂを含んでいる。以下では、１つの画素１０１が有するフォトダイオード１０３ａとフォトダイオード１０３ｂとをまとめて表す際は、受光部と表記する。１つのマイクロレンズ２３は、１つの受光部を覆うように配され、光束を受光部に集光する。つまり、１つのマイクロレンズは１つの受光部に対応して設けられている。また、１つのマイクロレンズによって集光された光は、１つのマイクロレンズに対応して設けられた画素１０１が有する複数の光電変換部に入射する。本実施例の撮像装置は、複数のマイクロレンズを有するマイクロレンズアレイを有する。

図３（ｂ）は、図３（ａ）でα−βの直線で示した部分のうち、２つの画素１０１の断面を示した図である。カラーフィルタ２２はマイクロレンズ２３とフォトダイオード１０３ａ、１０３ｂとの間に設けられている。

図４は、本実施例の撮像装置１の構成の詳細を説明した図である。図４を参照しながら、本実施例の撮像装置１の信号処理部１７が行う、出力信号の処理を説明する。

図４では、画素１０１のそれぞれについて、図３（ｂ）で説明したカラーフィルタ２２の色が示されている。Ｒは赤、Ｂは青を示している。また、Ｇｒ、Ｇｂはそれぞれ、赤のカラーフィルタ２２が配された画素行に配された緑のカラーフィルタ２２と、青のカラーフィルタ２２が配された画素行に配された緑のカラーフィルタ２２を示している。尚、図４では、アンプ１３２、コンパレータ１３３、メモリ１３４のそれぞれについて、画素１０１の列番号を付して表す。画素１０１の列番号は、垂直走査回路１１から順に数えた番号である。さらに、垂直出力線１０２ａに出力されたＡ信号を処理するアンプ１３２、コンパレータ１３３、メモリ１３４には末尾にａを付している。同じく、垂直出力線１０２ｂに出力されたＢ信号を処理するアンプ１３２、コンパレータ１３３、メモリ１３４には末尾にｂを付している。例えば、１列目に配され、Ｒのカラーフィルタ２２を有する画素１０１が出力するＡ信号は、アンプ１３２ａ−０１ａ、コンパレータ１３３ａ−０１ａ、メモリ１３４ａ−０１ａによって処理される。

まず、１行目の画素１０１と２行目の画素１０１に関する信号処理について説明する。

１行１列目のＲの画素１０１のＡ信号、Ｂ信号をそれぞれアンプ１３２ａ−０１ａ、１３２ａ−０１ｂが増幅する。この増幅されたＡ信号、Ｂ信号をそれぞれ増幅Ａ信号、増幅Ｂ信号と表す。そして、増幅Ａ信号、増幅Ｂ信号をそれぞれＡＤ変換して得たデジタル信号がそれぞれ、メモリ１３４ａ−０１ａおよび１３４ａ−０１ｂに保持される。増幅Ａ信号をＡＤ変換して得たデジタル信号をデジタルＡ信号と表記し、増幅Ｂ信号をＡＤ変換して得たデジタル信号をデジタルＢ信号と表記する。

以下、同じように各列のメモリ１３４ａは、１行目の複数列の画素１０１の出力する信号に基づく、デジタルＡ信号、デジタルＢ信号を保持する。

また本実施例の垂直走査回路１１は、１行目の画素１０１と２行面お画素１０１とを同時に選択する。

従って、各列のメモリ１３４ｂは、２行目の画素１０１の出力する信号に基づく、デジタルＡ信号、デジタルＢ信号を保持する。

水平走査回路１６ａ、１６ｂの走査によって、メモリ１３４ａ、１３４ｂのそれぞれが保持したデジタルＡ信号、デジタルＢ信号が信号処理部１７ａ、１７ｂに出力される。

次に、信号処理部１７ａの１行目の画素１０１のデジタルＡ信号、デジタルＢ信号に関する信号処理について説明する。まず、信号処理部１７ａ、１７ｂが行う映像信号処理について説明する。

信号処理部１７ａは、メモリ１３４ａ−０１ａが保持したデジタルＡ信号とメモリ１３４ａ−０１ｂが保持したデジタルＢ信号とを加算する。これにより、信号処理部１７ａは、１行１列目のＲ画素のフォトダイオード１０３ａおよび１０３ｂの電荷同士を加算した場合に得られる信号に相当するデジタル信号を得る。このデジタル信号をデジタルＡ＋Ｂ信号と表記する。これは１行１列目のＲ画素の映像信号として使用するものである。

信号処理部１７ａは他の画素１０１のデジタルＡ信号、デジタルＢ信号についても同じく加算処理を行って、デジタルＡ＋Ｂ信号を得る。

信号処理部１７ｂは、メモリ１３４ｂ−０１ａが保持したデジタルＡ信号とメモリ１３４ｂ−０１ｂが保持したデジタルＢ信号とを加算する。これにより、信号処理部１７ｂは、２行１列目のＧｂ画素のフォトダイオード１０３ａおよび１０３ｂの電荷同士を加算した場合に得られる信号に相当するデジタルＡ＋Ｂ信号を得る。これは２行１列目のＧｂ画素の映像信号として使用するものである。

信号処理部１７ｂは他の画素１０１のデジタルＡ信号、デジタルＢ信号についても同じく加算処理を行って、デジタルＡ＋Ｂ信号を得る。

次に、映像信号処理と並行して行う、焦点検出用信号の生成について説明する。

信号処理部１７ａ、１７ｂは、図５（ａ）に示す点線で囲った、同一行で隣接する４つの画素１０１の１つの組において、当該４つの画素１０１のデジタルＡ信号同士を加算した信号を生成する。このデジタルＡ信号同士を加算した信号を組内加算Ａ信号とする。また、この組に含まれる４つの画素１０１は、第１の方向である、平面視における右方向で隣接していると言える。つまり、１つの組において隣接する４つの画素１０１の列アドレスは連続している。

さらに、信号処理部１７ａ、１７ｂは生成した組内加算Ａ信号を撮像装置１の外部に設けられたシステム処理系に出力する。このシステム処理系は、例えば後述する図１５に記載の撮像システムが有する出力信号処理部１５５である。システム処理系では、図５（ａ）でＡ１として示したように、１行目において隣接する４つの画素１０１の第１の組の組内加算Ａ信号と、第１の組に隣接する２行目に位置する組の組内加算Ａ信号とを加算した信号を生成する。第１の組は、複数の画素の一部の画素であり、各々の行と列の一方のアドレス同士が全て同じである複数の画素から成る。この例では、第１の組は、各々の行アドレス同士が全て同じである複数の画素から成る。この組内加算Ａ信号同士を加算した信号を、組間加算Ａ信号と表記する。

また、図５（ａ）にてＡ３として示した２つの組のうち、１行目に位置する第２の組の各々の画素１０１は、第１の組の各々の画素１０１と、行アドレスの値が１で同じである。一方、第２の組の画素１０１の全ての列アドレスの値の範囲である５〜８に対し、第１の組の画素１０１の全ての列アドレス値の範囲である１〜４は、排他である。

システム処理系は、１行目、２行目の組同士で組間加算Ａ信号を生成する。この組間加算Ａ信号は焦点検出用信号の一つである。他の一つは、後述する組間加算Ｂ信号である。

続いて、３行目、４行目の画素１０１に関する焦点検出用信号の生成を説明する。３行目、４行目の画素１０１についても、組内加算Ａ信号を生成する処理は、先の１行目、２行目の画素１０１と同じである。図５（ａ）でＡ２として示した２つの組のうち、３行目に位置する第３の組の行アドレスの値は３であり、第１の組、第２の組の行アドレスの値の１とは異なる値である。また、第３の組の列アドレスの値の範囲は３〜６であり、第１の組の列アドレスの値の範囲である１〜４と一部が重なり、他の一部が重ならない関係にある。また、第３の組の列アドレスの値で、第１の組の列アドレスの値の範囲とは重ならない範囲である５、６は、第２の組の列アドレスの値の範囲である５〜８の一部と重なる関係にある。また、第３の組の列アドレスの値の範囲である３〜６は、第１の組および第２の組のそれぞれの列アドレスの値の範囲を合わせた１〜８の範囲内である。

組間加算Ａ信号を生成する処理は１行目、２行目の画素１０１に関する処理と同じであるが、組に含まれる列アドレスが１行目、２行目とは異なる。具体的には、システム処理系は、図５（ａ）でＡ２として示したように、３行目において隣接する４つの画素１０１の第３の組の組内加算Ａ信号と、第３の組に隣接する４行目に位置する第４の組の組内加算Ａ信号とを加算した組間加算Ａ信号を生成する。

次に、システム処理系が行う、デジタルＢ信号の算出の処理について説明する。信号処理部１７ａ、１７ｂは各画素１０１に対応するデジタルＡ＋Ｂ信号をシステム処理系に出力する。まず、システム処理系は、図５（ａ）においてＡ１として示した２つの組を例に説明する。システム処理系は、行アドレスの値が１だけ異なり、列アドレスの値の範囲が一致する２つの組８つの画素１０１の各々のデジタルＡ＋Ｂ信号同士を加算した信号を生成する。この８つの画素１０１の各々のデジタルＡ＋Ｂ信号同士を加算した信号を、組間加算Ａ＋Ｂ信号と表記する。そして、システム処理系は、２つの組同士の組間加算Ａ＋Ｂ信号と、組間加算Ａ信号との差の信号を得る。この信号を、組間加算Ｂ信号と表記する。

３行目、４行目の組間加算Ｂ信号を得る処理は、１行目、２行目の組間加算Ｂ信号を得る処理と同じである。システム処理系は、組間加算Ａ信号と、組間加算Ｂ信号とを用いて、焦点検出を行う。

図５（ｂ）は画素１０１の配置に対応して示した焦点検出信号の空間的な信号パターンを示した図である。図５（ｂ）に示したＡ１は、図５（ａ）に示したＡ１の複数の組によって生成する組間加算Ａ信号を示している。また、図５（ｂ）に示したＢ１は、図５（ａ）に示したＡ１の複数の組によって生成する組間加算Ｂ信号を示している。

以降、２行毎に同様な処理が行われ、図５（ｂ）に示すとおり、２行ごとに、加算される画素の組み合わせが列方向にジグザグにずれた形となっている。

図５（ｂ）において、Ｐ１、Ｐ２・・・は、列方向における画素の空間的サンプリング点を示す。例えば、１行目と２行目の画素１０１のサンプリング点はＰ１、Ｐ３、Ｐ５であり、３行目と４行目の画素１０１のサンプリング点はＰ２、Ｐ４、Ｐ６であり、奇数と偶数のサンプリング点は、複数の画素を有する組の列の周期に対して半周期分ずれている。

図６は、図５（ｂ）に示したサンプリング点と信号レベルとの関係の一例を示した図である。

システム処理系では、合焦位置からのピントのずれを、組間加算Ａ信号と組間加算Ｂ信号との位相差によって検出する。

図６において、サンプリング点Ｐ１、Ｐ３、Ｐ５・・・の焦点検出信号レベルは○、サンプリング点Ｐ２、Ｐ４、Ｐ６・・・の信号レベルは△で示している。システム処理系は、○と△のそれぞれの信号レベルを用いて、図６で実線で示した組間加算Ａ信号の曲線を生成する。

また、システム処理系は、組間加算Ａ信号の曲線の生成と同じようにして、図６で破線で示した組間加算Ｂ信号の曲線を生成する。

一方、比較例として、図７（ａ）、図７（ｂ）に焦点検出信号の他の生成方法を示した。

図７（ａ）では、第１の組の各々の画素１０１の列アドレスと第３の組の各々の画素１０１の列アドレスとが全て一致する例を示している。図７（ｂ）は、図７（ａ）に示した組において生成する組間加算Ａ信号、組間加算Ｂ信号の空間的な信号パターンを示した図である。焦点検出信号のサンプリング点はＰ１、Ｐ３、Ｐ５の３つである。

この場合に得られる組間加算Ａ信号の曲線は、図６において一点鎖線で示したものとなる。

本実施例の場合では、比較例に対して、組間加算Ａ信号、組間加算Ｂ信号の水平方向の解像度を向上させることができる。このため、焦点検出の精度は、比較例に対して向上させることができる。

尚、組間加算Ａ信号を説明したが、組間加算Ｂ信号についても、本実施例の場合は比較例に対して水平方向の解像度を向上させることができる。

以上述べたような技術を用いることにより、焦点検出信号を複数（本実施例では４つ）の画素同士で加算した信号を撮像装置１が出力する。これにより、撮像装置１が出力する焦点検出信号の数を減少させ（本実施例では１／４）、撮像装置１が焦点検出信号の出力に要する期間を短縮することができる。すなわち、撮像装置１の焦点検出信号の出力動作を高速化することができる。さらに、本実施例は、複数の組間加算信号の各々が基づく一部の画素１０１同士の列アドレスを同じとし、他の一部の画素１０１同士の列アドレスを異ならせる。これにより、複数の組間加算信号の各々が基づく画素１０１同士の列アドレスを全て同じとした比較例に対し、焦点検出信号の水平方向の解像度を向上することができる。これにより、本実施例は、焦点検出の精度の向上を実現している。従って、本実施例の撮像装置１は、複数の組間加算信号の各々が基づく一部の画素１０１同士の列アドレスを同じとし、他の一部の画素１０１同士の列アドレスを異ならせた当該複数の組間加算信号を出力することができる。このことから、本実施例の撮像装置１は、焦点検出の精度の向上に寄与する構成である。

本実施例では、列方向に加算を行う場合に、行によって加算する列の組み合わせが変わる例を説明した。他の例として、例えば図８のように、信号処理部１７ａ、１７ｂが、１列目と２列目の各々では、１行目から４行目までの４つの画素１０１のデジタルＡ信号同士の加算処理を行う。また、３列目と４列目の各々では３行目から６行目までの４つの画素１０１のデジタルＡ信号同士の加算処理を行う。システム処理系は、１列目と２列目の組内加算Ａ信号同士で加算して組間加算Ａ信号を得る。また、システム処理系は、３列目と４列目の組内加算Ａ信号同士で加算して組間加算Ａ信号を得る。後の処理は、上述した通りとすることができる。この場合には、本実施例は、垂直方向の焦点検出の精度を向上することができる効果を有する。

尚、本実施例では４つの画素１０１のデジタルＡ信号同士を加算する例を説明したが、加算数はこの数に限定されるものではない。組内加算信号は少なくとも２つの画素１０１のデジタルＡ信号同士を加算して得ればよい。

また、本実施例では、組内加算信号、組間加算信号がデジタル信号である例を説明した。本実施例は、この例に限定されるものではない。例えば、撮像装置１がコンパレータ１３３を有さない構成として、信号処理部１７ａ、１７ｂには、複数の画素１０１の各々が出力するアナログ信号であるＡ信号同士を加算して組内加算信号を得るようにしても良い。また、組間加算信号の生成も同じように、アナログ信号の組内加算信号同士を加算して得るようにしても良い。

また、図５（ａ）では１行目の１〜４列目の画素１０１を有する第１の組と、１行目の５〜８列目の画素１０１を有する第２の組とは互いに隣り合っていたが、第１の組と第２の組との間に、別の画素１０１が配されていても良い。少なくとも、第１の組が有する画素１０１と、第３の組が有する画素１０１とにおいて、行と列の他方のアドレスの範囲のうちの一部同士が重なる関係とする。そして、第１の組が有する画素１０１と、第３の組が有する画素１０１とで、行と列の他方のアドレスの範囲のうちの他の一部同士は重ならない関係とする。これにより、焦点検出において水平方向（あるいは垂直方向）の解像度の向上が実現される。

尚、本実施例では、組内加算信号を、１つの半導体基板に形成された撮像装置１が有する信号処理部１７が生成する例を説明した。本実施例はこの例に限定されるものではなく、例えば、後述する図１５の撮像システムの場合を例に説明する。図１５の撮像装置１５４は、本実施例の撮像装置１が適用できる。この撮像システムは、撮像装置１５４が形成された半導体基板とは別の半導体基板に、出力信号処理部１５５が形成されている。この出力信号処理部１５５が組内加算信号を生成するようにしても良い。

（実施例２）
図９は、本発明の第２実施例の焦点検出信号を説明する図である。

以下、第１実施例と異なる点を中心に説明する。本実施例では、第３の組の列アドレスの範囲が、第１の組および第２の組のそれぞれの列アドレスの範囲と全く重ならない例である。

信号処理部１７ａは、１行目の２列の画素１０１のデジタルＡ信号同士を加算した組内加算Ａ信号を生成する。また、１行目の３列目、４列目の画素１０１のＡ信号に基づく信号を撮像装置１は出力しない。この出力しない動作は、画素１０１がＡ信号を出力しないようにしても良い。あるいは、画素１０１がＡ信号を出力し、対応するメモリ１３４がデジタルＡ信号を保持し、水平走査回路１６が当該メモリ１３４を選択しないようにしても良い。

本実施例では、所定の行でＡ信号に基づく信号が、撮像装置１から出力されない列において、他の行の当該列において、Ａ信号に基づく信号が出力される。これにより、所定の列の全ての行において、Ａ信号に基づく信号が撮像装置１から出力されない場合に対して、水平方向の焦点検出の解像度を向上することができる効果を有する。

（実施例３）
本実施例では、信号処理部１７ａ、１７ｂは、奇数フレームと偶数フレームで、組内加算Ａ信号を生成する列の組み合わせを変更する。

１フレーム目の動作は、第１実施例と同じである。図５（ｂ）に示すようなパタ−ンで焦点検出信号が加算されて出力される。

２フレーム目の動作について説明する。

各画素の信号がＡＤ変換されて各メモリに保持され、水平走査回路により信号処理部に送られるところまでは第１実施例と同じであるので、説明を省略する。

また、映像信号の処理についても第１実施例と同じであるので、説明を省略する。

以下、焦点検出信号の処理について説明する。

１フレーム目の１行目と２行目の出力の際、信号処理部１７ａでは、次のような処理が行われる。

信号処理部１７ａは、１行３列目〜１行６列目のメモリ１３４ａ−０３ａとメモリ１３４ａ−０４ａとメモリ１３４ａ−０５ａとメモリ１３４ａ−０６ａの信号を加算した組内加算Ａ信号（Ａ２）を得る。

以下同様に、１行７列目〜１行１０列目、１行１１列目〜１行１４列目の４画素分加算された組内加算Ａ信号（Ａ４、Ａ６・・・）を得る。

また、信号処理部１７ｂでも同様な処理が行われ、２行３列目〜２行６列目、２行７列目〜２行１０列目、２行１１列目〜２行１４列目の４画素分加算された組内加算Ａ信号（Ａ２、Ａ４、Ａ６・・・）を得る。

このようにフレームごとに焦点検出信号の列アドレスの関係を変えることで、動画撮影時、フレーム毎に列方向の画素のサンプリング点を補間する焦点検出信号を得ることができ、さらなる焦点検出精度の向上が得られる。

（実施例４）
図１０は、本発明の第４実施例における撮像装置１の模式図である。

第１実施例に対して、画素構成と、画素信号の加算方法を変えた実施例である。

画素部１０は画素１０１が２次元状に配列され、垂直走査回路１１により選択された画素の信号が垂直出力線１０２に出力される。

１行目の画素は読み出し回路１３ａ側に接続され、２行目の画素は読み出し回路１３ｂ側に接続される。以下同様に奇数行目の画素は１３ａ側に接続され、偶数行目の画素は１３ｂ側に接続される。

読み出し回路１３ａおよび１３ｂの内部には、電流源１３１が配置され、垂直出力線１０２の信号がアンプ１３２に入力される。

コンパレータ１３３は、アンプ１３２の出力とランプ発生器１４からのランプ信号とを比較し、両者が同電位になった瞬間にコンパレータ出力が反転する。カウント信号発生器１５は時間に比例してカウントアップするカウント信号を生成し、メモリ１３４は、コンパレータ１３３が反転した瞬間のカウント信号を保持する。これにより、メモリ１３４にはコンパレータ１３３が反転するまでの時間に比例した値が保持される。これは即ち画素出力に比例した値となり、画素出力をＡＤ変換したことになる。

水平走査回路１６は、各列のメモリ１３４に保持されている値を順次走査して、信号処理部１７へと送る。

信号処理部１７は、各列のメモリ１３４の値を処理し、出力信号を生成する。

なお、隣接するアンプ１３２同士を接続するスイッチ１３５が配置されており、列方向で信号を加算できるようになっている。

図１１は、アンプ１３２内部の回路とスイッチ１３５の接続を示した図である。

アンプ１３２内部にはサンプルホールド容量が具備されており、ａｍｐ＿ｓｈをＨｉにすれば出力がサンプリングされ、ａｍｐ＿ｓｈをＬｏにすれば出力がホールドされる。

加算せずに１画素ずつ独立にデータを出力するときは、すべての加算スイッチ（１３５−０１、１３５−０２、１３５−０３、１３５−０４、・・・）をオフ状態にする。ＩＮ０１に入力された信号に応じてＯＵＴ０１に出力が現れ、ＩＮ０２に入力された信号に応じてＯＵｔ０２に出力が現れる。

列方向に４画素のデータを加算して出力するときは、ａｍｐ＿ｓｈをＬｏにして出力がホールドされている状態で、スイッチ１３５−０１、１３５−０２、１３５−０３をオン状態にし、スイッチ１３５−０４はオフ状態にする。

これにより、アンプ１３２−０１、１３２−０２、１３２−０３、１３２−０４の出力が加算される。

図１２（ａ）は、本実施例に関する画素１０１内部の等価回路を示した図である。

画素１０１には２つのフォトダイオード１０３ａ、１０３ｂが配置されている。２つのフォトダイオード１０３ａ、１０３ｂは１つの画素回路１１０に接続されている。画素回路１１０は転送トランジスタ１０４ａと１０４ｂ、リセットトランジスタ１０５、出力トランジスタ１０６、選択トランジスタ１０７を含む。

図１２（ｂ）は、画素回路の駆動方法を示す。

垂直走査回路１１は、選択トランジスタ１０７をオンし、当該画素１０１の出力トランジスタ１０６を垂直出力線１０２に接続する。続いて垂直走査回路１１は、リセットトランジスタ１０５をオフする。これにより、出力トランジスタ１０６の入力ノードは電気的にフローティング状態になる。さらに垂直走査回路１１は、転送トランジスタ１０４ａをオンする。これにより、フォトダイオード１０３ａに蓄積された電荷が出力トランジスタ１０６の入力ノードに転送される。この時点（Ｔａ）では、フォトダイオード１０３ａの信号電荷量に応じた電圧振幅が垂直出力線１０２に表れる。つまり、画素１０１は、複数の光電変換部のうちの一部の光電変換部が蓄積した電荷に基づく第１の信号であるＡ信号を出力する。

つづいて垂直走査回路１１は、転送トランジスタ１０４ｂをオンする。これにより、フォトダイオード１０３ｂに蓄積された信号電荷が出力トランジスタ１０６の入力ノードに転送される。これによって出力トランジスタ１０６の入力ノードには、既に転送されているフォトダイオード１０３ａの信号電荷に加えて１０３ｂの信号電荷が転送される。よって、この時点（Ｔａ＋ｂ）ではフォトダイオード１０３ａ、１０３ｂの信号電荷量の和に応じた電圧振幅が垂直出力線１０２ａに現れる。つまり、画素１０１は、複数の光電変換部のうちの全ての光電変換部が蓄積した電荷に基づく第２の信号であるＡ＋Ｂ信号を出力する。

時刻Ｔａ＋ｂでの垂直出力線の信号を読み出せば、受光部全体の信号を読み出すこととなり、映像信号として使用できる。

尚、転送トランジスタ１０４ｂがオンするのと同期して、再び転送トランジスタ１０４ａがオンするようにしても良い。この場合には、Ａ信号とＢ信号の電荷蓄積期間の終了のタイミングが同じとなる。このため、Ａ信号とＢ信号の電荷蓄積期間の終了のタイミングが異なることによる画質の低下（例えば動体撮影時に生じる偽色、残像など）を抑制することができる。

図１３は、図１０に示した撮像装置１の詳細の構成を示した図である。以下、図１３、図１４を参照しながら、本実施例を説明する。

まず垂直走査回路１１により１行目と２行目が選択され、時刻ｔ１でＡＤ変換動作が行われる。このとき、スイッチ１３５ａ−０１、１３５ａ−０２、１３５ａ−０３はオンし、スイッチ１３５ａ−０４はオフする。また、スイッチ１３５ａ−０５、１３５ａ−０６、１３５ａ−０７はオンし、スイッチ１３５ａ−０８はオフする。これにより、４列のアンプ１３２の出力同士を加算する状態としている。

同様にスイッチ１３５ｂ−０１、１３５ｂ−０２、１３５ｂ−０３はオンし、スイッチ１３５ｂ−０４はオフし、スイッチ１３５ｂ−０５、１３５ｂ−０６、１３５ｂ−０７はオンし、スイッチ１３５ｂ−０８はオフしている。

よって、メモリ１３４ａ−０１は、１行１列目〜１行４列目の４つのフォトダイオード１０３ａの信号を加算した値をＡＤ変換した値（組内加算Ａ信号）を保持する。メモリ１３４ａ−０５は、１行５列目〜１行８列目の４つのフォトダイオード１０３ａの信号を加算した値をＡＤ変換した値（組内加算Ａ信号）を保持する。

信号処理部１７ａでは、メモリ１３４ａ−０１、１３４ａ−０５、１３４ａ−０９のそれぞれが保持したデジタル信号を順次出力する。これにより、１行１列目〜１行４列目の４画素分加算された組内加算Ａ信号、１行５列目〜１行８列目の４画素分加算された組内加算Ａ信号、１行９列目〜１行１２列目の４画素分加算された組内加算Ａ信号が得られる。

信号処理部１７ｂでも同じ動作が行われる。

つづいて、時刻ｔ２でＡＤ変換動作が行われる。このとき、アンプ１３２の出力同士を接続するすべてのスイッチはオフとし、１画素ずつ独立に信号を読み出す状態となっている。

よって、メモリ１３４ａ−０１は、１行１列目のフォトダイオード１０３ａおよび１０３ｂの信号を加算した値をＡＤ変換した値（デジタルＡ＋Ｂ信号）を保持する。メモリ１３４ａ−０２は、１行２列目のフォトダイオード１０３ａおよび１０３ｂの信号を加算した値をＡＤ変換した値（デジタルＡ＋Ｂ信号）を保持する。

信号処理部１７ａでは、メモリ１３４ａ−０１、１３４ａ−０２、１３４ａ−０３の各々が保持したデジタルＡ＋Ｂ信号を順次出力する。これにより、１行１列目の画素の映像信号、１行２列目の画素の映像信号、１行３列目の画素の映像信号、１行４列目の画素の映像信号を得る。

信号処理部１７ｂでも同じ動作が行われる。

以上が１行目と２行目の出力の説明である。

つづいて、垂直走査回路１１により３行目と４行目が選択され、時刻ｔ３でＡＤ変換動作が行われる。このとき、スイッチ１３５ａ−０１、１３５ａ−０２はオフし、スイッチ１３５ａ−０３、１３５ａ−０４、１３５ａ−０５はオンする。また、スイッチ１３５ａ−０６はオフし、スイッチ１３５ａ−０７と１３５ａ−０８と１３５ａ−０９はオンし、スイッチ１３５ａ−１０はオフする。

同様にスイッチ１３５ｂ−０１、１３５ｂ−０２はオフし、スイッチ１３５ｂ−０３と１３５ｂ−０４、１３５ｂ−０５はオンし、スイッチ１３５ｂ−０６はオフする。また、スイッチ１３５ｂ−０７、１３５ｂ−０８、１３５ｂ−０９はオンし、スイッチ１３５ｂ−１０はオフする。

よって、メモリ１３４ａ−０３は、３行３列目〜３行６列目の４つのフォトダイオード１０３ａの信号を加算平均した値をＡＤ変換した値（組内加算Ａ信号）を保持する。メモリ１３４ａ−０７は、３行７列目〜３行１０列目の４つのフォトダイオード１０３ａの信号を加算した値をＡＤ変換した値（組内加算Ａ信号）を保持する。

信号処理部１７ａは、メモリ１３４ａ−０３、１３４ａ−０７、１３４ａ−１１の各々が保持した組内加算Ａ信号を順次出力する。これにより、３行３列目〜３行６列目の４画素分加算された組内加算Ａ信号、３行７列目〜３行１０列目の４画素分加算された組内加算Ａ信号、３行１１列目〜３行１４列目の４画素分加算された組内加算Ａ信号が得られる。

信号処理部１７ｂでも同じ動作が行われる。

つづいて、時刻ｔ４でＡＤ変換動作が行われる。このとき、アンプ１３２の出力同士を接続するすべてのスイッチはオフとし、１画素ずつ独立に信号を読み出す状態となっている。

よって、メモリ１３４ａ−０１は、３行１列目のフォトダイオード１０３ａおよび１０３ｂの信号を加算した値をＡＤ変換した値（デジタルＡ＋Ｂ信号）を保持する。メモリ１３４ａ−０２は、３行２列目のフォトダイオード１０３ａおよび１０３ｂの信号を加算した値をＡＤ変換した値（デジタルＡ＋Ｂ信号）を保持する。

信号処理部１７ａは、メモリ１３４ａ−０１、１３４ａ−０２、１３４ａ−０３の各々が保持したデジタルＡ＋Ｂ信号を順次出力する。これにより、３行１列目の画素の映像信号、３行２列目の画素の映像信号、３行３列目の画素の映像信号、３行４列目の画素の映像信号が得られる。

信号処理部１７ｂでも同じ動作が行われる。これにより、４行１列目の画素の映像信号、４行２列目の画素の映像信号、４行３列目の画素の映像信号、４行４列目の画素の映像信号が得られる。

以上が３行目と４行目の出力の説明である。

つづいて、５行目と６行目の出力は、１行目と２行目の出力と同じ動作が行われ、７行目と８行目の出力は、３行目と４行目の出力と同じ動作が行われ、以下同様に繰り返される。

以上により、映像信号としては、１行１列目から順次１列ずつ、各画素のデータが出力される。焦点検出信号としては、１行目と２行目は１列目〜４列目の組内加算Ａ信号、５列目〜８列目の組内加算Ａ信号が出力され、３行目と４行目は３列目〜６列目の組内加算Ａ信号、７列目〜１０列目の組内加算Ａ信号が出力される。

組内加算Ａ信号を生成する組み合わせの関係は、第１実施例と同じく、図５（ｂ）に示したパタ−ンになる。各行ごとに、加算される画素の組み合わせが列方向にジグザグにずれた形となっている。

よって、本実施例においても、実施例１と同じ効果を得ることができる。

また、本実施例の撮像装置に対し、他の実施例である実施例２、実施例３の動作を適用しても良い。

（実施例５）
本実施例は、実施例１〜４で述べた撮像装置１を適用した撮像システムに関する。

撮像システムとして、デジタルスチルカメラやデジタルカムコーダーや監視カメラなどがあげられる。図１５に、撮像システムの例としてデジタルスチルカメラに撮像装置を適用した場合の模式図を示す。

図１５に例示した撮像システムは、レンズの保護のためのバリア１５１、被写体の光学像を撮像装置１５４に結像させるレンズ１５２、レンズ１５２を通過する光量を可変にするための絞り１５３を有する。レンズ１５２、絞り１５３は撮像装置１５４に光を集光する光学系である。また、図１５に例示した撮像システムは撮像装置１５４より出力される出力信号の処理を行う出力信号処理部１５５を有する。出力信号処理部１５５は必要に応じて各種の補正、圧縮を行って信号を出力する動作を行う。

図１５に例示した撮像システムはさらに、画像データを一時的に記憶する為のバッファメモリ部１５６、外部コンピュータ等と通信する為の外部インターフェース部１５７を有する。さらに撮像システムは、撮像データの記録または読み出しを行う為の半導体メモリ等の着脱可能な記録媒体１５９、記録媒体１５９に記録または読み出しを行うための記録媒体制御インターフェース部１５８を有する。さらに固体撮像システムは、各種演算とデジタルスチルカメラ全体を制御する全体制御・演算部１５１０、撮像装置１５４と出力信号処理部１５５に各種タイミング信号を出力するタイミング供給部１５１１を有する。ここで、タイミング信号などは外部から入力されてもよく、撮像システムは少なくとも撮像装置１５４と、撮像装置１５４から出力された出力信号を処理する出力信号処理部１５５とを有すればよい。

出力信号処理部１５５は、実施例１〜４で述べたシステム処理系とすることができる。すなわち、出力信号処理部１５５は、デジタルＡ＋Ｂ信号からデジタルＡ信号を差し引いた信号を生成する。そして、出力信号処理部１５５は、デジタルＡ信号とデジタルＢ信号とを用いて、位相差検出方式の焦点検出を行う。また、出力信号処理部１５５はデジタルＡ＋Ｂ信号を用いて画像の形成を行う。

以上のように、本実施例の撮像システムは、撮像装置１５４を適用して焦点検出動作、撮像動作を行うことが可能である。

なお、上記実施例は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。また、これまで述べた各実施例を種々組み合わせて実施することができる。

１０１ 画素
１０２ 垂直出力線
１３ 読み出し回路
１３１ 電流源
１３２ アンプ
１３３ コンパレータ
１３４ メモリ
１４ ランプ発生器

Claims (9)

1. 複数の画素の各々が、１つのマイクロレンズに対応して配された複数の光電変換部を有する撮像装置であって、
   前記複数の画素の各々は、前記複数の光電変換部のうちの一部の光電変換部が生成した電荷に基づく第１の信号を出力し、
   行アドレスが同じで且つ列アドレスが連続した、複数の画素の前記第１の信号を加算する第１ステップと、
   行アドレスが同じで且つ列アドレスが連続した、複数の画素の前記第１の信号を加算する第２ステップと、
   行アドレスが同じで且つ列アドレスが連続した、複数の画素の前記第１の信号を加算する第３ステップと、
   前記複数の画素の各々の前記複数の光電変換部が生成した前記電荷に基づく第２の信号を前記撮像装置の外部に出力する第４ステップとを有し、
   前記第１ステップで加算される複数の画素と前記第２ステップで加算される複数の画素は、行アドレスは同じ値であって、且つ、列アドレスが異なり、
   前記第１ステップで加算される複数の画素と、前記第３ステップで加算される複数の画素は、行アドレスが異なり、且つ列アドレスの範囲の一部は重なり、他の一部は重ならず、
   前記第２ステップで加算される複数の画素と、前記第３ステップで加算される複数の画素は、行アドレスが異なり、且つ列アドレスの範囲の一部は重なり、他の一部は重ならず、
   前記第４ステップで出力される前記第２の信号の各々に対応する画素の数が、前記第１〜第３ステップのそれぞれにおいて、前記第１の信号同士が加算される複数の画素の数よりも少ないことを特徴とする撮像装置。
2. 複数行および複数列に渡って配された複数の画素を有し、
   前記複数の画素の各々は、１つのマイクロレンズに対応して配され、各々が電荷を生成する複数の光電変換部を有する撮像装置であって、
   前記複数の画素の各々は、前記複数の光電変換部のうちの一部の光電変換部が生成した前記電荷に基づく第１の信号を出力し、
   前記複数の画素の一部の画素であり、各々の行と列の一方のアドレス同士が全て同じであって互いに隣り合う複数の画素を有する第１の組と、
   前記複数の画素の一部の画素であり、各々の行と列の前記一方のアドレス同士が全て同じであって互いに隣り合う複数の画素を有する第２の組と、
   前記複数の画素の一部の画素であり、各々の行と列の前記一方のアドレス同士が全て同じであって互いに隣り合う複数の画素を有する第３の組とを備え、
   前記第１の組が有する前記複数の画素と、前記第２の組が有する前記複数の画素とにおいて、行と列の前記一方のアドレスは同じ値であって、行と列の他方のアドレスの値の範囲は排他であり、
   前記第１の組が有する前記複数の画素と、前記第３の組が有する前記複数の画素とにおいて、行と列の前記一方のアドレスは異なる値であり、
   前記第１の組が有する前記複数の画素と、前記第３の組が有する前記複数の画素とにおいて、行と列の前記他方のアドレスの範囲のうちの一部同士は重なり、他の一部同士は重ならず、
   前記第２の組が有する前記複数の画素と、前記第３の組が有する前記複数の画素とにおいて、行と列の前記他方のアドレスの範囲のうちの一部同士は重なり、他の一部同士は重ならず、
   前記撮像装置は、
   前記第１の組が有する前記複数の画素の各々の前記第１の信号に基づく信号同士を加算した第１組内加算信号と、
   前記第２の組が有する前記複数の画素の各々の前記第１の信号に基づく信号同士を加算した第２組内加算信号と、
   前記第３の組が有する前記複数の画素の各々の前記第１の信号に基づく信号同士を加算した第３組内加算信号と、
   前記複数の画素の各々の前記複数の光電変換部が生成した前記電荷に基づく第２の信号とをそれぞれ出力し、
   前記第２の信号の各々が対応する画素の数が、前記第１組内加算信号、前記第２組内加算信号、前記第３組内加算信号のそれぞれが対応する画素の数よりも少ないことを特徴とする撮像装置。
3. 前記第３の組が有する前記複数の画素において、行と列の前記他方のアドレスの範囲のうちの前記他の一部が、前記第２の組が有する前記複数の画素の行と列の前記他方のアドレスの範囲のうちの一部と重なることを特徴とする請求項２に記載の撮像装置。
4. 前記撮像装置は、前記複数の画素に対応する、前記第１組内加算信号、前記第２組内加算信号、前記第３組内加算信号を出力した後、前記複数の画素に対応する、前記第２の信号を出力することを特徴とする請求項２または３に記載の撮像装置。
5. 前記第１、第２、第３の組の各々の行と列の前記他方のアドレスの範囲を、第１のフレームと第２のフレームとで変更することを特徴とする請求項２〜４のいずれか１項に記載の撮像装置。
6. 前記複数行および前記複数列に渡って配された前記複数の画素の各々が、前記複数の光電変換部のうちの少なくとも他の一部の光電変換部が生成した前記電荷に基づく信号を、前記第２の信号が基づく信号としてさらに出力することを特徴とする請求項２〜５のいずれか１項に記載の撮像装置。
7. 複数行および複数列に渡って配された前記複数の画素の、互いに別の一部の複数の画素を各々が有する第４、第５、第６の組をさらに備え、
   前記第４の組が有する前記複数の画素と、前記第１の組が有する前記複数の画素とは、行と列の前記他方のアドレスの範囲が同じであって、行と列の前記一方のアドレスの値は異なり、
   前記第５の組が有する前記複数の画素と、前記第２の組が有する前記複数の画素とは、行と列の前記他方のアドレスの範囲が同じであって、行と列の前記一方のアドレスの値は異なり、
   前記第６の組が有する前記複数の画素と、前記第３の組が有する前記複数の画素とは、行と列の前記他方のアドレスの範囲が同じであって、行と列の前記一方のアドレスの値は異なり、
   前記撮像装置はさらに、
   前記第４の組が有する前記複数の画素の各々の前記第１の信号に基づく信号同士を加算した第４組内加算信号と、
   前記第５の組が有する前記複数の画素の各々の前記第１の信号に基づく信号同士を加算した第５組内加算信号と、
   前記第６の組が有する前記複数の画素の各々の前記第１の信号に基づく信号同士を加算した第６組内加算信号とを出力することを特徴とする請求項２〜５のいずれか１項に記載の撮像装置。
8. 請求項７に記載の撮像装置と、出力信号処理部とを有する撮像システムであって、
   前記出力信号処理部は、
   前記第１組内加算信号と前記第４組内加算信号とを加算した第１組間加算信号と、
   前記第２組内加算信号と前記第５組内加算信号とを加算した第２組間加算信号と、
   前記第３組内加算信号と前記第６組内加算信号とを加算した第３組間加算信号とをそれぞれ生成することを特徴とする撮像システム。
9. 請求項７に記載の撮像装置と、出力信号処理部とを有する撮像システムであって、
   前記出力信号処理部は、
   前記第１組内加算信号と前記第４組内加算信号とを加算した第１組間加算信号と、
   前記第２組内加算信号と前記第５組内加算信号とを加算した第２組間加算信号と、
   前記第３組内加算信号と前記第６組内加算信号とを加算した第３組間加算信号とをそれぞれ生成し、
   前記出力信号処理部は、前記第１、第２、第３組間加算信号のそれぞれと、前記第２の信号とを用いて焦点検出を行うことを特徴とする撮像システム。

Images