JP6707917B2 - 半導体装置及びその製造方法 - Google Patents

Description

本発明は、抵抗素子又はキャパシター等の複数の回路素子が設けられた半導体装置、及び、そのような半導体装置の製造方法等に関する。

例えば、ＢＣＤ（バイポーラ・ＣＭＯＳ・ＤＭＯＳ）プロセス等のように高濃度の不純物拡散領域で素子分離を行う半導体装置の製造プロセスにおいては、エピタキシャル層から下地基板に達する深い不純物拡散領域（プラグ）で囲まれた素子領域に、抵抗素子又はキャパシターの電極が配置されている。しかしながら、そのようなプラグは大面積を占有するので、半導体装置を高密度化することが困難である。

一方、プラグで囲むことなく抵抗素子又はキャパシターの電極を配置すると、近接している他のプラグの電位によって、抵抗素子の抵抗値や、抵抗素子又はキャパシターの電極と他のプラグとの間の容量値が変動する可能性がある。また、抵抗素子又はキャパシターの電極に高電位を印加すると、近接している複数のプラグの間の領域においてフィールド反転が生じ、リーク電流が流れる可能性がある。

関連する技術として、特許文献１には、エピタキシャル層及び素子分離領域の表面に形成された酸化膜と、酸化膜上に形成されたポリシリコン抵抗と、酸化膜及びポリシリコン抵抗の表面に形成された層間絶縁膜とを有する半導体装置が開示されている。ポリシリコン抵抗の抵抗値を安定させるために、素子分離領域の環状の内部に不純物層が形成され、ポリシリコン抵抗の表面の層間絶縁膜の所望位置に形成された電極が不純物層に電気的に接続されている。しかしながら、素子分離領域が大面積を占有し、半導体装置を高密度化することが困難であることに変わりはない。

特開２００３−２８２７２５号公報（段落００１４、図１）

本発明の幾つかの態様は、抵抗素子の周囲を平面視で囲む素子分離領域を設けなくても、抵抗素子の抵抗値が安定しており、基板面積を有効活用して高密度化することが可能な半導体装置を提供することに関連している。また、本発明の幾つかの態様は、キャパシターの電極の周囲を平面視で囲む素子分離領域を設けなくても、キャパシターの容量値が安定しており、基板面積を有効活用して高密度化することが可能な半導体装置を提供することに関連している。さらに、本発明の他の幾つかの態様は、そのような半導体装置の製造方法等を提供することに関連している。

本発明の第１の態様に係る半導体装置は、第１の素子領域を平面視で囲む第１導電型の第１の素子分離領域と、第２の素子領域を平面視で囲む第１導電型の第２の素子分離領域と、第１の素子分離領域と第２の素子分離領域との間に配置された第２導電型のウェルと、第２導電型のウェル上に配置された絶縁膜と、絶縁膜上に配置された抵抗体膜又は導電体膜とを備える。本願において、第１導電型がＮ型で、第２導電型がＰ型であっても良いし、第１導電型がＰ型で、第２導電型がＮ型であっても良い。

本発明の第１の態様によれば、第１導電型の第１及び第２の素子分離領域の間に配置された第２導電型のウェル上に絶縁膜を介して抵抗体膜を配置することにより、抵抗体膜の周囲を平面視で囲む素子分離領域を設けなくても、抵抗素子の抵抗値が安定する。あるいは、抵抗体膜の替りに、キャパシターの一方の電極を構成する導電体膜を絶縁膜上に配置しても良い。その場合には、導電体膜の周囲を平面視で囲む素子分離領域を設けなくても、キャパシターの容量値が安定する。従って、基板面積を有効活用して高密度化することが可能な半導体装置を提供することができる。

ここで、半導体装置が、第２導電型のウェルに配置され、抵抗体膜又は導電体膜を平面視で囲む第２導電型の不純物領域をさらに備えるようにしても良い。第２導電型の不純物領域を介して第２導電型のウェルに一定の電位を与えることにより、第１の素子分離領域と第２の素子分離領域とに異なる電位が印加されている状態で抵抗体膜又は導電体膜に高電位が印加されても、第２導電型のウェルにおいてフィールド反転が生じ難くなる。その結果、第１の素子分離領域と第２導電型のウェルと第２の素子分離領域とで構成される寄生トランジスターにリーク電流が流れ難くなる。

また、半導体装置が、第２導電型のウェル上に少なくとも絶縁膜を介して配置され、抵抗体膜又は導電体膜を平面視で囲む第２の導電体膜又は第２の抵抗体膜をさらに備えるようにしても良い。第２の導電体膜又は第２の抵抗体膜に一定の電位を与えることにより、第２導電型のウェル内の電界を安定させることができる。従って、第１の素子分離領域と第２の素子分離領域とに異なる電位が印加されている状態で抵抗体膜又は導電体膜に高電位が印加されても、第２導電型のウェルにおいてフィールド反転が生じ難くなる。その結果、第１の素子分離領域と第２導電型のウェルと第２の素子分離領域とで構成される寄生トランジスターにリーク電流が流れ難くなる。

以上において、半導体装置が、第２導電型のウェルよりも下層に配置された第２導電型の埋め込み拡散層をさらに備えるようにしても良い。その場合には、第１又は第２の素子分離領域の電位が第２導電型のウェル内の電界に与える影響を低減することができる。

本発明の第２の態様に係る半導体装置の製造方法は、第１の素子領域を平面視で囲む第１導電型の第１の素子分離領域、及び、第２の素子領域を平面視で囲む第１導電型の第２の素子分離領域を形成する工程と、第１の素子分離領域と第２の素子分離領域との間に絶縁膜及び第２導電型のウェルを形成し、第２導電型のウェル上に絶縁膜が配置されるようにする工程と、絶縁膜上に抵抗体膜又は導電体膜を形成する工程とを備える。

本発明の第２の態様によれば、第１導電型の第１及び第２の素子分離領域の間に形成された第２導電型のウェル上に絶縁膜を介して抵抗体膜を形成することにより、抵抗体膜の周囲を平面視で囲む素子分離領域を設けなくても、抵抗素子の抵抗値が安定する。あるいは、抵抗体膜の替りに、キャパシターの一方の電極を構成する導電体膜を絶縁膜上に形成しても良い。その場合には、キャパシターの容量値が安定する。従って、基板面積を有効活用して高密度化することが可能な半導体装置を製造することができる。

本発明の第１の実施形態に係る半導体装置の構成例を示す図。 本発明の第１の実施形態に係る半導体装置の製造工程における断面図。 本発明の第１の実施形態の変形例に係る半導体装置の一部を示す図。 本発明の第２の実施形態に係る半導体装置の構成例を示す図。 本発明の第３の実施形態に係る半導体装置の構成例を示す図。

以下に、本発明の実施形態について、図面を参照しながら詳細に説明する。なお、同一の構成要素には同一の参照番号を付して、重複する説明を省略する。
＜第１の実施形態＞
図１は、本発明の第１の実施形態に係る半導体装置の構成例を示す図である。図１（Ａ）は、平面図であり、図１（Ｂ）は、図１（Ａ）に示すＢ−Ｂにおける断面図である。図１（Ｂ）に示すように、この半導体装置は、半導体基板として、Ｐ型の下地基板１０と、下地基板１０上にＰ型半導体をエピタキシャル成長させることによって設けられたエピタキシャル層２０とを含んでいる。

下地基板１０及びエピタキシャル層２０の材料としては、例えば、シリコン（Ｓｉ）が用いられる。エピタキシャル層２０の表層部における複数の領域には、フィールド酸化膜３１〜３３が配置されている。また、エピタキシャル層２０上には、層間絶縁膜５０が配置されている。図１（Ａ）においては、各領域のレイアウトを分かり易く示すために、フィールド酸化膜３１〜３３及び層間絶縁膜５０等が省略されている。

また、半導体装置は、下地基板１０の表層部において、Ｎ型の埋め込み拡散層（ＮＢＬ）１１及び１２を含んでおり、Ｐ型の埋め込み拡散層（ＰＢＬ）１３〜１５をさらに含んでも良い。なお、埋め込み拡散層１１〜１５の一部は、エピタキシャル層２０に延在しても良い。

さらに、半導体装置は、エピタキシャル層２０において、Ｎ型の埋め込み拡散層１１に達する高濃度のＮ型の不純物拡散領域（Ｎプラグ）２１と、Ｎ型の埋め込み拡散層１２に達する高濃度のＮ型の不純物拡散領域（Ｎプラグ）２２とを含んでいる。ここで、Ｎプラグ２１は、第１の素子領域Ａ１を平面視で囲む第１の素子分離領域に相当し、Ｎプラグ２２は、第２の素子領域Ａ２を平面視で囲む第２の素子分離領域に相当する。なお、本願において、「平面視」とは、エピタキシャル層２０の主面（図中の上面）に垂直な方向から各部を透視することを言う。

Ｐ型の半導体基板において、第１の素子領域Ａ１を周囲の領域から分離するＮ型の埋め込み拡散層１１及びＮプラグ２１や、第２の素子領域Ａ２を周囲の領域から分離するＮ型の埋め込み拡散層１２及びＮプラグ２２は、Ｎタブとも呼ばれている。Ｎプラグ２１及び２２には、Ｎタブに電位を与えるために、Ｎ型のコンタクト領域２１ａ及び２２ａがそれぞれ配置されている。

素子領域Ａ１及びＡ２には、ディープＮウェルが形成され、ＭＯＳ電界効果トランジスター等の複数の回路素子が配置されている。例えば、第１の素子領域Ａ１には、ＰチャネルＭＯＳトランジスターＱＰ１と、Ｎ型のコンタクト領域（Ｎ^＋）とが配置されている。トランジスターＱＰ１は、ディープＮウェル内に配置されたＰ型のソース領域Ｓ及びドレイン領域Ｄと、ディープＮウェル上にゲート絶縁膜を介して配置されたポリシリコン等のゲート電極Ｇとを有している。

また、第２の素子領域Ａ２には、ＰチャネルＭＯＳトランジスターＱＰ２と、Ｎ型のコンタクト領域（Ｎ^＋）とが配置されている。トランジスターＱＰ２は、ディープＮウェル内に配置されたＰ型のソース領域Ｓ及びドレイン領域Ｄと、ディープＮウェル上にゲート絶縁膜を介して配置されたポリシリコン等のゲート電極Ｇとを有している。

通常は、Ｎプラグ２１とＮプラグ２２との間のスペースは、回路素子が配置されないデッドスペースとなっているが、本実施形態においては、Ｎプラグ２１とＮプラグ２２との間にＰウェル２３が配置されている。Ｐウェル２３は、Ｎプラグ２１又は２２に接していても良いし、Ｎプラグ２１及び２２から離れていても良い。後者の場合には、Ｐウェル２３とＮプラグ２１及び２２との間の耐圧を高めることができる。

Ｐウェル２３上には、絶縁膜として酸化シリコン（ＳｉＯ_２）等のフィールド酸化膜３３が配置されており、さらに、フィールド酸化膜３３上には、抵抗体膜４０が配置されている。抵抗体膜４０は、例えば、不純物がドープされて所定の導電率（比抵抗）を有するポリシリコン等で構成される。

抵抗体膜４０には、例えば、抵抗体膜４０よりも高い不純物濃度を有するＰ型のコンタクト領域４１及び４２が配置されている。層間絶縁膜５０上には、アルミニウム（Ａｌ）又は銅（Ｃｕ）等の配線層が配置されており、配線層に含まれている配線６１及び６２が、コンタクト領域４１及び４２にそれぞれ電気的に接続されている。それにより、抵抗体膜４０が抵抗素子として機能する。

このように、Ｎプラグ２１とＮプラグ２２との間に配置されたＰウェル２３上に絶縁膜を介して抵抗体膜４０を配置することにより、抵抗体膜４０の周囲を平面視で囲むＮプラグを設けなくても、抵抗素子の抵抗値が安定する。従って、基板面積を有効活用して高密度化することが可能な半導体装置を提供することができる。

Ｐウェル２３には、抵抗体膜４０を平面視で囲むＰ型の不純物領域２４が配置されている。また、層間絶縁膜５０上に配置された配線層に含まれている配線６３が、Ｐ型の不純物領域２４に電気的に接続されており、配線６３及びＰ型の不純物領域２４を介して、Ｐウェル２３に一定の電位を与えることができる。

Ｐウェル２３に一定の電位を与えることにより、Ｎプラグ２１とＮプラグ２２とに異なる電位が印加されている状態で抵抗体膜４０に高電位が印加されても、Ｐウェル２３においてフィールド反転が生じ難くなる。その結果、Ｎプラグ２１とＰウェル２３とＮプラグ２２とで構成される寄生トランジスターにリーク電流が流れ難くなる。なお、Ｐ型の半導体基板には低電位側の電源電位が印加されるので、Ｐウェル２３に与える電位も低電位側の電源電位であることが望ましい。

さらに、Ｐウェル２３よりも下層にＰ型の埋め込み拡散層１３を配置する場合には、Ｎプラグ２１又は２２の電位がＰウェル２３内の電界に与える影響を低減することができる。Ｐ型の埋め込み拡散層１３は、Ｐウェル２３に接していても良いし、Ｐウェル２３から離れていても良い。

また、エピタキシャル層２０として、Ｐ型の半導体層の替りにＮ型の半導体層を設けても良い。その場合には、素子領域Ａ１及びＡ２にディープＮウェルを形成する必要はないが、Ｎプラグ２１とＮプラグ２２との導通を避けるために、Ｐ型の埋め込み拡散層１３がＰウェル２３に接している必要がある。

＜製造方法＞
図２は、本発明の第１の実施形態に係る半導体装置の製造工程における断面図である。まず、Ｐ型の下地基板１０として、例えば、Ｐ型不純物としてボロン（Ｂ）等を含むシリコン（Ｓｉ）基板が用意される。

次に、図２（Ａ）に示す工程において、フォトリソグラフィー法によって形成されたマスクを用いて、下地基板１０の第１の領域Ｂ１及び第２の領域Ｂ２に、アンチモン（Ｓｂ）若しくは燐（Ｐ）イオン等のＮ型不純物が注入される。また、図２（Ｂ）に示すように、下地基板１０の第３の領域Ｂ３〜第５の領域Ｂ５に、ボロン（Ｂ）イオン等のＰ型不純物が注入される。

次に、図２（Ｃ）に示す工程において、下地基板１０上に、エピタキシャル層２０として、Ｐ型又はＮ型の半導体層がエピタキシャル成長によって形成される。例えば、シリコン基板上にシリコン層をエピタキシャル成長させる際に、ボロン（Ｂ）等のＰ型不純物のガスを混合させることにより、所望の比抵抗を有するＰ型の半導体層を形成することができる。

次に、図２（Ｄ）に示す工程において、フォトリソグラフィー法によって形成されたマスクを用いて、エピタキシャル層２０の複数の領域に、燐（Ｐ）イオン等のＮ型不純物が注入される。

その後、下地基板１０及びエピタキシャル層２０に注入された不純物を熱によって拡散させることにより、図２（Ｅ）に示すように、Ｎ型の埋め込み拡散層（ＮＢＬ）１１及び１２と、Ｐ型の埋め込み拡散層（ＰＢＬ）１３〜１５とが形成される。その際に、埋め込み拡散層１１〜１５の一部が、不純物の熱拡散によってエピタキシャル層２０に延在しても良い。

また、エピタキシャル層２０に注入されたＮ型不純物がＮ型の埋め込み拡散層１１及び１２に到達して、Ｎプラグ２１及び２２が形成される。ここで、Ｎプラグ２１は、第１の素子領域Ａ１を平面視で囲む第１の素子分離領域に相当し、Ｎプラグ２２は、第２の素子領域Ａ２を平面視で囲む第２の素子分離領域に相当する。さらに、エピタキシャル層２０としてＰ型の半導体層が設けられる場合には、素子領域Ａ１及びＡ２にディープＮウェルが形成される。

次に、図２（Ｆ）に示す工程において、例えば、ＬＯＣＯＳ法によって、エピタキシャル層２０の主面（図中の上面）の複数の領域に、フィールド酸化膜３１〜３３が形成される。フィールド酸化膜３３は、Ｎプラグ２１とＮプラグ２２との間に形成される。なお、フィールド酸化膜３１〜３３の形成は、Ｐウェル２３等を形成した後に行っても良い。

また、図２（Ｇ）に示すように、フォトリソグラフィー法によって形成されたマスクを用いて、エピタキシャル層２０の一部の領域に、ボロン（Ｂ）イオン等のＰ型不純物が注入される。それにより、Ｎプラグ２１とＮプラグ２２との間にＰウェル２３が形成される。その結果、フィールド酸化膜３３は、Ｐウェル２３の一部の領域上に配置されることになる。

次に、図２（Ｈ）に示す工程において、フォトリソグラフィー法によって形成されたマスクを用いて、フィールド酸化膜３３の一部の領域上に抵抗体膜４０が形成される。抵抗体膜４０は、例えば、不純物がドープされて所定の導電率（比抵抗）を有するポリシリコン等で形成される。

次に、図２（Ｉ）に示す工程において、例えば、エピタキシャル層２０の主面を熱酸化することによって、エピタキシャル層２０の主面に酸化シリコン（ＳｉＯ_２）等のゲート絶縁膜が形成される。さらに、不純物がドープされて導電性を有するポリシリコンがゲート絶縁膜上に形成されて、ポリシリコン及びゲート絶縁膜が、フォトリソグラフィー法によって形成されたマスクを用いてパターニングされる。それにより、素子領域Ａ１及びＡ２の一部の領域上に、トランジスターＱＰ１及びＱＰ２のゲート電極Ｇが、ゲート絶縁膜を介してそれぞれ形成される。

さらに、フォトリソグラフィー法によって形成されたマスクを用いて、Ｎプラグ２１及び２２、及び、素子領域Ａ１及びＡ２の一部の領域に、燐（Ｐ）イオン等のＮ型不純物が注入される。それにより、Ｎプラグ２１及び２２にＮ型のコンタクト領域２１ａ及び２２ａがそれぞれ形成されると共に、素子領域Ａ１及びＡ２にＮ型のコンタクト領域（Ｎ^＋）が形成される。

また、フォトリソグラフィー法によって形成されたマスクを用いて、素子領域Ａ１及びＡ２、Ｐウェル２３、及び、抵抗体膜４０の一部の領域に、ボロン（Ｂ）イオン等のＰ型不純物が注入される。それにより、第１の素子領域Ａ１にトランジスターＱＰ１のソース領域Ｓ及びドレイン領域Ｄが形成されると共に、第２の素子領域Ａ２にトランジスターＱＰ２のソース領域Ｓ及びドレイン領域Ｄが形成される。また、Ｐウェル２３にＰ型のコンタクト領域（Ｐ^＋）が形成される。さらに、抵抗体膜４０にＰ型のコンタクト領域４１及び４２が形成される。

不純物を注入する工程においては、フィールド酸化膜３１〜３３やゲート電極Ｇがハードマスクとして用いられる。以降の工程は、通常の半導体装置の製造工程と同様である。即ち、所定数の層間絶縁膜及び配線層が形成される。各々のコンタクト領域及びゲート電極上において、層間絶縁膜にコンタクトホールが形成され、アルミニウム（Ａｌ）等の配線又はタングステン（Ｗ）等のプラグが、コンタクト領域及びゲート電極に接続される。

本実施形態によれば、Ｎプラグ２１とＮプラグ２２との間に形成されたＰウェル２３上に絶縁膜を介して抵抗体膜４０を形成することにより、抵抗体膜４０の周囲を平面視で囲むＮプラグを設けなくても、抵抗素子の抵抗値が安定する。従って、基板面積を有効活用して高密度化することが可能な半導体装置を製造することができる。

＜第１の実施形態の変形例＞
第１の実施形態においては、絶縁膜上に抵抗体膜４０を配置する場合について説明したが、抵抗体膜４０の替りに、ＭＯＳ構造を有するキャパシター又はＰＩＰ（ポリシリコン層間）キャパシターの電極として、絶縁膜上に導電体膜を配置しても良い。

図３は、本発明の第１の実施形態の変形例に係る半導体装置の一部の構成例を示す図である。図３においては、一例として、ＭＯＳ構造を有するキャパシターが示されている。図１に示すＮプラグ２１とＮプラグ２２との間に配置されたＰウェル２３内に、Ｎ型の不純物領域２５が配置されている。Ｎ型の不純物領域２５内には、Ｎ型の不純物領域２５よりも高い不純物濃度を有するＮ型のコンタクト領域２６が配置されている。コンタクト領域２６は、Ｎ型の不純物領域２５に電位を与えるために用いられる。

また、Ｎ型の不純物領域２５上には、酸化シリコン（ＳｉＯ_２）等の絶縁膜３４が配置され、絶縁膜３４上に、導電体膜４０ａが配置されている。導電体膜４０ａは、例えば、不純物がドープされて導電性を有するポリシリコン等で構成される。絶縁膜３４上に配置された導電体膜４０ａは、キャパシターの一方の電極を構成し、Ｎ型の不純物領域２５及びコンタクト領域２６は、キャパシターの他方の電極を構成する。なお、図３に示す例においては、コンタクト領域２６にＰウェル２３の電位以上の電位を印加する必要がある。

第１の実施形態の変形例によれば、Ｎプラグ２１とＮプラグ２２との間に配置されたＰウェル２３上に絶縁膜３４を介して導電体膜４０ａを配置することにより、導電体膜４０ａの周囲を平面視で囲むＮプラグを設けなくても、キャパシターの容量値が安定する。従って、基板面積を有効活用して高密度化することが可能な半導体装置を提供することができる。

＜第２の実施形態＞
図４は、本発明の第２の実施形態に係る半導体装置の構成例を示す図である。図４（Ａ）は、平面図であり、図４（Ｂ）は、図４（Ａ）に示すＢ−Ｂにおける断面図である。図４（Ａ）においては、各領域のレイアウトを分かり易く示すために、フィールド酸化膜３１〜３３及び層間絶縁膜５０等が省略されている。

第２の実施形態においては、図１に示す第１の実施形態に係る半導体装置におけるＰ型の不純物領域２４が省略されて、フィールド酸化膜３３が拡張されている。その他の点に関しては、第２の実施形態は、第１の実施形態又はその変形例と同様でも良い。

図４に示すように、Ｐウェル２３上にフィールド酸化膜３３及び層間絶縁膜５０を介して、抵抗体膜４０を平面視で囲む配線（導電体膜）６３が配置されている。配線６３に一定の電位を与えることにより、Ｐウェル２３内の電界を安定させることができる。従って、Ｎプラグ２１とＮプラグ２２とに異なる電位が印加されている状態で抵抗体膜４０に高電位が印加されても、Ｐウェル２３においてフィールド反転が生じ難くなる。その結果、Ｎプラグ２１とＰウェル２３とＮプラグ２２とで構成される寄生トランジスターにリーク電流が流れ難くなる。

＜第３の実施形態＞
図５は、本発明の第３の実施形態に係る半導体装置の構成例を示す図である。図５（Ａ）は、平面図であり、図５（Ｂ）は、図５（Ａ）に示すＢ−Ｂにおける断面図である。図５（Ａ）においては、各領域のレイアウトを分かり易く示すために、フィールド酸化膜３１〜３３及び層間絶縁膜５０等が省略されている。

第３の実施形態においては、図４に示す第２の実施形態に係る半導体装置に、抵抗体膜４３が追加されている。その他の点に関しては、第３の実施形態は、第２の実施形態と同様でも良い。

図５に示すように、Ｐウェル２３上にフィールド酸化膜３３を介して、抵抗体膜４０から距離を置いて抵抗体膜４０を平面視で囲む抵抗体膜４３が配置されている。抵抗体膜４３は、抵抗体膜４０を形成する際に、同時に形成することができる。抵抗体膜４３には、配線６３が電気的に接続されている。配線６３を介して抵抗体膜４３に一定の電位を与えることにより、Ｐウェル２３内の電界をさらに安定させることができる。

従って、Ｎプラグ２１とＮプラグ２２とに異なる電位が印加されている状態で抵抗体膜４０に高電位が印加されても、Ｐウェル２３においてフィールド反転が生じ難くなる。その結果、Ｎプラグ２１とＰウェル２３とＮプラグ２２とで構成される寄生トランジスターにリーク電流が流れ難くなる。あるいは、抵抗体膜４３の替わりに、導電体膜を配置しても良い。

以上の実施形態においては、Ｐ型の半導体基板を用いる例について説明したが、Ｎ型の半導体基板を用いても良い。その場合には、他の半導体層及び不純物層においてＰ型とＮ型とが逆になる。さらに、本発明は、ＭＯＳ電界効果トランジスターを備える半導体装置のみならず、他のトランジスター等の回路素子を備える半導体装置に適用することもできる。このように、本発明は、以上説明した実施形態に限定されるものではなく、当該技術分野において通常の知識を有する者によって、本発明の技術的思想内で多くの変形が可能である。

１０…下地基板、１１、１２…Ｎ型の埋め込み拡散層、１３〜１５…Ｐ型の埋め込み拡散層、２０…エピタキシャル層、２１、２２…Ｎプラグ、２１ａ、２２ａ…コンタクト領域、２３…Ｐウェル、２４…Ｐ型の不純物領域、２５…Ｎ型の不純物領域、２６…コンタクト領域、３１〜３３…フィールド酸化膜、３４…絶縁膜、４０、４３…抵抗体膜、４０ａ…導電体膜、４１、４２…コンタクト領域、５０…層間絶縁膜、６１〜６３…配線、ＱＰ１、ＱＰ２…ＰチャネルＭＯＳトランジスター。

Claims (5)

1. 第１の素子領域を平面視で囲む第１導電型の第１の素子分離領域と、
   第２の素子領域を平面視で囲む第１導電型の第２の素子分離領域と、
   前記第１の素子分離領域と前記第２の素子分離領域との間に配置された第２導電型のウェルと、
   前記第２導電型のウェル上に配置された絶縁膜と、
   前記絶縁膜上に配置された抵抗体膜又は導電体膜と、
   前記第２導電型のウェルよりも下層に配置された第２導電型の埋め込み拡散層と、
   を備える半導体装置。
2. 前記第２導電型のウェルに配置され、前記抵抗体膜又は前記導電体膜を平面視で囲む第２導電型の不純物領域をさらに備える、請求項１記載の半導体装置。
3. 前記第２導電型のウェル上に少なくとも前記絶縁膜を介して配置され、前記抵抗体膜又は前記導電体膜を平面視で囲む第２の導電体膜又は第２の抵抗体膜をさらに備える、請求項１又は２記載の半導体装置。
4. 前記絶縁膜上に配置された前記導電体膜が、キャパシターの一方の電極を構成する、請求項１〜３のいずれか１項記載の半導体装置。
5. 第１の素子領域を平面視で囲む第１導電型の第１の素子分離領域、及び、第２の素子領域を平面視で囲む第１導電型の第２の素子分離領域と第２導電型の埋め込み拡散層とを形成する工程と、
   前記第１の素子分離領域と前記第２の素子分離領域との間に絶縁膜及び第２導電型のウ
   ェルを形成し、前記第２導電型のウェル上に前記絶縁膜が配置されるようにする工程と、
   前記絶縁膜上に抵抗体膜又は導電体膜を形成する工程と、
   を備える半導体装置の製造方法。

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