JP6717218B2 - Semiconductor wafer evaluation method - Google Patents
Semiconductor wafer evaluation method Download PDFInfo
- Publication number
- JP6717218B2 JP6717218B2 JP2017017026A JP2017017026A JP6717218B2 JP 6717218 B2 JP6717218 B2 JP 6717218B2 JP 2017017026 A JP2017017026 A JP 2017017026A JP 2017017026 A JP2017017026 A JP 2017017026A JP 6717218 B2 JP6717218 B2 JP 6717218B2
- Authority
- JP
- Japan
- Prior art keywords
- oxide film
- semiconductor wafer
- film
- damage
- evaluation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Description
この明細書における開示は、半導体ウエハにイオン照射したときのダメージを評価する半導体ウエハの評価方法に関する。 The disclosure in this specification relates to a semiconductor wafer evaluation method for evaluating damage when a semiconductor wafer is irradiated with ions.
特許文献1に開示されているように、半導体ウエハの表面品質の評価方法として、酸化膜耐圧(GOI)評価が知られている。
As disclosed in
酸化膜耐圧評価では、半導体ウエハの表面に熱酸化により酸化膜を形成し、酸化膜上に電極を形成する。そして、絶縁体である酸化膜に電気的ストレスを印加し、酸化膜の絶縁度合いから半導体ウエハの表面品質を評価する。 In the oxide film breakdown voltage evaluation, an oxide film is formed on the surface of a semiconductor wafer by thermal oxidation, and an electrode is formed on the oxide film. Then, an electrical stress is applied to the oxide film which is an insulator, and the surface quality of the semiconductor wafer is evaluated from the insulation degree of the oxide film.
ドライエッチングやイオン注入など、半導体ウエハに対してイオン照射すると、結晶性をもった半導体ウエハに欠陥、すなわちダメージが生じる。半導体ウエハの表層に欠陥が存在すると、熱酸化時に酸化膜に取り込まれて膜中欠陥となり、酸化膜の絶縁性が低下することとなる。このため、上記した酸化膜耐圧評価により、半導体ウエハの表面品質を評価することができる。 When the semiconductor wafer is subjected to ion irradiation such as dry etching or ion implantation, a defect, that is, damage occurs in the semiconductor wafer having crystallinity. If there is a defect in the surface layer of the semiconductor wafer, it is taken into the oxide film during thermal oxidation and becomes a defect in the film, and the insulating property of the oxide film is reduced. Therefore, the surface quality of the semiconductor wafer can be evaluated by the oxide film withstand voltage evaluation described above.
上記したように、従来は、酸化膜上に電極を形成するなどして、製品と同じ構造やTEG(Test Element Group)を有する評価用の半導体ウエハを準備し、酸化膜耐圧評価を行っていた。このため、評価用の半導体ウエハを形成する工程が複雑であり、評価に長期間を要するという問題があった。 As described above, conventionally, a semiconductor wafer for evaluation having the same structure and TEG (Test Element Group) as the product is prepared by forming electrodes on the oxide film, and the oxide film breakdown voltage is evaluated. .. For this reason, there is a problem that the process of forming the semiconductor wafer for evaluation is complicated and the evaluation requires a long time.
また、熱酸化膜質の評価方法として、MIS構造(Metal-Insulator-Semiconductor)のパターン形成後、電極−半導体間に電圧を印加することにより、酸化膜の容量変化から膜中電荷量などを測定するC−V測定も知られている。しかしながら、この場合にも、酸化膜上に電極を形成する必要がある。また、この測定では、酸化膜中において半導体との界面付近の電荷のみ検出可能であり、電極付近の電荷、すなわち界面から離れた位置の電荷については検出することができない。このように、接触型のC−V測定では、膜中電荷量を検出できない。 As a method of evaluating the quality of the thermal oxide film, after forming a pattern of a MIS structure (Metal-Insulator-Semiconductor), a voltage is applied between the electrode and the semiconductor to measure the amount of charge in the film from the capacitance change of the oxide film. CV measurements are also known. However, also in this case, it is necessary to form an electrode on the oxide film. In addition, in this measurement, only the charges near the interface with the semiconductor in the oxide film can be detected, and the charges near the electrode, that is, the charges at positions apart from the interface cannot be detected. Thus, the contact type C-V measurement cannot detect the amount of charges in the film.
本開示はこのような課題に鑑みてなされたものであり、半導体ウエハにイオン照射したときのダメージを短期間で評価可能な半導体ウエハの評価方法を提供することを目的とする。 The present disclosure has been made in view of such problems, and an object thereof is to provide a semiconductor wafer evaluation method capable of evaluating damage when a semiconductor wafer is irradiated with ions in a short period of time.
本開示は、上記目的を達成するために以下の技術的手段を採用する。なお、括弧内の符号は、ひとつの態様として後述する実施形態に記載の具体的手段との対応関係を示すものであって、技術的範囲を限定するものではない。 The present disclosure employs the following technical means in order to achieve the above object. It should be noted that the reference numerals in parentheses show the correspondence with specific means described in the embodiments described later as one aspect, and do not limit the technical scope.
本開示のひとつの評価方法は、半導体ウエハにイオン照射したときのダメージを評価する半導体ウエハの評価方法であって、
一面側から半導体ウエハ(10)にイオン照射し(S11)、
汚染されていないベア状態の半導体ウエハに形成したときの酸化膜の特性が膜中電荷量で1E11[ions/cm2]以下となる所定条件を用いて、イオン照射後の半導体ウエハの一面側に、熱酸化により酸化膜(15)を形成し(S15)、
熱酸化後の半導体ウエハについて、酸化膜の特性を非接触型C−V測定器により測定し(S16)、
測定結果に基づき、半導体ウエハのダメージを評価(S17,S17A)する。
One evaluation method of the present disclosure is a semiconductor wafer evaluation method for evaluating damage when a semiconductor wafer is irradiated with ions,
The semiconductor wafer (10) is irradiated with ions from one surface side (S11),
By using a predetermined condition that the characteristic of the oxide film when formed on a bare semiconductor wafer without contamination is 1E11 [ions/cm 2 ] or less in the film charge, one side of the semiconductor wafer after ion irradiation is used. , An oxide film (15) is formed by thermal oxidation (S15),
With respect to the semiconductor wafer after thermal oxidation, the characteristics of the oxide film were measured by a non-contact type C-V measuring device (S16),
Based on the measurement results, the damage of the semiconductor wafer is evaluated (S17, S17A).
この評価方法によれば、非接触型C−V測定器を用いて測定するため、接触型のC−V測定とは異なり、酸化膜中において半導体との界面から離れた位置の電荷についても検出することができる。また、ベア状態で膜中電荷量が1E11[ions/cm2]以下となるような所定条件を用いて、熱酸化を行う。このようにイニシャルの膜中電荷量が少なくなるように酸化膜を形成するため、イオン照射により生じる欠陥を熱酸化により酸化膜に取り込むと、膜中電荷量の変化(増加)として現れる。したがって、半導体ウエハのダメージを評価することができる。 According to this evaluation method, since the measurement is performed using a non-contact type C-V measuring device, unlike the contact type C-V measurement, the electric charge at a position apart from the interface with the semiconductor in the oxide film is also detected. can do. Further, thermal oxidation is performed under predetermined conditions such that the amount of charges in the film is 1E11 [ions/cm 2 ] or less in the bare state. Since the oxide film is formed so that the initial amount of charges in the film is reduced, when defects generated by ion irradiation are taken into the oxide film by thermal oxidation, they appear as changes (increases) in the amount of charges in the film. Therefore, the damage of the semiconductor wafer can be evaluated.
さらに、酸化膜上に電極を形成しなくてもよいため、短期間での評価が可能である。以上により、半導体ウエハにイオン照射したときのダメージを短期間で評価することができる。 Furthermore, since it is not necessary to form an electrode on the oxide film, evaluation can be performed in a short period of time. As described above, damage when the semiconductor wafer is irradiated with ions can be evaluated in a short period of time.
本開示の他の評価方法は、評価の結果、半導体ウエハのダメージが許容できる範囲に入っていない場合、形成した酸化膜を除去(S18)した後、再び所定条件を用いて熱酸化により半導体ウエハの一面側に酸化膜を形成し、非接触型C−V測定器による測定及び半導体ウエハのダメージ評価を行う。 According to another evaluation method of the present disclosure, when the result of the evaluation shows that the damage of the semiconductor wafer is not within the allowable range, the formed oxide film is removed (S18), and then the semiconductor wafer is thermally oxidized again using predetermined conditions. An oxide film is formed on one surface side, and measurement with a non-contact CV measuring device and evaluation of damage to the semiconductor wafer are performed.
この評価方法によれば、ダメージを許容できるまで評価を続けるため、製造時における犠牲酸化の厚み、すなわちダメージ除去の厚みを決定することができる。また、非接触型C−V測定器を用いて測定するため、酸化膜上に電極を形成しなくてもよい。したがって、再度熱酸化をしても、電極による金属汚染の影響がないため、イオン照射によるダメージを高精度に評価することができる。 According to this evaluation method, since the evaluation is continued until the damage can be tolerated, the thickness of the sacrificial oxidation at the time of manufacturing, that is, the thickness of the damage removal can be determined. Further, since the measurement is performed using a non-contact type C-V measuring device, it is not necessary to form an electrode on the oxide film. Therefore, even if the thermal oxidation is performed again, there is no influence of metal contamination by the electrodes, and therefore damage due to ion irradiation can be evaluated with high accuracy.
図面を参照しながら、複数の実施形態を説明する。複数の実施形態において、機能的に及び/又は構造的に対応する部分には同一の参照符号を付与する。 Embodiments will be described with reference to the drawings. In some embodiments, functionally and/or structurally corresponding parts are provided with the same reference numerals.
(第1実施形態)
本実施形態では、半導体ウエハにイオン照射したときのダメージを評価する評価方法として、エッチストッパを介して半導体基板上にポリシリコンを成膜し、このポリシリコンをドライエッチングによりパターニングした後、犠牲酸化によりダメージ層を除去し、次いでゲート酸化膜を形成してなる製品(半導体ウエハ)の品質を保証するための評価方法を例に説明する。
(First embodiment)
In this embodiment, as an evaluation method for evaluating damage when a semiconductor wafer is irradiated with ions, a polysilicon film is formed on a semiconductor substrate through an etch stopper, the polysilicon is patterned by dry etching, and then sacrificial oxidation is performed. An evaluation method for guaranteeing the quality of a product (semiconductor wafer) obtained by removing a damaged layer by, and then forming a gate oxide film will be described as an example.
図1〜図9を用いて、本実施形態に係る半導体ウエハの評価方法について説明する。 A semiconductor wafer evaluation method according to this embodiment will be described with reference to FIGS. 1 to 9.
先ず、評価用の半導体ウエハにエッチストッパを形成する(ステップS10)。図2に示すように、半導体基板11として、汚染されていないベアシリコン(原石)を準備し、熱酸化により、エッチストッパとして機能する酸化膜12を半導体基板11の一面側に形成する。たとえば半導体基板11としてN型シリコンを採用し、(100)面を一面とする。また、熱酸化により、たとえば50nm程度の厚みを有する酸化膜12を形成する。このように、一面側に、エッチストッパとしての酸化膜12を有する評価用の半導体ウエハ10を準備する。
First, an etch stopper is formed on a semiconductor wafer for evaluation (step S10). As shown in FIG. 2, bare silicon (raw stone) which is not contaminated is prepared as the
製品において、ゲート酸化膜の形成領域のポリシリコンは、エッチングによって完全に除去される。このため、イオン照射によるダメージを評価する上でポリシリコンは不要であり、本実施形態ではポリシリコンの成膜及びパターニングは行わない。これにより、評価工程を簡素化することができる。しかしながら、ポリシリコンをパターニングする際のオーバーエッチ量によって半導体ウエハ10のダメージが変わるため、本実施形態では製品の製造工程に即して酸化膜12を形成する。
In the product, the polysilicon in the area where the gate oxide film is formed is completely removed by etching. For this reason, polysilicon is not required to evaluate the damage due to ion irradiation, and in the present embodiment, polysilicon film formation and patterning are not performed. As a result, the evaluation process can be simplified. However, since damage to the semiconductor wafer 10 changes depending on the amount of over-etching when patterning polysilicon, the
次いで、一面側から半導体ウエハにイオン照射を行う(ステップS11)。図3に示すように、酸化膜12を有する半導体ウエハ10に対し、一面側からイオン照射を行う。本実施形態では、製造工程に即してドライエッチング、具体的には反応性イオンエッチング(RIE)を行うことにより、半導体ウエハ10にイオン照射する。結晶性をもった半導体基板11は、イオン照射により欠陥13を生じる。これが、半導体ウエハ10のイオン照射によるダメージである。このように、ポリシリコンのない状態でイオン照射を行うことによりオーバーエッチを模擬し、工程を簡素化しつつ、実際の製品に近いダメージの状態を再現することができる。
Next, the semiconductor wafer is irradiated with ions from one surface side (step S11). As shown in FIG. 3, the
次いで、エッチングストッパとして機能する酸化膜を除去する(ステップS12)。イオン照射の終了後、フッ酸など周知の方法により、図4に示すように酸化膜12を除去する。
Then, the oxide film functioning as an etching stopper is removed (step S12). After the ion irradiation is completed, the
次いで、半導体ウエハ10(半導体基板11)のダメージを除去するために、犠牲酸化を行う(ステップS13)。熱酸化により、図5に示すように、酸化膜14を半導体基板11の一面側に形成する。たとえば60nm程度の厚みを有する酸化膜14を形成する。これにより、半導体基板11の表層に生じた欠陥13の少なくとも一部が、酸化膜14に取り込まれる。
Next, sacrificial oxidation is performed to remove damage to the semiconductor wafer 10 (semiconductor substrate 11) (step S13). As shown in FIG. 5, the
次いで、ステップS13で形成した酸化膜を除去する(ステップS14)。すなわち、犠牲酸化後、フッ酸など周知の方法により、図6に示すように酸化膜14を除去する。これにより、半導体基板11のダメージが少なからず除去される。
Next, the oxide film formed in step S13 is removed (step S14). That is, after the sacrificial oxidation, the
次いで、ゲート酸化を行う(ステップS15)。熱酸化により、図7に示すように、ゲート酸化膜15を半導体基板11の一面側に形成する。たとえば60nm程度の厚みを有するゲート酸化膜15を形成する。このゲート酸化膜15は、汚染されていないベアシリコンに形成したときの酸化膜の特性が膜中電荷量で1E11[ions/cm2]以下となる所定の条件を用いて形成される。ゲート酸化膜15を形成するステップが、イオン照射後の酸化膜の形成ステップに相当する。
Next, gate oxidation is performed (step S15). As shown in FIG. 7, the
次いで、非接触型C−V測定器により、半導体ウエハ10についてC−V測定を実施する(ステップS16)。具体的には、図8に示すように、ゲート酸化膜15の上方に、微小なエアギャップAGを隔てて、非接触型C−V測定器の測定用電極16を配置する。そして、測定器によりA−B間に電圧を印加し、半導体ウエハ10のC−V特性を測定する。本実施形態では、C−V特性として、ゲート酸化膜15の膜中電荷量を測定する。
Next, CV measurement is performed on the
図9に示すように、A−B間の静電容量は、半導体基板11の静電容量Cd、ゲート酸化膜15の静電容量Cox、及びエアギャップAGの静電容量Cairが直列接続された形で表すことができる。ここで、エアギャップAGの長さが分かれば、エアギャップAGの静電容量Cairを求めることができる。したがって、C−V測定結果から静電容量Cairを減算すれば、エアギャップAG分を含まない半導体ウエハ10の静電容量を算出することができる。また、エアギャップAGを含む構造であるため、ゲート酸化膜15中において半導体基板11との界面付近の電荷だけでなく、界面から離れた位置の電荷、すなわち測定用電極16側の表層の電荷についても検出することができる。
As shown in FIG. 9, the capacitance between A and B is the capacitance Cd of the
次いで、ステップS16の測定結果に基づき、半導体ウエハのダメージを評価する(ステップS17)。具体的には、ステップS16で測定した膜中電荷量と予め設定された所定値とを比較し、膜中電荷量が所定値以下の場合、ゲート酸化膜15の膜質が良好である、すなわち半導体ウエハ10のダメージが許容できる範囲内にある(ダメージが十分に低減されている)と判定する。一方、膜中電荷量が所定値を超える場合、ゲート酸化膜15の膜質が劣化している、すなわち半導体ウエハ10のダメージが許容できる範囲内にない(ダメージが残っている)と判定する。以上により、一連の評価を終了する。
Then, the damage of the semiconductor wafer is evaluated based on the measurement result of step S16 (step S17). Specifically, the in-film charge amount measured in step S16 is compared with a preset predetermined value, and when the in-film charge amount is equal to or less than the predetermined value, the film quality of the
次に、上記した半導体ウエハ10の評価方法の効果について説明する。
Next, the effect of the above-described method for evaluating the
本実施形態では、非接触型C−V測定器を用いてゲート酸化膜15の膜中電荷量を測定する。したがって、接触型C−V測定とは異なり、半導体基板11との界面から離れた位置の電荷、すなわちエアギャップAG側の表層の電荷についても検出することができる。これにより、膜中電荷量を精度良く検出することができる。
In the present embodiment, the in-film charge amount of the
また、ドライエッチング(イオン照射)の実施後、汚染されていないベアシリコンに形成すると膜中電荷量が1E11[ions/cm2]以下となる所定条件を用いて、熱酸化により、ゲート酸化膜15を形成する。これにより、ゲート酸化膜15中において、図10に示す固定電荷Qfや界面準位Qit(界面のトラップ電荷)が、微小量に規制される。このように、汚染が無く、固定電荷Qfが少なくなるように、すなわちイニシャルの膜中電荷量が少なくなるように、ゲート酸化膜15を形成する。したがって、欠陥13をゲート酸化膜15中に取り込むことで酸化膜トラップ電荷Qotが増加すると、膜中電荷量の変化(増加)として現れる。このように、酸化膜トラップ電荷Qot、すなわち欠陥13由来の酸化膜欠陥の検出感度が高いため、半導体ウエハ10のダメージを評価することができる。なお、図10に示すQmは、可動電荷(可動イオン)である。
After performing dry etching (ion irradiation), the
図11は、本発明者による測定結果を示している。その際、汚染されていないベアシリコンを1000℃で熱酸化し、膜厚60nmのゲート酸化膜15を形成した。そして、非接触型C−V測定器で、ゲート酸化膜15の膜中電荷量を測定した。また、ウエハ面内において5点測定し、最大値と最小値との差分を酸化膜ばらつきとした。なお、欠陥や金属不純物を酸化膜中に取り込むと、取り込んだ箇所の膜厚が厚くなり、膜厚ばらつきが大きくなる。
FIG. 11 shows the measurement result by the present inventor. At that time, bare silicon not contaminated was thermally oxidized at 1000° C. to form a
ゲート酸化膜15の形成条件を、イニシャルの膜中電荷量が1E11[ions/cm2]以下となるような条件に制限すると、図11に示すように酸化膜ばらつきが微小となる。したがって、ゲート酸化膜15の形成条件を上記した所定条件に制限することで、イオン照射による欠陥13以外の外乱要因を排除した適切な評価が可能となる。
If the conditions for forming the
なお、イニシャルの膜中電荷量を1E11[ions/cm2]以下にするには、たとえばゲート酸化膜15を形成する際に、950℃以上の温度で熱酸化するとよい。これによれば、粘性流動により界面ストレスが緩和されるため、固定電荷Qfを少なくする、すなわちイニシャルの膜中電荷量を少なくすることができる。
In order to reduce the initial charge in the film to 1E11 [ions/cm 2 ] or less, thermal oxidation may be performed at a temperature of 950° C. or higher when forming the
また、膜中電荷量を測定するゲート酸化膜15の厚みを、たとえば20nm以上にするとよい。これによれば、酸化膜の歪みが防止され、ひいてはそれに起因する電荷増加による擬似汚染が防止される。すなわちイニシャルの膜中電荷量を少なくすることができる。
Further, the thickness of the
また、本実施形態では、ダメージを評価するに当たり、評価用の半導体ウエハ10において、ゲート酸化膜15上に電極を形成しなくてもよい。したがって、ゲート酸化膜上に電極を形成するなどして、製品と同じ構造やTEG(Test Element Group)を有する評価用の半導体ウエハを準備し、酸化膜耐圧評価する場合に較べて、評価期間を短縮することができる。
Further, in the present embodiment, in evaluating the damage, the electrode may not be formed on the
以上により、本実施形態に示す評価方法によれば、半導体ウエハにイオン照射したときのダメージを短期間で評価することができる。 As described above, according to the evaluation method of this embodiment, it is possible to evaluate the damage when the semiconductor wafer is irradiated with ions in a short period of time.
さらに本発明者は、上記した評価と実際の製品との相関関係についても確認を行った。図12は、評価用の半導体ウエハ10において、ステップS16の測定で得られる膜中電荷量と、ステップS11で実施するドライエッチングのオーバーエッチ量との関係を示している。図12に示すオーバーエッチ量0%の四角は、イニシャルの酸化膜の膜中電荷量として、ステップS10実施後、すなわちイオン照射前の酸化膜12の膜中電荷量を示している。図13は、上記した製造工程を経て得られる製品の歩留と、製品形成時のオーバーエッチ量との関係を示している。なお、評価と製品の製造とでドライエッチングの条件を同じとした。なお、オーバーエッチ量は、オーバーエッチ時間と置き換えることもできる。
Further, the present inventor has also confirmed the correlation between the above evaluation and the actual product. FIG. 12 shows the relationship between the in-film charge amount obtained by the measurement in step S16 and the overetch amount in the dry etching performed in step S11 in the
図12に示すように、評価用の半導体ウエハ10では、オーバーエッチ量が15%以下において膜中電荷量が1E11[ions/cm2]以下となり、オーバーエッチ量が20%以上において膜中電荷量が1.4E11[ions/cm2]以上となった。すなわち、オーバーエッチ量15%と20%との間で、膜中電荷量が大きく変化した。一方、図13に示すように、実際の製品では、オーバーエッチ量15%と20%との間で、歩留が大きく変化した。このように、いずれもオーバーエッチ量15%と20%との間で大きな変化が見られた。この結果は、本実施形態に示した評価方法が、実際の製品における半導体ウエハのダメージを評価する手法として有効であることを裏付けている。
As shown in FIG. 12, in the
(第2実施形態)
本実施形態は、先行実施形態を参照できる。このため、先行実施形態に示した半導体ウエハの評価方法と共通する部分についての説明は省略する。
(Second embodiment)
This embodiment can refer to the preceding embodiment. Therefore, the description of the portions common to the semiconductor wafer evaluation method shown in the preceding embodiment will be omitted.
先行実施形態では、ステップS13,S14を実施してダメージの除去を行ってから、ゲート酸化膜15を形成し、次いで非接触のC−V測定を実施する例を示した。これに対し、本実施形態では、図14に示すように、ステップS13,S14の処理を実施せず、ステップS12の実施後にゲート酸化膜15を形成し(ステップS15)、次いで非接触のC−V測定を実施する(ステップS16)。
In the preceding embodiment, an example is shown in which steps S13 and S14 are performed to remove the damage, the
そして、非接触のC−V測定により得られる膜中電荷量と、予め設定された所定値とを比較し、ダメージの評価を行う(ステップS17A)。膜中電荷量が所定値以下の場合、ゲート酸化膜15の膜質が良好である、すなわち半導体ウエハ10のダメージが許容できる範囲内にある(ダメージが十分に低減されている)と判定し、一連の評価を終了する。
Then, the in-film charge amount obtained by the non-contact C-V measurement is compared with a preset predetermined value to evaluate damage (step S17A). When the amount of charges in the film is less than or equal to a predetermined value, it is determined that the film quality of the
一方、膜中電荷量が所定値を超える場合、ゲート酸化膜15の膜質が劣化している、すなわち半導体ウエハ10のダメージが許容できる範囲内にない(ダメージが残っている)と判定し、ゲート酸化膜15をフッ酸等により除去する(ステップS18)。そして、再度ステップS15からの処理を繰り返す。
On the other hand, when the in-film charge amount exceeds a predetermined value, it is determined that the film quality of the
このように、本実施形態では、評価用の半導体ウエハ10について、イオン照射によるダメージが許容できるレベルになるまで、ゲート酸化膜15の形成、非接触のC−V測定、ダメージ判定、及びゲート酸化膜15の除去を繰り返す。したがって、製品である半導体ウエハを製造する際の犠牲酸化の厚み、すなわち半導体基板においてダメージを除去する厚みを決定することができる。
As described above, in the present embodiment, with respect to the
また、非接触型C−V測定器を用いて測定するため、ゲート酸化膜15上に電極を形成しない。これにより、再度熱酸化をしても電極による金属汚染の影響がないため、イオン照射によるダメージを高精度に評価することができる。
Moreover, since the measurement is performed using a non-contact type C-V measuring device, no electrode is formed on the
この明細書の開示は、例示された実施形態に制限されない。開示は、例示された実施形態と、それらに基づく当業者による変形態様を包含する。たとえば、開示は、実施形態において示された要素の組み合わせに限定されない。開示は、多様な組み合わせによって実施可能である。開示される技術的範囲は、実施形態の記載に限定されない。開示されるいくつかの技術的範囲は、特許請求の範囲の記載によって示され、さらに特許請求の範囲の記載と均等の意味及び範囲内でのすべての変更を含むものと解されるべきである。 The disclosure of this specification is not limited to the illustrated embodiments. The disclosure encompasses the illustrated embodiments and variations on them based on them. For example, the disclosure is not limited to the combination of elements shown in the embodiments. The disclosure can be implemented in various combinations. The disclosed technical scope is not limited to the description of the embodiments. It is to be understood that some technical scopes disclosed are shown by the description of the claims, and further include meanings equivalent to the description of the claims and all modifications within the scope. ..
半導体ウエハの評価方法は、実施形態に示す例に限定されない。評価方法として、イオンを照射した後に、イニシャルの膜中電荷量が1E11[ions/cm2]以下となる所定条件を用いて、熱酸化によりゲート酸化膜15を形成し、非接触型C−V測定器によりゲート酸化膜15の特性を測定し、測定結果に基づいて半導体ウエハ10のダメージを評価すればよい。すなわち、ステップS11、ステップS15、ステップS16、及びステップS17,S17Aの処理を少なくとも備えればよい。
The semiconductor wafer evaluation method is not limited to the example shown in the embodiment. As an evaluation method, after irradiating with ions, the
ステップS11のイオン照射として、ドライエッチングの例を示したがこれに限定されない。イオン照射として、たとえば半導体基板11にP(リン)やボロン(B)などの不純物を導入するイオン注入を採用することもできる。この場合、ステップS10で形成する酸化膜12は、スルー膜となる。ただし、製品と同じイオン照射の方法を採用するのが好ましい。
An example of dry etching is shown as the ion irradiation in step S11, but the ion irradiation is not limited to this. As the ion irradiation, for example, ion implantation for introducing impurities such as P (phosphorus) and boron (B) into the
また、ドライエッチングとして反応性イオンエッチングの例を示したが、これに限定されない。 Although an example of reactive ion etching is shown as dry etching, the dry etching is not limited to this.
膜中電荷量を測定する酸化膜としてゲート酸化膜15の例を示したが、これに限定されない。熱酸化により形成される酸化膜であればよい。
An example of the
第1実施形態では、犠牲酸化後にゲート酸化膜15を形成して非接触のC−V測定を実施し、測定結果からダメージを判定する例を示した。一方、第2実施形態では、犠牲酸化を実施せずにゲート酸化膜15を形成して非接触のC−V測定を実施し、ダメージが許容できない場合には、ゲート酸化膜15を除去してから、再度ゲート酸化膜15の形成以降のステップを繰り返す例を示した。しかしながら、第1実施形態に示した評価方法と第2実施形態に示した評価方法を組み合わせてもよい。
In the first embodiment, an example is shown in which the
すなわち、第1実施形態(図1参照)に示した通り、ステップS16の非接触C−V測定までを実施後、第2実施形態(図14参照)に示したステップS17Aのダメージ評価を実施する。そして、ダメージが残っていると判定した場合に、ステップS18のゲート酸化膜15の除去を実行し、その後に、再度ステップS15,S16,S17Aの処理を実行するようにしてもよい。
That is, as shown in the first embodiment (see FIG. 1), after performing the non-contact CV measurement in step S16, the damage evaluation in step S17A shown in the second embodiment (see FIG. 14) is performed. .. When it is determined that the damage remains, the removal of the
10…半導体ウエハ
11…半導体基板
12…酸化膜
13…欠陥
14…酸化膜
15…ゲート酸化膜
16…測定用電極
AG…エアギャップ
10...
Claims (3)
一面側から半導体ウエハ(10)にイオン照射し(S11)、
汚染されていないベア状態の半導体ウエハに形成したときの酸化膜の特性が膜中電荷量で1E11[ions/cm2]以下となる所定条件を用いて、イオン照射後の前記半導体ウエハの一面側に、熱酸化により酸化膜(15)を形成し(S15)、
熱酸化後の前記半導体ウエハについて、前記酸化膜の特性を非接触型C−V測定器により測定し(S16)、
測定結果に基づき、前記半導体ウエハのダメージを評価(S17,S17A)する半導体ウエハの評価方法。 A semiconductor wafer evaluation method for evaluating damage when a semiconductor wafer is irradiated with ions, comprising:
The semiconductor wafer (10) is irradiated with ions from one surface side (S11),
One side of the semiconductor wafer after ion irradiation under the predetermined condition that the characteristic of the oxide film when formed on a bare semiconductor wafer without contamination is 1E11 [ions/cm 2 ] or less in the film charge amount. Then, an oxide film (15) is formed by thermal oxidation (S15),
With respect to the semiconductor wafer after thermal oxidation, the characteristics of the oxide film are measured by a non-contact type CV measuring device (S16),
A semiconductor wafer evaluation method for evaluating damage to the semiconductor wafer (S17, S17A) based on a measurement result.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2017017026A JP6717218B2 (en) | 2017-02-01 | 2017-02-01 | Semiconductor wafer evaluation method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2017017026A JP6717218B2 (en) | 2017-02-01 | 2017-02-01 | Semiconductor wafer evaluation method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2018125435A JP2018125435A (en) | 2018-08-09 |
| JP6717218B2 true JP6717218B2 (en) | 2020-07-01 |
Family
ID=63109007
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2017017026A Expired - Fee Related JP6717218B2 (en) | 2017-02-01 | 2017-02-01 | Semiconductor wafer evaluation method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP6717218B2 (en) |
-
2017
- 2017-02-01 JP JP2017017026A patent/JP6717218B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2018125435A (en) | 2018-08-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2001332614A (en) | Manufacturing method of trench type element isolation structure | |
| CN107195566A (en) | A kind of ion implantation energy monitoring method | |
| CN107346751B (en) | Test structure and its formation method and test method | |
| JP5434491B2 (en) | Semiconductor substrate evaluation method and semiconductor device manufacturing method | |
| CN103489806B (en) | A kind of method of on-line monitoring ion dam age | |
| JP6717218B2 (en) | Semiconductor wafer evaluation method | |
| US11164800B2 (en) | Test structure, semiconductor device and method for obtaining fabricating information in semiconductor device | |
| JP5071304B2 (en) | Semiconductor wafer, method for manufacturing semiconductor wafer, and method for evaluating semiconductor wafer | |
| TWI550746B (en) | Evaluation method of semiconductor wafers | |
| JP5487579B2 (en) | Silicon wafer evaluation method and manufacturing method | |
| US20140131707A1 (en) | Method and device for detecting termination of etching | |
| JP6541620B2 (en) | Semiconductor device and method of manufacturing semiconductor device | |
| CN112331615B (en) | Method of forming a semiconductor device | |
| TWI714494B (en) | Method for monitoring needle defect in shallow trench isolation structure | |
| JP2005216993A (en) | Evaluation method for silicon wafer | |
| JP4735337B2 (en) | Semiconductor element evaluation method, semiconductor wafer quality evaluation method and manufacturing method | |
| JP4506181B2 (en) | Semiconductor wafer evaluation method | |
| JP4844101B2 (en) | Semiconductor device evaluation method and semiconductor device manufacturing method | |
| JP5857901B2 (en) | Semiconductor substrate evaluation method | |
| JP5729098B2 (en) | Evaluation method of silicon single crystal wafer | |
| US20090061540A1 (en) | Plasma process detecting sensor | |
| JP3757828B2 (en) | Evaluation method of semiconductor heat treatment equipment | |
| JPH0643138A (en) | Evaluation of plasma damage and manufacture of evaluation sample | |
| JP2003100829A (en) | Method for evaluating semiconductor wafer | |
| JPH10123190A (en) | Method for measuring sheet resistance of semiconductor substrate |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20190606 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20200207 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20200218 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20200512 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20200525 |
|
| R151 | Written notification of patent or utility model registration |
Ref document number: 6717218 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |