JP6719296B2

JP6719296B2 - Driver circuit and method for testing driver circuit

Info

Publication number: JP6719296B2
Application number: JP2016128590A
Authority: JP
Inventors: 剛大崎
Original assignee: Lapis Semiconductor Co Ltd
Current assignee: Lapis Semiconductor Co Ltd
Priority date: 2016-06-29
Filing date: 2016-06-29
Publication date: 2020-07-08
Anticipated expiration: 2036-06-29
Also published as: JP2018004798A

Description

本発明は、ドライバ回路及びドライバ回路のテスト方法に関する。 The present invention relates to a driver circuit and a method for testing the driver circuit.

有機ＥＬ等の表示パネルを用いた画像表示装置では、表示パネルの劣化に伴い、輝度ムラ等が発生する。このような輝度ムラを補正するため、表示パネルに複数の表示パターンを表示させ、表示パネルに流れる表示パターン毎の総電流を測定することにより、輝度ムラの傾向を検出して表示補正を行う表示装置が提案されている（例えば、特許文献１）。 In an image display device using a display panel such as an organic EL, luminance unevenness or the like occurs due to deterioration of the display panel. In order to correct such uneven brightness, a plurality of display patterns are displayed on the display panel, and the total current flowing through the display panel is measured to detect the tendency of uneven brightness and perform display correction. A device has been proposed (for example, Patent Document 1).

かかる表示装置において、ユーザは、例えば表示パネルを駆動するドライバ回路の出力電圧に応じて、ドライバ回路に供給される映像信号を調整することにより、表示補正を行う。このため、ドライバ回路には、アナログ値であるドライバの出力電圧をデジタル値に変換して出力するためのＡ／Ｄ（Analog/Digital）変換回路が設けられている。デジタル値に変換された出力電圧は、チャネル毎の出力電圧のデジタル値の系列からなるシリアルデータとして出力される。 In such a display device, the user performs display correction by adjusting the video signal supplied to the driver circuit according to the output voltage of the driver circuit that drives the display panel, for example. Therefore, the driver circuit is provided with an A/D (Analog/Digital) conversion circuit for converting the output voltage of the driver, which is an analog value, into a digital value and outputting the digital value. The output voltage converted into a digital value is output as serial data including a series of digital values of the output voltage for each channel.

上記のような表示補正は、ドライバ回路の出力電圧のＡ／Ｄ変換が正確に行われていることを前提として行われる。このため、ドライバ回路の出荷前等に、Ａ／Ｄ変換回路が正確に動作しているか否かを確認しておく必要がある。Ａ／Ｄ変換回路が正確に動作しているか否の確認は、出力されたシリアルデータをテスタで読み取り、理想値との間にどれだけズレがあるかを判定することにより行う。 The display correction as described above is performed on the assumption that the A/D conversion of the output voltage of the driver circuit is accurately performed. Therefore, it is necessary to confirm whether or not the A/D conversion circuit is operating correctly before shipping the driver circuit. Whether or not the A/D conversion circuit is operating correctly is confirmed by reading the output serial data with a tester and determining how much the deviation is from the ideal value.

特開２０１１−５３６３４号公報JP, 2011-53634, A

上記の通り、シリアルデータは、全チャネル分の出力電圧をＡ／Ｄ変換したデジタルデータの系列からなる。従って、シリアルデータをテスタで読み取って理想値との間にどれだけズレがあるかを判定する処理は複雑であり、処理に要する時間が長くなるという問題があった。 As described above, the serial data is a series of digital data obtained by A/D converting the output voltages of all channels. Therefore, there is a problem in that the process of reading the serial data with a tester and determining how much the difference from the ideal value is different and the time required for the process becomes long.

上記課題を解決するため、本発明は、ドライバ回路の出力電圧をデジタル値に変換するＡ／Ｄ変換回路の動作を短時間で確認することが可能なドライバ回路を提供することを目的とする。 In order to solve the above problems, an object of the present invention is to provide a driver circuit capable of confirming the operation of an A/D conversion circuit that converts the output voltage of the driver circuit into a digital value in a short time.

本発明に係るドライバ回路は、第１〜第ｎの階調データ（ｎは２以上の整数）に基づく第１〜第ｎの階調電圧によって表示パネルを駆動するドライバ回路であって、前記第１〜第ｎの階調電圧をアナログデジタル変換して第１〜第ｎのテストデータを生成するアナログデジタル変換部と、前記第１〜第ｎの階調データ及び前記第１〜第ｎのテストデータのいずれか一方を選択するセレクタと、前記セレクタによって選択された前記第１〜第ｎの階調データ又は前記第１〜第ｎのテストデータに対してデジタルアナログ変換を行うデジタルアナログ変換部と、前記第１〜第ｎの階調データをデジタルアナログ変換したデータに基づいて前記第１〜第ｎの階調電圧を生成し、前記第１〜第ｎのテストデータをデジタルアナログ変換したデータに基づいて第１〜第ｎのテスト電圧を生成する出力アンプと、を有することを特徴とする。 A driver circuit according to the present invention is a driver circuit for driving a display panel with first to nth gradation voltages based on first to nth gradation data (n is an integer of 2 or more). An analog-to-digital converter that analog-digital converts the 1st to nth gradation voltages to generate 1st to nth test data, the 1st to nth gradation data, and the 1st to nth tests A selector for selecting one of the data, and a digital-analog conversion unit for performing digital-analog conversion on the first to nth gradation data or the first to nth test data selected by the selector. , The first to nth gradation voltages are generated based on the digital-analog converted data of the first to nth gradation data, and the first to nth test data are converted into digital-analog converted data. And an output amplifier that generates first to nth test voltages based on the output amplifier.

また、本発明に係るテスト方法は、入力データをデジタルアナログ変換するデジタルアナログ変換部と、前記デジタルアナログ変換部がデジタルアナログ変換したデータをアナログデジタル変換するアナログデジタル変換部と、を有するドライバ回路のテスト方法であって、通常動作モードを指定するモード指定信号及びテスト動作モードを指定するモード指定信号の供給を受けるステップと、前記通常動作モードを指定するモード指定信号に応答して、前記第１〜第ｎの階調データ（ｎは２以上の整数）を前記デジタルアナログ変換部に供給するステップと、前記第１〜第ｎの階調データをデジタルアナログ変換して第１〜第ｎの階調電圧を生成するステップと、前記テストモードを指定するモード指定信号に応答して、前記第１〜第ｎの階調電圧をアナログデジタル変換した第１〜第ｎの変換階調データを前記デジタルアナログ変換部に供給するステップと、前記第１〜第ｎの変換階調データをデジタルアナログ変換するステップと、を有することを特徴とする。 Further, the test method according to the present invention is directed to a driver circuit having a digital-analog conversion unit for converting input data into digital-analog and an analog-digital conversion unit for converting data digital-analog converted by the digital-analog conversion unit into analog-digital conversion. A method for testing, comprising: receiving a mode designating signal designating a normal operation mode and a mode designating signal designating a test operation mode; and responding to the mode designating signal designating the normal operation mode, A step of supplying the nth grayscale data (n is an integer of 2 or more) to the digital-analog converter, and digital-analog conversion of the first to nth grayscale data to the first to nth floors. Generating a regulated voltage; and, in response to a mode designation signal designating the test mode, first to nth converted grayscale data obtained by analog-digital conversion of the first to nth grayscale voltages are digitally converted into digital data. And a step of performing digital-analog conversion on the first to nth converted gradation data.

本発明によれば、ドライバ回路の出力電圧をデジタル値に変換するＡ／Ｄ変換回路の動作を短時間で確認することが可能となる。 According to the present invention, it is possible to confirm the operation of the A/D conversion circuit that converts the output voltage of the driver circuit into a digital value in a short time.

本発明のドライバ回路が通常使用される状態における表示パネル及び調整装置との関係を模式的に示すブロック図である。It is a block diagram which shows typically the relationship with a display panel and an adjusting device in the state where the driver circuit of this invention is normally used. ドライバ回路にドライバテスタが接続された状態を示すブロック図である。It is a block diagram showing the state where the driver tester was connected to the driver circuit. ドライバ回路の構成を示すブロック図である。It is a block diagram which shows the structure of a driver circuit. ドライバ回路及びドライバテスタの動作を示すシーケンス図である。It is a sequence diagram which shows operation|movement of a driver circuit and a driver tester. ドライバ回路の動作を示すタイムチャートである。6 is a time chart showing the operation of the driver circuit.

以下、本発明の実施例を図面を参照しつつ詳細に説明する。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.

図１は、本発明のドライバ回路１０が通常使用される状態におけるドライバ回路１０、表示パネルＤＰ及び調整装置ＴＣの関係を模式的に示すブロック図である。ドライバ回路１０は、表示パネルＤＰを駆動する駆動回路である。表示パネルＤＰには、２次元画面の垂直方向に伸長するｎ本（ｎ；２以上の整数）のソースラインが設けられている。ドライバ回路１０は、１０ビットの階調データＧＤ（Ｄ０〜Ｄ９）に基づいて表示パネルのｎ本のソースライン（チャネル）に対応する階調電圧ＧＶ₁〜ＧＶ_n（以下、これらをまとめて階調電圧ＧＶとも称する）を生成し、表示パネルのソースラインに印加する。 FIG. 1 is a block diagram schematically showing the relationship between the driver circuit 10, the display panel DP and the adjusting device TC in a state where the driver circuit 10 of the present invention is normally used. The driver circuit 10 is a drive circuit that drives the display panel DP. The display panel DP is provided with n (n; an integer of 2 or more) source lines extending in the vertical direction of the two-dimensional screen. The driver circuit 10 uses the 10-bit grayscale data GD (D0 to D9) to generate grayscale voltages GV _{1 to} GV _n (hereinafter collectively referred to as floors) corresponding to n source lines (channels) of the display panel. The adjusted voltage GV is also generated and applied to the source line of the display panel.

階調電圧ＧＶは、表示パネルの劣化等に応じて電圧レベルが変化する。このため、ドライバ回路１０には、階調電圧の電圧レベルの調整を行うためのＴ−ＣＯＮ（Timing Controller）等からなる調整装置ＴＣが接続される。ドライバ回路１０は、アナログ値である階調電圧ＧＶの電圧値をデジタルデータであるテストデータに変換し、各チャネルのテストデータＴＤ₁〜ＴＤ_nの系列からなるシリアルデータＳＤとして調整装置ＴＣに供給する。調整装置ＴＣは、シリアルデータＳＤに基づいて、ドライバ回路１０に供給する階調データＧＤの値を変化させることにより、階調電圧ＧＶの電圧レベルの調整を行う。 The gradation voltage GV changes in voltage level according to deterioration of the display panel and the like. Therefore, the driver circuit 10 is connected to an adjusting device TC including a T-CON (Timing Controller) for adjusting the voltage level of the gradation voltage. The driver circuit 10 converts the voltage value of the gradation voltage GV, which is an analog value, into test data, which is digital data, and supplies it to the adjustment device TC as serial data SD including a series of test data TD _{1 to} TD _n of each channel. To do. The adjusting device TC adjusts the voltage level of the gradation voltage GV by changing the value of the gradation data GD supplied to the driver circuit 10 based on the serial data SD.

上記のように階調電圧ＧＶの調整を行うためには、階調電圧ＧＶをテストデータＴＤに変換するためのＡ／Ｄ（Analog/Digital）変換が正確に行われている必要がある。そこで、ドライバ回路１０の出荷前等、ドライバ回路１０が通常使用される状態に置かれる前に、ドライバ回路１０内のＡ／Ｄ変換回路が正確に動作していることを確認するため、ドライバ回路１０の動作を確認するテスト回路をドライバ回路１０に接続して、ドライバ回路１０の動作確認を行う。 In order to adjust the gradation voltage GV as described above, it is necessary that the A/D (Analog/Digital) conversion for converting the gradation voltage GV into the test data TD is performed accurately. Therefore, in order to confirm that the A/D conversion circuit in the driver circuit 10 is operating correctly before the driver circuit 10 is put into a state where it is normally used, such as before shipment of the driver circuit 10, A test circuit for confirming the operation of 10 is connected to the driver circuit 10 to confirm the operation of the driver circuit 10.

図２は、本発明のドライバ回路１０にテスト回路であるドライバテスタ３０が接続された状態を示すブロック図である。ドライバテスタ３０は、ドライバ回路１０から出力される階調電圧ＧＶ（ＧＶ₁〜ＧＶ_n）の電圧値をモニタ画面に表示するモニタブロック３１と、ドライバ回路１０の出力端子に負荷を接続するための負荷ブロック３２を有する。負荷ブロック３２をドライバ回路１０の出力端子に接続することにより、電流負荷が印加される。これにより、階調電圧ＧＶの電圧レベルを低下させ、階調電圧ＧＶの電圧レベルが表示パネルの劣化等に応じて低下した状態を疑似的に作り出すことができる。モニタブロック３１及び負荷ブロック３２は、スイッチＳＷの切り替えに応じていずれか一方がドライバ回路１０の出力端子に接続される。すなわち、スイッチＳＷの切り替えにより、階調電圧ＧＶのモニタ画面への表示又は出力端子への負荷の接続のいずれか一方が択一的に行われる。また、ドライバテスタ３０は、階調データＧＤ、データセレクト信号ＤＳ及び出力開始信号ＬＳをドライバ回路１０に供給する。 FIG. 2 is a block diagram showing a state in which a driver tester 30, which is a test circuit, is connected to the driver circuit 10 of the present invention. The driver tester 30 connects a load to the monitor block 31 that displays the voltage value of the grayscale voltage GV (GV _{1 to} GV _n ) output from the driver circuit 10 on the monitor screen, and the output terminal of the driver circuit 10. It has a load block 32. A current load is applied by connecting the load block 32 to the output terminal of the driver circuit 10. As a result, the voltage level of the grayscale voltage GV can be lowered, and a state in which the voltage level of the grayscale voltage GV is lowered according to deterioration of the display panel or the like can be artificially created. One of the monitor block 31 and the load block 32 is connected to the output terminal of the driver circuit 10 according to the switching of the switch SW. That is, by switching the switch SW, either the display of the gradation voltage GV on the monitor screen or the connection of the load to the output terminal is selectively performed. The driver tester 30 also supplies the gradation data GD, the data select signal DS, and the output start signal LS to the driver circuit 10.

図３は、本発明のドライバ回路１０の構成示すブロック図である。ドライバ回路１０は、ラッチ回路１１、セレクタブロック１２、ＤＡＣ（Digital Analog Converter）ブロック１３、ドライバアンプブロック１４、出力部１５、セレクタ２１、Ａ／Ｄ（Analog /Digital）変換回路２２、ラッチブロック２３及びテストデータ出力端子２４を有する。 FIG. 3 is a block diagram showing the configuration of the driver circuit 10 of the present invention. The driver circuit 10 includes a latch circuit 11, a selector block 12, a DAC (Digital Analog Converter) block 13, a driver amplifier block 14, an output unit 15, a selector 21, an A/D (Analog/Digital) conversion circuit 22, a latch block 23, and It has a test data output terminal 24.

ラッチ回路１１は、ドライバテスタ３０から供給された階調データＧＤを取り込む。階調データＧＤは、ドライバ回路１０が駆動する表示パネルのソースラインの本数ｎ（すなわち、チャネル数ｎ）に対応した、チャネル毎の階調データＧＤ₁〜ＧＤ_nを含む。 The latch circuit 11 takes in the grayscale data GD supplied from the driver tester 30. The gradation data GD includes gradation data GD _{1 to} GD _n for each channel corresponding to the number n of source lines of the display panel driven by the driver circuit 10 (that is, the number n of channels).

スイッチＳＡ１〜ＳＡｎは、ラッチ回路１１への階調データＧＤの供給に応じて、順次オン（すなわち、閉じた状態）となるように制御される。これにより、階調データＧＤ₁〜ＧＤ_nが、セレクタブロック１２のセレクタ１２（１）〜１２（ｎ）の各々に供給される。 The switches SA1 to SAn are controlled so as to be sequentially turned on (that is, in a closed state) according to the supply of the grayscale data GD to the latch circuit 11. As a result, the gradation data GD _{1 to} GD _n are supplied to each of the selectors 12(1) to 12(n) of the selector block 12.

セレクタブロック１２は、ｎ個のセレクタであるセレクタ１２（１）〜１２（ｎ）を含む。セレクタ１２（１）〜１２（ｎ）の各々は、ドライバテスタ３０から供給されたデータセレクト信号ＤＳに応じて、ラッチ回路１１から供給された階調データＧＤ₁〜ＧＤ_n、又はラッチブロック２３から供給されたテストデータＴＤ₁〜ＴＤ_n（以下、これらをまとめてテストデータＴＤとも称する）のいずれか一方を、ＤＡＣブロック１３の対応するＤＡＣ１３（１）〜１３（ｎ）に供給する。 The selector block 12 includes selectors 12(1) to 12(n) that are n selectors. Each of the selectors 12(1) to 12(n) receives from the grayscale data GD _{1 to} GD _n supplied from the latch circuit 11 or from the latch block 23 in accordance with the data select signal DS supplied from the driver tester 30. Any _{one of the} supplied test data TD _{1 to} TD _n (hereinafter collectively referred to as test data TD) is supplied to the corresponding DAC 13(1) to 13(n) of the DAC block 13.

データセレクタ信号ＤＳは、例えば論理レベル“Ｈ”の１パルスの信号であり、データセレクタ信号ＤＳが供給されることによって、セレクタブロック１２の各セレクタ１２（１）〜１２（ｎ）は、階調データＧＤ₁〜ＧＤ_nとテストデータＴＤ₁〜ＴＤ_nとに切り替える。これにより、ドライバ回路１０の動作は、階調データＧＤ₁〜ＧＤ_nに基づいて階調電圧ＧＶ１〜ＧＶｎを生成する通常動作モードと、テストデータＴＤ₁〜ＴＤ_nに基づいてテスト電圧ＴＶ１〜ＴＶｎを生成するテスト動作モードと、に切り替わる。すなわち、データセレクト信号ＤＳは、通常動作モード及びテスト動作モードのいずれか一方を指定するモード指定信号である。 The data selector signal DS is, for example, a one-pulse signal having a logic level “H”, and the selectors 12(1) to 12(n) of the selector block 12 are provided with gray levels by being supplied with the data selector signal DS. The data GD _{1 to} GD _n and the test data TD _{1 to} TD _n are switched. Thus, the operation of the driver circuit 10 includes a normal operation mode to generate gray voltages GV1~GVn based on the grayscale data GD ₁ to GD _n, test voltage on the basis of the test data TD ₁ ~TD _n TV1~TVn To switch to the test operation mode that generates. That is, the data select signal DS is a mode designation signal that designates one of the normal operation mode and the test operation mode.

ＤＡＣブロック１３は、ｎ個のＤＡ変換器であるＤＡＣ１３（１）〜１３（ｎ）を含む。ＤＡＣ１３（１）〜１３（ｎ）の各々は、ドライバテスタ３０から供給された出力開始信号ＬＳに応じて、セレクタ１２（１）〜１２（ｎ）から供給された階調データＧＤ₁〜ＧＤ_n又はテストデータＴＤ₁〜ＴＤ_nに対してＤ／Ａ（Digital/Analog）変換を行う。すなわち、ＤＡＣ１３（１）〜１３（ｎ）は、階調データＧＤ₁〜ＧＤ_nが供給された場合、これをＤ／Ａ変換してアナログ階調データＧＡ₁〜ＧＡ_nを生成する。また、ＤＡＣ１３（１）〜１３（ｎ）は、テストデータＴＤ₁〜ＴＤ_nが供給された場合、これをＤ／Ａ変換してアナログテストデータＴＡ₁〜ＴＡ_nを生成する。ＤＡＣ１３（１）〜１３（ｎ）は、アナログ階調データＧＡ₁〜ＧＡ_n又はアナログテストデータＴＡ₁〜ＴＡ_nを、ドライバアンプブロック１４の対応するアンプ１４（１）〜１４（ｎ）に供給する。 The DAC block 13 includes DACs 13(1) to 13(n) that are n DA converters. DAC13 each (1) to 13 (n) in response to the output start signal LS supplied from the driver tester 30, the selector 12 (1) -12 gradation data GD ₁ supplied from the (n) to GD _n performing D / a (Digital / Analog) conversion on or test data TD ₁ ~TD _n. That, DAC13 (1) ~13 (n ) , when the gradation data GD ₁ to GD _n is supplied, which generates the analog gradation data GA ₁ ~GA _n converts D / A. Further, DAC13 (1) ~13 (n ) , if the test data TD ₁ ~TD _n is supplied, which generates the analog test data TA ₁ to Ta _n converts D / A. DAC13 (1) ~13 (n) is supplied, the analog gradation data GA ₁ ~GA _n or analog test data TA ₁ to Ta _n, the corresponding amplifier 14 of the driver amplifier block 14 (1) ~14 (n) To do.

ドライバアンプブロック１４は、ｎ個のドライバアンプであるアンプ１４（１）〜１４（ｎ）を含む。アンプ１４（１）〜１４（ｎ）の各々は、ＤＡＣ１３（１）〜１３（ｎ）からアナログ階調データＧＡ₁〜ＧＡ_nが供給された場合、これを増幅して階調電圧ＧＶ₁〜ＧＶ_nを生成する。また、アンプ１４（１）〜１４（ｎ）の各々は、ＤＡＣ１３（１）〜１３（ｎ）からアナログテストデータＴＡ₁〜ＴＡ_nが供給された場合、これを増幅してテスト電圧ＴＶ₁〜ＴＶ_nを生成する。 The driver amplifier block 14 includes amplifiers 14(1) to 14(n) which are n driver amplifiers. When the analog grayscale data GA _{1 to} GA _n are supplied from the DACs 13(1) to 13(n), the amplifiers 14(1) to 14(n) amplify the analog grayscale data GA _{1 to} GA _n to amplify the grayscale voltages GV ₁ to. Generate GV _n . When the analog test data TA _{1 to} TA _n are supplied from the DACs 13(1) to 13(n), each of the amplifiers 14(1) to 14(n) amplifies the analog test data TA _{1 to} TA _n to generate the test voltage TV ₁ to. Generate TV _n .

このように、ＤＡＣ１３（１）〜１３（ｎ）及びアンプ１４（１）〜１４（ｎ）は、階調データＧＤ₁〜ＧＤ_nに基づいて階調電圧ＧＶ₁〜ＧＶ_nを生成し、テストデータＴＤ₁〜ＴＤ_nに基づいてテスト電圧ＴＶ₁〜ＴＶ_nを生成する電圧生成部である。 Thus, DAC13 (1) ~13 (n ) and the amplifier 14 (1) ~14 (n) generates the gray scale voltage GV ₁ ~GV _n based on the grayscale data GD ₁ to GD _n, test The voltage generation unit generates test voltages TV _{1 to} TV _n based on the data TD _{1 to} TD _n .

出力部１５は、ｎ個の出力端子である出力端子１５（１）〜１５（ｎ）を含む。出力端子１５（１）〜１５（ｎ）は、電圧生成部であるＤＡＣ１３（１）〜１３（ｎ）及びアンプ１４（１）〜１４（ｎ）によって生成された階調電圧ＧＶ₁〜ＧＶ_n又はテスト電圧ＴＶ₁〜ＴＶ_nを出力する。出力端子１５（１）〜１５（ｎ）は、ドライバテスタ３０のモニタブロック３１又は負荷ブロック３２と接続される。出力端子３１は、モニタブロック３１が接続されている場合、階調電圧ＧＶ₁〜ＧＶ_n又はテスト電圧ＴＶ₁〜ＴＶ_nをモニタブロック３１に供給する。これにより、ドライバテスタ３０のモニタ画面（図示せず）には、階調電圧ＧＶ₁〜ＧＶ_n又はテスト電圧ＴＶ₁〜ＴＶ_nがアナログ電圧値として表示される。 The output unit 15 includes output terminals 15(1) to 15(n) which are n output terminals. Output terminal 15 (1) ~15 (n) is a voltage generator DAC13 (1) ~13 (n) and the amplifier 14 (1) ~14 (n) gradation voltage generated by GV ₁ ~GV _n Alternatively, the test voltages TV _{1 to} TV _n are output. The output terminals 15(1) to 15(n) are connected to the monitor block 31 or the load block 32 of the driver tester 30. When the monitor block 31 is connected, the output terminal 31 supplies the gradation voltages GV _{1 to} GV _n or the test voltages TV _{1 to} TV _n to the monitor block 31. Accordingly, the driver tester 30 of the monitor screen (not shown), the gradation voltage GV ₁ ~GV _n or test voltage TV ₁ ~TV _n is displayed as an analog voltage value.

一方、ドライバテスタ３０の負荷ブロック３２が出力端子１５（１）〜１５（ｎ）に接続された場合、当該負荷によって、階調電圧ＧＶ₁〜ＧＶ_nの電圧レベルが低下する。 On the other hand, when the load block 32 of the driver tester 30 is connected to the output terminal 15 (1) ~15 (n) , by the load, the voltage level of the gradation voltage GV ₁ ~GV _n decreases.

セレクタ２１は、ドライバアンプブロック１４のアンプ１４（１）〜１４（ｎ）から供給された各チャネルの階調電圧ＧＶ₁〜ＧＶ_nを順次選択して、Ａ／Ｄ変換回路２２に供給する。なお、ドライバテスタ３０の負荷ブロック３２の接続により階調電圧ＧＶ₁〜ＧＶ_nの電圧レベルが低下した場合においては、電圧レベルが低下した階調電圧ＧＶ₁〜ＧＶ_nがセレクタ２１に供給されるため、セレクタ２１はこれらを順次選択してＡ／Ｄ変換回路２２に供給する。 The selector 21 sequentially selects the gradation voltages GV _{1 to} GV _n of the respective channels supplied from the amplifiers 14(1) to 14(n) of the driver amplifier block 14 and supplies them to the A/D conversion circuit 22. Incidentally, when the voltage level of the gradation voltage GV ₁ ~GV _n is decreased by connecting the load blocks 32 of the driver tester 30, the gradation voltage GV ₁ ~GV _n the voltage level drops is supplied to the selector 21 Therefore, the selector 21 sequentially selects these and supplies them to the A/D conversion circuit 22.

Ａ／Ｄ変換回路２２は、階調電圧ＧＶ₁〜ＧＶ_nをＡＤ変換してテストデータＴＤ（ＴＤ₁〜ＴＤ_n）を生成する。スイッチＳＢ１〜ＳＢｎは、順次オン（すなわち、閉じた状態）となるように制御され、チャネル毎のテストデータＴＤ₁〜ＴＤ_nが、ラッチブロック２３の対応するラッチ２３（１）〜２３（ｎ）に供給される。 A / D conversion circuit 22 generates the test data TD (TD ₁ ~TD _n) a gradation voltage GV ₁ ~GV _n and AD conversion. Switch SB1~SBn sequentially turned on (i.e., closed) is controlled to be, test data TD ₁ ~TD _n for each channel, the corresponding latch 23 of the latch block 23 (1) ~ 23 (n) Is supplied to.

ラッチブロック２３は、ｎ個のラッチ回路であるラッチ２３（１）〜２３（ｎ）を含む。ラッチ２３（１）〜２３（ｎ）は、夫々テストデータＴＤ₁〜ＴＤ_nを取り込んで、セレクタブロック１２のセレクタ１２（１）〜１２（ｎ）に供給する。 The latch block 23 includes latches 23(1) to 23(n) which are n latch circuits. Latch 23 (1) ~23 (n) takes in each test data TD ₁ ~TD _n, and supplies to the selector 12 (1) ~12 (n) of the selector block 12.

テストデータ出力端子２４は、ラッチ２３（１）〜２３（ｎ）からスイッチＳＣ１〜ＳＣｎを介して供給されたテストデータＴＤ₁〜ＴＤ_nの系列からなるシリアルデータＳＤを出力する。なお、テストデータ出力端子２４は、図１に示したようにドライバ回路１０に調整装置ＴＣが接続された状態においてシリアルデータＳＤを調整装置ＴＣに出力する端子であり、図２のようにドライバ回路１０がドライバテスタ３０に接続されている場合にはシリアルデータＳＤを出力しない。すなわち、ドライバ回路１０とドライバテスタ３０とが接続されている状態では、スイッチＳＣ１〜ＳＣｎはオフ状態（すなわち、開放された状態）に制御される。 The test data output terminal 24 outputs serial data SD including a series of test data TD _{1 to} TD _n supplied from the latches 23(1) to 23(n) via the switches SC1 to SCn. The test data output terminal 24 is a terminal for outputting the serial data SD to the adjusting device TC when the adjusting device TC is connected to the driver circuit 10 as shown in FIG. When 10 is connected to the driver tester 30, the serial data SD is not output. That is, in the state where the driver circuit 10 and the driver tester 30 are connected, the switches SC1 to SCn are controlled to the off state (that is, the open state).

次に、ドライバ回路１０及びドライバテスタ３０の動作について、図４のシーケンス図及び図５のタイムチャートを参照しつつ説明する。なお、以下の説明では、ドライバ回路１０の出力端子１５（１）〜１５（ｎ）がドライバテスタ３０のモニタブロック３１に接続されている状態を初期状態としてドライバ回路１０及びドライバテスタ３０の動作について説明する。 Next, the operation of the driver circuit 10 and the driver tester 30 will be described with reference to the sequence diagram of FIG. 4 and the time chart of FIG. In the following description, the operation of the driver circuit 10 and the driver tester 30 will be described with an initial state in which the output terminals 15(1) to 15(n) of the driver circuit 10 are connected to the monitor block 31 of the driver tester 30. explain.

まず、ドライバテスタ３０は、１０ビットの階調データＧＤ（Ｄ０〜Ｄ９）をドライバ回路１０のラッチ回路１１に供給する（ステップＳ１０１）。 First, the driver tester 30 supplies the 10-bit gradation data GD (D0 to D9) to the latch circuit 11 of the driver circuit 10 (step S101).

ドライバ回路１０のラッチ回路１１は、１〜ｎの各チャネルに対応する階調データＧＤ₁〜ＧＤ_nを取り込み、セレクタ１２（１）〜１２（ｎ）に順次供給する（ステップＳ１０２）。 The latch circuit 11 of the driver circuit 10 takes in the grayscale data GD _{1 to} GD _n corresponding to the channels 1 to n and sequentially supplies them to the selectors 12(1) to 12(n) (step S102).

ドライバテスタ３０は、ＤＡＣブロック１３に出力開始信号ＬＳを供給する（ステップＳ１０３）。この際、図５に示されるように、論理レベル“Ｈ”の１パルスの出力開始信号ＬＳがドライバテスタ３０からＤＡＣブロック１３に供給される。また、セレクタブロック１２には、論理レベル“Ｌ”のデータセレクト信号ＤＳが供給される。 The driver tester 30 supplies the output start signal LS to the DAC block 13 (step S103). At this time, as shown in FIG. 5, a one-pulse output start signal LS of logic level “H” is supplied from the driver tester 30 to the DAC block 13. In addition, the selector block 12 is supplied with the data select signal DS of logical level “L”.

ドライバ回路１０のセレクタ１２（１）〜１２（ｎ）は、論理レベル“Ｌ”のデータセレクト信号ＤＳに応じて、ラッチ回路１１から供給された階調データＧＤ₁〜ＧＤ_nを夫々ＤＡＣ１３（１）〜１３（ｎ）に供給する。ＤＡＣ１３（１）〜１３（ｎ）は、階調データＧＤ₁〜ＧＤ_nをＤ／Ａ変換して、アナログ階調データＧＡ₁〜ＧＡ_nを生成する。ドライバアンプブロック１４のアンプ１４（１）〜１４（ｎ）は、夫々アナログ階調データＧＡ₁〜ＧＡ_nを増幅して階調電圧ＧＶ₁〜ＧＶ_nを生成する（ステップＳ１０４）。 The selector 12 (1) 12 of the driver circuit 10 (n) according to the data select signal DS of a logic level "L", the latch circuit 11, respectively gradation data GD ₁ to GD _n supplied from the DAC 13 (1 )-13(n). DAC13 (1) ~13 (n) is the grayscale data GD ₁ to GD _n converts D / A, to generate the analog gray scale data GA ₁ ~GA _n. Amplifier 14 of the driver amplifier block 14 (1) ~14 (n) amplifies the respective analog gradation data GA ₁ ~GA _n generates grayscale voltages GV ₁ ~GV _n (step S104).

ドライバ回路１０は、出力端子１５（１）〜１５（ｎ）から階調電圧ＧＶ₁〜ＧＶ_nを出力する（ステップＳ１０５）。 The driver circuit 10, the output terminal 15 (1) ~15 (n) and outputs the gray scale voltage GV ₁ ~GV _n from (step S105).

ドライバテスタ３０のモニタブロック３１は、階調電圧ＧＶ₁〜ＧＶ_nをモニタに表示する（ステップＳ１０６）。これにより、図５のＧＶ出力期間に示されるような電圧波形を有する各チャネル（図中、ＣＨ１〜ＣＨｎで示す）の階調電圧ＧＶ₁〜ＧＶ_nが、ドライバテスタ３０のモニタに表示される。 Monitor unit 31 of the driver tester 30 displays the gray scale voltage GV ₁ ~GV _n on the monitor (step S106). Thus, (in the figure, indicated by CH1 through CHn) each channel having a voltage waveform as shown in GV output period in FIG. 5 gradation voltage GV ₁ ~GV _n of, are displayed on the monitor of the driver tester 30 ..

ドライバテスタ３０は、ドライバ回路１０の出力端子１５（１）〜１５（ｎ）に接続されるブロックを、モニタブロック３１から負荷ブロック３２へと切り替える（ステップＳ１０７）。これにより、ドライバ回路１０の出力端子１５（１）〜１５（ｎ）に負荷ブロック３２が接続される。 The driver tester 30 switches the blocks connected to the output terminals 15(1) to 15(n) of the driver circuit 10 from the monitor block 31 to the load block 32 (step S107). As a result, the load block 32 is connected to the output terminals 15(1) to 15(n) of the driver circuit 10.

負荷ブロック３２の接続に応じて、階調電圧ＧＶの電圧値が低下する（ステップＳ１０８）。これにより、図５の負荷接続開始期間に破線で示されるように、各チャネルの階調電圧ＧＶの電圧値が低下する。 The voltage value of the gradation voltage GV decreases in accordance with the connection of the load block 32 (step S108). As a result, the voltage value of the gradation voltage GV of each channel decreases as indicated by the broken line in the load connection start period of FIG.

ドライバアンプブロック１４からセレクタ２１に、電圧レベルの低下した階調電圧ＧＶ₁〜ＧＶ_nが供給される。セレクタ２１は、各チャネルの階調電圧ＧＶ₁〜ＧＶ_nを順次Ａ／Ｄ変換回路２２に供給する。Ａ／Ｄ変換回路２２は、階調電圧ＧＶ₁〜ＧＶ_nをＡＤ変換してテストデータＴＤ（ＴＤ₁〜ＴＤ_n）を生成する（ステップＳ１０９）。 The gradation voltages GV _{1 to} GV _n with a lowered voltage level are supplied from the driver amplifier block 14 to the selector 21. The selector 21 sequentially supplies the gradation voltages GV _{1 to} GV _n of each channel to the A/D conversion circuit 22. A / D conversion circuit 22, a grayscale voltage GV ₁ ~GV _n to generate the test data TD to the AD converter (TD ₁ ~TD _n) (step S109).

ラッチブロック２３のラッチ２３（１）〜２３（ｎ）は、テストデータＴＤ₁〜ＴＤ_nを取り込む（ステップＳ１１０）。そして、ラッチ２３（１）〜２３（ｎ）は、取り込んだテストデータＴＤ₁〜ＴＤ_nをセレクタブロック１２のセレクタ１２（１）〜１２（ｎ）に供給する。 Latch 23 of the latch block 23 (1) ~23 (n) captures test data TD ₁ ~TD _n (step S110). Then, the latches 23(1) to 23(n) supply the fetched test data TD _{1 to} TD _n to the selectors 12(1) to 12(n) of the selector block 12.

ドライバテスタ３０は、ドライバ回路１０の出力端子１５（１）〜１５（ｎ）に接続されるブロックを、負荷ブロック３２からモニタブロック３１へと切り替える（ステップＳ１１１）。 The driver tester 30 switches the block connected to the output terminals 15(1) to 15(n) of the driver circuit 10 from the load block 32 to the monitor block 31 (step S111).

また、ドライバテスタ３０は、ドライバ回路１０のセレクタブロック１２にデータセレクト信号ＤＳを供給し、ＤＡＣブロック１３に出力開始信号ＬＳを供給する（ステップＳ１１２）。この際、図５に示されるように、論理レベル“Ｈ”のデータセレクト信号ＤＳがドライバテスタ３０からセレクタブロック１２に供給される。また、論理レベル“Ｈ”の１パルスの出力開始信号ＬＳがドライバテスタ３０からＤＡＣブロック１３に供給される。 Further, the driver tester 30 supplies the data select signal DS to the selector block 12 of the driver circuit 10 and the output start signal LS to the DAC block 13 (step S112). At this time, as shown in FIG. 5, the data select signal DS of logical level “H” is supplied from the driver tester 30 to the selector block 12. Further, a one-pulse output start signal LS of logic level “H” is supplied from the driver tester 30 to the DAC block 13.

ドライバ回路１０のセレクタ１２（１）〜１２（ｎ）は、データセレクト信号ＤＳに応じて、ラッチブロック２３のラッチ２３（１）〜２３（ｎ）から供給されたテストデータＴＤ₁〜ＴＤ_nをＤＡＣ１３（１）〜１３（ｎ）に供給する。ＤＡＣ１３（１）〜１３（ｎ）はテストデータＴＤ₁〜ＴＤ_nをＤＡ変換して、アナログテストデータＴＡ₁〜ＴＡ_nを生成する。ドライバアンプブロック１４のアンプ１４（１）〜１４（ｎ）は、夫々アナログテストデータＴＡ₁〜ＴＡ_nを増幅してテスト電圧ＴＶ₁〜ＴＶ_nを生成する（ステップＳ１１３）。 The selector 12 (1) ~12 (n) of the driver circuit 10 according to the data select signal DS, the test data TD ₁ ~TD _n supplied from the latch 23 of the latch block 23 (1) ~23 (n) It is supplied to the DACs 13(1) to 13(n). DAC13 (1) ~13 (n) is the test data TD ₁ ~TD _n and DA conversion to generate an analog test data TA ₁ ~TA _n. Amplifier 14 (1) to 14 of the driver amplifier block 14 (n) generates a test voltage TV ₁ ~TV _n amplifies the respective analog test data TA ₁ to Ta _n (step S113).

ドライバ回路１０は、出力端子１５（１）〜１５（ｎ）からテスト電圧ＴＶ₁〜ＴＶ_nを出力する（ステップＳ１１４）。 The driver circuit 10 outputs the test voltages TV _{1 to} TV _n from the output terminals 15(1) to 15(n) (step S114).

ドライバテスタ３０のモニタブロック３１は、テスト電圧ＴＶ₁〜ＴＶ_nをモニタに表示する（ステップＳ１１５）。これにより、図５のＴＶ出力期間にて示されるように、ＧＶ出力期間における階調電圧ＧＶ₁〜ＧＶ_nよりも電圧レベルの低い電圧値を有する各チャネル（ＣＨ１〜ＣＨｎ）のテスト電圧ＴＶ₁〜ＴＶ_nが、ドライバテスタ３０のモニタに表示される。モニタに表示されたテスト電圧ＴＶ₁〜ＴＶ_nをテスト電圧の期待値と比較することにより、Ａ／Ｄ変換回路２２におけるＡＤ変換が正常に行われたか否かを判定することができる。 The monitor block 31 of the driver tester 30 displays the test voltages TV _{1 to} TV _n on the monitor (step S115). As a result, as shown in the TV output period of FIG. 5, the test voltage TV ₁ of each channel (CH1 to CHn) having a voltage value lower than the gradation voltages GV _{1 to} GV _n in the GV output period. ~TV _n are displayed on the monitor of the driver tester 30. By comparing the test voltages TV _{1 to} TV _n displayed on the monitor with the expected value of the test voltage, it can be determined whether the AD conversion in the A/D conversion circuit 22 is normally performed.

以上のように、本発明のドライバ回路１０によれば、Ａ／Ｄ変換回路２２が階調電圧ＧＶ₁〜ＧＶ_nをＡＤ変換することにより生成されたテストデータＴＤ₁〜ＴＤ_nが、ＤＡＣブロック１３におけるＤＡ変換及びドライバアンプブロック１４における増幅を経て、アナログデータであるテスト電圧ＴＶ₁〜ＴＶ_nとしてドライバテスタ３０に出力され、モニタに表示される。すなわち、テストデータＴＤ₁〜ＴＤ_nをアナログ値に変換したテスト電圧ＴＶ₁〜ＴＶ_nが、各チャネルについてパラレルにドライバ３０に出力される。 As described above, according to the driver circuit 10 of the present invention, the test data TD _{1 to} TD _n generated by the AD conversion of the gradation voltages GV _{1 to} GV _n by the A/D conversion circuit 22 are the DAC blocks. After DA conversion in 13 and amplification in the driver amplifier block 14, the test voltages TV _{1 to} TV _n , which are analog data, are output to the driver tester 30 and displayed on the monitor. That is, the test voltages TV _{1 to} TV _{n obtained} by converting the test data TD _{1 to} TD _n into analog values are output to the driver 30 in parallel for each channel.

従って、テストデータがテストデータ出力端子からシリアルデータとして出力されるのではなく、チャネル毎のテスト電圧が平行して（すなわち、パラレルに）表示されるため、各チャネルについて電圧値と期待値との比較を並行して行うことができる。よって、Ａ／Ｄ変換回路２２が正常に動作しているか否かを短時間で確認することが可能となる。 Therefore, the test data is not output as serial data from the test data output terminal, but the test voltage for each channel is displayed in parallel (that is, in parallel), so that the voltage value and the expected value for each channel are The comparison can be done in parallel. Therefore, it is possible to confirm in a short time whether the A/D conversion circuit 22 is operating normally.

なお、本発明は上記実施形態に限定されない。例えば、上記実施例では、１０ビットの階調データＧＤ（Ｄ０〜Ｄ９）を用いられる例について説明したが、階調データＧＤのビット数はこれに限定されない。 The present invention is not limited to the above embodiment. For example, in the above embodiment, an example in which 10-bit gradation data GD (D0 to D9) is used has been described, but the number of bits of the gradation data GD is not limited to this.

また、上記実施例では、Ａ／Ｄ変換回路２２が階調電圧ＧＶ（ＧＶ₁〜ＧＶ_n）をＡＤ変換してテストデータＴＤ₁〜ＴＤ_nを生成し、ＤＡＣ１３（１）〜（ｎ）及びアンプ１４（１）〜（ｎ）がテストデータＴＤ₁〜ＴＤ_nをＤＡ変換及び増幅することによりテスト電圧ＴＶ₁〜ＴＶ_nを生成して、出力端子１５（１）〜（ｎ）から出力する例について説明した。しかし、これとは異なり、階調電圧ＧＶ（ＧＶ₁〜ＧＶ_n）とドライバテスタ３０の負荷ブロック３２の接続により電圧レベルが低下した階調電圧（電圧低下階調電圧）との電位差に相当する電圧を、テスト電圧として生成及び出力する構成であっても良い。かかる構成によっても、当該電位差をアナログ値として各チャネルについてパラレルにモニタに表示することにより、Ａ／Ｄ変換回路の動作を短時間で確認することができる。 In the above embodiment, the A / D conversion circuit 22 is the gradation voltage GV (GV ₁ ~GV _n) and AD converted to generate the test data _{_{TD 1 ~TD n, DAC13 (1}} ) ~ (n) and amplifier 14 (1) ~ (n) to generate the test voltage TV ₁ ~TV _n by the test data TD ₁ ~TD _n to DA conversion and amplification, to output from the output terminal 15 (1) ~ (n) Described an example. However, unlike this, it corresponds to the potential difference between the gradation voltage GV (GV _{1 to} GV _n ) and the gradation voltage whose voltage level has decreased due to the connection of the load block 32 of the driver tester 30 (voltage decreased gradation voltage). The voltage may be generated and output as a test voltage. With this configuration, the operation of the A/D conversion circuit can be confirmed in a short time by displaying the potential difference as an analog value on the monitor in parallel for each channel.

また、ドライバテスタ３０の構成は、上記実施例で示したものに限定されない。ドライバ回路１０の出力部１５から出力された電圧をモニタに表示する一方、ドライバ回路１０の出力に電流負荷を印加可能な構成を有していれば良い。 The configuration of the driver tester 30 is not limited to that shown in the above embodiment. The voltage output from the output unit 15 of the driver circuit 10 may be displayed on the monitor while a current load may be applied to the output of the driver circuit 10.

１０ドライバ回路
１１ラッチ回路
１２セレクタブロック
１３ＤＡＣブロック
１４ドライバアンプブロック
１５出力部
２１セレクタ
２２Ａ／Ｄ変換回路
２３ラッチブロック
２４テストデータ出力端子
３０ドライバテスタ
３１モニタブロック
３２負荷ブロック 10 Driver Circuit 11 Latch Circuit 12 Selector Block 13 DAC Block 14 Driver Amplifier Block 15 Output Section 21 Selector 22 A/D Converter Circuit 23 Latch Block 24 Test Data Output Terminal 30 Driver Tester 31 Monitor Block 32 Load Block

Claims

A driver circuit for driving a display panel with first to nth gradation voltages based on first to nth gradation data (n is an integer of 2 or more),
An analog-to-digital conversion unit that performs analog-to-digital conversion on the first to nth gradation voltages to generate first to nth test data;
A selector for selecting one of the first to nth gradation data and the first to nth test data;
A digital-analog converter that performs digital-analog conversion on the first to nth grayscale data or the first to nth test data selected by the selector;
Based on data obtained by digital-analog converting the first to nth test data, generating the first to nth gradation voltages based on data obtained by digital-analog converting the first to nth gradation data. And an output amplifier that generates the first to nth test voltages,
A driver circuit comprising:

The selector receives supply of a mode designating signal designating a normal operation mode and a mode designating signal designating a test operation mode,
In response to a mode designating signal designating the normal operation mode, the first to nth grayscale data are selected and supplied to the digital-analog converter.
2. The driver circuit according to claim 1, wherein the first to nth test data are selected and supplied to the digital-analog conversion unit in response to a mode designating signal designating the test operation mode.

A method of testing a driver circuit, comprising: a digital-analog conversion unit that converts input data into a digital-analog signal; and an analog-digital conversion unit that converts the digital-analog conversion data from the digital-analog conversion unit into an analog-digital conversion,
Receiving a mode designating signal designating a normal operation mode and a mode designating signal designating a test operation mode,
Supplying the first to nth gradation data (n is an integer of 2 or more) to the digital-analog converter in response to a mode specifying signal specifying the normal operation mode;
Digital-analog converting the first to nth gradation data to generate first to nth gradation voltages;
Supplying, in response to a mode designating signal designating the test mode, first to nth converted grayscale data obtained by analog-digital converting the first to nth grayscale voltages to the digital-analog converter. ,
Digital-analog converting the first to nth conversion gradation data,
A test method comprising: