JP6724768B2 - Semiconductor device and manufacturing method thereof - Google Patents
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Description
本発明は、第１抵抗体と第２抵抗体とが直列に接続された半導体装置およびその製造方法に関するものである。 The present invention relates to a semiconductor device in which a first resistor and a second resistor are connected in series and a method for manufacturing the same.
従来より、第１抵抗体と第２抵抗体とを有し、第１抵抗体と第２抵抗体とが直列に接続された半導体装置が提案されている（例えば、特許文献１参照）。具体的には、このような半導体装置では、第１抵抗体および第２抵抗体は、一方の抵抗体の抵抗温度係数が負の値とされ、他方の抵抗体の抵抗温度係数が正の値とされる。このため、第１抵抗体と第２抵抗体とが直列に接続された場合、第１抵抗体と第２抵抗体との抵抗温度係数が相殺され、全体の抵抗温度係数を小さくできる。なお、例えば、第１抵抗体は窒化タンタル（ＴａＮ）で構成され、第２抵抗体は窒化チタン（ＴｉＮ）で構成される。 Conventionally, there has been proposed a semiconductor device having a first resistor and a second resistor, in which the first resistor and the second resistor are connected in series (see, for example, Patent Document 1). Specifically, in such a semiconductor device, in the first resistor and the second resistor, the resistance temperature coefficient of one resistor has a negative value, and the resistance temperature coefficient of the other resistor has a positive value. It is said that Therefore, when the first resistor and the second resistor are connected in series, the resistance temperature coefficients of the first resistor and the second resistor cancel each other out, and the overall resistance temperature coefficient can be reduced. Note that, for example, the first resistor is made of tantalum nitride (TaN) and the second resistor is made of titanium nitride (TiN).
このような半導体装置は、例えば、以下のように製造される。すなわち、まず、第１抵抗体を構成する第１金属膜、第１酸化防止膜を順に成膜する。次に、第１酸化防止膜上に第１レジストを配置し、当該第１レジストをマスクとして第１金属膜および第１酸化防止膜をエッチング等でパターニングし、第１抵抗体および第１酸化防止層を形成する。その後、第１レジストをアッシングにより除去する。この際、第１酸化防止層により、第１抵抗体が酸化して抵抗値が所望の値からずれることが抑制される。 Such a semiconductor device is manufactured as follows, for example. That is, first, the first metal film forming the first resistor and the first antioxidant film are sequentially formed. Next, a first resist is arranged on the first anti-oxidation film, the first metal film and the first anti-oxidation film are patterned by etching or the like using the first resist as a mask, and the first resistor and the first anti-oxidation film are formed. Form the layers. Then, the first resist is removed by ashing. At this time, the first anti-oxidation layer prevents the first resistor from being oxidized and causing the resistance value to deviate from a desired value.
また、第２抵抗体を構成する第２金属膜、第２酸化防止膜を順に成膜する。そして、第２酸化防止膜上に第２レジストを配置し、当該第２レジストをマスクとして第２金属膜および第２酸化防止膜をエッチング等でパターニングし、第２抵抗体および第２酸化防止層を形成する。そして、第２レジストをアッシングにより除去する。この際、第２酸化防止層により、第２抵抗体が酸化し、抵抗値が所望の値からずれることが抑制される。その後は、第１抵抗体と第２抵抗体とを接続する配線部等を形成することにより、第１抵抗体と第２抵抗体とが直列に接続された半導体装置が製造される。 Further, the second metal film and the second anti-oxidation film forming the second resistor are sequentially formed. Then, a second resist is arranged on the second anti-oxidation film, the second metal film and the second anti-oxidation film are patterned by etching or the like using the second resist as a mask, and the second resistor and the second anti-oxidation layer. To form. Then, the second resist is removed by ashing. At this time, the second anti-oxidation layer prevents the second resistor from being oxidized and the resistance value from deviating from a desired value. After that, by forming a wiring portion or the like that connects the first resistor and the second resistor, a semiconductor device in which the first resistor and the second resistor are connected in series is manufactured.
しかしながら、上記半導体装置では、第１酸化防止膜を形成する工程と、第２酸化防止膜を形成する工程とを行わなければならず、製造工程が増加し易い。このため、近年では、第１抵抗体と第２抵抗体とを有する半導体装置において、製造工程の簡略化を図ることが望まれている。 However, in the above semiconductor device, the step of forming the first anti-oxidation film and the step of forming the second anti-oxidation film have to be performed, and the number of manufacturing steps tends to increase. Therefore, in recent years, in a semiconductor device having a first resistor and a second resistor, it is desired to simplify the manufacturing process.
本発明は上記点に鑑み、製造工程の簡略化を図ることができる半導体装置およびその製造方法を提供することを目的とする。 In view of the above points, it is an object of the present invention to provide a semiconductor device and a method for manufacturing the same, which can simplify the manufacturing process.
上記目的を達成するための請求項１では、第１抵抗体（５１）と第１抵抗体と直列に接続される第２抵抗体（５２）とを有する半導体装置において、一面（１０ａ）を有する基板（１０）と、基板の一面上に配置された第１絶縁膜（３０）と、第１絶縁膜上に配置された第１抵抗体と、第１絶縁膜上に配置された第２抵抗体と、第１抵抗体および第２抵抗体を覆う第２絶縁膜（７２）と、第２絶縁膜に形成されて第１抵抗体を露出させる第１ビアホール（８１）に配置され、第１抵抗体と電気的に接続される第１接続ビア（９１）と、第２絶縁膜に形成されて第２抵抗体を露出させる第２ビアホール（８２）に配置され、第２抵抗体と電気的に接続される第２接続ビア（９２）と、第２絶縁膜上に配置されて第１接続ビアおよび第２接続ビアと接続され、第１抵抗体と第２抵抗体とを直列に接続する上層配線部（１００ｂ）と、を備え、第１抵抗体および第２抵抗体は、一方の抵抗温度係数が正の値とされている共に他方の抵抗温度係数が負の値とされ、かつ第１抵抗体の方が第２抵抗体より抵抗値が大きくされており、第１抵抗体の上方および第２抵抗体の上方のうちの第１抵抗体の上方にのみ、酸化防止層（６２）が配置されている。
According to claim 1 for achieving the above object, in a semiconductor device having a first resistor (51) and a second resistor (52) connected in series with the first resistor, the semiconductor device has one surface (10a). Substrate (10), first insulating film (30) arranged on one surface of the substrate, first resistor arranged on the first insulating film, and second resistor arranged on the first insulating film A second insulating film (72) covering the body, the first resistor and the second resistor, and a first via hole (81) formed in the second insulating film to expose the first resistor; A first connection via (91) electrically connected to the resistor and a second via hole (82) formed in the second insulating film to expose the second resistor, and electrically connected to the second resistor. A second connecting via (92) connected to the first connecting via and a second connecting via arranged on the second insulating film and connected to the first connecting via and the second connecting via to connect the first resistor and the second resistor in series. And an upper layer wiring portion (100b), one of the first resistor and the second resistor has a positive temperature coefficient of resistance and the other has a negative temperature coefficient of resistance, and The resistance value of the first resistor is larger than that of the second resistor, and the antioxidant layer (62) is provided only above the first resistor and above the first resistor out of the second resistor. Are arranged.
これによれば、第１抵抗体は、第２抵抗体より抵抗値が大きくされている。このため、第１抵抗体と第２抵抗体とを直列に接続した場合、第１抵抗体の方が第２抵抗体より全体の抵抗値に対する寄与の割合が大きくなる。つまり、第２抵抗体の抵抗値が変化したとしても、第１抵抗体の抵抗値が同じ割合だけ変化した場合と比較して、全体の抵抗値に対する変化が小さい。したがって、第１抵抗体のみ酸化が防止されるように酸化防止層を配置し、第２抵抗体の上方に酸化防止層を配置しないことにより、全体の抵抗値が所望の抵抗値に対して大きくずれることを抑制しつつ、製造工程の簡略化を図ることができる。 According to this, the resistance value of the first resistor is larger than that of the second resistor. Therefore, when the first resistor and the second resistor are connected in series, the first resistor has a larger contribution to the overall resistance value than the second resistor. That is, even if the resistance value of the second resistor changes, the change with respect to the overall resistance value is small compared to the case where the resistance value of the first resistor changes by the same rate. Therefore, by disposing the anti-oxidation layer so that only the first resistor is prevented from being oxidized and not disposing the anti-oxidation layer above the second resistor, the overall resistance value becomes larger than the desired resistance value. It is possible to simplify the manufacturing process while suppressing the shift.
この場合、請求項２のように、第１抵抗体は、第２抵抗体よりシート抵抗が大きくされ、かつ抵抗温度係数の絶対値が小さくされているものとできる。 In this case, as in the second aspect, the first resistor can have a sheet resistance higher than that of the second resistor and a smaller absolute value of the temperature coefficient of resistance.
これによれば、例えば、第１抵抗体が第２抵抗体よりシート抵抗が大きくされ、第１抵抗体が第２抵抗体より抵抗温度係数の絶対値が大きくされている場合と比較して、第１抵抗体と第２抵抗体との平面形状が大きく異なることを抑制しつつ全体の抵抗温度係数を０に近づけることができる。つまり、一方の抵抗体の平面形状が大きくなりすぎることを抑制でき、ひいては半導体装置が平面方向に大型化してしまうことを抑制できる。 According to this, for example, as compared with the case where the first resistor has a larger sheet resistance than the second resistor and the first resistor has a larger absolute value of the resistance temperature coefficient than the second resistor, The overall resistance temperature coefficient can be brought close to 0 while suppressing a large difference in the planar shape between the first resistor and the second resistor. That is, it is possible to prevent the planar shape of one of the resistors from becoming too large, and thus suppress the semiconductor device from becoming large in the planar direction.
また、請求項３のように、第１抵抗体は、第２抵抗体より厚さが薄くされているものとできる。
Further, as described in
これによれば、第２抵抗体の表面が酸化した場合、第１抵抗体の表面が酸化した場合と比較して、酸化する部分の全体に対する割合が小さくなる。つまり、抵抗値の変化の割合が小さくなる。したがって、全体の抵抗値が所望の抵抗値に対して大きくずれることを抑制できる。 According to this, when the surface of the second resistor is oxidized, the ratio of the oxidized portion to the whole is smaller than when the surface of the first resistor is oxidized. That is, the rate of change of the resistance value becomes small. Therefore, it is possible to prevent the total resistance value from largely deviating from the desired resistance value.
また、請求項８は、請求項１ないし７の半導体装置に関する製造方法であり、一面（１０ａ）を有する基板（１０）を用意することと、基板の一面上に、第１絶縁膜（３０）を形成することと、第１絶縁膜上に第１金属膜（５３）を形成することと、第１金属膜上に酸化防止膜（６２ａ）を形成することと、酸化防止膜上に第１レジスト（１３０）を配置して当該第１レジストをパターニングすることと、第１レジストをマスクとして酸化防止膜をパターニングし、酸化防止層（６２）を形成することと、第１レジストをマスクとして第１金属膜をパターニングし、第１抵抗体（５１）を形成することと、第１レジストを除去することと、第１絶縁膜上に、第２金属膜（５４）を形成することと、第２金属膜の直上に第２レジスト（１４０）を配置して当該第２レジストをパターニングすることと、第２レジストをマスクとして第２金属膜をパターニングし、第２抵抗体（５２）を形成することと、第２レジストを除去することと、第１抵抗体および第２抵抗体を覆う第２絶縁膜（７２）を形成することと、第２絶縁膜に、第１抵抗体を露出させる第１ビアホール（８１）および第２抵抗体を露出させる第２ビアホール（８２）を同時に形成することと、第１ビアホールに第１抵抗体と電気的に接続される第１接続ビア（９１）を形成すると共に、第２ビアホールに第２抵抗体と電気的に接続される第２接続ビア（９２）を形成することと、第２絶縁膜上に、第１接続ビアおよび第２接続ビアと電気的に接続される上層配線部（１００ｂ）を形成することにより、第１抵抗体と第２抵抗体とを直列に接続することと、を行い、第１金属膜を形成すること、第１抵抗体を形成すること、第２金属膜を形成すること、第２抵抗体を形成することでは、一方の抵抗温度係数が正の値とされていると共に他方の抵抗温度係数が負の値とされ、第１抵抗体が第２抵抗体より抵抗値が大きくなる第１抵抗体および第２抵抗体を形成する。
In addition,
これによれば、第１抵抗体の方が第２抵抗体より抵抗値が大きくなるようにしている。このため、第１抵抗体と第２抵抗体とを直列に接続した場合、第１抵抗体の方が第２抵抗体より全体の抵抗値に対する寄与の割合が大きくなる。したがって、全体の抵抗値に対する寄与の割合が大きい第１抵抗体が酸化されることを抑制するように酸化防止層を配置し、第２抵抗体上に酸化防止層を配置しないことにより、全体の抵抗値が所望の値に対してずれる割合を小さくしつつ、製造工程の簡略化を図ることができる。 According to this, the resistance value of the first resistor is larger than that of the second resistor. Therefore, when the first resistor and the second resistor are connected in series, the first resistor has a larger contribution to the overall resistance value than the second resistor. Therefore, by disposing the antioxidant layer so as to suppress the oxidation of the first resistor, which has a large contribution to the total resistance value, and not disposing the antioxidant layer on the second resistor, It is possible to simplify the manufacturing process while reducing the rate of deviation of the resistance value from the desired value.
なお、上記および特許請求の範囲における括弧内の符号は、特許請求の範囲に記載された用語と後述の実施形態に記載される当該用語を例示する具体物等との対応関係を示すものである。 The reference numerals in parentheses in the above description and the claims indicate the correspondence between the terms described in the claims and the concrete objects and the like that exemplify the terms described in the embodiments described later. ..
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. In each of the following embodiments, the same or equivalent portions will be denoted by the same reference numerals for description.
（第１実施形態）
第１実施形態の半導体装置について図１を参照しつつ説明する。図１に示されるように、半導体装置は、シリコン基板等で構成される基板１０を有し、当該基板１０に図示しないダイオードやトランジスタ等の半導体素子が形成されている。そして、基板１０の一面１０ａ上には、多層配線層２０が配置されている。
(First embodiment)
The semiconductor device according to the first embodiment will be described with reference to FIG. As shown in FIG. 1, the semiconductor device has a
多層配線層２０は、基板１０の一面１０ａ上に配置される下層絶縁膜３０と、下層絶縁膜３０内に形成された下層配線部４０とを有している。具体的には、下層絶縁膜３０は、基板１０の一面１０ａ側から第１下層絶縁膜３１と第２下層絶縁膜３２とが積層されて構成されている。そして、下層配線部４０は、第１下層絶縁膜３１上に形成されている。
The
なお、下層配線部４０は、適宜引き回されており、図１とは別断面において、基板１０に形成された各種半導体素子と接続ビア等を介して適宜電気的に接続されている。また、本実施形態では、下層絶縁膜３０が第１絶縁膜に相当している。
The lower
下層絶縁膜３０上には、第１抵抗体５１および第２抵抗体５２が異なる領域に形成されている。第１抵抗体５１および第２抵抗体５２は、それぞれ所定の抵抗温度係数を有するものであり、具体的な構成に関しては後述する。
A
第１抵抗体５１の下方には、下方防止層６１が配置されている。また、第１抵抗体５１の上方には、上方防止層６２が配置されている。つまり、第１抵抗体５１は、下方防止層６１および上方防止層６２に挟まれた構成とされている。下方防止層６１および上方防止層６２は、酸化防止層であり、それぞれ水分の透過性が低い窒化膜で構成されている。なお、第２抵抗体５２の下方および上方には、酸化防止層が配置されていない。つまり、本実施形態では、第１抵抗体５１および第２抵抗体５２のうちの第１抵抗体５１のみ酸化されることが抑制される構成とされている。
A
そして、下層絶縁膜３０上には、第１抵抗体５１および第２抵抗体５２を覆うように、中層絶縁膜７０が配置されている。本実施形態では、中層絶縁膜７０は、第１中層絶縁膜７１および第２中層絶縁膜７２が積層されて構成されており、第１中層絶縁膜７１は第２抵抗体５２の下方に配置されている。但し、第１中層絶縁膜７１は、後述するように、厚さが極めて薄くされている。このため、第１抵抗体５１および第２抵抗体５２は、基板１０の一面１０ａに対してほぼ同等の高さに位置しているといえる。言い換えると、第１抵抗体５１および第２抵抗体５２は、多層配線層２０内のほぼ同層に位置しているといえる。なお、本実施形態では、第２中層絶縁膜７２が第２絶縁膜に相当している。
Then, on the lower insulating
また、中層絶縁膜７０には、中層絶縁膜７０のうちの基板１０側と反対側の表面から第１抵抗体５１に達する２つの第１ビアホール８１、および第２抵抗体５２に達する２つの第２ビアホール８２が形成されている。
In the middle-
本実施形態では、第１抵抗体５１は、図１中紙面左右方向に延設された平面長方形状とされている。そして、２つの第１ビアホール８１は、一方（すなわち、図１中紙面左側の第１ビアホール８１）が第１抵抗体５１における延設方向の一端部側の部分に達するように形成され、他方（すなわち、図１中紙面右側の第１ビアホール８１）が第１抵抗体５１における延設方向の他端部側の部分に達するように形成されている。同様に、第２抵抗体５２は、図１中紙面左右方向に延設された平面長方形状とされている。そして、２つの第２ビアホール８２は、一方（すなわち、図１中紙面左側の第２ビアホール８２）が第２抵抗体５２における延設方向の一端部側の部分に達するように形成され、他方（すなわち、図１中紙面右側の第２ビアホール８２）が第２抵抗体５２における延設方向の他端部側の部分に達するように形成されている。
In this embodiment, the
各第１ビアホール８１には、第１抵抗体５１と電気的に接続される第１接続ビア９１が埋め込まれている。同様に、各第２ビアホール８２には、第２抵抗体５２と電気的に接続される第２接続ビア９２が埋め込まれている。
A first connection via 91 electrically connected to the
中層絶縁膜７０上には、第１〜第３上層配線部１００ａ〜１００ｃが形成されている。具体的には、第１上層配線部１００ａは、第１抵抗体５１における一端部と接続された第１接続ビア９１と接続されるように形成されている。第２上層配線部１００ｂは、第１抵抗体５１における他端部と接続された第１接続ビア９１および第２抵抗体５２における一端部と接続された第２接続ビア９２と接続されるように形成されている。これにより、第１抵抗体５１と第２抵抗体５２とが直列に接続された合成抵抗体が構成される。第３上層配線部１００ｃは、第２抵抗体５２における他端部と接続された第２接続ビア９２と接続されるように形成されている。なお、第１上層配線部１００ａおよび第３上層配線部１００ｃは、図１とは別断面において適宜引き回されることで他の配線部等と適宜接続されている。
First to third upper
また、中層絶縁膜７０および下層絶縁膜３０には、下層配線部４０に達する第３ビアホール８３が形成されており、第３ビアホール８３には、下層配線部４０と電気的に接続される第３接続ビア９３が埋め込まれている。そして、中層絶縁膜７０上には、第３接続ビア９３と電気的に接続される第４上層配線部１００ｄが形成されている。なお、第４上層配線部１００ｄは、第１、第３上層配線部１００ａ、１００ｃと同様に、図１とは別断面において適宜引き回されることで他の配線部等と適宜接続されている。中層絶縁膜７０上には、第１〜第４上層配線部１００ａ〜１００ｄを覆うように、上層絶縁膜１１０が配置されている。
Further, a third via
なお、本実施形態では、上層絶縁膜１１０が第３絶縁膜に相当している。また、本実施形態では、下層絶縁膜３０、中層絶縁膜７０、および上層絶縁膜１１０は、酸化膜やＴＥＯＳ（Tetraethyl orthosilicate）等で構成されている。そして、下層配線部４０、第１〜第４上層配線部１００ａ〜１００ｄ、第１〜第３接続ビア９１〜９３は、それぞれアルミニウム等で構成されている。
In this embodiment, the upper insulating
以上が本実施形態における半導体装置の基本的な構成である。次に、本実施形態における第１抵抗体５１および第２抵抗体５２の構成について説明する。
The above is the basic configuration of the semiconductor device according to the present embodiment. Next, the configurations of the
第１抵抗体５１および第２抵抗体５２は、互いに抵抗温度係数の値における正負の符号が反対となるように構成されている。つまり、第１抵抗体５１および第２抵抗体５２は、直列に接続された際、互いの抵抗温度係数が相殺されるように構成されている。
The
本実施形態では、第１抵抗体５１は、抵抗温度係数が負の値とされており、抵抗温度係数をＴＣＲとすると、−１５０＜ＴＣＲ＜０（ｐｐｍ／℃）を満たす窒化タンタル（ＴａＮ）で構成されている。また、第２抵抗体５２は、抵抗温度係数が正の値とされており、ＴＣＲ＞３００（ｐｐｍ／℃）を満たす窒化チタン（ＴｉＮ）で構成されている。つまり、本実施形態では、第１抵抗体５１は、第２抵抗体５２より抵抗温度係数の絶対値が小さくされている。
In the present embodiment, the
また、本実施形態では、第１抵抗体５１は、第２抵抗体５２よりシート抵抗が大きくなるように構成されている。例えば、第１抵抗体５１は、シート抵抗が１４０Ω／□、抵抗温度係数が−７０ｐｐｍ／℃とされ、第２抵抗体５２は、シート抵抗が２０Ω／□、抵抗温度係数が４００ｐｐｍ／℃とされている。なお、シート抵抗とは、抵抗率／厚さで示される値である。
Further, in the present embodiment, the
この場合、図１中紙面左右方向に沿った長さを第１、第２抵抗体５１、５２の長さとし、図１中紙面奥行方向に沿った長さを第１、第２抵抗体５１の幅とすると、第１抵抗体５１と第２抵抗体５２とを直列に接続した全体の抵抗温度係数を０ｐｐｍ／℃にするには、以下のようにすればよい。すなわち、同じ長さの第１抵抗体５１と第２抵抗体５２とを直列に接続して全体の抵抗温度係数を０ｐｐｍ／℃にするには、各抵抗体のシート抵抗と抵抗温度係数の積の割合に比例した幅となるように、各抵抗体を形成すればよい。つまり、第１抵抗体５１および第２抵抗体５２が上記シート抵抗および抵抗温度係数を有する場合、第１抵抗体５１と第２抵抗体５２とを同じ長さとすると、全体の抵抗温度係数をほぼ０ｐｐｍ／℃にするためには、第２抵抗体５２の幅を第１抵抗体５１の幅の約０．８倍とすればよい。
In this case, the length along the left-right direction in the plane of FIG. 1 is taken as the length of the first and
同様に、同じ幅の第１抵抗体５１と第２抵抗体５２とを直列に接続して全体の抵抗温度係数を０ｐｐｍ／℃にするには、各抵抗体のシート抵抗と抵抗温度係数の積の割合に反比例した長さとなるように、各抵抗体を形成すればよい。つまり、第１抵抗体５１および第２抵抗体５２が上記シート抵抗および抵抗温度係数を有する場合、第１抵抗体５１と第２抵抗体５２とを同じ幅とすると、第２抵抗体５２の長さを第１抵抗体５１の長さの１．２３倍とすればよい。
Similarly, to connect the
このように、第１抵抗体５１および第２抵抗体５２は、第１抵抗体５１の方が第２抵抗体５２よりシート抵抗が大きく、かつ第１抵抗体５１の方が第２抵抗体５２より抵抗温度係数の絶対値が小さくなるようにされることにより、互いの平面形状が大きく異なることが抑制される。
As described above, in the
また、第１抵抗体５１は、第２抵抗体５２より厚さが薄くされ、第２抵抗体５２より抵抗値が大きくなるように構成されている。例えば、第１抵抗体５１は、３０ｎｍ程度の厚さとされ、第２抵抗体５２は９０ｎｍ程度の厚さとされている。換言すると、本実施形態では、第１抵抗体５１は、第２抵抗体５２よりシート抵抗が大きく、第２抵抗体５２より抵抗値が大きく、第２抵抗体５２より抵抗温度係数の絶対値が小さく、さらに第２抵抗体５２より薄く形成されている。
The
なお、本実施形態では、第２抵抗体５２は、第１抵抗体５１より厚くされているが、より詳しくは、第１抵抗体５１の厚さと上方防止層６２の厚さとの和より厚くされている。また、本実施形態の第１抵抗体５１および第２抵抗体５２は、後述するようにスパッタで成膜した金属膜をパターニングすることで形成される。このため、成膜する際の窒素の含有量を適宜調整することにより、抵抗温度係数を所望の値に設定できる。
In the present embodiment, the
さらに、半導体装置は、図２に示されるように、外部回路と接続され、サージ電圧等が印加され得るパッド１２０を有している。そして、本実施形態では、サージ電圧が印加され得るパッド１２０に第１抵抗体５１および第２抵抗体５２を接続する場合、第２抵抗体５２を介して第１抵抗体５１が接続されている。つまり、サージ電圧が印加され得るパッド１２０には、厚さが厚くされることで電気容量が大きくなる第２抵抗体５２を介して第１抵抗体５１が接続されている。これにより、パッド１２０にサージ電圧が印加された場合、パッド１２０に第１抵抗体５１を挟んで第２抵抗体５２を接続した場合と比較して、第１抵抗体５１が破壊されてしまうことを抑制できる。
Further, as shown in FIG. 2, the semiconductor device has a
以上が本実施形態における半導体装置の構成である。次に、上記半導体装置の製造方法について図３を参照しつつ説明する。 The above is the configuration of the semiconductor device according to the present embodiment. Next, a method for manufacturing the semiconductor device will be described with reference to FIG.
まず、図３（ａ）に示されるように、ダイオードやトランジスタ等の半導体素子が形成された基板１０を用意し、基板１０の一面１０ａ上に、ＣＶＤ（Chemical Vapor Deposition)法等によって第１下層絶縁膜３１を形成する。そして、スパッタ法等によって金属膜を構成し、マスクを用いたドライエッチング等によって当該金属膜をパターニングすることにより、上記下層配線部４０を形成する。その後、下層配線部４０を覆うように、第２下層絶縁膜３２をＣＶＤ法等で形成し、下層絶縁膜３０を構成する。なお、第２下層絶縁膜３２を形成した後は、基板１０側と反対側の部分を適宜ＣＭＰ（Chemical Mechanical Polishing）法等で平坦化する。
First, as shown in FIG. 3A, a
続いて、図３（ｂ）に示されるように、下層絶縁膜３０上に、下方防止層６１を構成する下方防止膜６１ａ、第１抵抗体５１を構成する金属膜５３、上方防止層６２を構成する上方防止膜６２ａを順に成膜する。なお、下方防止膜６１ａおよび上方防止膜６２ａはＣＶＤ法等で形成され、第１抵抗体５１を構成する金属膜はスパッタ法等で形成される。また、金属膜５３は、スパッタ時の窒素の含有量を適宜調整することにより、−１５０＜ＴＣＲ＜０（ｐｐｍ／℃）を満たすように形成される。そして、本実施形態では、金属膜５３が第１金属膜に相当している。
Subsequently, as shown in FIG. 3B, a
次に、図３（ｃ）に示されるように、上方防止膜６２ａ上にレジスト１３０を配置し、当該レジスト１３０を露光して現像する。この際、本実施形態では、波長が短く、高精度に露光が可能なエキシマレーザを用いる。なお、本実施形態では、レジスト１３０が第１レジストに相当している。
Next, as shown in FIG. 3C, a resist 130 is arranged on the
続いて、図３（ｄ）に示されるように、パターニングしたレジスト１３０をマスクとしてドライエッチング等を行うことにより、下方防止層６１、第１抵抗体５１、上方防止層６２を一体的に形成する。その後、レジスト１３０をアッシング等により除去する。この際、第１抵抗体５１は、上方防止層６２および下方防止層６１よって酸化されることが抑制される。
Subsequently, as shown in FIG. 3D, the
続いて、図４（ａ）に示されるように、下層絶縁膜３０上に、下方防止層６１、第１抵抗体５１、上方防止層６２を覆うように、ＣＶＤ法等で第１中層絶縁膜７１を形成する。これにより、第１抵抗体５１のうちの下方防止層６１および上方防止層６２から露出する側面にも絶縁膜が配置され、その後の工程で当該側面から酸化してしまうことが抑制される。なお、第１中層絶縁膜７１は、第１抵抗体５１のうちの側面が覆われればよく、５０ｎｍ程度に極めて薄く形成される。
Subsequently, as shown in FIG. 4A, a first intermediate insulating film is formed on the lower insulating
そして、図４（ｂ）に示されるように、第１中層絶縁膜７１上に、スパッタ法等により、第２抵抗体５２を構成する金属膜５４を成膜する。この際、金属膜５４は、第１抵抗体５１と上方防止層６２との厚さの和より厚くなるように成膜される。また、金属膜５４は、スパッタ時の窒素の含有量を適宜調整することにより、ＴＣＲ＞３００（ｐｐｍ／℃）を満たすように形成される。本実施形態では、金属膜５４が第２金属膜に相当している。
Then, as shown in FIG. 4B, a
次に、図４（ｃ）に示されるように、金属膜５４上にレジスト１４０を直接配置し、当該レジスト１４０を露光して現像する。この際、本実施形態では、図３（ｃ）の工程と比較して、波長が長く、エキシマレーザより露光精度が低いｉ線等を用いる。つまり、本実施形態では、上記のように、第１抵抗体５１の方が第２抵抗体５２より抵抗値が大きく、第１抵抗体５１と第２抵抗体５２とを直列に接続した場合、第１抵抗体５１の方が第２抵抗体５２より全体の抵抗値に対する寄与の割合が大きくなる。すなわち、第２抵抗体５２の抵抗値が所望の値に対して多少ばらついたとしても、第１抵抗体５１の抵抗値が所望の値に対して同じ割合だけばらついた場合と比較して、全体の抵抗値の変化は小さい。このため、第２抵抗体５２としてｉ線を用いることにより、製造工程の簡略化を図ることができ、ひいてはコストの低減を図ることができる。また、第１中層絶縁膜７１は、上記のように、厚さが極めて薄くされている。このため、第１抵抗体５１および第２抵抗体５２は、ほぼ同層に形成されているといえる。なお、本実施形態では、レジスト１４０が第２レジストに相当している。
Next, as shown in FIG. 4C, a resist 140 is directly placed on the
次に、図４（ｄ）に示されるように、パターニングしたレジスト１４０をマスクとしてドライエッチング等を行うことにより、第２抵抗体５２を形成する。その後、レジスト１４０をアッシング等によって除去する。この際、第２抵抗体５２は、酸化防止層が形成されていないため、酸化して抵抗値が所望の値からずれることがある。しかしながら、本実施形態では、上記のように、第１抵抗体５１の方が第２抵抗体５２より抵抗値が大きく、第１抵抗体５１と第２抵抗体５２とを直列に接続した場合、第１抵抗体５１の方が第２抵抗体５２より全体の抵抗値に対する寄与の割合が大きくなる。すなわち、第２抵抗体５２の抵抗値が所望の値に対して多少ばらついたとしても、第１抵抗体５１と第２抵抗体５２とを直列に接続した場合に全体の抵抗値の変化は小さい。また、第２抵抗体５２は、第１抵抗体５１より厚くされており、露出する表面が酸化したとしても、第１抵抗体５１の表面が酸化する場合と比較して、酸化する部分の全体に対する割合が小さく、抵抗値の変化が小さい。このため、第２抵抗体５２の上方および下方に酸化防止層を形成しなくても、全体の抵抗値が大きく変化することを抑制できる。また、第２抵抗体５２の上方および下方に酸化防止層を形成しないことにより、製造工程の簡略化を図ることができ、ひいてはコストの低減を図ることができる。
Next, as shown in FIG. 4D, the
その後、図５（ａ）に示されるように、第２抵抗体５２を覆うように、ＣＶＤ法等で第２中層絶縁膜７２を形成する。これにより、第１中層絶縁膜７１および第２中層絶縁膜７２を有する中層絶縁膜７０が構成される。そして、中層絶縁膜７０のうちの基板１０側と反対側の面をＣＭＰ等により平坦化する。
Then, as shown in FIG. 5A, a second middle-
次に、図５（ｂ）に示されるように、図示しないマスクを配置し、中層絶縁膜７０および下層絶縁膜３０に、下層配線部４０を露出させる第３ビアホール８３をドライエッチング等で形成する。
Next, as shown in FIG. 5B, a mask (not shown) is arranged, and a third via
その後、図５（ｃ）に示されるように、当該第３ビアホール８３が埋め込まれるように、ＣＶＤ法等で金属膜を成膜して第３接続ビア９３を形成する。次に、中層絶縁膜７０上に形成された金属膜をＣＭＰ法やエッチバック法等により除去する。
After that, as shown in FIG. 5C, a metal film is formed by a CVD method or the like so as to fill the third via
続いて、図６（ａ）に示されるように、中層絶縁膜７０上にレジスト１５０を配置する。そして、当該レジスト１５０をパターニングして第１抵抗体５１における一端部および他端部と対向する部分を開口すると共に、第２抵抗体５２における一端部および他端部と対向する部分を開口する。
Subsequently, as shown in FIG. 6A, a resist 150 is arranged on the intermediate insulating
次に、図６（ｂ）に示されるように、パターニングしたレジスト１５０をマスクとしてドライエッチングを行う。これにより、第１ビアホール８１のうちの上方側の部分を構成する第１上方ビアホール８１ａおよび第２ビアホール８２のうちの上方側の部分を構成する第２上方ビアホール８２ａを同時に形成する。具体的には、この工程では、上方防止層６２をエッチングストッパとして利用する。このため、第１上方ビアホール８１ａは、上方防止層６２を露出させる深さまで形成され、第２上方ビアホール８２ａは、第１上方ビアホール８１ａと同等の深さまで形成される。つまり、第１上方ビアホール８１ａは、第１抵抗体５１に達しない深さとされている。なお、この工程におけるドライエッチングは、例えば、エッチングレートがＳｉＯ２／ＳｉＮ＞５以上となる条件で行われ、Ｃ４Ｆ８ガスがメインガスとして用いられる。
Next, as shown in FIG. 6B, dry etching is performed using the patterned resist 150 as a mask. Thereby, the first upper via
その後、図６（ｃ）に示されるように、再びドライエッチングを行うことにより、第１上方ビアホール８１ａをさらに掘り下げて第１抵抗体５１を露出させる第１ビアホール８１を形成する。また、第２上方ビアホール８２ａをさらに堀り下げて第２ビアホール８２を形成する。なお、この工程では、図６（ａ）の工程よりも上方防止層６２のエッチングが進行し易い条件で行われ、例えば、ＣＨＦ３ガスがメインガスとして用いられる。また、第２抵抗体５２は、第１抵抗体５１および上方防止層６２の厚さの和より厚くされている。このため、第２ビアホール８２が第２抵抗体５２を貫通してしまうことが抑制される。
Thereafter, as shown in FIG. 6C, dry etching is performed again to further dig down the first upper via
次に、図７（ａ）に示されるように、第１ビアホール８１および第２ビアホール８２が埋め込まれるように、ＣＶＤ法等により金属膜を成膜する。これにより、第１ビアホール８１に埋め込まれた金属膜にて第１接続ビア９１が構成され、第２ビアホール８２に埋め込まれた金属膜にて第２接続ビア９２が構成される。その後、金属膜上に図示しないレジストを配置してパターニングし、パターニングしたレジストをマスクとしてドライエッチング等を行うことにより、上記第１〜第４上層配線部１００ａ〜１００ｄを形成する。これにより、第１抵抗体５１の一端部は、第１上層配線部１００ａと当該第１上層配線部１００ａと接続される第１接続ビア９１を介して接続される。また、第１抵抗体５１および第２抵抗体５２は、第２上層配線部１００ｂ、第２上層配線部１００ｂと接続される第１接続ビア９１および第２接続ビア９２を介して直列に接続される。そして、第２抵抗体５２の他端部は、第３上層配線部１００ｃと当該第３上層配線部１００ｃと接続される第２接続ビア９２を介して接続される。また、下層配線部４０は、第４上層配線部１００ｄと当該第４上層配線部１００ｄと接続される第３接続ビア９３を介して接続される。
Next, as shown in FIG. 7A, a metal film is formed by a CVD method or the like so that the first via
その後、図７（ｂ）に示されるように、中層絶縁膜７０上に、ＣＶＤ法等によって第１〜第４上層配線部１００ａ〜１００ｄを覆う上層絶縁膜１１０を成膜する。そして、上層絶縁膜１１０のうちの基板１０側と反対側の部分をＣＭＰ法等によって平坦化することにより、図１に示す半導体装置が製造される。
Thereafter, as shown in FIG. 7B, an upper
以上説明したように、本実施形態では、第１抵抗体５１と第２抵抗体５２とが直列に接続され、第１抵抗体５１の抵抗温度係数と第２抵抗体５２の抵抗温度係数の正負の符号が反対とされている。また、第１抵抗体５１は、第２抵抗体５２より抵抗値が大きくされ、第１抵抗体５１と第２抵抗体５２とが直列に接続された場合、第１抵抗体５１の方が第２抵抗体５２より全体の抵抗値に対する寄与の割合が大きくなるようにされている。そして、第１抵抗体５１の上方のみに上方防止層６２が配置され、第２抵抗体５２の上方には酸化防止層が配置されていない。このため、第１抵抗体５１と第２抵抗体５２とを直列に接続した場合、全体の抵抗値が大きく変化することを抑制しつつ、製造工程の簡略化を図ることができる。
As described above, in the present embodiment, the
また、第２抵抗体５２は、第１抵抗体５１より厚くされている。このため、第２抵抗体５２の表面が酸化した場合には、第１抵抗体５１の表面が酸化した場合より、酸化する部分の全体に対する割合が小さくなり、抵抗値の変化が小さい。したがって、第２抵抗体５２の上方および下方に酸化防止層を配置しなくても、抵抗値の変化を小さくできる。
The
さらに、第１抵抗体５１の方が第２抵抗体５２よりシート抵抗の抵抗値を大きくし、第１抵抗体５１の方が第２抵抗体５２より抵抗温度係数の絶対値を小さくしている。このため、第１抵抗体５１と第２抵抗体５２とを直列に接続して抵抗温度係数を０に近づけようとした場合、互いの平面形状が大きく異なることを抑制でき、ひいては半導体装置が平面方向に大型化してしまうことを抑制できる。
Further, the
そして、サージ電圧が印加され得るパッド１２０には、厚さが厚い第２抵抗体５２を介して第１抵抗体５１を接続している。このため、第１抵抗体５１が破壊されてしまうことを抑制できる
さらに、第１抵抗体５１と第２抵抗体５２とは、基板１０からの一面１０ａの高さがほぼ同等とされている。このため、第１抵抗体５１を露出させる第１ビアホール８１および第２抵抗体５２を露出させる第２ビアホール８２を同時に形成でき、製造工程の簡略化を図ることができる。
Then, the
また、第１ビアホール８１は、上方防止層６２に達する第１上方ビアホール８１ａを形成する工程と、第１上方ビアホール８１ａを形成する工程より上方防止層６２に対するエッチングレートが高いドライエッチングを行うことで形成される。また、第２ビアホール８２は、第１ビアホール８１を形成する工程と同様の工程で形成される。そして、第２抵抗体５２は、第１抵抗体５１と上方防止層６２との厚さの和より厚くされている。このため、第２ビアホール８２が第２抵抗体５２を貫通してしまうことが抑制される。したがって、第２抵抗体５２の下方にも適宜下層配線部４０を引き回すことができ、下層配線部４０の設計自由度を向上できる。
Further, the first via
（第２実施形態）
第２実施形態について説明する。第２実施形態は、第１実施形態に対して、多層配線層２０内にキャパシタを配置したものであり、その他に関しては第１実施形態と同様であるため、ここでは説明を省略する。
(Second embodiment)
The second embodiment will be described. The second embodiment differs from the first embodiment in that capacitors are arranged in the
本実施形態では、図８に示されるように、下層絶縁膜３０上には、第１抵抗体５１および第２抵抗体５２と異なる領域に中層配線部１６０が形成されている。なお、この中層配線部１６０は、上記図４（ｃ）および図４（ｄ）の工程において、第２抵抗体５２と共に中層配線部１６０も形成されるように金属膜５４がパターニングされることで構成される。つまり、中層配線部１６０は、第２抵抗体５２と同じ材料で構成されている。
In the present embodiment, as shown in FIG. 8, the middle-
そして、中層絶縁膜７０には、基板１０側と反対側の表面から中層配線部１６０に達する２つの第４ビアホール８４が形成されている。本実施形態では、中層配線部１６０は、図８中紙面左右方向に延設された平面長方形状とされている。そして、第４ビアホール８４は、一方が中層配線部１６０における延設方向の一端部側の部分に達するように形成され、他方が中層配線部１６０における延設方向の他端部側の部分に達するように形成されている。各第４ビアホール８４には、それぞれ中層配線部１６０と電気的に接続される第４接続ビア９４が埋め込まれている。
Then, in the middle-
なお、各第４ビアホール８４は、第１ビアホール８１および第２ビアホール８２と同じ工程で形成され、各第４接続ビア９４は、第１接続ビア９１および第２接続ビア９２と同じ工程で形成される。
The fourth via
第１下層絶縁膜３１上には、第３接続ビア９３と接続される第１下層配線部４０ａと、中層配線部１６０と対向する部分に第２下層配線部４０ｂが形成されている。そして、中層絶縁膜７０および下層絶縁膜３０には、第２下層配線部４０ｂに達する第５ビアホール８５が形成されており、第５ビアホール８５には、当該第２下層配線部４０ｂと電気的に接続される第５接続ビア９５が埋め込まれている。
On the first lower
中層絶縁膜７０上には、第４接続ビア９４を介して中層配線部１６０と電気的に接続される第５上層配線部１００ｅ、および第５接続ビア９５を介して第２下層配線部４０ｂと電気的に接続される第６上層配線部１００ｆが形成されている。これにより、本実施形態では、多層配線層２０内に、中層配線部１６０、第２下層配線部４０ｂ、中層配線部１６０と第２下層配線部４０ｂとの間に位置する下層絶縁膜３０によってキャパシタが構成されている。
A fifth upper
以上説明したように、多層配線層２０内にキャパシタを有する半導体装置としてもよい。また、キャパシタを構成する一方の配線部（すなわち、電極）を第２抵抗体５２と同時に形成することにより、当該配線部を構成するための製造工程が増加することもない。
As described above, the semiconductor device may have a capacitor in the
また、本実施形態では、第４ビアホール８４が２つ形成されており、第１上層配線部１００ａは２つの第４接続ビア９４を介して中層配線部１６０と電気的に接続されている。このように、複数の第４接続ビア９４を中層配線部１６０に接続することにより、第４接続ビア９４と中層配線部１６０とのコンタクト抵抗の低減を図ることができる。つまり、キャパシタの配線抵抗の低減を図ることができる。なお、第２下層配線部４０ｂと第６上層配線部１００ｆとの間に、複数の第５接続ビア９５を配置するようにしてもよい。
Further, in the present embodiment, two fourth via
（第３実施形態）
第３実施形態について説明する。第３実施形態は、第２実施形態に対して、中層配線部１６０の形状を変更したものであり、その他に関しては第２実施形態と同様であるため、ここでは説明を省略する。
(Third Embodiment)
A third embodiment will be described. The third embodiment is different from the second embodiment in the shape of the intermediate
本実施形態では、図９に示されるように、中層配線部１６０が配置される部分に凹部１７０が形成されている。具体的には、凹部１７０は、第１中層絶縁膜７１から第２下層絶縁膜３２に渡って形成されている。そして、中層配線部１６０は、当該凹部１７０に沿って形成されている。つまり、本実施形態では、中層配線部１６０と第２下層配線部４０ｂとの間の部分の間隔が狭くされている。
In the present embodiment, as shown in FIG. 9, the
このような半導体装置は、上記図４（ｂ）の工程を行う前に、凹部１７０を形成する。その後、図４（ｂ）の工程において、凹部１７０に沿った金属膜５４を成膜し、図４（ｃ）および図４（ｄ）の工程において、第２抵抗体５２と共に中層配線部１６０も形成することで構成される。
In such a semiconductor device, the
以上説明したように、中層配線部１６０と第２下層配線部４０ｂとの間隔を変更してキャパシタの容量を調整した半導体装置とすることもできる。なお、上記では、中層配線部１６０と第２下層配線部４０ｂとの間隔を狭くすることでキャパシタの容量を変更する例について説明したが、次のようにキャパシタの容量を変更するようにしてもよい。例えば、凹部１７０を形成した後、金属膜５４を成膜する前に、当該凹部１７０に下層絶縁膜３０と異なる誘電率を有する部材を埋め込むことにより、キャパシタの容量を変更するようにしてもよい。また、下層絶縁膜３０うちの中層配線部１６０が配置される部分に別の部材を配置する等し、中層配線部１６０と第２下層配線部４０ｂとの間隔を長くすることでキャパシタの容量を変更するようにしてもよい。
As described above, a semiconductor device in which the capacitance of the capacitor is adjusted by changing the distance between the middle
（第４実施形態）
第４実施形態について説明する。第４実施形態は、第１実施形態に対して、第１抵抗体５１および第２抵抗体５２をそれぞれ複数備え、各第１抵抗体５１と各第２抵抗体５２とをそれぞれ直列に接続したものである。その他に関しては、上記第１実施形態と同様であるため、ここでは説明を省略する。
(Fourth Embodiment)
A fourth embodiment will be described. The fourth embodiment is different from the first embodiment in that each of the
本実施形態では、図１０に示されるように、第１抵抗体５１および第２抵抗体５２は、それぞれ複数配置されている。具体的には、基板１０の面方向における一方向を第１方向とし、当該第１方向と交差する一方向を第２方向とすると、複数の第１抵抗体５１は、第１方向に沿って形成されている。なお、複数の第１抵抗体５１は、隣接する間隔が互いに等しくされている。
In the present embodiment, as shown in FIG. 10, a plurality of
また、複数の第２抵抗体５２は、各第１抵抗体５１に対してそれぞれ第２方向に配置されていると共に、第１方向に沿って配置されている。なお、複数の第２抵抗体５２は、隣接する間隔が互いに等しくされている。また、本実施形態では、第１抵抗体５１および第２抵抗体５２は上記第１実施形態で例示したシート抵抗および抵抗温度係数を有するものである。このため、図１０に示されるように、第１抵抗体５１と第２抵抗体５２とが同じ長さとされ、第２抵抗体５２の幅が第１抵抗体５１の幅の０．８倍とされている。但し、ここでの第１抵抗体５１および第２抵抗体５２の長さとは、図１０中紙面左右方向に沿った長さであり、第１抵抗体５１および第２抵抗体５２の幅とは、図１０中紙面上下方向に沿った長さである。
Further, the plurality of
そして、各第１抵抗体５１における一端部は、それぞれ第１上層配線部１００ａと第１接続ビア９１を介して電気的に接続されている。また、第２方向に沿って隣合う各第１抵抗体５１と各第２抵抗体５２とは、それぞれ第２上層配線部１００ｂと第１接続ビア９１および第２接続ビア９２を介して電気的に接続されている。各第２抵抗体５２における他端部は、それぞれ第３上層配線部１００ｃと第２接続ビア９２を介して電気的に接続されている。つまり、本実施形態では、第１抵抗体５１と第２抵抗体５２とが直列に接続されて構成される合成抵抗体は、第１方向に沿って３つ配置されている。
Then, one end of each
なお、図１０は、断面図ではないが、理解をし易くするため、第１抵抗体５１と第２抵抗体５２とにハッチングを施してある。
Although FIG. 10 is not a sectional view, the
本実施形態では、３つの合成抵抗体は、組に分けられ、共通の電圧源にそれぞれ接続されて用いられるペア抵抗を構成している。例えば、図１１に示されるように、反転増幅回路中の第１抵抗部Ｒ１および第２抵抗部Ｒ２を構成するペア抵抗として用いられる。この場合、例えば、３つの合成抵抗体は、１つの合成抵抗体と２つの合成抵抗体との組に分けられる。そして、１つの合成抵抗体で第１抵抗部Ｒ１が構成され、２つの合成抵抗体が並列に接続されることで第２抵抗部Ｒ２が構成される。 In the present embodiment, the three combined resistors are divided into groups and constitute pair resistors that are used by being connected to a common voltage source. For example, as shown in FIG. 11, it is used as a pair resistor that constitutes the first resistance portion R1 and the second resistance portion R2 in the inverting amplifier circuit. In this case, for example, the three combined resistors are divided into a set of one combined resistor and two combined resistors. Then, the first resistance part R1 is configured by one combined resistor, and the second resistance part R2 is configured by connecting the two combined resistors in parallel.
また、図１０に示されるように、基板１０の一面１０ａに対する法線方向から視たとき、各第１抵抗体５１は、第１上層配線部１００ａとの重複率が互いに等しくされていると共に第２上層配線部１００ｂとの重複率が互いに等しくされている。同様に、各第２抵抗体５２は、第２上層配線部１００ｂとの重複率が互いに等しくされていると共に第３上層配線部１００ｃとの重複率が互いに等しくされている。
In addition, as shown in FIG. 10, when viewed from the direction normal to the one
さらに、図１２に示されるように、基板１０の一面１０ａに対する法線方向から視たとき、各第１抵抗体５１は、下層配線部４０との重複率が互いに等しくされている。同様に、各第２抵抗体５２は、下層配線部４０との重複率が互いに等しくされている。
Further, as shown in FIG. 12, when viewed from the direction normal to the one
なお、各第１抵抗体５１と下層配線部４０との重複率が互いに等しいとは、重複率が０の場合も含むものである。すなわち、各第１抵抗体５１の下方に下層配線部４０が形成されていない構成としてもよい。同様に、各第２抵抗体５２と下層配線部４０との重複率が互いに等しいとは、重複率が０の場合も含むものである。すなわち、各第２抵抗体５２の下方に下層配線部４０が形成されていない構成としてもよい。
The fact that the overlapping ratios of the
以上説明したように、第１抵抗体５１と第２抵抗体５２とが直列に接続された合成抵抗体を複数備え、共通の電圧源と接続されて用いられる一対のペア抵抗を複数の合成抵抗体で構成した半導体装置としてもよい。
As described above, a plurality of combined resistors in which the
また、基板１０の一面１０ａに対する法線方向から視たとき、各第１抵抗体５１は、第１上層配線部１００ａとの重複率が互いに等しくされていると共に第２上層配線部１００ｂとの重複率が互いに等しくされている。このため、第１上層配線部１００ａおよび第２上層配線部１００ｂを形成する際等の応力による影響等が各第１抵抗体５１に対して等しく付加される。つまり、各第１抵抗体５１は、抵抗値等が変化する場合は等しく変化する。このため、ペア抵抗を構成した場合、ペア抵抗の抵抗値比率がばらつくことを抑制できる。
When viewed from the direction normal to the one
同様に、基板１０の一面１０ａに対する法線方向から視たとき、各第２抵抗体５２は、第２上層配線部１００ｂとの重複率が互いに等しくされていると共に第３上層配線部１００ｃとの重複率が互いに等しくされている。このため、ペア抵抗を構成した場合、ペア抵抗の抵抗値比率がばらつくことを抑制できる。
Similarly, when viewed from the direction normal to the one
さらに、基板１０の一面１０ａに対する法線方向から視たとき、各第１抵抗体５１は、下層配線部４０との重複率が互いに等しくされている。このため、各第１抵抗体５１は、レジスト１３０を露光する際等の影響が等しく付加される。つまり、各第１抵抗体５１は、形状が所望の形状に対してばらつく場合には、等しくばらつく。したがって、ペア抵抗を構成した場合、ペア抵抗の抵抗値比率がばらつくことを抑制できる。
Further, when viewed from the direction normal to the one
同様に、基板１０の一面１０ａに対する法線方向から視たとき、各第２抵抗体５２は、下層配線部４０との重複率が互いに等しくされている。このため、ペア抵抗を構成した場合、ペア抵抗の抵抗値比率がばらつくことを抑制できる。
Similarly, when viewed from the direction normal to the one
なお、このような構造において、基板１０の一面１０ａに対する法線方向から視たとき、一部の第１抵抗体５１のみが第１抵抗体５１と接続されない上層配線部と重複する場合がある。この場合は、各第１抵抗体５１と上層配線部との重複率が等しくなるように、ダミー上層配線部を形成すればよい。また、各第２抵抗体５２においても同様に、一部の第２抵抗体５２のみが第２抵抗体５２と接続されない上層配線部と重複する場合には、各第２抵抗体５２と上層配線部との重複率が等しくなるように、ダミー上層配線部を形成すればよい。
In such a structure, when viewed from the direction normal to the one
また、各第１抵抗体５１と重複する下層配線部４０においても同様であり、下層配線部４０の設計によっては、各第１抵抗体５１と下層配線部４０との重複率が等しくならない場合がある。この場合は、各第１抵抗体５１と下層配線部との重複率が等しくなるように、ダミー下層配線部を形成すればよい。また、各第２抵抗体５２においても同様に、各第２抵抗体５２と下層配線部との重複率が等しくならない場合には、各第２抵抗体５２と下層配線部との重複率が等しくなるように、ダミー下層配線部を形成すればよい。
The same applies to the lower-
（第５実施形態）
第５実施形態について説明する。第５実施形態は、第４実施形態に対して、第２抵抗体５２の一部を単独の抵抗体として用いるものであり、その他に関しては上記第４実施形態と同様であるため、説明を省略する。
(Fifth Embodiment)
A fifth embodiment will be described. In the fifth embodiment, a part of the
図１３に示されるように、本実施形態では、第１抵抗体５１として、５個の第１抵抗体５１ａ〜５１ｅが第１方向に沿って形成されている。また、第２抵抗体５２として、６個の第２抵抗体５２ａ〜５２ｆが第１方向に沿って形成されている。つまり、本実施形態では、第１抵抗体５１の数と第２抵抗体５２の数とが異なっている。
As shown in FIG. 13, in the present embodiment, as the
具体的には、各第１抵抗体５１ａ〜５１ｅおよび各第２抵抗体５２ａ〜５２ｃ、５２ｅ、５２ｆは、第２方向に沿って、第１抵抗体５１ａと第２抵抗体５２ａとが配置され、第１抵抗体５１ｂと第２抵抗体５２ｂとが配置され、第１抵抗体５１ｃと第２抵抗体５２ｃとが配置されている。また、第１抵抗体５１ｄと第２抵抗体５２ｅとが配置され、第１抵抗体５１ｅと第２抵抗体５２ｆとが配置されている。
Specifically, each of the
そして、各第１抵抗体５１ａ〜５１ｅおよび各第２抵抗体５２ａ〜５２ｃ、５２ｅ、５２ｆは、それぞれ第１接続ビア９１、第２接続ビア９２、および第２上層配線部１００ｂを介して直列に接続されている。
The
これに対し、第２抵抗体５２ｄの第２方向に沿った位置には、第１抵抗体５１が配置されていない。そして、第２抵抗体５２ｄの一端部は、第６接続ビア９６を介して第６上層配線部１００ｆと接続され、当該第６上層配線部１００ｆは適宜引き回されている。つまり、第２抵抗体５２ｄは、単独の抵抗体として用いられる。
On the other hand, the
また、第２抵抗体５２ｄから第２方向に沿った位置であって、第１抵抗体５１ｃと第１抵抗体５１ｄとの間には、ダミー抵抗体５５が配置されている。言い換えると、複数の第１抵抗体５１ａ〜５１ｅおよびダミー抵抗体５５は、隣接する間隔が等しくなるように形成されている。なお、このダミー抵抗体５５は、図３（ｄ）の工程において第１抵抗体５１を形成する際、第１抵抗体５１と同時に形成される。つまり、ダミー抵抗体５５は、第１抵抗体５１と同じ材料で構成されている。
Further, a
以上説明したように、複数の第２抵抗体５２のうちの１つを単独の抵抗体として用いる半導体装置としてもよい。また、単独として用いる第２抵抗体５２ｄの第２方向に沿った位置であって、第１抵抗体５１ｃと第１抵抗体５１ｄとの間にダミー抵抗体５５を形成している。このため、図３（ｄ）の工程において第１抵抗体５１ｄをドライエッチングで形成する際、部分的に粗密が形成されることを抑制でき、各第１抵抗体５１ｄの加工精度（すなわち、加工速度）が変化することを抑制できる。したがって、各第１抵抗体５１ａ〜５１ｅの形状がばらつき、ペア抵抗を構成した際にペア抵抗の抵抗値比率がばらつくことを抑制できる。
As described above, a semiconductor device may be used in which one of the plurality of
（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
(Other embodiments)
The present invention is not limited to the above-described embodiments, but can be appropriately modified within the scope of the claims.
例えば、上記各実施形態では、第１抵抗体５１として窒化タンタルを例に挙げ、第２抵抗体５２として窒化チタンを例に挙げたが、第１抵抗体５１および第２抵抗体５２を構成する材料はこれに限定されるものではない。すなわち、第１抵抗体５１および第２抵抗体５２は、一方の抵抗温度係数が正の値とされている共に他方の抵抗温度係数が負の値とされ、第１抵抗体５１の方が第２抵抗体５２より抵抗値が大きくなるのであれば、適宜変更可能である。
For example, in each of the above embodiments, tantalum nitride is taken as an example of the
また、上記各実施形態では、上層配線部１００、第１接続ビア９１、および第２接続ビア９２は、アルミニウムで構成されているため、抵抗温度係数が正の値となる。このため、第１抵抗体５１と第２抵抗体５２とを直列に接続した合成抵抗体の抵抗温度係数を負の値となるようにし、最終的に各配線部等の抵抗温度係数も考慮して全体の抵抗温度係数が０に近づくように調整してもよい。この場合、例えば、メタルヒューズ等を備え、検査工程等においてレーザ加工等して抵抗温度係数の最終調整を行うことができる。
Further, in each of the above-described embodiments, since the upper layer wiring part 100, the first connection via 91, and the second connection via 92 are made of aluminum, the temperature coefficient of resistance has a positive value. Therefore, the resistance temperature coefficient of the combined resistance body in which the
さらに、上記各実施形態において、第１抵抗体５１と第２抵抗体５２とが直列に接続されていない半導体装置としてもよい。この場合は、当該半導体装置が適用される用途に応じ、抵抗値の大きい第１抵抗体５１または抵抗値の小さい第２抵抗体５２を適宜用いればよい。これによれば、用途に応じて第１抵抗体５１または第２抵抗体５２を使用すればよいため、汎用性の向上を図ることができる。
Furthermore, in each of the above-described embodiments, a semiconductor device in which the
また、上記各実施形態において、例えば、第１抵抗体５１が第２抵抗体５２よりシート抵抗が大きく、かつ抵抗温度係数の絶対値が大きくされていてもよい。このような半導体装置としても、全体の抵抗温度係数を０に近づけるためには一方の形状が大きくなってしまうものの、上記各実施形態と同様の効果を得ることができる。
Further, in each of the above embodiments, for example, the
さらに、上記各実施形態において、第１抵抗体５１が第２抵抗体５２より厚くされていてもよい。このような半導体装置としても、第１抵抗体５１の抵抗値が第２抵抗体５２の抵抗値より大きくなるのであれば、上記各実施形態と同様の効果を得ることができる。
Furthermore, in each of the above embodiments, the
そして、上記第４実施形態において、各第２抵抗体５２と第２上層配線部１００ｂとの重複率が互いに異なっていてもよいし、各第２抵抗体５２と第３上層配線部１００ｃとの重複率が互いに異なっていてもよい。また、各第２抵抗体５２と下層配線部４０との重複率が互いに異なっていてもよい。すなわち、上記のように、第１抵抗体５１の方が第２抵抗体５２より抵抗値が大きく、第１抵抗体５１と第２抵抗体５２とを直列に接続した場合、第１抵抗体５１の方が第２抵抗体５２より全体の抵抗値に対する寄与の割合が大きくなる。つまり、各第１抵抗体５１の抵抗値がばらついた場合には、各第２抵抗体５２の抵抗値がばらついた場合より、ペア抵抗の抵抗値のばらつきが大きくなる。このため、少なくとも、各第１抵抗体５１と上層配線部１００との重複率を等しくし、各第１抵抗体５１と下層配線部４０との重複率を等しくすることにより、ペア抵抗の抵抗値比率が大きくばらつくことを抑制できる。
And in the said 4th Embodiment, the overlap rate of each
また、上記第４実施形態において、複数の合成抵抗体を用いて構成されるペア抵抗の適用は、適宜変更である。例えば、複数の合成抵抗体により、電源電圧を分圧する一対の分圧抵抗が構成されるようにしてもよい。 Further, in the fourth embodiment described above, the application of the pair resistance configured by using the plurality of combined resistors is appropriately changed. For example, a plurality of combined resistors may form a pair of voltage dividing resistors for dividing the power supply voltage.
そして、上記第６実施形態において、複数の第１抵抗体５１のうちの１つを単独の抵抗体として用いてもよい。この場合は、隣接する第２抵抗体５２の間に適宜ダミー抵抗体を形成すればよい。また、単独の抵抗体は１つでなく、複数であってもよい。
Then, in the sixth embodiment, one of the plurality of
さらに、上記各実施形態を適宜組み合わせてもよい。例えば、上記第２、第３実施形態を上記第４、第５実施形態に組み合わせ、複数の第１、第２抵抗体５１、５２とキャパシタとを有する構成としてもよい。
Further, the above respective embodiments may be combined as appropriate. For example, the second and third embodiments may be combined with the fourth and fifth embodiments to have a plurality of first and
１０ 基板
１０ａ 一面
３０ 第１絶縁膜
５１ 第１抵抗体
５２ 第２抵抗体
６２ 酸化防止層
７０ 第２絶縁膜
８１ 第１ビアホール
８２ 第２ビアホール
９１ 第１接続ビア
９２ 第２接続ビア
１００ｂ 上層配線部
10
Claims (15)
一面（１０ａ）を有する基板（１０）と、
前記基板の一面上に配置された第１絶縁膜（３０）と、
前記第１絶縁膜上に配置された前記第１抵抗体と、
前記第１絶縁膜上に配置された前記第２抵抗体と、
前記第１抵抗体および前記第２抵抗体を覆う第２絶縁膜（７２）と、
前記第２絶縁膜に形成された前記第１抵抗体を露出させる第１ビアホール（８１）に配置され、前記第１抵抗体と電気的に接続される第１接続ビア（９１）と、
前記第２絶縁膜に形成された前記第２抵抗体を露出させる第２ビアホール（８２）に配置され、前記第２抵抗体と電気的に接続される第２接続ビア（９２）と、
前記第２絶縁膜上に配置されて前記第１接続ビアおよび前記第２接続ビアと接続され、前記第１抵抗体と前記第２抵抗体とを直列に接続する上層配線部（１００ｂ）と、を備え、
前記第１抵抗体および前記第２抵抗体は、一方の抵抗温度係数が正の値とされている共に他方の抵抗温度係数が負の値とされ、かつ前記第１抵抗体の方が前記第２抵抗体より抵抗値が大きくされており、
前記第１抵抗体の上方および前記第２抵抗体の上方のうちの前記第１抵抗体の上方にのみ、酸化防止層（６２）が配置されている半導体装置。 A semiconductor device having a first resistor (51) and a second resistor (52) connected in series with the first resistor,
A substrate (10) having one surface (10a),
A first insulating film (30) disposed on one surface of the substrate,
The first resistor arranged on the first insulating film;
The second resistor arranged on the first insulating film;
A second insulating film (72) covering the first resistor and the second resistor,
A first connection via (91) arranged in a first via hole (81) exposing the first resistor formed in the second insulating film and electrically connected to the first resistor;
A second connection via (92) disposed in a second via hole (82) exposing the second resistor formed in the second insulating film and electrically connected to the second resistor;
An upper layer wiring part (100b) arranged on the second insulating film, connected to the first connection via and the second connection via, and connecting the first resistor and the second resistor in series; Equipped with
One of the first resistor and the second resistor has a positive temperature coefficient of resistance and the other has a negative temperature coefficient of resistance, and the first resistor has the first temperature coefficient of the first resistor and the second resistor. The resistance value is larger than the two resistors,
A semiconductor device in which an antioxidant layer (62) is disposed only above the first resistor out of the first resistor and the second resistor.
前記第１絶縁膜内のうちの前記中層配線部と対向する部分に形成された下層配線部（４０ｂ）と、を有し、
前記中層配線部と前記下層配線部とを含むキャパシタが構成されている請求項１ないし４のいずれか１つに記載の半導体装置。 An intermediate wiring section (160) formed on the first insulating film and made of the same material as the second resistor;
A lower layer wiring part (40b) formed in a portion of the first insulating film facing the middle layer wiring part,
5. The semiconductor device according to claim 1, wherein a capacitor including the middle layer wiring section and the lower layer wiring section is configured.
複数の前記合成抵抗体は、組に分けられ、共通の電圧源にそれぞれ接続されるペア抵抗を構成している請求項１ないし５のいずれか１つに記載の半導体装置。 A plurality of combined resistors in which the first resistor and the second resistor are connected in series,
The semiconductor device according to any one of claims 1 to 5, wherein the plurality of combined resistors are divided into groups and constitute pair resistors that are respectively connected to a common voltage source.
前記第２抵抗体は、窒化チタンである請求項１ないし６のいずれか１つに記載の半導体装置。 The first resistor is tantalum nitride,
7. The semiconductor device according to claim 1, wherein the second resistor is titanium nitride.
前記基板の一面上に、第１絶縁膜（３０）を形成することと、
前記第１絶縁膜上に第１金属膜（５３）を形成することと、
前記第１金属膜上に酸化防止膜（６２ａ）を形成することと、
前記酸化防止膜上に第１レジスト（１３０）を配置して当該第１レジストをパターニングすることと、
前記第１レジストをマスクとして前記酸化防止膜をパターニングし、酸化防止層（６２）を形成することと、
前記第１レジストをマスクとして前記第１金属膜をパターニングし、第１抵抗体（５１）を形成することと、
前記第１レジストを除去することと、
前記第１絶縁膜上に、第２金属膜（５４）を形成することと、
前記第２金属膜の直上に第２レジスト（１４０）を配置して当該第２レジストをパターニングすることと、
前記第２レジストをマスクとして前記第２金属膜をパターニングし、第２抵抗体（５２）を形成することと、
前記第２レジストを除去することと、
前記第１抵抗体および前記第２抵抗体を覆う第２絶縁膜（７２）を形成することと、
前記第２絶縁膜に、前記第１抵抗体を露出させる第１ビアホール（８１）および前記第２抵抗体を露出させる第２ビアホール（８２）を同時に形成することと、
前記第１ビアホールに前記第１抵抗体と電気的に接続される第１接続ビア（９１）を形成すると共に、第２ビアホールに前記第２抵抗体と電気的に接続される第２接続ビア（９２）を形成することと、
前記第２絶縁膜上に、前記第１接続ビアおよび前記第２接続ビアと電気的に接続される上層配線部（１００ｂ）を形成することにより、前記第１抵抗体と前記第２抵抗体とを直列に接続することと、を行い、
前記第１金属膜を形成すること、前記第１抵抗体を形成すること、前記第２金属膜を形成すること、前記第２抵抗体を形成することでは、一方の抵抗温度係数が正の値とされていると共に他方の抵抗温度係数が負の値とされ、前記第１抵抗体が前記第２抵抗体より抵抗値が大きくなる前記第１抵抗体および前記第２抵抗体を形成する半導体装置の製造方法。 Providing a substrate (10) having one surface (10a),
Forming a first insulating film (30) on one surface of the substrate;
Forming a first metal film (53) on the first insulating film;
Forming an antioxidant film (62a) on the first metal film;
Disposing a first resist (130) on the antioxidant film and patterning the first resist;
Patterning the antioxidant film using the first resist as a mask to form an antioxidant layer (62);
Patterning the first metal film using the first resist as a mask to form a first resistor (51);
Removing the first resist;
Forming a second metal film (54) on the first insulating film;
Disposing a second resist (140) directly on the second metal film and patterning the second resist;
Patterning the second metal film using the second resist as a mask to form a second resistor (52);
Removing the second resist;
Forming a second insulating film (72) covering the first resistor and the second resistor;
Simultaneously forming a first via hole (81) exposing the first resistor and a second via hole (82) exposing the second resistor in the second insulating film;
A first connecting via (91) electrically connected to the first resistor is formed in the first via hole, and a second connecting via electrically connected to the second resistor in the second via hole ( 92), and
By forming an upper layer wiring part (100b) electrically connected to the first connection via and the second connection via on the second insulating film, the first resistor and the second resistor are formed. And connecting in series,
By forming the first metal film, forming the first resistor, forming the second metal film, and forming the second resistor, one of the resistance temperature coefficients has a positive value. And the other temperature coefficient of resistance has a negative value, and the first resistor has a resistance value larger than that of the second resistor. The semiconductor device forms the first resistor and the second resistor. Manufacturing method.
前記第１ビアホールおよび前記第２ビアホールを形成することでは、エッチングにより、前記酸化防止層に達する第１上方ビアホール（８１ａ）を形成することと、前記第１上方ビアホールを形成することより前記酸化防止層に対するエッチングレートが高いエッチングを行うことにより、前記第１上方ビアホールを掘り下げることで前記酸化防止層を貫通して前記第１抵抗体に達する前記第１ビアホールを形成することと、を行う請求項８ないし１０のいずれか１つに記載の半導体装置の製造方法。 Forming the antioxidant film, forming the first metal film, forming the antioxidant layer, forming the first resistor, forming the second metal film, and By forming two resistors, the thickness of the second resistor is made thicker than the sum of the thickness of the first resistor and the thickness of the antioxidant layer,
By forming the first via hole and the second via hole, etching is performed to form a first upper via hole (81a) reaching the oxidation prevention layer, and by forming the first upper via hole, the oxidation prevention is performed. Forming a first via hole that penetrates the antioxidant layer and reaches the first resistor by digging down the first upper via hole by performing etching with a high etching rate for the layer. 11. The method for manufacturing a semiconductor device according to any one of 8 to 10.
前記第１レジストを露光することでは、前記第２レジストを露光することより、波長が短い光を用いて露光する請求項８ないし１１のいずれか１つに記載の半導体装置の製造方法。 Patterning the first resist and patterning the second resist include exposing and developing,
12. The method of manufacturing a semiconductor device according to claim 8, wherein exposing the first resist exposes the second resist using light having a shorter wavelength.
前記第２抵抗体を形成することでは、複数の前記第２抵抗体を形成し、
前記第１抵抗体と前記第２抵抗体とを直列に接続することでは、前記第１抵抗体と前記第２抵抗体とをそれぞれ直列に接続し、
前記第１抵抗体を形成することの前に、前記第１絶縁膜内に下層配線部を形成することを行い、
前記第１抵抗体を形成することおよび前記上層配線部を形成することでは、前記基板の一面に対する法線方向から視たとき、複数の前記第１抵抗体における前記上層配線部との重複率が互いに等しくなるようにし、
前記第１抵抗体を形成することおよび前記下層配線部を形成することでは、前記基板の一面に対する法線方向から視たとき、複数の前記第１抵抗体における前記下層配線部との重複率が互いに等しくなるようにする請求項８ないし１２のいずれか１つに記載の半導体装置の製造方法。 Forming the first resistor forms a plurality of the first resistors,
Forming the second resistor forms a plurality of the second resistors,
By connecting the first resistor and the second resistor in series, the first resistor and the second resistor are connected in series, respectively.
Prior to forming the first resistor, a lower wiring portion is formed in the first insulating film,
By forming the first resistor and forming the upper layer wiring part, when viewed from the direction normal to the one surface of the substrate, the overlapping rate of the plurality of first resistors with the upper layer wiring part is increased. Be equal to each other,
By forming the first resistor and forming the lower layer wiring part, when viewed from the direction normal to the one surface of the substrate, the overlapping rate of the plurality of first resistors with the lower layer wiring part is increased. 13. The method of manufacturing a semiconductor device according to claim 8, wherein the semiconductor devices are made equal to each other.
前記第２抵抗体を形成することおよび前記下層配線部を形成することでは、前記基板の一面に対する法線方向から視たとき、複数の前記第２抵抗体における前記下層配線部との重複率が等しくなるようにする請求項１３に記載の半導体装置の製造方法。 By forming the second resistor and forming the upper layer wiring part, when viewed from the normal direction to the one surface of the substrate, the overlapping rate of the plurality of second resistors with the upper layer wiring part is increased. Be equal to each other,
By forming the second resistor and forming the lower layer wiring part, when viewed from the direction normal to the one surface of the substrate, the overlapping rate of the plurality of second resistors with the lower layer wiring part is increased. The method for manufacturing a semiconductor device according to claim 13, wherein the semiconductor devices are made equal to each other.
前記第２抵抗体を形成することでは、前記基板の一面における前記第１方向と交差する一方向を第２方向とすると、前記第１抵抗体に対して前記第２方向に位置し、かつ前記第１方向に沿って複数の前記第２抵抗体を形成し、
前記第１抵抗体を形成することおよび前記第２抵抗体を形成することでは、前記第１抵抗体および前記第２抵抗体のうちの一方の抵抗体とダミー抵抗体（５５）を前記第１方向に沿って隣接する間隔が等しくなるように形成すると共に、前記第１抵抗体および前記第２抵抗体のうちの他方の抵抗体を、前記第１抵抗体および前記第２抵抗体のうちの一方の抵抗体と前記ダミー抵抗体との和の数と等しく、かつ前記第１方向に沿って隣接する間隔が等しくなるように形成し、
前記第１抵抗体と前記第２抵抗体とを直列に接続することでは、前記第２方向に沿って位置する前記第１抵抗体と前記第２抵抗体とをそれぞれ直列に接続する請求項１４に記載の半導体装置の製造方法。
In forming the first resistor, when one direction on one surface of the substrate is a first direction, a plurality of the first resistors are formed along the first direction,
In the formation of the second resistor, when one direction crossing the first direction on one surface of the substrate is a second direction, the second resistor is located in the second direction with respect to the first resistor, and Forming a plurality of the second resistor along the first direction,
By forming the first resistor and the second resistor, one of the first resistor and the second resistor and the dummy resistor (55) are connected to the first resistor. The first resistor and the second resistor are connected to each other at equal intervals along the direction, and the other resistor of the first resistor and the second resistor is connected to the other of the first resistor and the second resistor. It is formed so that the number of sums of one resistor and the dummy resistor is equal, and the intervals adjacent to each other along the first direction are equal.
15. The first resistor and the second resistor are connected in series, whereby the first resistor and the second resistor located along the second direction are connected in series, respectively. A method of manufacturing a semiconductor device according to item 1.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2016249078A JP6724768B2 (en) | 2016-12-22 | 2016-12-22 | Semiconductor device and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2016249078A JP6724768B2 (en) | 2016-12-22 | 2016-12-22 | Semiconductor device and manufacturing method thereof |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2018107171A JP2018107171A (en) | 2018-07-05 |
| JP6724768B2 true JP6724768B2 (en) | 2020-07-15 |
Family
ID=62788034
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2016249078A Active JP6724768B2 (en) | 2016-12-22 | 2016-12-22 | Semiconductor device and manufacturing method thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP6724768B2 (en) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP7015754B2 (en) * | 2018-08-30 | 2022-02-03 | ルネサスエレクトロニクス株式会社 | Semiconductor device |
| JP7727216B2 (en) * | 2021-09-09 | 2025-08-21 | 株式会社ソシオネクスト | semiconductor integrated circuit device |
| WO2024029040A1 (en) * | 2022-08-04 | 2024-02-08 | 株式会社ソシオネクスト | Semiconductor integrated circuit device |
| JP7812318B2 (en) * | 2022-11-24 | 2026-02-09 | ルネサスエレクトロニクス株式会社 | Semiconductor Devices |
| JP2025167401A (en) * | 2024-04-25 | 2025-11-07 | 株式会社デンソー | Semiconductor device and manufacturing method thereof |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0563143A (en) * | 1991-09-03 | 1993-03-12 | Yokogawa Electric Corp | Resistance formation method |
| JP2005123378A (en) * | 2003-10-16 | 2005-05-12 | Sony Corp | Semiconductor device and manufacturing method thereof |
| JP2012074481A (en) * | 2010-09-28 | 2012-04-12 | Renesas Electronics Corp | Semiconductor device |
| JP6519417B2 (en) * | 2014-10-07 | 2019-05-29 | 株式会社デンソー | Semiconductor device and method of manufacturing the same |
-
2016
- 2016-12-22 JP JP2016249078A patent/JP6724768B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| JP2018107171A (en) | 2018-07-05 |
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|
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