JP6724775B2 - 配線基板の個片化方法及びパッケージ用基板 - Google Patents
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Description
近年のパッケージ用基板のコア基板には、電気的特性には優れるものの切断面が脆弱な材料により形成されたものがある。また、配線基板を作成する際に、コア基板上に、コア基板とは線膨張係数の異なる絶縁層及び配線層を複数積層するため、温度変化があると線膨張係数の差により絶縁層、配線層、コア基板で膨張差が大きくなり、コア基板外周部に応力を発生させることが知られている。コア基板が脆性材料の場合には、コア基板の割れが生じる。コア基板をガラス基板とする積層体の場合、数十μmより厚いガラス基板では、その端面から割れる問題がある。
このような割れを発生させない個片化法としては、例えばコア基板のパッケージ用基板の外周部にあたる部分に金属層を形成し、個片化後に露出した金属層をエッチング処理により取り除き、コア基板と絶縁層で確定される溝部を作製する。この溝部はコア基板の外周付近に応力が加わることを抑制することができる。これによりコア基板に破壊が生じることを、簡易な構成によって効果的に抑制することができる。(例えば、特許文献1参照)。
そこで本願発明は、コア基板の切断面に割れなどが発生せずにパッケージ用基板を形成することができる配線基板の個片化方法と、高温度或いは低温度の環境下で使用しても信頼性を高めることができるパッケージ用基板を提供することを目的としている。
また、この配線基板の個片化方法により形成されたパッケージ用基板は、パッケージ用基板の幅方向の外側面が、前記絶縁層からなる絶縁側面と、前記絶縁側面から幅方向外方に突出し、切断された面を端面としているコア段差部と、を備えている。
また、本発明に係るパッケージ用基板によれば、高温度或いは低温度の環境下で使用しても信頼性を高めて使用することができる。
また、以下に示す第1実施形態は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、本発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。本発明の技術的思想は、特許請求の範囲に記載された請求項が規定する技術的範囲内において、種々の変更を加えることができる。
以下に示す第1実施形態において、「パッケージ用基板」とは、個片化された積層体をいう。また、「パッケージ用基板の外側面」とは、板厚方向に対して直交する幅方向の外側の面をいう。さらに、「配線基板」とは、ダイシングにより個片化される前のパッケージ用基板が連結された状態のものをいう。
図1に示すように、第1実施形態の配線基板1は、コア基板2と、コア基板2の厚さ方向の両面に積層された密着層3と、密着層3とは異なる位置でコア基板2の厚さ方向の両面に積層された外周パタン4と、外周パタン4の表面を被覆している絶縁層5と、密着層3上に絶縁層5を介して複数積層された配線層6と、を備えている。
コア基板2は、配線基板1及び配線基板1を個片化した後の後述するパッケージ用基板10の電気特性を向上させる材料であればよい。具体的なコア基板2の材料として、ガラス基板、シリコン基板、セラミック基板、プラスチック板、プラスチックテープ等の脆性材料を用いることができる。
密着層3及び外周パタン4は、Ti,Cr,Ni、銅及びこれらの金属の合金やZnO2などの金属過酸化膜を用い、真空成膜、無電解めっき、ゾルゲル溶液の塗工などの方法を用いて形成され、厚さ寸法は、10μmから10μm程度である。
密着層3は、配線層6及びコア基板2の間の密着性を付与する効果があり、外周パタン4は、コア基板2と絶縁層5との間の密着性を付与する効果がある。
次に、配線基板1の個片化してパッケージ用基板を形成する方法について図2から図6を参照して説明する。
先ず、図2に示すように、配線基板1の外周パタン4が積層されている板厚方向に向けて絶縁層5を除去していくことで分離溝7を形成する。
分離溝7は、その溝底7aで外周パタン4の一部が露出するような深さで形成されている。また、溝底7aから露出していない外周パタン4の縁部4aは、溝底7aの周囲の絶縁層5及びコア基板2の表面2a,裏面2bの間に密着した状態で介在している。
分離溝7は、UVレーザ加工や、CO2レーザやグリーンレーザを使用して形成されている。このように、分離溝7をレーザ照射で形成する際には、溝底7aに外周パタン4が存在することで、コア基板2の表面2a,裏面2bの損傷を防止することができる。
ここで、コア基板2の表面2a側に形成した分離溝7と、裏面2b側に形成した分離溝7は、溝幅W1、W2を同じ寸法に設定しなくてもよい。
また、図4に示すように、コア基板2の板厚方向の最も外側に位置している配線層6上にソルダーレジスト層8を形成する。
次いで、図4に示すように、分離溝7の溝底7aの幅方向中央位置において、ダイシングブレード9によって配線基板1を切断(ダイシング)して個片化する。
以上のように配線基板1を分離溝7でダイシングして個片化することにより、図5及び図6に示す複数のパッケージ用基板10が形成される。
ここで、コア基板2の表面2a,裏面2bが、本発明のコア面に対応し、絶縁層5の外側面5aが、本発明の絶縁側面に対応している。
図6に示すように、形成されたパッケージ用基板10の外側面には、絶縁層5の外側面5aに対して幅方向外方に突出するコア基板2のコア段差部11が形成される。
ここで、ダイシングブレード9でダイシングされたパッケージ用基板10のコア段差部11の端面11aには微小なクラックが発生しやすい。
この端面11aと、絶縁層5及び配線層6とが近接していると、高温度や低温度の環境下で使用した場合に、絶縁層5及び配線層6の熱応力がコア基板2の端面11aに引張り応力を作用することでクラックが拡大しやすくなる。
また、図6に示すように、コア段差部11近くのコア基板の表面2a及び絶縁層5の間と、裏面2b及び絶縁層5の間には、外周パタン4の縁部4aが密着した状態で介在されている。
このように、コア段差部11近くのコア基板2及び絶縁層5の間に外周パタン4の縁部4aが介在されていることで、コア基板2及び絶縁層5の密着性が向上する。
次に、第1実施形態の配線基板1の個片化方法の効果について説明する。
配線基板1の外周パタン4が積層されている板厚方向に向けて絶縁層5を除去して分離溝7を形成する工程を行い、その際、分離溝7の溝底7aで外周パタン4の一部が露出し、溝底7aから露出していない外周パタン4の縁部4aは溝底7aの周囲の絶縁層5及びコア基板2の表面2a,裏面2bの間に密着した状態で介在させておき、次いで、分離溝7の溝底7aで露出している外周パタン4をエッチングで溶解除去する工程を行い、次いで、分離溝7の溝底7aの幅方向中央位置においてダイシングブレード9によって配線基板1をダイシングして個片化する工程を行うことにより、高精度の外形寸法を有するパッケージ用基板10を形成することができる。
また、第1実施形態の配線基板1を構成するガラス製のコア基板2は、例えば樹脂製のコア基板などと比較して配線層6の微細配線や高密度化が可能であり、半導体チップと熱膨張係数が近いので1次実装時における熱膨張の差による位置ずれを抑制することができる。さらに、ガラス製のコア基板2は、シリコン基板などと比較してコストの低減化も図ることができる。
パッケージ用基板10は、ダイシング時の切断面であるコア段差部11の端面11aに微小なクラックが発生しやすい。
ここで、第1実施のパッケージ用基板10は、絶縁層5の外側面5aのコア基板2側縁部から端面11aまで突出寸法W4で突出するコア段差部11を設け、絶縁層5及び配線層6に対してコア段差部11の端面11aが十分に離間しており、高温度や低温度の環境下で使用しても、絶縁層5及び配線層6の熱応力がコア基板2の端面11aに対して引張り応力が作用しにくくなり、端面11aに割れなどが発生せず、高品質のパッケージ用基板10を形成することができる。
したがって、高温度や低温度の環境下で使用しても、コア段差部11の端面11aに割れなどが発生しないので、信頼性の高いパッケージ用基板10を提供することができる。
さらに、コア段差部11近くのコア基板2の表面2a及び絶縁層5の間、裏面2b及び絶縁層5の間に密着した状態で介在されている外周パタン4の縁部4aの密着寸法W5を10μm以上とすると、絶縁層5及びコア基板2との密着力が向上し、応力発生によるコア基板2の割れの発生を低減することができる。
先ず、配線基板1を以下の手順で形成した。
コア基板2の材料を、板厚寸法が300μmのアルミノ珪酸塩ガラスとした。
このコア基板2の表面2a,裏面2bに、スパッタTiとスパッタCuの積層膜からなる厚み0.4μmの密着層3を形成し、密着層3をシード層として電解銅めっきにより10μmの厚みの配線層6を形成した。
そして、シード層をエッチングする前に、分離溝7を形成するコア基板2の表面2a,裏面2bに、幅250μmの感光性レジストパタンを形成し、シード層をエッチングして配線層6と、幅(図6のW6)250μmの外周パタン4を形成した。
ここで、銅めっきによる配線層6のパタン形成にはセミアディティブ法を使用した。また、外周パタン4を形成する際に、電解銅めっきを形成してもしなくてもよい。電解銅めっきを形成した場合は、分離溝7の形成後にエッチングを行う場合には、銅めっきの厚さも実施する。
先ず、配線基板1の外周パタン4が積層されている板厚方向に向けて、絶縁層5側の開口部の溝幅W1を390μmとして、溝幅W2を250μmとした溝底7aに外周パタン4の一部が露出するように分離溝7を形成した。
次いで、配線基板1の表面に、分離溝7を避けるようにソルダーレジスト層8を形成する。
次いで、配線基板1の分離溝7の溝幅中央位置で、切り代W3を150μmとしたダイシングブレード9によってダイシングを行い、複数のパッケージ用基板10を形成した。
上記構造のパッケージ用基板10に対して、125℃から−55℃の温度変化を与える試験MIL−STD−883Hを1000サイクル行った。その結果、コア基板2に割れなどが発生せず、信頼性の高いパッケージ用基板10を提供することができた。
2 コア基板
3 密着層
4 外周パタン
4a 外周パタンの縁部
5 絶縁層
5a 絶縁層の外側面
6 配線層
7 分離溝
7a 溝底
8 ソルダーレジスト層
9 ダイシングブレード
10 パッケージ用基板
11 コア段差部
11a コア段差部の端面
W1 絶縁層5側の開口部の溝幅
W2 分離溝の溝底の溝幅
W3 切り代
W4 コア段差部の突出寸法
W5 密着寸法
W6 外周パタンの幅寸法
Claims (6)
- コア基板の少なくとも一方のコア面に、密着層と外周パタンとが形成され、前記密着層に少なくとも1層の配線層及び絶縁層が交互に積層され、前記外周パタンに前記絶縁層が積層されてなる配線基板を個片化する方法であって、
前記外周パタンに積層されている前記絶縁層の一部を除去し、溝底で前記外周パタンを露出させた分離溝を形成する工程と、
前記溝底の前記外周パタンを溶解除去して前記コア基板の前記コア面を露出させる工程と、
前記溝底で露出した前記コア基板を、前記溝底の溝幅より小さな切り代で切断する工程と、を備えていることを特徴とする配線基板の個片化方法。 - 前記コア基板は、ガラスで形成されていることを特徴とする請求項1記載の配線基板の個片化方法。
- 前記分離溝を形成する工程では、前記溝底で前記外周パタンの一部が露出し、前記溝底で露出していない前記外周パタンの縁部が、前記絶縁層及び前記コア面の間に介在していることを特徴とする請求項1又は2に記載の配線基板の個片化方法。
- 請求項1又は2に記載の配線基板の個片化方法で製造されたパッケージ用基板であって、
前記パッケージ用基板の幅方向の外側面は、
前記絶縁層からなる絶縁側面と、
前記絶縁側面から幅方向外方に突出し、前記コア基板の切断された面を端面としているコア段差部と、を備えていることを特徴とするパッケージ用基板。 - 前記絶縁側面から前記コア段差部の前記端面までの突出寸法は、50μm以上に設定されていることを特徴とする請求項4記載のパッケージ用基板。
- 請求項3に記載の配線基板の個片化方法で製造されたパッケージ用基板であって、
前記パッケージ用基板の幅方向の外側面は、
前記絶縁層からなる絶縁側面と、
前記絶縁側面から幅方向外方に突出し、前記コア基板の切断された面を端面としているコア段差部と、を備えているとともに、
前記絶縁層及び前記コア面の間に介在されている前記外周パタンの縁部が、前記絶縁側面から10μm以上の寸法で介在されていることを特徴とするパッケージ用基板。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2016256418A JP6724775B2 (ja) | 2016-12-28 | 2016-12-28 | 配線基板の個片化方法及びパッケージ用基板 |
| PCT/JP2017/046357 WO2018123932A1 (ja) | 2016-12-28 | 2017-12-25 | 配線基板の個片化方法及びパッケージ用基板 |
| EP17885790.0A EP3565391B1 (en) | 2016-12-28 | 2017-12-25 | Method of dicing a wiring substrate and packaging substrate |
| CN201780080486.6A CN110121923B (zh) | 2016-12-28 | 2017-12-25 | 配线基板的单片化方法以及封装用基板 |
| US16/445,606 US10679865B2 (en) | 2016-12-28 | 2019-06-19 | Method of dicing wiring substrate, and packaging substrate |
| US16/865,905 US11081368B2 (en) | 2016-12-28 | 2020-05-04 | Method of dicing wiring substrate, and packaging substrate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2016256418A JP6724775B2 (ja) | 2016-12-28 | 2016-12-28 | 配線基板の個片化方法及びパッケージ用基板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2018110150A JP2018110150A (ja) | 2018-07-12 |
| JP6724775B2 true JP6724775B2 (ja) | 2020-07-15 |
Family
ID=62707438
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2016256418A Active JP6724775B2 (ja) | 2016-12-28 | 2016-12-28 | 配線基板の個片化方法及びパッケージ用基板 |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US10679865B2 (ja) |
| EP (1) | EP3565391B1 (ja) |
| JP (1) | JP6724775B2 (ja) |
| CN (1) | CN110121923B (ja) |
| WO (1) | WO2018123932A1 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2018189797A1 (ja) * | 2017-04-10 | 2018-10-18 | 日立化成株式会社 | 回路基板の製造方法、回路シート及び回路基板 |
| CN113329676B (zh) * | 2019-03-18 | 2024-05-24 | 奥林巴斯株式会社 | 保持框、内窥镜前端构造以及内窥镜 |
Family Cites Families (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0268992A (ja) * | 1988-09-02 | 1990-03-08 | Nec Corp | 多層配線基板 |
| AU615582B2 (en) | 1988-11-10 | 1991-10-03 | Kyodo Printing Co., Ltd. | Optical card |
| JPH10135157A (ja) * | 1996-10-25 | 1998-05-22 | Murata Mfg Co Ltd | 多層配線基板およびその製造方法 |
| US20080090095A1 (en) * | 2004-09-01 | 2008-04-17 | Sumitomo Metal Mining Co., Ltd. | Adhesiveless Copper Clad Laminates And Method For Manufacturing Thereof |
| JP2006114574A (ja) * | 2004-10-13 | 2006-04-27 | Nitto Denko Corp | 配線回路基板の製造方法 |
| JP4688545B2 (ja) * | 2005-03-31 | 2011-05-25 | 富士通セミコンダクター株式会社 | 多層配線基板 |
| JP2009218484A (ja) * | 2008-03-12 | 2009-09-24 | Tdk Corp | 電子モジュール、および電子モジュールの製造方法 |
| JP5176643B2 (ja) * | 2008-03-27 | 2013-04-03 | 凸版印刷株式会社 | 多層回路基板の製造方法 |
| US8642448B2 (en) * | 2010-06-22 | 2014-02-04 | Applied Materials, Inc. | Wafer dicing using femtosecond-based laser and plasma etch |
| WO2012046640A1 (ja) * | 2010-10-08 | 2012-04-12 | 日本特殊陶業株式会社 | 多数個取り配線基板およびその製造方法 |
| US9812621B2 (en) * | 2011-08-01 | 2017-11-07 | Shikoku Instrumentation Co., Ltd. | Semiconductor device and fabrication method for same |
| SG11201607466TA (en) * | 2014-03-07 | 2016-10-28 | Asahi Glass Co Ltd | Mold release film, process for its production and process for producing semiconductor package |
| JP2015201629A (ja) * | 2014-03-31 | 2015-11-12 | 東レ株式会社 | 回路用積層体 |
| JP2015231005A (ja) | 2014-06-06 | 2015-12-21 | 日本特殊陶業株式会社 | 配線基板およびその製造方法 |
| US9349648B2 (en) * | 2014-07-22 | 2016-05-24 | Applied Materials, Inc. | Hybrid wafer dicing approach using a rectangular shaped two-dimensional top hat laser beam profile or a linear shaped one-dimensional top hat laser beam profile laser scribing process and plasma etch process |
| KR101629435B1 (ko) * | 2014-11-10 | 2016-06-10 | 삼성전기주식회사 | 인쇄회로기판 및 그 제조방법 |
| US9721839B2 (en) * | 2015-06-12 | 2017-08-01 | Applied Materials, Inc. | Etch-resistant water soluble mask for hybrid wafer dicing using laser scribing and plasma etch |
| WO2017111956A1 (en) * | 2015-12-22 | 2017-06-29 | Intel Corporation | Semiconductor package with electromagnetic interference shielding |
| US10090255B2 (en) * | 2016-01-29 | 2018-10-02 | Globalfoundries Inc. | Dicing channels for glass interposers |
| US9837375B2 (en) * | 2016-02-26 | 2017-12-05 | Semtech Corporation | Semiconductor device and method of forming insulating layers around semiconductor die |
| US10325861B2 (en) * | 2016-09-30 | 2019-06-18 | Intel IP Corporation | Methods and structures for dicing integrated circuits from a wafer |
-
2016
- 2016-12-28 JP JP2016256418A patent/JP6724775B2/ja active Active
-
2017
- 2017-12-25 EP EP17885790.0A patent/EP3565391B1/en active Active
- 2017-12-25 CN CN201780080486.6A patent/CN110121923B/zh active Active
- 2017-12-25 WO PCT/JP2017/046357 patent/WO2018123932A1/ja not_active Ceased
-
2019
- 2019-06-19 US US16/445,606 patent/US10679865B2/en active Active
-
2020
- 2020-05-04 US US16/865,905 patent/US11081368B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| EP3565391A4 (en) | 2020-01-01 |
| US10679865B2 (en) | 2020-06-09 |
| CN110121923B (zh) | 2022-07-05 |
| US20190304804A1 (en) | 2019-10-03 |
| US11081368B2 (en) | 2021-08-03 |
| EP3565391B1 (en) | 2021-06-16 |
| EP3565391A1 (en) | 2019-11-06 |
| WO2018123932A1 (ja) | 2018-07-05 |
| US20200266077A1 (en) | 2020-08-20 |
| CN110121923A (zh) | 2019-08-13 |
| JP2018110150A (ja) | 2018-07-12 |
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|
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