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JP6736675B2 - リーク低減のためのｓｒａｍアーキテクチャ - Google Patents
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JP6736675B2 - リーク低減のためのｓｒａｍアーキテクチャ - Google Patents

リーク低減のためのｓｒａｍアーキテクチャ Download PDF

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Description

本発明は、一般に電子ハードウェア・メモリの分野に関し、詳細には、スタティックランダムアクセスメモリ（ＳＲＡＭ）ビットセルを含むメモリセルに関する。
低電圧動作におけるＳＲＡＭの性能および信頼性は、技術社会にとって課題を提示する。低電圧ＳＲＡＭの技術的課題は、主に、電源のスケーリング時に性能が劣化するアナログ・センス増幅器による。さらに、既存の低電圧ＳＲＡＭ解決策は、ビットセル内の８つのトランジスタ、より高い設計および製作コストを必要とするので、より高い面積コストを伴う。
モノのインターネット（ＩｏＴ）分野内での新しいデバイスおよびアプリケーションの最近の立ち上がりに伴って、超低電圧設計に対する需要が増大している。大部分のＩｏＴデバイスは、バッテリを節約するために低電圧メモリから、また生産および面積コストが低減されたメモリから受益することになる。国際半導体技術ロードマップ（ＩＴＲＳロードマップ）は、現在の６Ｔ ＳＲＡＭ構造の革命的な置換えが研究されるべき課題であると述べている。
したがって、高歩留まり、低電圧ＳＲＡＭが求められている。
上記に鑑みて、本発明の目的は、上記で論じた欠点の１つまたはいくつかを解決する、または少なくとも低減することである。一般に、上記の目的は、添付の独立特許請求項によって達成される。
第１の態様によれば、本発明は、第１の電源に接続されたメモリによって実現され、このメモリは、
行および列を有する行列状に配置された複数のメモリセルと、
各ワード線ＷＬが複数のメモリセルの行を含む複数のワード線と、
各ビット線対が複数のメモリセルの列を含む複数のビット線対と、
複数のメモリセルの列と、
ビット線対のメモリセルの読出しのために配置された読出しビット線ＲＢＬと、
ビット線対のメモリセルへの書込みのために配置された書込みビット線ＷＢＬと、を備え、
スタティックランダムアクセスメモリ（ＳＲＡＭ）ビットセルを含む各メモリセルが、
２つのクロスカップリングインバータと、
メモリセルを含むＷＢＬからＳＲＡＭビットセルへデータを供給するように配置された単一の書込みアクセストランジスタであって、書込みワード線ＷＷＬ信号を使用して活性化されるように配置された単一の書込みアクセストランジスタと、
ＳＲＡＭビットセルからデータを送るように配置された第１の読出しアクセストランジスタおよび第２の読出しアクセストランジスタと、を含み、第２の読出しアクセストランジスタは、読出しワード線ＲＷＬ信号を使用して活性化されるように配置され、第１の読出しアクセストランジスタは、２つのクロスカップリングインバータによって記憶されたデータを移すように配置され、
ＳＲＡＭビットセルは、メモリセルの読出し動作中、第１の読出しアクセストランジスタをグランドに接続し、そうでない場合、第１の読出しアクセストランジスタを第１の電源に接続するように配置されたインバータに接続される。
ビットセルが読出し動作に含まれないとき第１の読出しアクセストランジスタを第１の電源（ＶＤＤ）に接続するインバータ（テールバッファ）を使用して、ＳＲＡＭビットセル内の読出しトランジスタに仮想グランドを提供することによって、ビットセル・リークが実質的に低減されることになる。さらに、各ビットセルについて単一の書込みアクセストランジスタ、すなわち単一のＷＢＬだけを使用することによって、ビットセルの面積およびエネルギーコストが実質的に低減され得る。
いくつかの実施形態によれば、２つのクロスカップリングインバータは、サイズが非対称である。この非対称設計は、単一の書込みアクセストランジスタを通じて、低い駆動強度で書込み動作を容易にする。
いくつかの実施形態によれば、複数のワード線の各ＷＬは、第１および第２のデコーダに接続され、
第１のデコーダは、読出しアドレスを復号するように、またＲＷＬ信号を出力し、ＷＬを選択し、ＷＬのメモリセル内に含まれるＳＲＡＭビットセルのデータを読み出し、それにより、選択されたＷＬは、読み出されたデータを選択されたＷＬのメモリセルのデータ読出しアクセストランジスタに供給することになるように配置され、
第２のデコーダは、書込みアドレスを復号するように、またＷＷＬ信号を出力し、ＷＬを選択し、選択されたＷＬのメモリセル内に含まれるＳＲＡＭビットセルにデータを書き込み、それにより、選択されたＷＬは、選択されたＷＬのメモリセルの書込みアクセストランジスタにデータが供給されることになるように配置される。
これらのデコーダは、従来技術による任意のデコーダであってよいが、これらのデコーダを通じたリーク電流を減らすために、第１および第２のデコーダは、複数のトランジスタを含んでもよく、
各トランジスタは、そのトランジスタを活性化および非活性化するように配置された選択信号に接続され、
複数のトランジスタは、ツリー構造で配置され、ツリー構造の各ブランチは、単一のトランジスタを含み、ツリー構造は、少なくとも２つのルート・ブランチを含み、ルート・ブランチでないツリー構造内の各ブランチは、単一の親ブランチを有し、ツリー構造の各リーフ・ブランチは、ＷＬを選択してメモリからデータを読み出すまたは書き込むためにＲＷＬ信号またはＷＷＬ信号を提供するように配置され、読出しアドレスまたは書込みアドレスは、ルート・ブランチとリーフ・ブランチとの間の経路に沿って複数のトランジスタの中のトランジスタを活性化するための選択信号を提供し、それぞれ読出しアドレスまたは書込みアドレスに基づいて正しいＷＬを選択するために使用される。
従来のデコーダをしのぐ２つの特性が観察され、すなわち、デコーダの容量性負荷が実質的に低減され、リーク経路の数は、大幅に減少し、例えば、デコーダのアドレスロジック内のリークを、デコーダのアドレス空間に応じて最大２００分の１に低減する。
いくつかの実施形態によれば、ツリー構造は、ｎ個のレベルを有し、ツリー構造で配置された複数のトランジスタは、ＰＭＯＳトランジスタであり、リーフ・ブランチ内に含まれる各ＰＭＯＳトランジスタは、グランドに接続されたｎ個の並列配置されたＮＭＯＳトランジスタに接続され、読出しアドレスまたは書込みアドレスは、正しいＷＬ（または目標ＷＬ）を表さないツリー構造のリーフ・ブランチにある少なくとも１つのＮＭＯＳトランジスタが活性化され、リーフ・ブランチに存在する電圧をグランドに放電するように、ｎ個のＮＭＯＳトランジスタに選択信号を提供するために使用される。
この実施形態は、トランジスタ内の残りの電荷またはリークにより存在する電圧がＮＭＯＳトランジスタによって放電されることになるので、読出しアドレスまたは書込みアドレスに基づいて正しいＷＬを選択するセキュリティ・レイヤをさらに追加する。
いくつかの実施形態によれば、ツリー構造で配置された複数のトランジスタは、ＰＭＯＳトランジスタであり、複数のＰＭＯＳトランジスタのそれぞれは、グランドに接続されたＮＭＯＳトランジスタに接続され、読出しアドレスまたは書込みアドレスは、正しいＷＬを表さない、ＰＭＯＳトランジスタからツリー構造のリーフ・ブランチまでの経路に沿った少なくとも１つのＮＭＯＳトランジスタが活性化され、リーフ・ブランチに存在する電圧をグランドに放電するように、ＮＭＯＳトランジスタに選択信号を提供するために使用される。
この実施形態は、トランジスタ内の残りの電圧またはリークにより存在する電圧がＮＭＯＳトランジスタによって放電されることになるので、読出しアドレスまたは書込みアドレスに基づいて正しいＷＬを選択するセキュリティ・レイヤをさらに追加する。
いくつかの実施形態によれば、ツリー構造は、ちょうど２つのルート・ブランチを有し、リーフ・ブランチでないツリー構造内の各ブランチは、２つの子ブランチを有し、読出しアドレスまたは書込みアドレス内の第１のビットは、２つのルート・ブランチの１つを活性化するために使用され、読出しアドレスまたは書込みアドレス内の各後続のビットは、読出しアドレスまたは書込みアドレス内の先行するビットによってそのトランジスタが活性化された親ブランチの２つの子ブランチのうちの１つのトランジスタを活性化するために使用されている。
このバイナリツリー構造は、デコーダのツリー構造の各レベルにて左または右のブランチでトランジスタを活性化するために読出しアドレスまたは書込みアドレスのビットが直接使用され得るので、１段デコーダを容易にする。
いくつかの実施形態によれば、ツリー構造は、ｎ≧２個のレベルを有し、ツリー構造は、２つより多いルート・ブランチを含み、リーフ・ブランチでないツリー構造内の各ブランチは、２つより多い子ブランチを含み、
ツリー構造におけるｎ個のレベルの各レベルの選択信号は、読出しアドレスまたは書込みアドレスの専用ビットを受け取るさらなるデコーダによって制御され、ツリー構造におけるｎ個のレベルの各レベルの選択信号を制御するさらなるデコーダは、第１または第２のデコーダとは異なる。
２段デコーダを使用することは、ツリー構造のレベルの数を低く保ちながら、デコーダのより大きなアドレス空間を容易にする。換言すれば、選択信号をプリデコードすることは、ツリーデコーダ内でのトランジスタの積み重ねを、例えば３レベルに制限し、これにより、ツリーデコーダの選択されたトランジスタ・ブランチ、すなわちデコーダを通る選択された経路におけるオン抵抗が低くなる。これは、より高いレベルの入力電圧がデコーダを通って伝達されるので、ワード選択信号ＲＷＬ／ＷＷＬにおける電圧降下を低減することになる。
いくつかの実施形態によれば、さらなるデコーダは、上述のようなデコーダである。これは、読出し／書込みアドレスをプリデコードすることが、上記のツリー構造を実装するデコーダによって行われ、ルート・ブランチでないツリー構造内の各ブランチは、単一の親ブランチを有することを意味する。
いくつかの実施形態によれば、単一の書込みアクセストランジスタの電圧レベルを第１の電圧のレベルより高い電圧レベルに増大するために、第１のブースト回路が使用される。このブーストは、例えば書込みアドレスを復号するデコーダの入力電圧をブーストし、ＷＷＬ信号の電圧が増大することによって実施され得る。これは、ビットセルからの単一のＷＢＬでの書込み動作を容易にする。
いくつかの実施形態によれば、第２の読出しアクセストランジスタの電圧レベルを第１の電圧のレベルより高い電圧レベルに増大するために、第２のブースト回路が使用される。これは、読出し動作の速度を増大し得る。このブーストは、例えば読出しアドレスを復号するデコーダの入力電圧をブーストし、ＲＷＬ信号の電圧が増大することによって実施され得る。
何らかの実施形態によれば、メモリのＷＢＬのそれぞれは、ＷＢＬの電圧レベルを第１の電圧のレベルより高い電圧レベルに増大するように配置されたさらなるブースト回路に結合される。これは、ビットセルからの単一のＷＢＬでの書込み動作を容易にする。
いくつかの実施形態によれば、さらなるブースト回路は、ビットセルに１を書き込むときＷＢＬの電圧レベルをブーストしているだけである。０を書き込むとき、ＷＢＬにおける電圧レベルは０である。
何らかの実施形態によれば、メモリのＲＢＬのそれぞれは、ＲＢＬの電圧レベルを第１の電圧のレベルより高い電圧レベルに増大するように配置されたさらなるブースト回路に結合される。これは、メモリの読出し速度を増大する。
何らかの実施形態によれば、第１のブースト回路、第２のブースト回路、および複数の他のブースト回路のうちの少なくとも１つは、少なくとも第１および第２のチャージポンプユニットを含み、各チャージポンプユニットは、４つのクロスカップリングトランジスタおよび２つのキャパシタを含み、各チャージポンプユニットは、電源によって給電され、各チャージポンプユニットは、第１の電圧を受け取るための入力と、第１の電圧より高い第２の電圧を供給するための出力とをさらに含み、各チャージポンプは、２つのキャパシタを介して、クロック信号と、クロック信号の１８０度位相シフトバージョンを受け取るために配置され、第２のチャージポンプの入力は、クロック信号によって制御されるインバータを通じて第１のチャージポンプの出力に接続される。
１８０度位相シフトされたクロック信号は、反転されたクロック信号と同じである。
位相シフトは、インバータを使用することによって達成され得る。
ブースト回路のこの設計は、単一のクロックサイクルで第１の電圧を第２の電圧にブーストするのを容易にする。
何らかの実施形態によれば、第１の電源は、メモリの単一の電源である。単一の電源を使用し、必要とされるとき電圧をブーストするためにブースト回路を使用することによって、メモリの簡素化されたアーキテクチャが達成され得る。さらに、低い、例えば３００ｍＶである単一の電源を使用することは、メモリの低電圧動作を容易にし得る。
しかし、ブースト回路のいくつか、またはすべてが、第１の電源より高い電圧を有する第２の電源によって置き換えられてもよい。換言すれば、いくつかの実施形態によれば、
− 単一の書込みアクセストランジスタ、
− 第２の読出しアクセストランジスタ、
− メモリの書込みビット線のそれぞれ、および
− メモリの読出しビット線のそれぞれ
のうちの少なくとも１つが、第１の電源より高い電圧を有する第２の電源に結合される。
本発明の他の目的、特徴、および利点は、以下の詳細な開示、ならびに図面から明らかになろう。
一般に、特許請求の範囲内で使用される用語はすべて、別段本明細書において明示的に提示されない限り、技術分野におけるそれらの通常の意味に従って解釈されるべきである。「ａ／ａｎ／ｔｈｅ［要素、デバイス、構成要素、手段、ステップなど］」に対する参照はすべて、別段明示的に述べられていない限り、その要素、デバイス、構成要素、手段、ステップなどの少なくとも１つの実例を参照するものとオープンに解釈されるべきである。
本発明の上記ならびに追加の目的、特徴、および利点は、同じ符号が同様の要素に使用されることになる添付の図面を参照して、本発明の実施形態の以下の例示的かつ非限定的な詳細な説明を通じてよりよく理解されることになる。
本発明の実施形態に係る７Ｔビットセルの図である。 １２８ｋｂ ＵＬＶシングルウェル７Ｔ ＳＲＡＭの概略図である。 メモリの読出し動作のための３段ＮＡＮＤ−ＮＯＲ方式の例としての概略図である。 ワード選択信号を復号するための復号方式の４つの異なる実施形態の図である。 ワード選択信号を復号するための復号方式の４つの異なる実施形態の図である。 ワード選択信号を復号するための復号方式の４つの異なる実施形態の図である。 ワード選択信号を復号するための復号方式の４つの異なる実施形態の図である。 単一のクロックサイクルで２ＶＤＤを提供することが可能な２段ブースト回路の概略図である。 単一のクロックサイクルでｎＶＤＤを提供することが可能なｎ段ブースト回路の概略図である。 ＤＣ−ＤＣ変換のための３段ブースト回路の概略図である。 ＵＬＶ ＳＲＡＭを含むチップの異なる部分間の接続のボックス図である。
図１は、本発明の実施形態に係る７Ｔビットセル１００を示す。７Ｔビットセル１００は、ランダムアクセスメモリ（ＳＲＡＭ）ビットセル１００であり、デジタルシステム用のメモリのメモリセル内に含まれる。ＳＲＡＭビットセル１００は、２つのクロスカップリングインバータＩ１、Ｉ２と、単一の書込みアクセストランジスタＭ１と、を含む。この実施形態では、ビットセル１００は、書込み手順を容易にし、ビットセル１００を通じたリーク電流を低減するためにサイズが非対称である２つのインバータＩ１、Ｉ２を使用する。非対称設計は、単一の書込みアクセストランジスタＭ１を通じた１つの書込み動作を容易にする。他の実施形態では、２つのクロスカップリングインバータＩ１、Ｉ２は、サイズが対称である。新しい値をビットセル１００に書き込むとき、最初に単一の書込みアクセストランジスタＭ１が活性化され、したがって導通する。これは、書込みワード線信号ＷＷＬを使用して行われる。単一の書込みアクセストランジスタＭ１が活性化されたとき、この新しいデータは、書込みビット線ＷＢＬからＳＲＡＭビットセル１００に供給される。
導通するトランジスタという用語は、トランジスタを通じたリークを包含せず、トランジスタが活性化され動作モードにあることを意味することが意図されていることに留意されたい。
ＳＲＡＭビットセル１００は、第１の読出しアクセストランジスタＭ２と、第２の読出しアクセストランジスタＭ３とをさらに含む。Ｍ２とＭ３は、直列で接続される。読出し動作を実施するとき、第２の読出しアクセストランジスタＭ３が読出しワード選択信号ＲＷＬを使用して活性化される。したがって、第２の読出しアクセストランジスタＭ３は、読出しワード選択信号ＲＷＬを使用して導通しているように配置される。第２の読出しアクセストランジスタＭ３が導通しているとき、２つのクロスカップリングインバータＩ１、Ｉ２によって記憶されたデータは、第１の読出しアクセストランジスタＭ２によって移されるが、その理由は、Ｍ２のゲートが２つのクロスカップリングインバータＩ１、１２に接続されるからである。ビットセル１００が０を含む場合、ＲＷＬはハイであり（ＲＷＬ＞０、いくつかの実施形態ではＲＷＬ＝１）、読出しビット線ＲＢＬでは何も行われない。これは、ビットセル１００が０を含むことを意味する。しかし、ビットセル１００が１を含む場合、Ｍ２が活性化される（すなわち、導通する）ことになり、ビットセル１００がハイのＲＷＬによって選択された場合には、ＲＢＬがＭ２およびＭ３を通じて放電され、ビットセル１００が１を含むことが知られることになる。読出し手順については、下記で図２と併せてさらに説明されることになる。
図１の実施形態では、Ｍ１、Ｍ２、およびＭ３は、ＮＭＯＳトランジスタであるが、他の応用例については、ＰＭＯＳトランジスタまたはＮＭＯＳトランジスタとＰＭＯＳトランジスタの組合せが使用されてもよい。
ビットセル１００は、メモリセルの読出し動作中、第１の読出しアクセストランジスタＭ２をグランドに接続するように、またそうでない場合、第１の読出しアクセストランジスタＭ２を電源に接続するように配置されたさらなるインバータ、またはテールバッファに接続される。換言すれば、テールバッファは、読出し中、ＲＢＬへのグランド接続を生み出し、一方、アイドルモード中、ＲＢＬは電源ＶＤＤに接続され、したがってＲＢＬをＣＨＧと共にプリチャージする。ＣＨＧは、ＲＢＬをプリチャージするようにトランジスタ１０２を活性化する制御信号である。これは、アイドルモード中、電位差が存在しないので、ＲＢＬにおけるリークを解消し得る。この実施形態は、同じ面積フットプリントを有する従来の８Ｔビットセルに比べて、ビットセル１００のリーク電流を最大６７％低減し得る。さらに、ＲＢＬからのリーク経路が切断され、低速の長い読出し動作中、ＲＢＬにおいて使用可能な、安定したプリチャージされたＶＤＤを保証する。テールバッファは、ワード内のビットセルすべてが同じテールバッファに接続されるようにワード線ビットセルの間で共用されることに留意されたい。
ビットセル１００のサイズは、（標準的な設計規則を使用して）０．２６１μｍ２であってよく、これは、プッシュ規則（ｐｕｓｈｅｄ ｒｕｌｅ）を用いた８Ｔビットセルに匹敵する。プッシュ規則は、ビットセル１００のビットセル面積を０．２１μｍ２に低減し得る。
いくつかの実施形態によれば、ビットセル１００内のトランジスタのいくつかは、電圧がブーストされた信号を使用してスイッチング（ターンオン、導通など）される。例えば、いくつかの実施形態によれば、単一の書込みアクセストランジスタＭ１の電圧レベルは、ブーストされたＷＷＬ信号によって増加する。これは、図１内で、ＷＷＬ信号の星印によって示されている。あるいは、単一の書込みアクセストランジスタＭ１は、第１の電源より高い電圧を有する第２の電源に接続される。
いくつかの実施形態によれば、メモリの書込みビット線ＷＢＬのそれぞれは、ブースト回路に結合される（ブースト回路については、下記でさらに説明される）。これは、図１内で、書込みビット線ＷＢＬの星印によって示されている。あるいは、メモリのＷＢＬのそれぞれは、第１の電源より高い電圧を有する第２の電源に結合される。
ＷＢＬの電圧をブーストすることは、ビットセル１００への１の書込み動作中に必要とされるだけであることに留意されたい。書き込まれることになる１を渡すときの単一の書込みアクセストランジスタＭ１（ＮＭＯＳ）内の電圧降下により、ＷＢＬの電圧ブーストは、ビットセルへ書き込むことができる十分に高いビットセルにおける電圧を有するために有利である。
上記は、ＷＢＬを１つだけ各ビットセル１００に接続することを容易にする。従来、２つの書込みビット線が各ビットセルに接続され、これは第２の書込みアクセストランジスタを必要とする。従来のＳＲＡＭアーキテクチャに比べて、ＷＢＬの総容量性負荷は５０％低減され、したがって、動的電力が半減される。いくつかの実施形態によれば、書込み動作中、ビット線／ワード線は最大２ＶＤＤにブーストされ、書込み動作の速度および信頼性を増大する。必要とされるブースト電圧は、例えば単一のクロックサイクルで２ＶＤＤを提供することができる図８内の２段ブースト回路を使用して供給される。他の実施形態によれば、例えば図９に示されているように、１つまたは複数の段を含むブースト回路が使用されてもよく、これは、単一のクロックサイクルでｎ個のＶＤＤを提供することができ、ｎは、ブースト回路の段の数に対応する。ブースト回路の実施形態については、下記で図８〜図１０と併せてさらに説明されることになる。
いくつかの実施形態によれば、６４個のＷＢＬを有するメモリについては、６６個のそのようなブースト回路が使用されてよく、この場合、６４個のブースト回路は、書込み動作時に６４個のＷＢＬをブーストし、一方、残りの２個は、ブーストされたＷＷＬおよびＲＷＬ信号を生成する。これらのブーストの面積オーバーヘッドは、２．７％と小さいものとなり得、その理由は、ブースト回路内のキャパシタが、チップのより高い金属層に収容され得る金属−絶縁体−金属（ＭＩＭ）キャパシタで実装され得るからである。
いくつかの実施形態によれば、第２の読出しアクセストランジスタＭ３の電圧レベルは、このようにブーストされたＲＷＬ信号によって増大される。これは、図１内で、ＲＷＬ信号の星印によって示されている。他の実施形態によれば、第２の読出しアクセストランジスタＭ３は、第１の電源より高い電圧を有する第２の電源に結合される。第２の読出しアクセストランジスタＭ３における電圧レベルを増大することによって、Ｍ３の駆動強度が増大し、したがって読出し動作がより迅速に実施される。メモリのＲＢＬもまた、任意選択で、ブースト回路に結合され、または第１の電源より高い電圧を有する第２の電源に接続されてもよく、その結果、ＲＢＬの電圧レベルが増大される。これは、ビットセル１００からのデータの読出し速度をさらに増大することになる。
図２は、１２８ｋｂ ＵＬＶ ＳＲＡＭ２００のアーキテクチャについて説明する。一般的に言えば、そのようなメモリ２００は、行および列を有する行列状に配置された複数のメモリセルを含む。メモリは、各ワード線ＷＬが複数のメモリセルの行を含む複数のワード線と、複数のビット線対とをさらに含む。各ビット線対は、複数のメモリセルの列と、ビット線対のメモリセルの読出しのために配置された読出しビット線ＲＢＬと、ビット線対のメモリセルへの書込みのために配置された書込みビット線ＷＢＬとを含む。
図２内のメモリ２００は、センス増幅器を使用しない読出し方式を実装する。メモリ２００は、ロジック設計規則に準拠する。図２では、各ＲＢＬは３２ビットを含み、または換言すれば、３２個のメモリセルがそれぞれ、ＳＲＡＭビットセル１００を含む。１６、６４、または１２８ビットなど他の数のビットが等しく可能である。上記のように、テールバッファは、Ｍ２−Ｍ３を通じたリーク経路を解消し、低減された静的電力に加えて、非常に低速のクロック周波数であっても正しい読出し動作を提供する。テールバッファは、Ｍ３の活性化の１段前に活性化されることが有利である。ビットセル１００から０を読み出すときの読出し伝搬遅延は０である。１を読み出すとき、ＲＢＬは、Ｍ２およびＭ３を通じて放電され、一方、他のＲＢＬブロック内の他のＲＢＬはすべて論理１のままである。読出し経路は、高い読出し速度、およびより低い動的電力のために（ＣＨＧを使用してプリチャージされた）３２個のワードによって共用される複数の読出しＲＢＬからなる。放電されたＲＢＬは、読出しマルチプレクサをトリガし、最終値は、図２に記載のように、ＮＡＮＤ−ＮＯＲチェーン２０２、２０４を通じて出力するように伝搬する。
いくつかの実施形態によれば、チェーン内の第１のＮＡＮＤ２０６は、高速プルアップのために大きなＰＭＯＳトランジスタを備えるＮＡＮＤであってよい。これは、対応するＲＢＬが小さな割合、例えば１０％または１５％だけ放電されたとき、チェーン内の第１のＮＡＮＤ２０６がすでにスイッチングしているように調整され得ることを意味する。これは、読出しを実質的に高速化することになる。このメモリ２００の測定結果は、３６０ｍＶで１５０ＭＨｚの読出し速度を確認している。
図３は、３段読出しのためのＮＡＮＤ−ＮＯＲ方式について説明する。メモリのサイズに応じて、より多くの、またはより少ない段が必要とされる。例えば、図２では、６段読出し方式が使用される。図３では、ＲＢＬ−Ｐｏｓ−０ｃにおけるビットが読み出される。図３の上部では、ビットセルは、上記のように０を読み出すので放電される。これは、ＲＢＬ内のすべてのＲＢＬ位置が論理１のままであることを意味する。図３の３段読出し方式では、これはＮＡＮＤ−ＮＯＲチェーンを通じて伝搬し、出力にて０として終わる。しかし、下部では、ビットセルが放電され、したがってこの読出し方式からの出力は０になる。
図４〜図７は、本発明の実施形態に係るアドレスデコーダについて説明する。アドレスデコーダ４００、５００、６００、７００は、反復アーキテクチャを有し、その各段は、ワード選択信号に近い。反復アーキテクチャおよび電力配線からの独立性は、それを非常に再構成可能なもの、およびツールにやさしいものにする。デコーダは、ツリー構造上に配置された複数のトランジスタ４０２、５０２、６０２、７０２を含む。各トランジスタは、選択信号に接続され、選択信号は、それが接続されるトランジスタ４０２、５０２、６０２、７０２をターンオンおよびターンオフ（活性化／非活性化、導通／非導通など）するために配置される。このアーキテクチャでは、ツリー構造の各ブランチは、単一のトランジスタを含む。さらに、ルート・ブランチでないツリー構造内の各ブランチは、単一の親ブランチを有する。これは、従来のデコーダに比べて５桁を超えてリーク電流を低減し得、その理由は、電源（ＶＤＤ）とグランドとの間のデコーダを通じた可能なリーク経路が実質的に低減されるからである。
本明細書に記載のメモリについては、図４〜図７内のデコーダは、読出しアドレスを復号し、ＲＷＬ信号を出力するために、または書込みアドレスを復号し、ＷＷＬ信号を出力するために使用され得る。読出しアドレスまたは書込みアドレスは、ルート・ブランチとリーフ・ブランチとの間の経路に沿って複数のトランジスタの中のトランジスタを活性化するための選択信号を提供し、それぞれ読出しアドレスまたは書込みアドレスに基づいて正しいＷＬを選択するために使用される。ツリー構造を通じて導通経路を選択することは、トランジスタ４０２、５０２、６０２、７０２上の選択信号が選択されたトランジスタを同時にスイッチングするとき１つのクロックサイクルで行われ、デコーダを本質的に故障しないものにする。
図４内のデコーダ４００は、３−８デコーダである。したがって、デコーダのアドレス空間は８ビットである。デコーダは、ツリー構造上に配置された複数のトランジスタ４０２を含む。各トランジスタは、選択／非選択（ｎｏｔ ｓｅｌｅｃｔ）信号４０４（Ｓ０、Ｓ１、Ｓ２、Ｓ０Ｎ…）に接続され、これらの信号４０４は、それが接続されるトランジスタ４０２をターンオンおよびターンオフ（活性化／非活性化、導通／非導通など）するために配置される。したがって、この場合、６つの選択信号、すなわち３つの選択信号＋３つの反転選択信号を有し、すべて読出し／書込みアドレスのビットに起因する。
このアーキテクチャでは、ツリー構造の各ブランチは、単一のトランジスタを含む（この場合、ＰＭＯＳトランジスタであるが、下記で述べられることになるように、ＮＭＯＳトランジスタも等しく使用され得る）。さらに、ルート・ブランチでないツリー構造内の各ブランチは、単一の親ブランチを有する。
デコーダ４００の各リーフ・ブランチは、メモリからデータを読み出すまたは書き込むためのワード線を選択するために（デコーダがメモリ内の読出しまたは書込みのために使用されるかどうかに応じて）ＲＷＬ信号またはＷＷＬ信号Ａ０〜Ａ７を提供するように配置される。デコーダへの入力は、この実施形態では、電源ＶＤＤである。他の実施形態によれば、デコーダへの入力は、ブースト回路から受け取られるブースト電圧である。可能なブースト回路の異なる実施形態については下記で説明される。ブーストされた入力電圧は、ブーストされたＲＷＬ／ＷＷＬ信号をもたらすことになる。
デコーダ４００のツリー構造は、ツリー構造がちょうど２つのルート・ブランチ４０２を有し、リーフ・ブランチでないツリー構造内の各ブランチは、２つの子ブランチを有する点で、バイナリツリー構造である。この実施形態については、ツリー構造内の各レベルまたはブランチについて、間で選択する子ブランチが２つしか存在しないので、読出しアドレスまたは書込みアドレス内のビットは、選択信号４０４として直接使用され得る。したがって、値０を有する読出しアドレスまたは書込みアドレス内の第１のビットは、左のルート・ブランチのトランジスタを活性化させることになり、一方、値１を有するビットは、右のルート・ブランチのトランジスタを活性化させることになる。同様にして、読出しアドレスまたは書込みアドレス内の各後続のビットは、読出しアドレスまたは書込みアドレス内の先行するビットによってそのトランジスタが活性化された親ブランチの２つの子ブランチのうちの１つのトランジスタを活性化するために使用され得る。この実施形態では、読出しアドレスまたは書込みアドレス内の最上位ビット（ＭＳＢ）は、２つのルート・ブランチの中で選択するために使用され、一方、最下位ビット（ＬＳＢ）は、２つのリーフ・ブランチを選択するために使用され、間のビットは、ツリー構造のルート・レベルとリーフ・レベルとの間のレベルにおいて選択するために使用される。しかし、逆の場合、すなわち、ＭＳＢがリーフ・レベルで選択するために使用され、一方、ＬＳＢがツリー構造のルート・レベルで選択するために使用される場合も等しく同様である。
図４のデコーダは、３レベルのＰＭＯＳトランジスタ４０２を含み、これは、選択されたＰＭＯＳブランチ内で低いオン抵抗をもたらし、一方、同時に、電圧リークは、トランジスタの積み重ねにより低減される。各リーフ・ブランチ内のＰＭＯＳトランジスタは、グランドに接続された３つ（ツリー構造内のレベルの数と同じ数）の並列配置されたＮＭＯＳトランジスタ４０６が関連付けられる、またはそれらに接続される。図４でわかるように、ＮＭＯＳトランジスタ４０６は、ＰＭＯＳトランジスタと同じ選択信号、すなわちＮＭＯＳトランジスタ４０６のための選択信号を提供するために使用される読出しアドレスまたは書込みアドレスに接続されるので、正しいワードＷＬを表さないツリー構造のリーフ・ブランチにおける少なくとも１つのＮＭＯＳトランジスタが、リーフ・ブランチに（リークまたは他の理由により）存在する電圧がグランドに放電されることになるように活性化されることになる。換言すれば、未選択のリーフ・ブランチは、グランドに放電されることになる。さらに換言すれば、これらのＮＭＯＳが未選択のＷＷＬ／ＲＷＬをグランドに短絡する。
図５内のデコーダ５００のアーキテクチャは、図４のものと同様である。デコーダ５００は、入力電源ＶＤＤを選択されたＷＷＬ／ＲＷＬに転送するように開発されている。いくつかの実施形態では、入力電圧は、下記で説明されることになるブースト電圧である。しかし、図５のデコーダでは、ツリー構造は、８つのルート・ブランチを含む。さらに、各ルート・ブランチ、またはルート・ブランチ内のトランジスタ５０２は、１６個の子ブランチ（トランジスタ）に接続される。また、ツリー構造の第３のレベルは、単一の親ブランチに接続された１６個のブランチを含む。したがって、このツリー構造は、８×１６×１６のデコーダ５００を実現しており、２ｋアドレス空間を提供する。換言すれば、ツリー構造は、ｎ≧２個のレベルを有し、ツリー構造は、２つより多いルート・ブランチを含み、リーフ・ブランチでないツリー構造内の各ブランチは、２つより多い子ブランチを含み、そのため、デコーダ５００は２段デコーダであり、第２段は、ＰＭＯＳトランジスタのツリー構造を通じて正しい経路を活性化するために第１段によって提供される選択信号５０４を使用している。第１段は、さらなるデコーダを含み、ツリー構造内のｎ（この場合３）レベルの各レベルの選択信号は、読出しアドレスまたは書込みアドレスの専用ビットを受け取るさらなるデコーダによって制御される。そのようなさらなるデコーダは、従来技術で知られているレガシ・デコーダであってもよく、または本明細書に記載のデコーダ、すなわちルート・ブランチでないツリー構造内の各ブランチが単一の親ブランチを有する反復ツリーアーキテクチャを有するものであってもよい。そのようなデコーダの混合もまた可能となり得る。例えば、デコーダ５００内の第１のレベルのための選択信号Ｃ０：７を復号するために使用されるデコーダは、図４のものと同様であってよく、その理由は、デコーダ４００は８ビット・アドレス空間を有するからである。第２のレベルのための選択信号Ｂ０：１５を提供する第２のレベルのためのデコーダは、レガシ・デコーダであっても、または図４に記載のものと同じ、しかし１６ビット・アドレス空間を提供するために１つの追加のレベルを有するデコーダであってもよい。このデコーダもまた、例えば４×２×２アーキテクチャを有する図５におけるものと同様のデコーダであってよい。
図５のデコーダ５００では、各リーフ・ブランチは、図４と併せて上記で述べたように未選択のリーフ・ブランチのＰＭＯＳトランジスタをグランドに放電している、並列で配置された３つのＮＭＯＳトランジスタ５０６に接続される。しかし、この放電効果は、例えばデコーダ６００の一部だけが示されている図６に記載のように、異なるように達成されてもよい。このアーキテクチャでは、複数のＰＭＯＳトランジスタ６０２のそれぞれが、グランドに接続されたＮＭＯＳトランジスタに接続される。ＮＭＯＳトランジスタの選択信号は、親ＰＭＯＳトランジスタのための選択信号と同じである。このようにして、正しいＷＬを表さないツリー構造のリーフ・ブランチへのＰＭＯＳトランジスタの経路に沿った少なくとも１つのＮＭＯＳトランジスタが活性化され、ツリー構造のリーフ・ブランチにおけるトランジスタに存在する電圧をグランドに放電することになる。
図４〜図６で説明されたように、正しいＷＬを選択するためにＰＭＯＳトランジスタを使用することは、ＰＭＯＳトランジスタは、ＮＭＯＳトランジスタとは異なり、ブースト電圧をよりよく通す点で有利となり得る。これは、低電力応用例で有利であり、その理由は、オン・モードにおけるＰＭＯＳのゲートはグランドに接続されるため、トランジスタの入力（ＰＭＯＳのゲート）においてブースト電圧を使用することなしに、ブースト電圧がＰＭＯＳトランジスタのソース−ドレインを通過し得るからである。したがって、選択信号の電圧が３００ｍＶと低い場合でさえ、デコーダは、無視できる損失で６００ｍＶをＷＷＬ／ＲＷＬ信号に転送することができる。このようなＰＭＯＳトランジスタを使用することは、ホットＷＬ選択信号をもたらす。しかし、応用例によっては、デコーダからのコールド出力が望ましいことがある。これらの場合、ツリー構造は、ブランチにおいてＮＭＯＳトランジスタを含むべきであり、ＰＭＯＳトランジスタは、デコーダからの正しい出力が達成されることをさらに確実にするために使用されるべきである。そのようなアーキテクチャが図７に示されており、デコーダ７００は、図６のデコーダ６００に対応する。しかし、図４〜図５のデコーダ４００、５００も、図７で説明されているようにして、コールド出力を提供するように再配置されてもよい。
Figure 0006736675
この設計は、単一のクロックサイクルで２ＶＤＤの出力（ＯＵＴＢＯＯＳＴ）を容易にする。本明細書に記載のデジタルシステムのためのメモリの状況では、これは、読出し／書込みに使用される電圧のブーストが単一のクロックサイクルで実施され得るので、メモリに接続されたプロセッサは、読出し動作／書込み動作に必要な以上に待つ必要がないことを意味する。
ブースト回路８００のキャパシタ８０６〜８１２は、設計のコストを低減するために異なるキャパシタンスサイズ（図８のように）を有してもよく、またはキャパシタは、等しいサイズにされてもよい。ＩＣ設計およびチップ業界では、キャパシタのコストは、キャパシタのサイズに依存する。したがって、可能であるとき、ブースト回路８００のコストを低減するためにキャパシタのキャパシタンスを低減することが有利となり得る。出力負荷のための電荷を提供するキャパシタは、より大きくすることが有利となり得、一方、他のキャパシタは、小さいキャパシタンスを有してもよい。ブースト回路８００では、出力負荷のための電荷を提供している第１のＣＰユニット８０２に接続されたキャパシタ８０３は、十分なキャパシタンスＣＢＳＴを有する。実際のキャパシタンス値は、ブースト回路が使用されるべきである応用例に依存する。例えば、ＣＢＳＴは、その電圧がブーストされるべきである書込みビット線ＷＢＬ信号上の容量性負荷に関して選ばれてよい。
次いで、他のキャパシタ８０６、８１０、８１２は、コストを低減するために、より低いキャパシタンスを有してもよい。第１のＣＰユニット８０２の出力に接続されたキャパシタ８１０は、ブーストされた（より高い）電圧を受け取るので、より大きなキャパシタンスを有してもよい。
図８内のブースト回路は、２ＶＤＤを供給する２段回路である。しかし、ブースト回路のアーキテクチャは、応用例に応じて、任意の数の段を含むように拡張されてもよい。図９は、Ｘ個の段が使用されるブースト回路９００を示す。したがって、そのようなブースト回路の出力ＯＵＴは、ＶＤＤのＸ倍である。数の増えた段を除いて、図９のブースト回路９００は、図８００のブースト回路８００と同様である。
上述のブースト回路の発明性のあるアーキテクチャは、ＤＣ−ＤＣコンバータにも使用され得る。そのようなブースト回路１０００が図１０に示されている。図１０内のブースト回路は、３つの段を含むが、２、４、５、または１０など、任意の数の段も等しく使用されてよい。
図１１は、例として、デジタルシステムのためのプロセッサユニットＰＵ１１００に接続されたメモリ、例えば集積回路内に埋め込まれたメモリのためのアーキテクチャを示す。ＰＵ１１００は、読出しアドレス１１０２、書込みアドレス１１０４などの信号をメモリに提供する。読出しアドレス１１０２および書込みアドレス１１０４は、２段デコーダ、例えば上記の図５と併せて述べられているデコーダに供給される。第１段ＷＡＤ／ＲＡＤ１１０６、１１０８は、デコーダのツリー構造内のトランジスタに選択信号を提供するデコーダの第１段を示す。プロセッサ１１００は、ブーストユニット１１１８、１１２０がデコーダの第２段１１１０、１１１２のルート・ブランチにブーストされたＶＤＤを提供することを可能にする読出し／書込みイネーブル信号１１１４、１１１６をさらに提供する。ブーストユニット１１１８、１１２０は、例えば図８〜図９と併せて説明されているようなものであってよい。デコーダ１１１０、１１１２の第２段の入力電圧をブーストすることによって、電圧がブーストされたＲＷＬ、ＷＷＬ信号１１２２、１１２４が達成される。これは、より高い読出し／書込み速度をもたらし、また、ブーストされたＷＷＬ信号１１２４は、図１と併せて上記のように、ビットセルの単一の書込みアクセストランジスタ設計を容易にする。いくつかの実施形態によれば、ＲＷＬ信号を復号するためのデコーダの第２段１１１０への入力電圧はブーストされず、したがってこれは、ＲＷＬ信号もブーストされないことになることに留意されたい。また、いくつかの実施形態によれば、デコーダの第２段１１１０、１１１２への電圧入力は、第１の電源ＶＤＤより高い電圧を有する第２の電源の結果であり、例えば第２の電源は２ＶＤＤであり得ることに留意されたい。
ブーストされたＲＷＬ／ＷＷＬ１１２２、１１２４は、メモリアレイ１１２６によって受け取られる。メモリアレイは、行および列を有する行列状に配置された複数のメモリセルを含む。メモリアレイ１１２６は、各ワード線ＷＬが複数のメモリセルの行を含む複数のワード線をさらに含む。メモリアレイは、複数のビット線対をさらに含み、各ビット線対は、複数のメモリセルの列と、ビット線対のメモリセルの読出しのために配置された読出しビット線ＲＢＬと、ビット線対のメモリセルへの書込みのために配置された書込みビット線ＷＢＬとを含む。メモリアレイ内の各メモリセルは、上記の図１と併せて説明されているように、スタティックランダムアクセスメモリ（ＳＲＡＭ）ビットセルを含む。
図１１では、単一の書込みビット線ＷＢＬ１１３０だけが示されており、読出しビット線ＲＢＬは、説明を容易にするために省略されている。メモリのＷＢＬは、さらなるブースト回路１１２８に結合され、その結果、ＷＢＬの電圧レベルが増大される。これは、メモリの書込み速度を増大することになる。いくつかの実施形態によれば、ＷＢＬ１１３０は、代わりに第１の電源より高い電圧を有する第２の電源に結合される。
上記は、書込み動作中、ＷＷＬおよびＷＢＬが２×ＶＤＤにブーストされるので、単一の書込みＢＬ（ＷＢＬ）でのメモリの書込み動作を可能にし得る。
概要では、開示されている実施形態は、一般に電子ハードウェアの分野に関し、詳細には低電圧ＳＲＡＭに関する。

Claims (10)

  1. 第１の電源（ＶＤＤ）に接続されたメモリであって、
    行および列を有する行列状に配置された複数のメモリセルと、
    各ワード線ＷＬが前記複数のメモリセルの行を含む複数のワード線と、
    各ビット線対が前記複数のメモリセルの列を含む複数のビット線対と、
    前記複数のメモリセルの列と、
    前記ビット線対の前記メモリセルの読出しのために配置された読出しビット線ＲＢＬと、
    前記ビット線対の前記メモリセルへの書込みのために配置された書込みビット線ＷＢＬと、を備え、
    スタティックランダムアクセスメモリ（ＳＲＡＭ）ビットセル（１００）を含む各メモリセルが、
    ２つのクロスカップリングインバータ（Ｉ１、Ｉ２）と、
    前記メモリセルを含む前記ＷＢＬから前記ＳＲＡＭビットセルへデータを供給するように配置された単一の書込みアクセストランジスタであって、書込みワード線ＷＷＬ信号を使用して活性化されるように配置された単一の書込みアクセストランジスタ（Ｍ１）と、
    前記ＳＲＡＭビットセルからデータを送るように配置された第１の読出しアクセストランジスタ（Ｍ２）および第２の読出しアクセストランジスタ（Ｍ３）と、を含み、前記第２の読出しアクセストランジスタ（Ｍ３）は、読出しワード線ＲＷＬ信号を使用して活性化されるように配置され、前記第１の読出しアクセストランジスタ（Ｍ２）は、前記２つのクロスカップリングインバータによって記憶されたデータを移すように配置され、
    前記ビットセルは、前記メモリセルの読出し動作中、前記第１の読出しアクセストランジスタ（Ｍ２）をグランドに接続し、そうでない場合、前記第１の読出しアクセストランジスタ（Ｍ２）を前記第１の電源に接続するように配置されたインバータ（テールバッファ）に接続され、
    前記複数のワード線の各ＷＬは、第１および第２のデコーダ（４００、５００、６００、７００）に接続され、
    前記第１のデコーダは、読出しアドレスを復号するように、また前記ＲＷＬ信号を出力し、ＷＬを選択し、前記選択されたＷＬの前記メモリセル内に含まれる前記ＳＲＡＭビットセルのデータを読み出し、それにより、前記選択されたＷＬは、読み出されたデータを前記選択されたＷＬの前記メモリセルの前記第２の読出しアクセストランジスタに供給することになるように配置され、
    前記第２のデコーダは、書込みアドレスを復号するように、また前記ＷＷＬ信号を出力し、ＷＬを選択し、前記選択されたＷＬの前記メモリセル内に含まれる前記ＳＲＡＭビットセルにデータを書き込み、それにより、前記選択されたＷＬは、前記選択されたＷＬの前記メモリセルの前記書込みアクセストランジスタにデータが供給されることになるように配置され、
    前記単一の書込みアクセストランジスタ（Ｍ１）の電圧レベルを第１の電圧のレベルより高い電圧レベルに増大するための第１のブースト回路（８００、９００）、および／または前記第２の読出しアクセストランジスタ（Ｍ３）の電圧レベルを前記第１の電圧のレベルより高い電圧レベルに増大するための第２のブースト回路（８００、９００）をさらに備え、および／または前記メモリの前記ＷＢＬのそれぞれは、前記ＷＢＬの電圧レベルを前記第１の電圧のレベルより高い電圧レベルに増大するように配置されたさらなるブースト回路（８００、９００）に結合され、
    前記第１のブースト回路、第２のブースト回路、および複数の他のブースト回路のうちの少なくとも１つは、
    少なくとも１つの第１および第２のチャージポンプユニットを含み、各チャージポンプユニットは、４つのクロスカップリングトランジスタおよび２つのキャパシタを含み、各チャージポンプユニットは、前記電源によって給電され、各チャージポンプユニットは、第１の電圧を受け取るための入力と、前記第１の電圧より高い第２の電圧を供給するための出力とをさらに含み、各チャージポンプユニットは、前記２つのキャパシタを介して、クロック信号と、前記クロック信号の１８０度位相シフトバージョンを受け取るために配置され、前記第２のチャージポンプの前記入力は、前記クロック信号によって制御されるインバータを通じて前記第１のチャージポンプの前記出力に接続されるメモリ。
  2. 前記２つのクロスカップリングインバータは、サイズが非対称である、請求項１に記載のメモリ。
  3. 前記第１および第２のデコーダは、複数のトランジスタ（４０２、５０２、６０２、７０２）を含み、
    各トランジスタは、前記トランジスタを活性化および非活性化するように配置された選択信号（４０４、５０４）に接続され、
    前記複数のトランジスタは、ツリー構造で配置され、前記ツリー構造の各ブランチは、単一のトランジスタを含み、前記ツリー構造は、少なくとも２つのルート・ブランチを含み、ルート・ブランチでない前記ツリー構造内の各ブランチは、単一の親ブランチを有し、前記ツリー構造の各リーフ・ブランチは、前記ＷＬを選択して前記メモリからデータを読み出すまたは書き込むためにＲＷＬ信号またはＷＷＬ信号を提供するように配置され、
    前記読出しアドレスまたは前記書込みアドレスは、ルート・ブランチとリーフ・ブランチとの間の経路に沿って前記複数のトランジスタの中のトランジスタを活性化するための選択信号を提供し、それぞれ前記読出しアドレスまたは前記書込みアドレスに基づいて正しいＷＬを選択するために使用される、請求項１または２に記載のメモリ。
  4. 前記ツリー構造は、ｎ個のレベルを有し、前記ツリー構造で配置された前記複数のトランジスタは、ＰＭＯＳトランジスタであり、リーフ・ブランチ内に含まれる各ＰＭＯＳトランジスタは、グランドに接続されたｎ個の並列配置されたＮＭＯＳトランジスタに接続され、前記読出しアドレスまたは前記書込みアドレスは、前記正しいＷＬを表さない前記ツリー構造の前記リーフ・ブランチにある少なくとも１つのＮＭＯＳトランジスタが活性化され、前記リーフ・ブランチに存在する電圧を前記グランドに放電するように、前記ｎ個のＮＭＯＳトランジスタに前記選択信号を提供するために使用される、請求項３に記載のメモリ。
  5. ツリー構造で配置された前記複数のトランジスタは、ＰＭＯＳトランジスタであり、前記複数のＰＭＯＳトランジスタのそれぞれは、グランドに接続されたＮＭＯＳトランジスタに接続され、前記読出しアドレスまたは前記書込みアドレスは、前記正しいＷＬを表さない、ＰＭＯＳトランジスタから前記ツリー構造の前記リーフ・ブランチまでの経路に沿った少なくとも１つのＮＭＯＳトランジスタが活性化され、前記リーフ・ブランチに存在する電圧を前記グランドに放電するように、前記ＮＭＯＳトランジスタに選択信号を提供するために使用される、請求項３に記載のメモリ。
  6. 前記ツリー構造は、ちょうど２つのルート・ブランチを有し、リーフ・ブランチでない前記ツリー構造内の各ブランチは、２つの子ブランチを有し、前記読出しアドレスまたは書込みアドレス内の第１のビットは、前記２つのルート・ブランチの１つを活性化するために使用され、前記読出しアドレスまたは書込みアドレス内の各後続のビットは、前記読出しアドレスまたは書込みアドレス内の先行するビットによってそのトランジスタが活性化された前記親ブランチの前記２つの子ブランチのうちの１つの前記トランジスタを活性化するために使用されている、請求項３から５のいずれかに記載のメモリ。
  7. 前記ツリー構造は、ｎ≧２個のレベルを有し、前記ツリー構造は、２つより多いルート・ブランチを含み、リーフ・ブランチでない前記ツリー構造内の各ブランチは、２つより多い子ブランチを含み、
    前記ツリー構造における前記ｎ個のレベルの各レベルの前記選択信号は、前記読出しアドレスまたは書込みアドレスの専用ビットを受け取るさらなるデコーダによって制御され、前記ツリー構造における前記ｎ個のレベルの各レベルの前記選択信号を制御する前記さらなるデコーダは、前記第１または第２のデコーダとは異なる、請求項３から５のいずれかに記載のメモリ。
  8. 前記さらなるデコーダは、請求項３から６のいずれかに記載のデコーダである、請求項７に記載のメモリ。
  9. 前記第１の電源は、前記メモリの単一の電源である、請求項１から８のいずれかに記載のメモリ。
  10. 前記単一の書込みアクセストランジスタ、
    前記第２の読出しアクセストランジスタ、
    前記メモリの前記書込みビット線のそれぞれ、および
    前記メモリの前記読出しビット線のそれぞれ
    のうちの少なくとも１つが、前記第１の電源より高い電圧を有する第２の電源に結合される、請求項１から８のいずれかに記載のメモリ。
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