JP6764375B2

JP6764375B2 - 電界効果型トランジスタ

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Publication number: JP6764375B2
Application number: JP2017124597A
Authority: JP
Inventors: 卓也堤; 松崎　秀昭; 秀昭松崎
Original assignee: Nippon Telegraph and Telephone Corp; NTT Inc USA
Current assignee: NTT Inc; NTT Inc USA
Priority date: 2017-06-26
Filing date: 2017-06-26
Publication date: 2020-09-30
Anticipated expiration: 2037-06-26
Also published as: JP2019009321A

Description

本発明は、ゲート短縮による高周波動作を実現し、かつ電界集中に伴う短チャネル効果を抑制可能な電界効果型トランジスタの構造に関する。

０．３〜３．０ＴＨｚの電磁波周波数帯であるテラヘルツ波には、数１０Ｇｂ/ｓを超える高速無線通信や、３次元イメージングによる非破壊内部検査、電磁波吸収を利用した成分分析など、これまでにはない新たなアプリケーション創出の可能性が秘められている。

テラヘルツ波によるアプリケーションを実現するためには、それを構成する電子デバイスについて良好な高周波特性が必要とされる。一般的に良好な高周波特性を有する電子デバイスとして、物性的に特に高い電子移動度を有する化合物半導体を材料とした電界効果型トランジスタが用いられる。今後テラヘルツ波技術の更なる発展に向けては、より良好な高周波特性を有する電界効果型トランジスタが必要である。

電界効果型トランジスタは、半導体基板と、半導体基板上に形成された半導体層と、半導体層上に形成されたゲート電極と、ゲート電極の両脇に形成されるソース電極及びドレイン電極とで構成される。特に、周波特性に優れる高電子移動度トランジスタ（ＨＥＭＴ）は、半導体基板上に対して積層方向に、バッファ層、伝導チャネル層、キャリア供給層、障壁層、オーミックキャップ層などから構成される。

電界効果型トランジスタでは、ゲート電極に対して電位を印加すると、その強度に応じ、キャリア供給層から伝導チャネル層に対してキャリアが供給されて形成される２次元電子ガスの濃度が変調され、ソース電極とドレイン電極との間に形成された伝導チャネル層を通じて電子が移動する。この際、キャリアが走行する伝導チャネル層と電子供給層は空間的に分離されて不純物による散乱が抑制されるため、電子移動度を向上させることができる。その結果、電界効果型トランジスタでは、高周波動作を実現することができる。

優れた高周波特性を有する電界効果型トランジスタを実現するためには、この伝導チャネル層における変調速度を向上させることが必要である。この変調速度を向上させるためには、ゲート長を短縮し、伝導チャネル層におけるキャリア走行時間を短縮させることが必要である。

しかしながら、ゲート長の短縮を推し進めた場合、伝導チャネル長も同時に短くなる。この状態でドレイン電圧を印加すると、ゲート電極直下の伝導チャネル層においてドレイン電極からの電界が作用し、伝導チャネル層を走行するキャリアの分布に偏りを生じさせる。この悪影響を短チャネル効果と呼び、ＤＩＢＬ（Drain induced barrier lowering）やインパクトイオン化と呼ばれる現象を引き起こす。電界効果型トランジスタに対して、ＤＩＢＬはしきい値電圧の低下、ピンチオフ特性の劣化、サブスレッショルド特性の劣化などを主に引き起こし、インパクトイオン化はデバイスの信頼性劣化やキンクの発生などを主に引き起こす。

その結果、ゲート長を短縮してキャリア走行時間を短くする効果よりも、短チャネル効果による特性劣化の影響が大きくなり、高周波特性は著しく劣化する。よって、ゲート短縮に伴い発生する電界集中による短チャネル効果を抑制しながら、高周波特性を向上させた電界効果型トランジスタを実現する必要がある。

ゲート電極直下のドレイン電極側付近の伝導チャネル層を含めて、ゲート電極及びドレイン電極間の電界強度を緩和する代表的な従来技術として、フィールドプレート構造がある（例えば特許文献１及び２参照）。

図１は、特許文献１に記載された電界効果型トランジスタの構成を示す。図１には、半導体基板１１と、半導体基板１１上に形成された伝導チャネル層１２と、ソース電極１３と、ドレイン電極１４と、ゲート電極１５と、ゲート電極１５と接してチャネル層１２上に形成された第１の誘電体層１６と、少なくともソース電極１３とゲート電極１５との間の伝導チャネル層１２上に形成された第２の誘電体層１７と、ゲート電極１５を上方から覆うとともに第１の誘電体層１６の上面に垂下する先端部１９を備えたソースウォール１８と、を備えた、フィールドプレート構造を有する電界効果型トランジスタが記載されている。図１に示される電界効果型トランジスタでは、第１の誘電体層１６は、第２の誘電体層１７よりも誘電率が高い。

図１に示す特許文献１に記載の構成によると、ドレイン電極１４とゲート電極１５との間の電気力線が、第２の誘電体層１７よりも高誘電率の第１の誘電体層１６を介してソースウォール１８の先端部１９の方に引き寄せられるため、ゲート電極１５直下のドレイン電極側付近の伝導チャネル層１２を含めて、ドレイン電極１４とゲート電極１５との間の電界集中を緩和させることができる。

図２は、特許文献２に記載された電界効果型トランジスタの構成を示す。図２には、半導体基板２１と、半導体基板２１上に形成された窒化物半導体層２２と、ソース電極２３と、ドレイン電極２４と、ゲート電極２５と、ドレイン電極２４とゲート電極２５との間の領域において形成される第１のフィールドプレート２６と、第１のフィールドプレート２６と絶縁されて上部に形成される第２のフィールドプレート２７と、ドレイン電極２４とゲート電極２５との間の領域において窒化物半導体層２２の表面を被覆する第１の絶縁膜２８と、第１のフィールドプレート２６とドレイン電極２４との間の領域において、第１の絶縁膜２８上に設けられた第２の絶縁膜２９と、を備えた、デュアルフィールドプレート構造を有する電界効果型トランジスタが示されている。

第２のフィールドプレート２７は、第１のフィールドプレート２６とドレイン電極２４との間の領域にあって第１のフィールドプレート２６をドレイン電極２４から遮蔽する遮蔽部３０を含む。遮蔽部３０の上端は、第１のフィールドプレート２６の上端よりも上部に位置しており、ゲート電極２５及び第１のフィールドプレート２６から形成される構造体の上部に第２のフィールドプレート２７がオーバーラップしている。

図２に示す電界効果型トランジスタによると、該デュアルフィールドプレート構造によって、ゲート電極２５直下のドレイン電極側付近の窒化物半導体層２２を含めて、ドレイン電極２４とゲート電極２５との間の電界集中を効率的に緩和させることができる。

特許４７６８９９６号公報特許４９６８０６７号公報

しかしながら、上述した従来技術は、いずれも高出力応用の電界効果型トランジスタにおいて耐圧特性向上のために供される。つまり、ゲート電極やドレイン電極に対して１０Ｖから数１００Ｖ程度か、それ以上の電圧を印加した場合において、ゲート電極下端からドレイン電極の全領域にわたって、電界集中を緩和させ、絶縁破壊を抑制するための構造であり、高周波特性を向上させるための構造ではない。

実際にフィールドプレート構造を採用した場合、実効的にはゲート電極やソース電極の面積が拡大される分だけ寄生容量を増大させてしまう。寄生容量の増大は、電界効果型トランジスタを伝搬する信号の伝送遅延を増加させ、高速化を阻害する。これは、電界効果型トランジスタの高周波動作の実現の妨げとなる。

以上をまとめると、ゲート短縮による短チャネル効果を精度よく制御し、かつ寄生容量を増大させないことによって高周波動作を実現可能な電界効果型トランジスタの構造の実現が大きな課題である。

上記課題を解決するために、本発明の一態様に係る電界効果型トランジスタは、半導体基板の回路形成面側に、バッファ層と、伝導チャネル層と、スペーサ層と、キャリア供給層と、障壁層と、が順次積層され、前記障壁層上に離間して形成された２つのオーミックキャップ層と、前記２つのオーミックキャップ層上にそれぞれ形成されたソース電極及びドレイン電極と、前記障壁層上で前記ソース電極及び前記ドレイン電極間に形成されたゲート電極と、を備えた電界効果型トランジスタであって、前記回路形成面側とは反対側の前記半導体基板の裏面側であって、前記ゲート電極と前記ドレイン電極との間の位置に、前記伝導チャネル層に接しないように前記半導体基板に埋め込まれて形成された電界緩和用電極をさらに備え、前記電界緩和用電極は、電位を印加可能に構成されていることを特徴とする。

本発明に係る電界効果型トランジスタによると、フィールドプレート構造を形成することなく、ゲート電極直下のドレイン電極側付近の伝導チャネル層の電界集中を緩和させる構造であるため、寄生容量を低減して高周波化を図りながら短チャネル効果を抑制することができる。

特許文献１に記載された電界効果型トランジスタの構成を示す図である。特許文献２に記載された電界効果型トランジスタの構成を示す図である。本発明の実施例１に係る電界効果型トランジスタの構成を示す模式的な断面拡大図である。本発明の実施例１に係る電界効果型トランジスタの構成を示す上面図である。電界緩和用電極の形成前において、ソース電極を接地し、ドレイン電極１０９に対して正のバイアス電位を印加した状態を示す図である。電界緩和用電極の形成後において、ソース電極を接地し、ドレイン電極１０９に対して正のバイアス電位を印加した状態を示す図である。本発明の実施例２に係る電界効果型トランジスタの構成を示す模式的な断面拡大図である。本発明の実施例３に係る電界効果型トランジスタの構成を示す上面図である。図８のIX−IX’断面拡大図である。本発明の実施例４に係る電界効果型トランジスタの構成を示す模式的な断面拡大図である。本発明の実施例５に係る電界効果型トランジスタの構成を示す模式的な断面拡大図である。

本発明は、高周波性能を維持することを前提としている。例えばＩｎＰ系のゲート長１００ｎｍ以下のテラヘルツ帯の動作が期待できる電界効果型トランジスタの場合には、最大数Ｖ程度の電圧をゲート電極やドレイン電極に対して印加して動作させる場合を想定している。この場合、ゲート電極下端におけるドレイン電極からの電界集中は、電子などの伝導キャリアに影響を及ぼす程度、つまり特許文献１及び２に記載のようなフィールドプレート構造を高出力応用する場合よりも微弱である。つまり、高速動作する電界効果型トランジスタの短チャネル効果の抑制には、このわずかな電界集中を緩和させれば充分である。

本発明は、高周波動作を実現するためにゲート長を短縮した電界効果型トランジスタにおいて、ゲート電極直下のドレイン電極側付近の伝導チャネル層における電界集中を精度良く緩和し、かつ寄生容量の増加を抑えることによって高周波動作化を実現する。

（実施例１）
図３は、本発明の実施例１に係る電界効果型トランジスタの構成を示す模式的な断面拡大図（後述の図４のIII-III’断面図）である。図３には、半導体基板１０１と、半導体基板１０１上に形成されたバッファ層１０２と、バッファ層１０２上に形成された伝導チャネル層１０３と、伝導チャネル層１０３上に形成されたスペーサ層１０４と、スペーサ層１０４上に形成されたキャリア供給層１０５と、キャリア供給層１０５上に形成された障壁層１０６と、障壁層１０６上に離間して形成された２つのオーミックキャップ層１０７と、２つのオーミックキャップ層１０７上にそれぞれ形成されたソース電極１０８及びドレイン電極１０９と、障壁層１０６上でソース電極１０８及びドレイン電極１０９間に形成されたゲート電極１１０と、ソース電極１０８及びドレイン電極１０９のゲート電極１１０側の側部にそれぞれ形成されたゲートマスク用絶縁膜１１１と、半導体基板１０１の裏面側に形成された電界緩和用電極１１２と、を備えた電界効果型トランジスタが示されている。ここで、図１において半導体基板１０１上にバッファ層１０２等が形成されている面を回路形成面とし、その反対側の面を裏面とする。

図３に示されるように、ゲート電極１１０に対してソース電極１０８及びドレイン電極１０９側方向の両脇には、リセス領域１１３が存在する。また、ソース電極１０８及びドレイン電極１０９の各々の直下に形成されたスペーサ層１０４、キャリア供給層１０５、障壁層１０６及びオーミックキャップ層１０７により、オーミック領域１１４が構成されている。

電界緩和用電極１１２は、半導体基板１０１の裏面であってドレイン電極１０９及びゲート電極１１０間の位置に、伝導チャネル層１０３に接しないように半導体基板１０１に埋め込まれて形成されている。電界緩和用電極１１２は、ゲート電極１１０直下のドレイン電極１０９側付近の伝導チャネル層１０３における電界集中を緩和するように補償電位を印加するように構成されている。

図４は、本発明の実施例１に係る電界効果型トランジスタの上面図である。図４に示されるように、電界緩和用電極１１２は、ソース電極１０８、ドレイン電極１０９及びゲート電極１１０と平行に形成されており、半導体基板１０１の裏面と回路形成面との間を貫通する基板貫通ヴィア１１５に接続されている。また、半導体基板１０１の回路形成面には、端部に電界緩和用電極パッド１１６、及び反対側の端部にゲート電極パッド１１７が形成されている。電界緩和用電極１１２は基板貫通ヴィア１１５を介して電界緩和用電極パッド１１６に接続されており、ゲート電極１１０はゲート電極パッド１１７に接続されている。

以下の実施例では、ＩｎＰを用いたＩｎＰ−ＨＥＭＴを例に説明する。伝導チャネルは電子が多数キャリアとなる。しかし、本発明は、ＩｎＰ系材料に限定されず、本発明の原理を逸脱しない限り、他の半導体材料を用いた電界効果型トランジスタにも適用可能である。

まず、ＩｎＰからなる半導体基板１０１上に、ＩｎＡｌＡｓからなる膜厚１００〜３００ｎｍのバッファ層１０２、ＩｎＧａＡｓからなる膜厚５〜２０ｎｍの伝導チャネル層１０３、ＩｎＡｌＡｓからなる膜厚２〜５ｎｍのスペーサ層１０４、不純物としてＳｉが１×１０¹⁹〜２×１０¹⁹ｃｍ^-3ドープされたＩｎＡｌＡｓからなるキャリア供給層１０５、ＩｎＡｌＡｓからなる膜厚５〜２０ｎｍの障壁層１０６、及びＳｉが１×１０¹⁹〜２×１０¹⁹ｃｍ^-3ドープされたＩｎＧａＡｓからなるオーミックキャップ層１０７を、有機金属気相成長法や分子線エピタキシー法などによって結晶成長させることにより順次積層する。

オーミックキャップ層１０７のオーミック領域１１４の部分に、例えば、Ｔｉ/Ｐｔ/Ｎｉ、もしくは少なくともこれらの金属を含んだ複数種の金属の組み合わせからなるソース電極１０８及びドレイン電極１０９を形成する。ソース電極１０８及びドレイン電極１０９の直下にオーミック領域１１４のオーミックキャップ層１０７が存在することにより、ソース電極１０８及びドレイン電極１０９は、半導体基板１０１に対してオーミック接合する。

オーミックキャップ層１０７、ソース電極１０８及びドレイン電極１０９上に、ゲートマスク用絶縁膜１１１を形成する。ゲートマスク用絶縁膜１１１は、例えば酸化シリコンや窒化シリコンで構成することができ、典型的な厚さは例えば２０〜２００ｎｍである。この厚さでゲートマスク用絶縁膜１１１を形成することによって、短いゲート長及び高い歩留まりを兼ね備えた電界効果型トランジスタの実現が可能になる。

次に、ソース電極１０８とドレイン電極１０９との間のゲートマスク用絶縁膜１１１及びオーミックキャップ層１０７を部分的に除去することにより障壁層１０６が部分的に露出するように開口部に形成する。その後、開口部の側壁部分のオーミックキャップ層１０７を選択的に除去することにより、開口部から横方向にオーミックキャップ層１０７が除去されたリセス領域１１３を形成する。

次に、開口部に、下端が障壁層１０６に達するゲート電極１１０を形成する。ゲート電極１１０の主材料には、Ａｕ、Ａｇ、Ｃｕなどの低抵抗金属が用いられ、その形成方法には例えば電界めっき、無電解めっき法、スパッタリング法、真空蒸着法が用いられる。

ゲート電極１１０のサイズや形状は、それぞれソース電極１０８及びドレイン電極１０９に対して寄生容量が発生せず、かつゲート電極１１０全体の抵抗が十分低くなるように設計される。ゲート長（チャネル）と平行な方向（以下、この方向をゲート長方向とする）におけるゲート電極１１０の長さは、例えば典型的には０．０１〜５μｍに設計される。また、ゲート電極１１０のゲート長方向の長さは、例えばＴ字型にするなど、ゲート電極１１０の回路形成面側の端部のゲート長方向の長さが、ゲート電極１１０の裏面側の端部のゲート長方向の長さよりも大きくなるように設計してもよい。

ゲート電極１１０とソース電極１０８との間の間隔、及びゲート電極１１０とドレイン電極１０９との間の間隔は、例えば、概ね２００〜３０００ｎｍとすることができる。特に、トランジスタの出力特性をより良好なものとするために、ゲート電極１１０とソース電極１０８との間の間隔に比べ、ゲート電極１１０とドレイン電極１０９との間の間隔を大きくするように設定してもよい。

上記の手法を用いてゲート電極１１０を形成することにより、ゲート電極１１０の抵抗を十分小さくし、良好な高周波特性を具備する電界効果型トランジスタを実現できる。

さらに、ゲート電極１１０の両脇にはリセス領域１１３が存在する。リセス領域１１３のサイズは、寄生抵抗の増大効果と寄生容量やドレインコンダクタンスの低減効果のバランスに基づいて設計される。例えば典型的には、ソース電極１０８側のリセス領域１１３のゲート長方向の長さは２０〜２００ｎｍ、ドレイン電極１０９側のリセス領域１１３のゲート長方向の長さは５０〜３００ｎｍとすることができる。

半導体基板１０１の裏面であって、ドレイン電極１０９及びゲート電極１１０間の位置に、電界緩和用電極１１２を伝導チャネル層１０３に接しないように半導体基板１０１に埋め込んで形成する。電界緩和用電極１１２は、半導体基板１０１の回路形成面側を別の支持基板などで支持し、各種エッチングを行うことによって深堀構造を形成し、その後に導電性材料を充填もしくは深堀構造の側壁に被膜することによって形成される。当該エッチングには、クエン酸や塩酸、リン酸系のエッチャントを用いたウェットエッチング法、ＨＩ、ＨＢｒ、Ｃｌ₂などのガスプラズマを用いたドライエッチング法、もしくはその組み合わせを用いる。

該深堀構造は、半導体基板１０１の回路形成面まで貫通して形成されないように、電界緩和用電極１１２の回路形成面側の端部から伝導チャネル層１０３の底面までの距離が０．０１〜１μｍ程度になるように形成することができる。それにより、電界集中を効率に緩和し、短チャネル効果の抑制効果を最大化することができる。ただし、電界集中の緩和の効果の程度を考慮し、電界緩和用電極１１２を上記以外の位置に形成しても構わない。

半導体基板１０１の回路形成面まで貫通させず、精度良く電界緩和用電極１１２の深堀構造を実現するため、エッチングストップ層を半導体基板１０１に形成してもよい。このエッチングストップ層は、バッファ層１０２の裏面側に一層形成され、ドライエッチングもしくはウェットエッチングの速度が選択的に遅い性質を持つ。この性質により、上記深掘構造の精度を高めることができる。

この時、半導体基板１０１を所望の厚さまで薄く加工してもよい。所望の厚さに半導体基板１０１を薄くすることで、電界緩和用電極１１２の深さ方向における加工精度を十分高め、電界緩和用電極１１２によるゲート電極１１０直下のドレイン電極側付近の伝導チャネル層１０３における電界制御性を高めることができる。典型的な加工後の半導体基板１０１の厚さは２０〜３００μｍであるが、電界緩和用電極１１２の形成サイズによってはこれ以上に薄くしてもかまわない。

電界緩和用電極１１２の形成位置は、ゲート電極１１０からドレイン電極１０９間の距離に対し、ゲート電極１１０とドレイン電極１０９の間をゲート電極１１０から０〜３０％に内分する位置に形成すれば、短チャネル効果を抑制するため、最も有効に伝導チャネル層１０３を制御することができる。ただし、電界集中の緩和の効果の程度を考慮し、電界緩和用電極１１２を上記以外の位置に形成しても構わない。

電界緩和用電極１１２のゲート長方向の長さは、ゲート電極１１０のゲート長方向の長さ以下か、同程度のスケールで形成される。このような長さに設定することによって、性能を維持しながら電界緩和効果を最大化することができる。ただし、電界集中の緩和の効果を考慮し、電界緩和用電極１１２のゲート長方向の長さを上記以下としても構わない。また、電界緩和用電極１１２のゲート長方向の長さの下限は、これを形成するための製造技術によって制限されることはあっても、所望する本発明の効果の程度を勘案した設計事項として決定される。

電界緩和用電極１１２は、その内部に金属材料が充填された構成としてもよい。金属材料の主材料にはゲート電極１１０と同様にＡｕ、Ａｇ、Ｃｕなどの低抵抗金属を用いることができ、その形成方法には例えば電界めっき、無電解めっき法、スパッタリング法、真空蒸着法などが用いられる。

また、電界緩和用電極１１２は、その側壁にのみ金属被膜が形成された構成としてもよく、その金属被膜内部を強度の確保のために適当な充填材料で充填してもよい。充填材料としては、例えば、ベンゾシクロブテンやポリイミド系樹脂、エポキシ樹脂ＵＶなどの有機樹脂や、Ａｕ、Ａｇ、Ｃｕなどの金属などが挙げられる。充填方法は、電界めっき法や無電解めっき法でもよいし、適当な粘度を持つ材料をディスペンス法、スキージ法、インクジェット法によって充填してもよい。ただし、電界緩和用電極１１２を充填しなくとも十分な強度が得られる場合には、必ずしも充填材料で充填する必要はない。

尚、本発明に係る構造は、上述したようなフィールドプレート構造とよく似た構造を採用しているが、その作用効果はそれと異なるものである。フィールドプレート構造は、例えば閾値の制御を作用効果としてチャネル全体のポテンシャルを変調することを目的に、ゲート印加電圧によってチャネル部に形成されるゲート電界が十分に強い電界となるように、設置する電極の位置や大きさを調整する構造である。フィールドプレート構造の場合、実効的にゲート−チャネル間の容量を大きく増やすことになるため、高速動作は望めない。

一方、本発明では、半導体基板１０１の裏面に形成される電界緩和用電極１１２は物理的大きさも小さいため、顕著な容量増加は生じさせない。また、そもそもチャネル全体のポテンシャル変調を狙うものでなく、ゲート電極１１０の直下のドレイン電極側付近の伝導チャネル層１０３における電界を緩和することを目的として、電界緩和用電極１１２の位置と大きさを調整し、設置したものである。そのため、本発明に係る構造は、いわゆる電界緩和用構造とは、物理構造、設置の目的、作用効果が全く異なることは明確である。

図５及び図６を用いて、本発明の実施例１に係る電界効果型トランジスタによる短チャネル効果の抑制効果を説明する。図５及び図６はそれぞれ、電界緩和用電極１１２の形成前及び形成後において、ソース電極１０８からドレイン電極１０９へ電子をドリフトさせるために、ソース電極１０８を接地し、ドレイン電極１０９に対して正のバイアス電位を印加した状態を示している。図５及び図６では、伝導チャネル層１０３に電子を供給するため、ゲート電極１１０には正のバイアス電位が入力されている状態を想定している。実際には、ゲート電極１１０には高周波信号が印加されることになる。

まず、図５に示す電界緩和用電極１１２が形成されていない状態について説明する。ゲート長が短縮された電界効果型トランジスタにおいては、ドレイン電極１０９に印加された正のバイアス電位によって、ゲート電極１１０直下のドレイン電極側付近の伝導チャネル層１０３における電界が集中する。その結果、伝導チャネル層１０３中の電子がドレイン電極１０９側に引き寄せられ、伝導チャネル層１０３における電子分布がドレイン電極１０９側に偏ることになる。

理想的には、ゲート電極１１０直下のドレイン電極側付近の伝導チャネル層１０３における電界強度は、ゲート電位のみによって影響され、電子の走行方向に対して平行に電位勾配が生じる状態が望ましいが、ゲート長又はチャネル長が短くなると、ドレイン電極１０９に印加された電圧の影響がゲート電極１１０直下のドレイン電極側付近の伝導チャネル層１０３やその周囲にも無視できない程度に及ぶ。このことによって、閾値電圧の低下、ピンチオフ特性の劣化、サブスレッショルド特性の劣化が顕著となる。

次に、図６に示すように、電界緩和用電極１１２が形成され、電界緩和用電極１１２に対して負のバイアス電位を印加した状態について説明する。この場合、伝導チャネル層１０３に対し、ドレイン電極１０９に印加された正のバイアスによる電界集中を、電界緩和用電極１１２からの負の電位が緩和するように作用させることができる。その結果、ＤＩＢＬを起因とする閾値電圧の低下及びサブスレッショルド特性の劣化を抑止することができる。

伝導チャネル層１０３の電子を制御するために必要な電界緩和用電極１１２に対する負のバイアスの印加量は、本発明に係る構造を平行平板構造として単純化して考えると、以下の式を目安として見積もることができる。

ここで、Ｖ_bは電界緩和用電極１１２からの必要なバイアスの印加量、Ｄ_ch、backは伝導チャネル層１０３の底面と電界緩和用電極１１２の回路形成面側の端部との間の距離、Ｄ_chは伝導チャネル層１０３の厚さ、Ｖ_gはゲート電極１１０に印加される高周波信号の最大電位である。例えば、Ｄ_ch、back＝０．１μｍ、Ｄ_ch＝０．２μｍ、Ｖ_g＝０．５Ｖの場合には、Ｖ_bは−０．２５Ｖ程度を目安とすればよい。

本実施例では、主にＤＩＢＬを抑制するため、電界緩和用電極１１２に対して負のバイアスを印加するケースを想定した。一方、チャネルの短縮に伴うインパクトイオン化を抑止したい場合には、電界緩和用電極１１２に対して正のバイアスを印加してもよい。電界緩和用電極１１２に対して正のバイアスを印加することによって、ドレイン電極１０９においてインパクトイオン化により生じるホットキャリアを中和させ、信頼性劣化やキンクの抑制を図ることができる。もちろん、前述のＤＩＢＬ抑制を考慮し、両者を効率的に低減するバイアスを電界緩和用電極１１２に対して印加してもかまわず、電界緩和用電極１１２に印加するバイアスは、正負及びその印加量を含め、目的に応じて適宜調整すればよい。

以上、本発明によると、上記のように電界緩和用電極１１２を形成することによって、伝導チャネル層１０３に対して、寄生容量を増やすことなく、有効に短チャネル効果を抑制可能なように補償電位を印加することができる。

（実施例２）
図７は、本発明の実施例２に係る電界効果型トランジスタの構成を示す模式的な断面拡大図である。本実施例２に係る電界効果型トランジスタは、裏面側の端部から回路形成面側の端部にかけてゲート長方向の長さが徐々に小さくなるようなテーパ形状を有する電界緩和用電極２１２が設けられている点で、実施例１に係る電界効果型トランジスタと異なる。

電界緩和用電極２１２が該テーパ形状を有することにより、回路形成面に対して電界を集中できるようになるため、電界緩和用電極２１２に対してより小さな電位を印加することにより、伝導チャネル層１０３の電位偏りを制御することができ、短チャネル効果を抑制することができる。

電界緩和用電極１１２の形成方法としては、例えば以下の２つの方法が挙げられる。１つめの方法としては、ウェットエッチング法を用い、結晶方位に対してエッチング速度が異なるエッチング異方性を利用し、裏面側から電界緩和用電極２１２を形成する方法がある。２つめの方法としては、ドライエッチング法を用い、裏面から積層方向にかけてのサイドエッチング量が小さいことを利用して逆テーパ形状を形成する方法がある。もちろん、これら２つの方法を組み合わせて逆テーパ形状の電界緩和用電極２１２を形成してもかまわない。

本実施例２では、電界緩和用電極２１２のゲート長方向の長さは、例えば、裏面側の端部が５μｍの場合、回路形成面側の端部が１μｍ程度になるように設定することが好ましい。

（実施例３）
図８は、本発明の実施例３に係る電界効果型トランジスタの構成を示す上面図であり、図９は、図８のIX-IX’断面拡大図である。図８及び図９に示されるように、本実施例３では、複数の電界緩和用電極３１２が、ゲート電極１１０の形成方向と平行に直線状に一定間隔で円状もしくは矩形状に形成されている。これらの複数の電界緩和用電極３１２は、半導体基板１０１の裏面に形成された裏面配線３０１によって電気的に接続されている。

上述の実施例１及び２においては、電界緩和用電極１１２は、半導体基板１０１をゲート電極１１０の形成方向と平行に直線状にエッチング加工することによって形成されるため、機械的強度を著しく劣化させる恐れがあった。一方で、本実施例３に係る構造では、ゲート電極１１０の形成方向と平行に直線状に一定間隔で円状もしくは矩形状にエッチング加工することにより、複数の電界緩和用電極３１２を形成している。この結果、本実施例３に係る電界効果型トランジスタでは、機械的強度を高く保つことができるようになる。

裏面配線３０１は、電界緩和用電極３１２の材料や形成方法と同様に形成され、かつまた電界緩和用電極３１２と同時形成しても構わない。

電界緩和用電極３１２は、実施例１と同様に、電界緩和用電極３１２の回路形成面側の端部から伝導チャネル層１０３の底面までの距離が０．０１〜１μｍ程度になるように形成することができる。また、電界緩和用電極３１２のゲート長方向の長さは、実施例１と同様である。

裏面配線３０１のゲート長方向の長さは、電界緩和用電極３１２と同程度か、やや広い程度で形成される。これによって、本実施例３のように一定間隔で円状もしくは矩形状に複数の電界緩和用電極３１２を形成したとしても、電界緩和用電極３１２からの電位を均一に伝導チャネル層１０３に対して作用させ、短チャネル効果を抑止することができる。

（実施例４）
図１０は、本発明の実施例４に係る電界効果型トランジスタの構成を示す模式的な断面拡大図である。図１０に示されるように、本実施例４では、電界緩和用電極１１２の半導体基板１０１側の表面が非導電性で低誘電率の誘電体４０１で被膜されている。

誘電体４０１としては、半導体基板１０１の比誘電率よりも低い材料、理想的には、比誘電率が４以下の材料を用いることができる。電界緩和用電極１１２は、実施例１と同様に、電界緩和用電極１１２の回路形成面側の端部から伝導チャネル層１０３の底面までの距離が０．０１〜１μｍ程度になるように形成することができる。また、電界緩和用電極１１２のゲート長方向の長さは、実施例１と同様である。

電界緩和用電極１１２を非導電性で低誘電率の誘電体４０１で被膜することによって、より効率的・選択的に伝導チャネル層１０３に対して電界緩和用電極１１２からの電界を作用させ、ゲート長短縮時におけるドレイン電極１０９からの電界集中をより効果的に緩和させることができる。

（実施例５）
図１１は、本発明の実施例５に係る電界効果型トランジスタの構成を示す模式的な断面拡大図である。図１１に示されるように、本実施例５では、短チャネル効果を抑制するために最適な電界緩和用電極１１２への印加電位を制御可能な制御回路５０１を半導体基板１０１の回路形成面に集積している。

制御回路５０１は、ドレイン電圧値とドレイン電流値とのうち、少なくともドレイン電圧値をモニタする機構を備え、そのモニタ値に基づいて短チャネル効果を補償するための最適な電界緩和用電極１１２の印加電位を計算する機能を備える。例えば、高周波アンプを想定する場合、制御回路５０１は、出力ゲインを最大化するように電界緩和用電極１１２の印加電位を計算して制御することができる。

本実施例５によると、様々なサイズの電界効果型トランジスタが混在する場合や、様々なドレイン電圧が印加される回路の場合においても、それぞれの場合において電界緩和用電極１１２に印加すべき最適な電位を設定することができる。

Claims

半導体基板の回路形成面側に、バッファ層と、伝導チャネル層と、スペーサ層と、キャリア供給層と、障壁層と、が順次積層され、前記障壁層上に離間して形成された２つのオーミックキャップ層と、前記２つのオーミックキャップ層上にそれぞれ形成されたソース電極及びドレイン電極と、前記障壁層上で前記ソース電極及び前記ドレイン電極間に形成されたゲート電極と、を備えた電界効果型トランジスタであって、
前記回路形成面側とは反対側の前記半導体基板の裏面側であって、前記ゲート電極と前記ドレイン電極との間の位置に、前記伝導チャネル層に接しないように前記半導体基板に埋め込まれて形成された電界緩和用電極をさらに備え、
前記電界緩和用電極は、電位を印加可能に構成されていることを特徴とする電界効果型トランジスタ。
前記半導体基板を貫通する基板貫通ヴィアと、
前記半導体基板の前記回路形成面側に形成された電界緩和用電極パッドと、をさらに備え、
前記電界緩和用電極は、前記基板貫通ヴィアを介して前記電界緩和用電極パッドに接続されていることを特徴とする請求項１に記載の電界効果型トランジスタ。
前記電界緩和用電極は、前記裏面側の端部から前記回路形成面側の端部にかけてゲート長方向の長さが徐々に小さくなるようなテーパ形状を有することを特徴とする請求項１又は２に記載の電界効果型トランジスタ。
前記電界緩和用電極は、直線状に一定間隔をおいて円状もしくは矩形状に形成されることを特徴とする請求項１乃至３のいずれかに記載の電界効果型トランジスタ。
前記電界緩和用電極を被膜する非導電性の誘電体をさらに備えることを特徴とする請求項１乃至４のいずれかに記載の電界効果型トランジスタ。
前記電界緩和用電極に対して印加する電位を制御する制御回路をさらに備え、
前記制御回路は、ドレイン電圧値とドレイン電流値のうち、少なくともドレイン電圧値をモニタする機構を備え、当該モニタ値に基づいて前記電界緩和用電極に対して印加する電位を制御することを特徴とする請求項１乃至５のいずれかに記載の電界効果型トランジスタ。