JP6770296B2

JP6770296B2 - Ｃｍｏｓイメージセンサ

Info

Publication number: JP6770296B2
Application number: JP2015049024A
Authority: JP
Inventors: コンスタンティンステファノフ
Original assignee: テレダインイー２ヴイ（ユーケイ）リミテッド
Priority date: 2014-03-12
Filing date: 2015-03-12
Publication date: 2020-10-14
Anticipated expiration: 2035-03-12
Also published as: GB201404363D0; EP2919270A1; US20150263058A1; PL2919270T3; EP2919270B1; GB2524044A; JP2015177191A; IL237720B; ES2792983T3; GB2524044B; US10325955B2; EP2919270B8

Description

本発明は、ＣＭＯＳイメージセンサ及びＣＭＯＳイメージセンサを備えた装置に関する。

赤外線から軟Ｘ線までの撮像用シリコンＣＭＯＳイメージセンサは周知である。図１〜３は、フォトダイオード、ピンフォトダイオード及びフォトゲートをそれぞれ用いた公知のシリコンＣＭＯＳイメージセンサの等価回路図を示し、ここでＴ１はリセットトランジスタ、Ｔ２はソースフォロワ、Ｔ３は行選択トランジスタ、及びＴ４は伝達ゲートである。図４〜７は、フォトダイオード、埋込フォトダイオード、ピンフォトダイオード及びフォトゲートそれぞれを用いた公知のＣＭＯＳイメージセンサの対応する断面図を示す。

しかしながら、近赤外線画像を形成するためには、赤外線放射において十分な吸収深さを提供するよう比較的厚さのあるシリコン活性層（例えば、１００〜２００μｍ）を用いることが望ましい。クロストークの低減及び量子効率の改善のため、ＣＭＯＳイメージセンサの活性層に逆バイアスを加えることは周知である。しかしながら、ＣＭＯＳイメージセンサの動作電圧が低いことに起因して、厚さのある活性層（例えば、２０μｍを超える）で完全空乏化を達成することは、極めて困難とすることができ、基板の追加の逆バイアスを必要とする。ＣＭＯＳイメージセンサの活性層の厚さは、利用可能な電圧及びシリコンの抵抗率によって決まる。ｅｐｉ（エピ）の３．３Ｖ電源で約１，０００オームｃｍである現在利用可能なＣＭＯＳにおいて最も高い抵抗率において、「厚さのある」活性層とは、通常動作電圧下で空乏させることができない厚さを有する活性層を意味し、すなわち、２０μｍ又はその前後よりも大きい厚さに相当する。すなわち、現在のところ、３．３Ｖダイオードバイアスでの完全空乏化は、エピで最大でも厚さ約１８μｍまでしか得ることができない。バルクシリコンの場合、利用可能な最高抵抗率は１０，０００オームｃｍであり、これは、最大で約５０ミクロンまで空乏化することができる。何れの場合においても、より大きな厚さでは、空乏領域は、フォトダイオードの下方でのみ形成することができ、これにより、電荷拡散及び低電荷収集に起因して量子効率を低下させ、クロストークを引き起こすことになる。次いで、逆バイアス電圧が印加されることにより、空乏領域の周りの活性層を寄生電流が流れるようになる場合がある。

図８に示す公知のＣＭＯＳイメージセンサ１０の断面図を参照すると、ＣＭＯＳイメージセンサ１０は、ｐ＋基板又は裏面コンタクト１２それぞれの上にｐ型エピタキシャル又はバルクシリコン活性層１１と、ピクセル２０とを含み、各々が、ｐウェル２１においてＣＭＯＳ活性素子（図示せず）と、ｐ型エピタキシャル又はバルクシリコン層１１の前面においてｎ＋ウェル２２を有するフォトダイオードとを含む。イメージセンサは更に、ピクセル２０を囲むガードリングｎ＋ウェル２３と、裏面バイアスコンタクトが存在しない場合には、イメージセンサ１０の厚さＤよりも大きい、ガードリングｎ＋ウェル２３からの距離Ａにて前面上に基板バイアスｐ＋ウェル２４と、を含む（図８は縮尺通りに図示されていない点に留意されたい）。

典型的には絶対値で−１０Ｖよりも高い負のバイアス電圧の影響を受けて、電流は、ｐウェル２１からｐ＋基板又は裏面コンタクト１２まで抵抗経路１３を通って流れることができる。しかしながら、使用時には、空乏領域１４、１５、１６は、それぞれのフォトダイオードｎ＋ウェル２２の下の活性層内に形成され、これらの空乏領域は、場合によっては、ｐウェル２１の下で横方向に広がり、空乏領域１４及び１５に関して図示されるようにｐウェル２１とｐ＋裏面コンタクト１２との間で電流をピンチオフすることができるが、空乏領域１５及び１６に関してはピンチオフされない。図９を参照すると、一部の構造及び作動条件では、空乏領域１５及び１６は、ピンチオフ１７を形成するが、他の条件下では、例えばフォトダイオードが放射下で電荷を収集したときには、空乏領域１５’は、空乏領域１５よりも小さくなり、空乏領域１５’及び１６間にピンチオフは発生せず、寄生電流が流れることが可能となる。

図１０及び１１に示すように、ピンチオフを生成する空乏領域の重なりの範囲は、ｐ−ウェルとｎウェルの相対ドーピングレベル及び深さに依存する。図１０を参照すると、間接ドープのｐウェル２１１及びｎウェル２２１が同じ深さであり、及びｎウェル２２１の幅Ｌｎｗがｐウェル２１１の幅Ｌｐｗよりも大きい状態では、空乏領域１５１及び１６１は、ピンチオフ１７１を形成するために重なり合うことができる。図１１を参照すると、ｐウェル２１２及びｎウェル２２が完全に同じようにドープされるが、ｎウェル２２２はｐウェル２１２よりも深く且つ幅広であり、近傍の空乏領域１４２、１５２、及び１６２との間により大きな重なり合いが生じて、より広いピンチオフ１７２を形成することができる。

従って、ピンチオフ１７１は、全ての動作条件下で達成できるとは限らず、ウェルが深いか又は感光性素子よりも高度にドープされている場合には実施可能ではない場合がある。

これらの効果は、ｐ型基板を有するＣＭＯＳイメージセンサにおいて説明してきたが、同じ効果が、反対の導電型の層及びウェルを有するＣＭＯＳイメージセンサにおいて生じることは理解されるであろう。

米国特許第２００５／０１３９７５２号は、カラーフィルタを用いることなくセンサの感度を赤色光、緑色光、及び青色光に調整するために、フォトダイオードの空乏領域の幅を変えるようバックバイアス電圧を変化させる前方照明ＣＭＯＳセンサを開示している。ＣＭＯＳセンサは、フォトダイオード領域とトランジスタ領域とを有する。水平方向又はＵ字型とすることができるｎ型埋込層は、バイアス電圧がトランジスタ領域に影響を及ぼすのを防ぐようにトランジスタ領域の下のｐ型基板に形成される。

米国特許第２００８／０２１７７２３号は、５μ厚みのシリコン基板に形成された電荷キャリアを収集するためピンフォトダイオードを有する裏面照明ＣＭＯＳセンサを開示している。逆バイアスが印加されるセンサにおいて、トランジスタ領域の下に三重ウェルを設け、トランジスタに加わる電圧がバイアス電圧による影響を受けないようにすることができる。加えて、トランジスタ領域の真下にｐ型埋込層を設け、ｐドープシリコン基板に発生した電荷キャリアをトランジスタ領域からフォトダイオード領域に向けて反射することができる。

米国特許第２０１１／０２４８０８号は、基板バイアスの障壁を生成するためにＣＭＯＳロジック領域の真下のｐ−基板に深いｎウェルを有する裏面照明ＣＭＯＳセンサを開示している。ピクセルを囲むｎウェルは、ピクセルの縁部の周りに空乏領域を形成し、ピクセルがｐ＋リターンコンタクトに近接して基板バイアスをピンチオフするのを確保する。ｐ型エピタキシャルシリコン層の実質的に完全な空乏化を達成するために、層は、真性シリコンであるか又は低ドープすることができる。前面コンタクトに印加される逆バイアスにより、空乏領域は、ピクセルの下に全基板厚みまで延びるようになる。

最小限の処理ステップで形成された厚みのあるＣＭＯＳイメージセンサデバイス構造に対して寄生基板電流を阻止する効率的な方法が依然として必要とされている。

米国特許第２００５／０１３９７５２号明細書米国特許第２００８／０２１７７２３号明細書米国特許第２０１１／０２４８０８号明細書

本発明によれば、ＣＭＯＳイメージセンサが提供され、該ＣＭＯＳイメージセンサは、逆バイアスされるように構成された第１の導電型の活性層と、ピクセルと、を備え、該ピクセルが、第２の導電型のウェルを含む感光性素子と、感光性素子を読み込み且つ再設定するための能動ＣＭＯＳ素子を含有する第１の導電型のウェルと、を含み、ＣＭＯＳイメージセンサは更に、第１の導電型のウェルの真下の活性層における第２の導電型のドープ埋込層を備え、埋込層は、第１の導電型のウェルの下の第２の導電型のウェルの下に空乏領域を延ばすように構成される。

有利には、ドープ埋込層が、実質的に１０¹⁵ｃｍ^-3にてドープされ、活性層が、１０¹³ｃｍ^-3のドーピングレベルを有する。

好都合には、ドープ埋込層は電気的に浮遊状態にある。

好都合には、第２の導電型のドープ埋込層の幅が、第１の導電型のウェルの幅に実質的に等しい。

有利には、ＣＭＯＳイメージセンサは、上述の複数のピクセルと、複数のピクセルを少なくとも実質的に囲む第２の導電型のウェルを含むガードリングとを備える。

好都合には、ピクセルが、基板の前面上にあり、ＣＭＯＳイメージセンサが、前面の反対側の裏面上を照明するように構成される。

好都合には、ＣＭＯＳイメージセンサは、該ＣＭＯＳイメージセンサに逆バイアスを加えるように構成された裏面上のコンタクトを更に備える。

有利には、ＣＭＯＳイメージセンサは、ＣＭＯＳイメージセンサに逆バイアスを加えるように構成された前面上のコンタクトを更に備える。

本発明の別の態様によれば、上述のＣＭＯＳイメージセンサを備えた装置が提供される。

本発明の別の態様によれば、上述のＣＭＯＳイメージセンサを備えた暗視装置が提供される。

本発明の実施形態は、添付図面を参照して以下で更に説明する。

フォトダイオード又は埋込フォトダイオードを用いた公知のＣＭＯＳイメージセンサの等価回路図である。ピンフォトダイオードを用いた公知のＣＭＯＳイメージセンサの等価回路図である。フォトゲートを用いた公知のＣＭＯＳイメージセンサの等価回路図である。フォトダイオードを用いた図１の公知のＣＭＯＳイメージセンサの断面図である。埋込フォトダイオードを用いた図１の公知のＣＭＯＳイメージセンサの断面図である。ピンフォトダイオードを用いた図２の公知のＣＭＯＳイメージセンサの断面図である。フォトゲートを用いた図３の公知のＣＭＯＳイメージセンサの断面図である。等しい深さのｐウェル及び／又はｎウェルを有する公知のＣＭＯＳイメージセンサの断面図である。空乏ゾーンの範囲の変動を示す図８の公知のＣＭＯＳイメージセンサの断面図である。完全に同じようにドープされた等しい深さのｐウェル及び／又はｎウェルを有する公知のＣＭＯＳイメージセンサの断面図である。完全に同じようにドープされた深さが等しくないｐウェル及び／又はｎウェルを有する公知のＣＭＯＳイメージセンサの断面図である。ｐ−ウェルと実質的に同じ幅の埋込層を有する、本発明によるＣＭＯＳイメージセンサの断面図である。ｐ−ウェルよりも幅広の埋込層を有する、本発明によるＣＭＯＳイメージセンサの断面図である。単一の埋込層を有する、本発明によるＣＭＯＳイメージセンサの活性層内のポテンシャルコンターを示す図である。図１４のＣＭＯＳイメージセンサの活性層内の電流密度を示す図である。図１４のＣＭＯＳイメージセンサの切断線１に沿ったポテンシャルと距離のグラフである。図１４のＣＭＯＳイメージセンサの切断線２に沿ったポテンシャルと距離のグラフである。フォトダイオードを含む本発明によるＣＭＯＳイメージセンサの断面図である。埋込フォトダイオードを含む本発明によるＣＭＯＳイメージセンサの断面図である。ピンフォトダイオードを含む本発明によるＣＭＯＳイメージセンサの断面図である。フォトゲートを含む本発明によるＣＭＯＳイメージセンサの断面図である。本発明によるイメージセンサを備えた装置の概略図である。本発明によるイメージセンサを含む暗視装置の概略図である。

図１２を参照すると、本発明によるピンフォトダイオードＣＭＯＳ裏面照明イメージセンサ１０１は、ｐ−エピタキシャル又はバルク活性層１１であるｐ＋基板又は裏面コンタクト１２を含む。ピクセル２０は各々、ｎ＋ウェル２２に配置されたフォトダイオードと、フォトダイオードから電荷を読み込んで、エピタキシャル又はバルク層の前面上のｐ−ウェル２１にフォトダイオードを再設定するための能動素子とを含む。ｎ＋ウェル２３の形態のガードリングは、複数のピクセル２０を囲む。基板バイアスコンタクトは、活性層の少なくとも厚さのガードリングから所定距離でエピタキシャル又はバルク層１１の前面上にｐ＋ウェル２４により供給される（図１２は縮尺通りに描かれていない）。活性層に対して１０¹³ｃｍ^-3の典型的なドーピングレベルと比べて、例えば、１０¹⁵ｃｍ^-3でドープされた浮遊埋込低ドープｎ−層１１１は、能動素子を含むｐ−ウェルの真下に配置される。埋込ｎ−インプラントの深さは通常、２〜３μｍであり、０．５〜１．５μｍ深さのｐ−ウェルの深さよりもより深い埋込層に十分であり、フォトダイオードも同様である。ピークｐ−ウェル濃度は、１０¹⁶〜１０¹⁷ｃｍ^-3である。埋込ｎ−インプラントは、ｐ−ウェルとほぼ同じサイズで示されているが、ｐ−ウェルよりも幅広にすることができる。埋込ｎ−インプラントは、フォトダイオードと弱接触して延びることができ、電気的には浮遊していないことは想起される。

ピンフォトダイオードのピークダイオードポテンシャルは、ダイオード及びピニングインプラントのドーピングレベルによって決まり、３．３Ｖ電源において１Ｖ〜２Ｖの範囲にある。ポテンシャルは、フルウェルキャパシティを制限するほど低くはなく、或いは、電荷移動を遅くし、残像を生じさせるほど高くないようにすべきである。大きなキャパシタンスダイオードでは、フルウェルでのポテンシャル変化は、０．５Ｖ程度である。

伝達ゲートとリセットゲートとの間に浮遊拡散層を備えたピンフォトダイオード構造において、浮遊拡散空乏化は、ｐウェル内に完全に含まれるべきであり、そうでない場合、浮遊拡散層は、ダイオードと電荷を得るよう競合することになる。これは、固定浮遊拡散電圧に対するｐウェルのドーピング及び深さを決定付ける。ｐウェルは、浅いトレンチ絶縁部よりも深く、通常は０．３１μｍの深さを有する。ｐウェルは、基板電流が小さくなる問題を大きくするダイオードインプラントよりも深いのが好ましい。同一のダイオード及びｐウェルドーピングに関する研究から、ｐウェル幅は、２μｍよりも小さい必要がある。

埋込ｎ−層は、十分に高いエネルギーのイオンビームを用いてインプラントすることができることは理解されるであろう。ＣＭＯＳイメージセンサの典型的な製造プロセスを想定する場合、新しいインプラントは、１つの追加ステップのみが必要となる。１つの実施構成において、埋込ｎ−層は、ｐ−ウェルと整列させるための同じマスクを用いてｐ−ウェルの前又は後にインプラントすることができる。別の実施構成において、埋込ｎ−層は、異なるマスクを用いてｐ−ウェルの前又は後にインプラントすることができる。この場合、新しいｎ−プラントは、ｐ−ウェルとは異なるサイズを有することができる。ｐウェルにおけるトランジスタのパラメータに影響を与えるのを避けるために、ｐ−ウェルの前のインプラントが好ましい。

図１３は、図１２のイメージセンサ１０１と同様であるが、埋込ｎ−層１１１’がｐ−ウェル２１よりも幅広である、本発明によるピンフォトダイオードＣＭＯＳ裏面照明イメージセンサ１０１’を示す。

図１４は、等高線が１Ｖ間隔である、図１２のＣＭＯＳイメージセンサのポテンシャルコンターのシミュレーションを示している。ダイオードＤ１及びＤ２でのポテンシャルは、４つのトランジスタのピンフォトダイオードにおける実際のポテンシャルと一致するよう１．５Ｖに設定される。このシミュレーションにおいて、ｐ型エピタキシャル又はバルク層ドーピングは、１０¹³ｃｍ^-3であり、約１Ｋオームｃｍの低効率を提供する。ｎ−インプラントのドーピングは、約１０¹⁵ｃｍ^-3である。これよりも低い（１０^１４ｃｍ^−３）場合には、ピンチオフが発生しないので効果的ではなく、これよりも高い（１０^１６ｃｍ^−３）場合には、インプラント位置にポテンシャルポケットが形成される。フォトダイオードのドーピングは、約１０^１６ｃｍ^−３であり、これは、その上にポテンシャルポケットが形成されるｎ−インプラントの上限を設定する。ｎ−インプラント１１１は、約１μｍの深さを有し、ｐ−ウェルとあまり接触しておらず、よって、ｐ−ウェル及びｎ−インプラントは独立しているとみなすことができる。

図１５は、図１４のポテンシャルコンターに対応する、１０^２Ａ／ｃｍ^２〜１０^−２Ａ／ｃｍ^２対数尺度にわたる輪郭を有するホール電流密度を示している。ピンチオフは、ｐ−ウェル２下に低ドープのｎ型浮遊埋込層１１１がある場合にピンチオフが維持されるが、ピンチオフがオープンであれば、対応する埋込ｎ−層無しでｐ−ウェル３下で電流が流れることが可能となる。電荷キャリアは、埋込層の長さに沿って移動するように逸れる可能性もある。低ドープｎ層の効果により、ｐウェルと裏面コンタクト（存在する場合）又は前面バイアスｐ＋ウェル（場合によっては）との間に寄生電流を生じさせることなく、例えば１００〜２００μｍの厚みのある基板に例えば−２０Ｖの実質的に大きなバイアス電圧を印加できるようになる。従って、遙かに低いフォトダイオード電圧にてピンチオフが維持され、これは、従来技術の場合よりも大きな信号が収集されたとき、又はｐ−ウェルが高ドープされた又は深い場合に生じる。寄生基板電流は、本発明のＣＭＯＳイメージセンサにおいて遙かに低減又は排除される。

図１６は、埋込層１１１とのｐ−ウェル２への導通を阻止するポテンシャルしかしながら、障壁は、電荷が埋込層１１１とのｐ−ウェル２の側部までフォトダイオード２２に到達するのを阻止するものではない。１３２を示す、図１４の線１３０に沿ったポテンシャル１３１を示している。

図１７は、フォトダイオードＤ２とｎ−インプラント１１１との間に障壁が無く、電荷がフォトダイオード２２にて収集することを示した、図１４の線１４に沿ったポテンシャル１４１を示している。ポテンシャルポケットは形成されない。

これらの効果は、ｐ型基板を有するＣＭＯＳイメージセンサにて説明してきたが、反対の導電型の層及びウェルを有するＣＭＯＳイメージセンサも同様に提供できることは理解されるであろう。また、本発明は、第１の導電型の裏面照明及び前面照明イメージセンサに適用することができ、ここでは感光性素子は、フォトダイオード、埋込フォトダイオード、ピンフォトダイオード、又はフォトゲートを含むイメージセンサのような第２の導電型のウェルを含む、ことは理解されるであろう。

従って、図１８は、フォトダイオード８２２と、ｐウェル８２１の下に埋込ｎ−層８１１とを含むイメージセンサ８０１の断面図を示す。その他の部分は、イメージセンサは、図４の従来技術のセンサと同様である。

図１９は、埋込フォトダイオード９２２及びｐウェル９２１の下の埋込ｎ−層９１１を含むイメージセンサ９０１の断面図を示す。その他の部分は、イメージセンサは、図５の従来技術のセンサと同様である。

図２０は、ピンフォトダイオード１０２２と、ｐウェル１０２１の下の埋込ｎ−層１０１１とを含むイメージセンサ１００１の断面図を示す。その他の部分は、イメージセンサは、図６の従来技術のセンサと同様である。

図２１は、フォトゲート１１２２と、ｐウェル１１２１の下の埋込ｎ−層１１１１とを含むイメージセンサ１１０１の断面図を示す。その他の部分は、イメージセンサは、図７の従来技術のセンサと同様である。

図２２は、本発明によるイメージセンサ５０１を組み込んだ装置５００の概略図である。

図２３は、対物レンズ６０１又は他の画像形成手段と、本発明によるイメージセンサ６０１と、表示手段６０４上に提示するためイメージセンサ６０１からの信号を処理する処理モジュールとを備えた暗視装置６００の概略図である。

記載したＣＭＯＳイメージセンサにおいて、ｐウェルの能動素子は、入射電磁放射によりエピタキシャル又はバルク層において発生した電荷キャリアからｐウェルにより保護されることは理解されるであろう。

本発明のイメージセンサは、ＣＭＯＳ製造プロセスと適合する利点を有する。本発明は、所定のタイプの浮遊埋込の深いインプラントを生成するほとんどのＣＭＯＳ製造プラントで利用可能な追加の処理ステップのみを必要とする。従来技術の構造は、本発明よりも遙かに高価な製造ステップを必要とする。

本発明は、ピンフォトダイオードの繊細な構造との相互作用を完全に回避する利点がある。本発明は、夜空の赤色発行を用いた暗視用途及び赤外及びＸ線天文学において特に応用される。

本出願の明細書及び請求項全体を通じて、用語「含む」及び「含有する」並びにこれらの変形形態は、「限定ではなく含む」ことを意味し、他の部分、追加部分、構成要素、整数値又はステップを排除することを意図しておらず、これらを排除するものではない。本出願の明細書及び請求項全体を通じて、別途記載のない限り、単数形は複数形を含む。詳細には、限定されていない物品が使用される場合、別途規定のない限り、本明細書では、複数形並びに単数形が企図されるものと理解されるべきである。

本発明の特定の態様、実施形態又は実施例と併せて記載される特徴、整数、特性、成分、化学的部分又は群は、両立しない限り、本明細書で記載される他の何れかの態様、実施形態、又は実施例に適用可能であると理解すべきである。本明細書（何れかの添付の請求項、要約及び図面）で開示される特徴要素の全て、及び／又はそのように開示される何れかの方法又はプロセスのステップの全ては、このような特徴要素及び／又はステップの少なくとも一部が相互に排反する実施形態を除いて、あらゆる組み合わせにすることができる。本発明は、前述の実施形態の何れかの詳細事項に限定されるものではない。本発明は、本明細書（何れかの添付の請求項、要約及び図面を含む）で開示される特徴要素の何れかの新規のもの又は何れかの新規の組み合わせまで、或いは、何れかの方法又はプロセスのステップの何れかの新規のもの又は何れかの新規の組み合わせまで拡張することができる。

１１ｐ型エピタキシャル又はバルクシリコン活性層
１２ｐ＋基板又は裏面コンタクト
２０ピクセル
２１ｐウェル
２２ｎ＋ウェル
２３ガードリングｎ＋ウェル
２４基板バイアスｐ＋ウェル
１０１ＣＭＯＳ裏面照明イメージセンサ
１１１浮遊埋込低ドープｎ−層

Claims

ＣＭＯＳイメージセンサであって、
逆バイアスされるように構成された第１の導電型の活性層と、ピクセルと、を備え、
前記ピクセルが、
第２の導電型のウェルを含む感光性素子と、
前記感光性素子を読み込み且つ再設定するための能動ＣＭＯＳ素子を含有する第１の導電型のウェルと、
を含み、前記ＣＭＯＳイメージセンサが更に、
前記第１の導電型のウェルの下の前記第２の導電型のウェル下に空乏領域を延ばして前記活性層に拡張した空乏領域を形成するよう構成された、前記第１の導電型のウェルの真下の、これと接触していない前記活性層内に電気的に浮遊状態にある前記第２の導電型のドープ埋込層と、
を備え、
前記活性層内の前記拡張した空乏領域が、能動ＣＭＯＳ素子を含有する第１の導電型のウェルと基板又は裏面コンタクトとの間の寄生電流経路をピンチオフするよう構成される、ＣＭＯＳイメージセンサ。
前記ドープ埋込層が、実質的に１０¹⁵ｃｍ^-3にてドープされ、前記活性層が、１０¹³ｃｍ^-3のドーピングレベルを有する、請求項１に記載のＣＭＯＳイメージセンサ。
前記第２の導電型のドープ埋込層の幅が、前記第１の導電型のウェルの幅に実質的に等しい、請求項１に記載のＣＭＯＳイメージセンサ。
前記第２の導電型のドープ埋込層の幅が、前記第１の導電型のウェルの幅よりも大きい、請求項１に記載のＣＭＯＳイメージセンサ。
請求項１に記載の複数のピクセルと、該複数のピクセルを少なくとも実質的に囲む第２の導電型のウェルを含むガードリングとを備えたＣＭＯＳイメージセンサ。
前記ピクセルが、前記基板の前面上にあり、前記ＣＭＯＳイメージセンサが、前記前面の反対側の裏面上を照明するように構成される、請求項１に記載のＣＭＯＳイメージセンサ。
前記ＣＭＯＳイメージセンサに逆バイアスを加えるように構成された裏面上のコンタクトを更に備える、請求項６に記載のＣＭＯＳイメージセンサ。
前記ＣＭＯＳイメージセンサに逆バイアスを加えるように構成された前面上のコンタクトを更に備える、請求項６に記載のＣＭＯＳイメージセンサ。
前記感光性素子が、フォトダイオード、埋込フォトダイオード、ピンフォトダイオード、又はフォトゲートのうちの１つを含む、請求項１に記載のＣＭＯＳイメージセンサ。
ＣＭＯＳイメージセンサを備えた装置であって、
前記ＣＭＯＳイメージセンサが、
逆バイアスされるように構成された第１の導電型の活性層と、ピクセルと、を備え、
前記ピクセルが、
第２の導電型のウェルを含む感光性素子と、
前記感光性素子を読み込み且つ再設定するための能動ＣＭＯＳ素子を含有する第１の導電型のウェルと、
を含み、前記ＣＭＯＳイメージセンサが更に、
前記第１の導電型のウェルの下の前記第２の導電型のウェル下に空乏領域を延ばして前記活性層に拡張した空乏領域を形成するよう構成された、前記第１の導電型のウェルの真下の、これと接触していない前記活性層内に電気的に浮遊状態にある前記第２の導電型のドープ埋込層と、
を備え、
前記活性層内の前記拡張した空乏領域が、能動ＣＭＯＳ素子を含有する第１の導電型のウェルと基板又は裏面コンタクトとの間の寄生電流経路をピンチオフするよう構成される、装置。
ＣＭＯＳイメージセンサを備えた暗視装置であって、
前記ＣＭＯＳイメージセンサが、
逆バイアスされるように構成された第１の導電型の活性層と、ピクセルと、を備え、
前記ピクセルが、
第２の導電型のウェルを含む感光性素子と、
前記感光性素子を読み込み且つ再設定するための能動ＣＭＯＳ素子を含有する第１の導電型のウェルと、
を含み、前記ＣＭＯＳイメージセンサが更に、
前記第１の導電型のウェルの下の前記第２の導電型のウェル下に空乏領域を延ばして前記活性層に拡張した空乏領域を形成するよう構成された、前記第１の導電型のウェルの真下の、これと接触していない前記活性層内に電気的に浮遊状態にある前記第２の導電型のドープ埋込層と、
を備え、
前記活性層内の前記拡張した空乏領域が、能動ＣＭＯＳ素子を含有する第１の導電型のウェルと基板又は裏面コンタクトとの間の寄生電流経路をピンチオフするよう構成される、暗視装置。