JP6789727B2

JP6789727B2 - Analog-digital mixed circuit

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Publication number: JP6789727B2
Application number: JP2016168742A
Authority: JP
Inventors: 淳一岡野
Original assignee: New Japan Radio Co Ltd
Current assignee: New Japan Radio Co Ltd
Priority date: 2016-08-31
Filing date: 2016-08-31
Publication date: 2020-11-25
Anticipated expiration: 2036-08-31
Also published as: JP2018037817A

Description

本発明は、アナログ回路とデジタル回路が混在する回路にかかり、特に、デジタル回路の動作に起因するクロックノイズがアナログ回路のＡ／Ｄ変換器の変換動作に及ぼす影響を抑制したアナログデジタル混在回路に関する。 The present invention relates to a circuit in which an analog circuit and a digital circuit are mixed, and particularly relates to an analog-digital mixed circuit in which the influence of clock noise caused by the operation of the digital circuit on the conversion operation of the A / D converter of the analog circuit is suppressed. ..

図６に従来のアナログデジタル混在回路を示す。このアナログデジタル混在回路は、Ａ／Ｄ変換用の２相低速クロックφ１、φ２及びその２相低速クロックφ１、φ２よりも高速の高速クロックφ３を生成するクロック発生器４０と、そのクロック発生器４０で発生した２相低速クロックφ１、φ２を利用してアナログ入力信号Ｖｉｎを１ビットストリームの信号Ｄｉｎに変換するスイッチトキャパシタ利用のデルタシグマ変調型Ａ／Ｄ変換器２０と、クロック発生器４０で発生した高速クロックφ３を利用してＡ／Ｄ変換器２０から入力するデジタル信号Ｄｉｎ及び図示しない別の入力データ信号をデジタル処理するＣＰＵ、ＭＰＵ、ＤＳＰ等を備えたデジタル回路５０とを備えている。 FIG. 6 shows a conventional analog / digital mixed circuit. This analog-digital mixed circuit includes a clock generator 40 that generates two-phase low-speed clocks φ1 and φ2 for A / D conversion and a high-speed clock φ3 that is faster than the two-phase low-speed clocks φ1 and φ2, and the clock generator 40. Generated by a delta sigma modulation type A / D converter 20 using a switched capacitor that converts an analog input signal Vin into a 1-bit stream signal Din using the two-phase low-speed clocks φ1 and φ2 generated in, and a clock generator 40. It includes a digital signal Din input from the A / D converter 20 using the high-speed clock φ3, and a digital circuit 50 including a CPU, MPU, DSP, and the like that digitally process another input data signal (not shown).

スイッチトキャパシタ利用のデルタシグマ変調型Ａ／Ｄ変換器２０は、図７に示すように、アナログ入力信号Ｖｉｎをサンプリングするサンプリング回路２１と、サンプリングしたアナログ入力信号Ｖｉｎを積分する積分器２２と、積分器２２の出力電圧を基準値Ｖｒｅｆ１と比較することで１ビットストリームデータＤｉｎにデジタル化する量子化器２３と、出力する１ビットストリームデータＤｉｎをアナログの電圧に変換してサンプリング回路２１の出力側に戻すＤ／Ａ変換器２４とで構成されている。 As shown in FIG. 7, the delta sigma modulation type A / D converter 20 using a switched capacitor integrates a sampling circuit 21 that samples an analog input signal Vin, an integrator 22 that integrates the sampled analog input signal Vin, and an integrator 22. The quantizer 23 digitizes the output voltage of the device 22 into 1-bit stream data Din by comparing it with the reference value Vref1, and the output side of the sampling circuit 21 by converting the output 1-bit stream data Din into an analog voltage. It is composed of a D / A converter 24 that returns to.

サンプリング回路２１は、キャパシタＣ１と、スイッチＳ１、Ｓ２、Ｓ３、Ｓ４で構成される。スイッチＳ１、Ｓ４は低速クロックφ１が“Ｈ”のときＯＮして入力電圧ＶｉｎをキャパシタＣ１に充電し、“Ｌ”のときＯＦＦする。スイッチＳ２、Ｓ３は低速クロックφ２が“Ｈ”のときＯＮしてキャパシタＣ１の電荷を積分器２２に転送し、“Ｌ”のときＯＦＦする。積分器２２はオペアンプＯＰ１とキャパシタＣ２で構成されている。量子化器２３は、比較電圧Ｖｒｅｆ１（＝０Ｖ）が入力する比較器ＣＰ１で構成されている。Ｄ／Ａ変換器２４は、キャパシタＣ３と、スイッチＳ５、Ｓ６、Ｓ７、Ｓ８、Ｓ９からなるスイッチトキャパシタ回路で構成されている。スイッチＳ６、Ｓ７は低速クロックφ１が“Ｈ”のときＯＮして基準電圧Ｖｒｅｆ２又は０ＶをキャパシタＣ３に充電し、“Ｌ”のときＯＦＦする。スイッチＳ５、Ｓ８は低速クロックφ２が“Ｈ”のときＯＮしてキャパシタＣ３の電圧を積分器２２に転送し、“Ｌ”のときＯＦＦする。スイッチＳ９は量子化器２３から出力する１ビットストリームのデジタル信号Ｄｉｎが“Ｈ”のとき電圧Ｖｒｅｆ２を選択し、“Ｌ”のとき接地電圧を選択する。この種のＡ／Ｄ変換器は、特許文献１に記載がある。 The sampling circuit 21 includes a capacitor C1 and switches S1, S2, S3, and S4. The switches S1 and S4 are turned on when the low-speed clock φ1 is “H” to charge the input voltage Vin to the capacitor C1 and turned off when the low-speed clock φ1 is “L”. The switches S2 and S3 are turned on when the low-speed clock φ2 is “H” to transfer the electric charge of the capacitor C1 to the integrator 22, and are turned off when the low-speed clock φ2 is “L”. The integrator 22 is composed of an operational amplifier OP1 and a capacitor C2. The quantizer 23 is composed of a comparator CP1 input by a comparator voltage Vref1 (= 0V). The D / A converter 24 is composed of a capacitor C3 and a switched capacitor circuit including switches S5, S6, S7, S8, and S9. The switches S6 and S7 are turned on when the low-speed clock φ1 is “H” to charge the reference voltage Vref2 or 0V to the capacitor C3, and are turned off when the low-speed clock φ1 is “L”. The switches S5 and S8 are turned on when the low-speed clock φ2 is “H” to transfer the voltage of the capacitor C3 to the integrator 22, and are turned off when the low-speed clock φ2 is “L”. The switch S9 selects the voltage Vref2 when the digital signal Din of the 1-bit stream output from the quantizer 23 is “H”, and selects the ground voltage when the digital signal Din is “L”. This type of A / D converter is described in Patent Document 1.

図８にこのＡ／Ｄ変換器２０の動作波形を示す。入力する２相低速クロックφ１、φ２は１８０度位相が異なったクロックであり、通常では、両者が同時に“Ｈ”にならないようにデッドタイムが設定されているが、ここでは省略した。ここで、スイッチＳ９が基準電圧Ｖｅｆ２を選択していて、入力電圧Ｖｉ＝０ＶのときのＤ／Ａ変換器２４の動作について説明する。 FIG. 8 shows the operation waveform of the A / D converter 20. The two-phase low-speed clocks φ1 and φ2 to be input are clocks having 180-degree phases different from each other. Normally, the dead time is set so that they do not become “H” at the same time, but they are omitted here. Here, the operation of the D / A converter 24 when the switch S9 selects the reference voltage Vef2 and the input voltage Vi = 0V will be described.

低速クロックφ１が“Ｈ”のときは、スイッチＳ６、Ｓ７がＯＮになって、キャパシタＣ３に電圧Ｖｒｅｆ２の充電が行われ、低速クロックφ２が“Ｈ”のときはスイッチＳ５、Ｓ８がＯＮになって、キャパシタＣ３の電荷が積分器２２に入力することで、積分器２２のキャパシタＣ２の電圧Ｖｃ２が、理想的には図８のＶｃ２（ノイズ無）に示すように変化する。 When the low-speed clock φ1 is “H”, the switches S6 and S7 are turned on, the capacitor C3 is charged with the voltage Vref2, and when the low-speed clock φ2 is “H”, the switches S5 and S8 are turned on. Then, when the electric charge of the capacitor C3 is input to the integrator 22, the voltage Vc2 of the capacitor C2 of the integrator 22 is ideally changed as shown in Vc2 (no noise) of FIG.

特許第３９１６７２１号公報Japanese Patent No. 3916721

ところが、デジタル回路３０に入力する高速クロックφ３は、２相低速クロックφ１、φ２に比べて高速であるため、この高速クロックφ３により動作するデジタル回路３０においてクロックノイズが発生し、このクロックノイズがアナログデジタル混在回路の共通の電源ラインに混入することで、Ａ／Ｄ変換器２０の積分器２２のキャパシタＣ２の電圧Ｖｃ２に印加して量子化器２３の量子化に影響を与え、Ａ／Ｄ変換のＳ／Ｎ比やＴＤＨ（全高調波ひずみ）が悪化するという問題があった。 However, since the high-speed clock φ3 input to the digital circuit 30 is faster than the two-phase low-speed clocks φ1 and φ2, clock noise is generated in the digital circuit 30 operated by the high-speed clock φ3, and this clock noise is analog. By mixing in the common power supply line of the digital mixed circuit, it is applied to the voltage Vc2 of the capacitor C2 of the integrator 22 of the A / D converter 20 to affect the quantization of the quantizer 23, and the A / D conversion is performed. There was a problem that the S / N ratio and TDH (total harmonic distortion) of the clock clock deteriorated.

これは、デジタル回路３０を構成するそれぞれのトランジスタが高速クロックφ３に同期してＯＮ／ＯＦＦし、その都度電源間に間欠電流が流れるので、動作するトランジスタの数が多くなるほどその間欠電流が大きくなり、そのとき電源インピーダンスが有限であることから、間欠電流によって電源電圧が変動するからである。 This is because each transistor constituting the digital circuit 30 turns on / off in synchronization with the high-speed clock φ3, and an intermittent current flows between the power supplies each time. Therefore, the larger the number of operating transistors, the larger the intermittent current. At that time, since the power supply impedance is finite, the power supply voltage fluctuates due to the intermittent current.

この電源電圧の変動は、容量結合を通じてＡ／Ｄ変換器２０にクロックノイズとして混入する。容量結合を通じたクロックノイズは、サンプリング回路２１、積分器２２、量子化器２３、Ｄ／Ａ変換器２４の動作に影響を与える。また、トランジスタのバックゲート電圧が変動することでそのトランジスタの閾値の変動を引き起こして、オペアンプＯＰ１やコンパレータＣＰ１の動作に影響を与える。このように、アナログデジタル混在回路、とりわけ同一の半導体集積回路に作成されたアナログデジタル混在回路では、デジタル回路５０を動作させるための高速クロックφ３によるクロックノイズによってＡ／Ｄ変換器２０が大きな影響を受ける。 This fluctuation of the power supply voltage is mixed into the A / D converter 20 as clock noise through capacitive coupling. Clock noise through capacitive coupling affects the operation of the sampling circuit 21, the integrator 22, the quantizer 23, and the D / A converter 24. Further, the fluctuation of the back gate voltage of the transistor causes the threshold value of the transistor to fluctuate, which affects the operation of the operational amplifier OP1 and the comparator CP1. As described above, in the analog-digital mixed circuit, particularly the analog-digital mixed circuit created in the same semiconductor integrated circuit, the A / D converter 20 is greatly affected by the clock noise due to the high-speed clock φ3 for operating the digital circuit 50. receive.

ここで、Ｄ／Ａ変換器２４が動作している場合の積分器２２のキャパシタＣ２の電圧Ｖｃ２に着目してみる（入力アナログ電圧Ｖｉｎは０Ｖと仮定する）と、図８のＶｃ２（ノイズ有）に示すように、低速クロックφ１、φ２の周期Ｔ１において、その電圧Ｖｃ２に高速クロックφ３によるクロックノイズが重畳すると、周期Ｔ１の終了間際で大きな影響を受けて、量子化時点の電圧Ｖｃ２の値がクロックノイズの振幅によって大きく変動し、これがＡ／Ｄ変換精度に大きな影響を与える。 Here, paying attention to the voltage Vc2 of the capacitor C2 of the integrator 22 when the D / A converter 24 is operating (assuming that the input analog voltage Vin is 0V), Vc2 (with noise) in FIG. ), When the clock noise due to the high-speed clock φ3 is superimposed on the voltage Vc2 in the period T1 of the low-speed clocks φ1 and φ2, it is greatly affected just before the end of the period T1 and the value of the voltage Vc2 at the time of quantization. Fluctuates greatly depending on the amplitude of clock noise, which greatly affects the A / D conversion accuracy.

本発明の目的は、Ａ／Ｄ変換器の変換動作に対するデジタル回路の高速クロックによる悪影響を抑制したデジタルアナログ混在回路を提供することである。 An object of the present invention is to provide a digital-analog mixed circuit that suppresses an adverse effect of a high-speed clock of a digital circuit on the conversion operation of an A / D converter.

上記目的を達成するために、請求項１にかかる発明は、低速クロック及び高速クロックを発生するクロック発生器と、該クロック発生器で発生した前記低速クロックを利用してアナログ信号をデジタル信号に変換するＡ／Ｄ変換器と、前記クロック発生器で発生した前記高速クロックを利用して少なくとも前記Ａ／Ｄ変換器から出力する前記デジタル信号を処理するデジタル回路とを備えたアナログデジタル混在回路において、前記高速クロックは、前記高速クロックにより前記デジタル回路で発生するクロックノイズが前記Ａ／Ｄ変換器の変換動作に悪影響を及ぼす期間だけ、停止しており、前記Ａ／Ｄ変換器は、前記低速クロックを使用したスイッチトキャパシタ利用のＡ／Ｄ変換器であり、前記Ａ／Ｄ変換器の変換動作に悪影響を及ぼす期間は、前記低速クロックの周期の終了間際の所定期間であり、前記低速クロックの周期の終了間際の所定期間は、前記クロックノイズが大きいほど長く設定され、前記クロックノイズの大きさは、前記デジタル回路の処理プログラムの内容に基づいて判定されることを特徴とする。 In order to achieve the above object, the invention according to claim 1 converts an analog signal into a digital signal by using a clock generator that generates a low-speed clock and a high-speed clock and the low-speed clock generated by the clock generator. In an analog-digital mixed circuit including an A / D converter and a digital circuit that processes at least the digital signal output from the A / D converter by using the high-speed clock generated by the clock generator. The high-speed clock is stopped only for a period in which the clock noise generated in the digital circuit by the high-speed clock adversely affects the conversion operation of the A / D converter, and the A / D converter is the low-speed clock. It is an A / D converter using a switched capacitor, and the period that adversely affects the conversion operation of the A / D converter is a predetermined period just before the end of the low-speed clock cycle, and the low-speed clock cycle. The predetermined period just before the end of is set longer as the clock noise becomes larger, and the magnitude of the clock noise is determined based on the contents of the processing program of the digital circuit.

請求項２にかかる発明は、請求項１に記載のアナログデジタル混在回路において、前記低速クロックの周期の終了間際の所定期間が予め設定された期間より長いとき、前記所定期間以外の期間で動作する前記高速クロックの周波数が、より高い周波数に切り替えられることを特徴とする。 The invention according to claim 2 operates in the analog-digital mixed circuit according to claim 1, when the predetermined period just before the end of the low-speed clock cycle is longer than the preset period, the period other than the predetermined period. It is characterized in that the frequency of the high-speed clock can be switched to a higher frequency .

請求項３にかかる発明は、請求項２に記載のアナログデジタル混在回路において、前記デジタル回路は、前記高速クロックの周波数がより高い周波数に切り替えられるとき、そこに供給される電源電圧がより高い電圧に切り替えられ、又はそこに組み込まれているトランジスタの閾値がより小さい値に切り替えられることを特徴とする。 The invention according to claim 3 is the analog digital mixed circuit according to claim 2 , wherein when the frequency of the high-speed clock is switched to a higher frequency, the power supply voltage supplied to the digital circuit becomes a higher voltage. It is characterized in that the threshold value of the transistor which is switched to or incorporated therein is switched to a smaller value .

請求項４にかかる発明は、請求項１乃至３のいずれか１つに記載のアナログデジタル混在回路において、前記デジタル回路は、前記高速クロックが停止している期間は、そこに供給される電源が遮断され、又はそこに組み込まれているトランジスタの閾値がより大きい値に切り替えられることを特徴とする。 The invention according to claim 4 is the analog digital mixed circuit according to any one of claims 1 to 3, wherein the digital circuit receives power supplied to the digital circuit while the high-speed clock is stopped. It is characterized in that the threshold value of a transistor that is cut off or incorporated therein can be switched to a larger value .

請求項５にかかる発明は、請求項１乃至３のいずれか１つに記載のアナログデジタル混在回路において、前記高速クロックが停止している期間は、前記デジタル回路に組み込まれる所定回路がディセーブルに制御されることを特徴とする。 In the invention according to claim 5, in the analog / digital mixed circuit according to any one of claims 1 to 3, a predetermined circuit incorporated in the digital circuit is disabled during the period when the high-speed clock is stopped. It is characterized by being controlled .

本発明によれば、デジタル回路で高速クロックにより発生するクロックノイズがＡ／Ｄ変換器の変換動作に悪影響を及ぼす期間だけ、その高速クロックが停止するので、Ａ／Ｄ変換動作に与える悪影響を抑制してＳ／Ｎ比やＴＨＤの悪化を防止し、Ａ／Ｄ変換精度を向上させることができる。 According to the present invention, the high-speed clock is stopped only during the period when the clock noise generated by the high-speed clock in the digital circuit adversely affects the conversion operation of the A / D converter, so that the adverse effect on the A / D conversion operation is suppressed. Therefore, deterioration of the S / N ratio and THD can be prevented, and the A / D conversion accuracy can be improved.

（ａ）、（ｂ）はスイッチトキャパシタ利用のデルタシグマ変調型Ａ／Ｄ変換器のサンプリング動作の波形図である。(A) and (b) are waveform diagrams of sampling operation of a delta-sigma modulation type A / D converter using a switched capacitor. 本発明の第１実施例のアナログデジタル混在回路の構成ブロック図である。It is a block diagram of the analog digital mixed circuit of 1st Example of this invention. 図１のアナログデジタル混在回路のＡ／Ｄ変換器の一部の動作波形図である。It is an operation waveform diagram of a part of the A / D converter of the analog-digital mixed circuit of FIG. 本発明の第２実施例のアナログデジタル混在回路の構成ブロック図である。It is a block diagram of the analog digital mixed circuit of the 2nd Example of this invention. 図４のアナログデジタル混在回路のＡ／Ｄ変換器の一部の動作波形図である。It is an operation waveform diagram of a part of the A / D converter of the analog-digital mixed circuit of FIG. 従来のアナログデジタル混在回路の構成ブロック図である。It is a block diagram of the structure of the conventional analog digital mixed circuit. スイッチトキャパシタ利用のデルタシグマ変調型Ａ／Ｄ変換器の構成を示すブロック図である。It is a block diagram which shows the structure of the delta-sigma modulation type A / D converter using a switched capacitor. 図７のデルタシグマＡ／Ｄ変換器の動作波形図である。It is an operation waveform diagram of the delta sigma A / D converter of FIG.

図１に、Ｄ／Ａ変換器２４のスイッチトキャパシタ動作によるキャパシタＣ２のサンプリング時の電圧Ｖｃ２の波形を示す。高速クロックφ３の影響を受けないときは、低速クロックφ１の周期Ｔ１のキャパシタＣ２の電圧Ｖｃ２が、図１（ａ）に示すように変化するものとする。この例では、電圧Ｖｃ２は、目標値（Ｖｒｅｆ２＝０ｄＢ）に収束するまでの目標値との差分が、例えば、クロック周期Ｔ１の９０％終了の時点で−１２０ｄＢ、７５％終了の時点で−１００ｄＢ、６０％終了の時点で−８０ｄＢである。高速クロックφ３によるクロックノイズは、電圧Ｖｃ２の変化のすべての時点においてその電圧Ｖｃ２に同じ振幅で重畳する。 FIG. 1 shows the waveform of the voltage Vc2 at the time of sampling of the capacitor C2 by the switched capacitor operation of the D / A converter 24. When not affected by the high-speed clock φ3, the voltage Vc2 of the capacitor C2 having the period T1 of the low-speed clock φ1 is assumed to change as shown in FIG. 1A. In this example, the difference between the voltage Vc2 and the target value until it converges to the target value (Vref2 = 0 dB) is, for example, -120 dB at the end of 90% of the clock period T1 and -100 dB at the end of 75%. At the end of 60%, it is -80 dB. The clock noise due to the high-speed clock φ3 is superimposed on the voltage Vc2 with the same amplitude at all time points of the change of the voltage Vc2.

したがって、図１（ａ）のように電圧Ｖｃ２が変化する場合には、高速クロックφ３によるクロックノイズの重畳成分の振幅が−１００ｄＢのときは、クロック周期Ｔ１の７５％終了時点以降で高速クロックφ３を停止すれば、それからクロック周期Ｔ１終了時点までクロックノイズが消滅するので、電圧Ｖｃ２を目標値Ｖｒｅｆ２に正常に収束させることができる。また、クロックノイズの重畳成分の振幅が−８０ｄＢのときは、クロック周期Ｔ１の６０％終了時点以降で高速クロックφ３を停止すれば、同様にして、電圧Ｖｃ２を目標値に正常に収束させることができる。 Therefore, when the voltage Vc2 changes as shown in FIG. 1A and the amplitude of the superimposed component of the clock noise by the high-speed clock φ3 is -100 dB, the high-speed clock φ3 is after the end of 75% of the clock period T1. If the clock noise is stopped, the clock noise disappears until the end of the clock cycle T1, so that the voltage Vc2 can be normally converged to the target value Vref2. Further, when the amplitude of the superimposed component of the clock noise is -80 dB, if the high-speed clock φ3 is stopped after the end of 60% of the clock period T1, the voltage Vc2 can be normally converged to the target value in the same manner. it can.

図１（ｂ）に、クロックノイズが重畳している場合において、クロック周期Ｔ１の６０％終了時点で高速クロックφ３を停止したときの電圧Ｖｃ２の波形を示した。図１（ｂ）では、高速クロックφ３を停止した時点以降の期間では、それまでクロックノイズが重畳していた電圧Ｖｃ２は、波形ａ又はｂのように変化して、目標値である電圧Ｖｒｅｆ２に収束する。 FIG. 1B shows the waveform of the voltage Vc2 when the high-speed clock φ3 is stopped at the end of 60% of the clock period T1 when the clock noise is superimposed. In FIG. 1 (b), in the period after the time when the high-speed clock φ3 is stopped, the voltage Vc2 on which the clock noise is superimposed until then changes like the waveform a or b to the target value voltage Vref2. Converge.

以上はＤ／Ａ変換器２４の動作による場合であるが、サンプリング回路２１による動作でも同様である。このようにして、Ａ／Ｄ変換動作に悪影響を与えるクロック周期Ｔ１の終了間際の所定の時点以降で高速クロックφ３を停止させることにより、電圧Ｖｃ２を正常に目標値に収束させることができる。 The above is the case of the operation of the D / A converter 24, but the same applies to the operation of the sampling circuit 21. In this way, the voltage Vc2 can be normally converged to the target value by stopping the high-speed clock φ3 after a predetermined time just before the end of the clock period T1 which adversely affects the A / D conversion operation.

高速クロックφ３の停止を開始するタイミングについては、電圧Ｖｃ２に重畳する高速クロックφ３によるクロックノイズの最大振幅に対応して、固定的に設定することもできるが、デジタル回路３０の動作内容に応じて設定することもできる。この場合、デジタル回路３０が高速クロックφ３によりＯＮ／ＯＦＦするトランジスタの数が多いときは、クロックノイズの振幅が大きくなるのでその開始タイミングを早め、少ないときはクロックノイズの振幅が小さくなるので遅くする。 The timing for starting the stop of the high-speed clock φ3 can be fixedly set according to the maximum amplitude of the clock noise due to the high-speed clock φ3 superimposed on the voltage Vc2, but it depends on the operation content of the digital circuit 30. It can also be set. In this case, when the number of transistors which turn on / off the digital circuit 30 by the high-speed clock φ3 is large, the amplitude of the clock noise becomes large, so that the start timing is advanced, and when the number is small, the amplitude of the clock noise becomes small, so that it is delayed. ..

＜第１実施例＞
図２に本発明の第１実施例のデジタル回路の機能ブロック図を示す。１０はクロック発生器であり、２相低速クロックφ１、φ２と高速クロックφ３を生成するが、高速クロックφ３は制御信号Ｓ１を入力することによって出力が停止可能に構成されている。２０は図７で説明した回路構成を備えたＡ／Ｄ変換器である。３０はＣＰＵ、ＭＰＵ、ＤＳＰ等を備えたデジタル回路であり、Ａ／Ｄ変換器２０から出力する１ビットストリームの入力データＤｉｎ及び図示しない別のデジタル信号を入力して、高速クロックφ３によって所定のデジタル処理を行う。また、このデジタル回路３０は内部にクロックパターン生成回路３１を備え、そのクロックパターン生成回路３１からクロック発生器１０に向けて、前記した制御信号Ｓ１を出力する。 <First Example>
FIG. 2 shows a functional block diagram of the digital circuit of the first embodiment of the present invention. Reference numeral 10 denotes a clock generator, which generates two-phase low-speed clocks φ1 and φ2 and a high-speed clock φ3. The high-speed clock φ3 is configured so that the output can be stopped by inputting the control signal S1. Reference numeral 20 denotes an A / D converter having the circuit configuration described with reference to FIG. Reference numeral 30 denotes a digital circuit including a CPU, MPU, DSP, etc., in which input data Din of a 1-bit stream output from the A / D converter 20 and another digital signal (not shown) are input and determined by a high-speed clock φ3. Perform digital processing. Further, the digital circuit 30 includes a clock pattern generation circuit 31 inside, and outputs the control signal S1 described above from the clock pattern generation circuit 31 toward the clock generator 10.

図３に図２のＡ／Ｄ変換器２０のＤ／Ａ変換器２４と積分器２２の動作波形を示す。２相低速クロックφ１、φ２は図８で説明したものと同じであり、クロックφ１の“Ｈ”期間でサンプリングが行われ、クロックφ２の“Ｈ”期間で積分が行われ、クロックφ２の終了タイミングで量子化が行われる。また、デジタル回路３０から出力する制御信号Ｓ１によって、クロック発生器１０における処理クロックφ１の出力が一時的に停止する。その停止期間は、クロックφ１の“Ｈ”期間の終了間際の期間Ｔａと、クロックφ２の“Ｈ”期間の終了間際の期間Ｔｂである。これらの期間Ｔａ、Ｔｂは、低速クロックφ１、φ２の周期Ｔ１の例えば６０〜１００％の期間である。 FIG. 3 shows the operation waveforms of the D / A converter 24 and the integrator 22 of the A / D converter 20 of FIG. The two-phase low-speed clocks φ1 and φ2 are the same as those described in FIG. 8, sampling is performed in the “H” period of the clock φ1, integration is performed in the “H” period of the clock φ2, and the end timing of the clock φ2. Quantization is performed at. Further, the output of the processing clock φ1 in the clock generator 10 is temporarily stopped by the control signal S1 output from the digital circuit 30. The stop period is a period Ta just before the end of the “H” period of the clock φ1 and a period Tb just before the end of the “H” period of the clock φ2. These periods Ta and Tb are, for example, 60 to 100% of the period T1 of the low-speed clocks φ1 and φ2.

これらの期間Ｔａ、Ｔｂでは高速クロックφ３が発生しないので、その期間Ｔａ、Ｔｂでは電源電圧に高速クロックφ３によるクロックノイズが重畳することはない。このため、Ａ／Ｄ変換器２０におけるサンプリング波形や積分波形が高速クロックφ３の影響を受けることが防止され、サンプリング、積分、量子化の精度を向上させることができる。 Since the high-speed clock φ3 is not generated during these periods Ta and Tb, the clock noise due to the high-speed clock φ3 is not superimposed on the power supply voltage during that period Ta and Tb. Therefore, the sampling waveform and the integration waveform in the A / D converter 20 are prevented from being affected by the high-speed clock φ3, and the accuracy of sampling, integration, and quantization can be improved.

ところで、この期間Ｔａ、Ｔｂは、高速クロックφ３が停止しているので、デジタル回路３０はデータ処理を行うことができないことになる。しかし、Ａ／Ｄ変換器２０から出力するデータ信号Ｄｉｎは、適当なレジスタを使用して一時的に保存することで、期間Ｔａ、Ｔｂ以外のタイミングで受け渡しができるので、Ａ／Ｄ変換器２０からデジタル回路３０へのデータ転送については高速クロックφ３の停止による影響を受けないようにすることができる。ただ、デジタル回路３０のデータ処理では、必要に応じて高速クロックφ３の停止を考慮したプログラムを作成しておく。 By the way, during this period Ta and Tb, since the high-speed clock φ3 is stopped, the digital circuit 30 cannot perform data processing. However, the data signal Din output from the A / D converter 20 can be passed at a timing other than the period Ta and Tb by temporarily storing the data signal Din using an appropriate register. Therefore, the A / D converter 20 The data transfer from the computer to the digital circuit 30 can be prevented from being affected by the stop of the high-speed clock φ3. However, in the data processing of the digital circuit 30, a program is created in consideration of stopping the high-speed clock φ3 as necessary.

また、期間Ｔａ、Ｔｂの長さについては、高速クロックφ３によるクロックノイズの振幅に応じて調整することができる。クロックノイズの振幅は、デジタル回路３０における単位時間当たりのデータ処理量の大きさにほぼ比例する。また、データ処理量の大きさはその処理を実行するプログラムから解析して判定することができる。つまり、クロックノイズの振幅を実行プログラムの内容に基づいて判定することができる。したがって、予め期間Ｔａ、Ｔｂの長さを複数種類だけＲＯＭ等のテーブルに用意しておいて、そのとき実行するデータ処理のプログラムの内容に応じて期間Ｔａ、Ｔｂの長さをそのテーブルから抽出し、クロックパターン生成回路３１によりその抽出した期間Ｔａ、Ｔｂに対応した制御信号Ｓ１を生成すれば、デジタル回路３０におけるデータ処理量変更によってクロックノイズの振幅が変化しても、そのクロックノイズの影響を回避して、Ａ／Ｄ変換器２０を所定の変換精度に保つことができる。 Further, the lengths of the periods Ta and Tb can be adjusted according to the amplitude of the clock noise due to the high-speed clock φ3. The amplitude of clock noise is substantially proportional to the amount of data processed per unit time in the digital circuit 30. Further, the size of the data processing amount can be determined by analyzing it from the program that executes the processing. That is, the amplitude of the clock noise can be determined based on the contents of the execution program. Therefore, only a plurality of types of period Ta and Tb lengths are prepared in advance in a table such as a ROM, and the lengths of the period Ta and Tb are extracted from the table according to the contents of the data processing program to be executed at that time. Then, if the control signal S1 corresponding to the extracted periods Ta and Tb is generated by the clock pattern generation circuit 31, even if the amplitude of the clock noise changes due to the change in the amount of data processing in the digital circuit 30, the influence of the clock noise Can be avoided and the A / D converter 20 can be maintained at a predetermined conversion accuracy.

また、デジタル回路３０では、高速クロックφ３が停止している期間Ｔａ、Ｔｂを除く期間でデータ処理を行うことになり、このためデータ処理に遅延が生じることがある。そこで、その遅延を補償するためには、その高速クロックφ３の周波数をその遅延を見込んで従来よりも高く設定しておけばよいが、この場合はデジタル回路３０が動作するときは常に高速動作することになり、消費電力が大きくなる。これを回避するには、期間Ｔａ、Ｔｂが予め設定した所定期間よりも長くなる場合に、高速クロックφ３の周波数を従来より高い周波数に切り替えればよい。このときは、同時にデジタル回路３０の電源電圧を高くしたり、トランジスタのバックゲート電圧を調整してその閾値を小さくすることで、高速動作の実現をアシストすることができる。 Further, in the digital circuit 30, data processing is performed in a period excluding the period Ta and Tb during which the high-speed clock φ3 is stopped, which may cause a delay in the data processing. Therefore, in order to compensate for the delay, the frequency of the high-speed clock φ3 may be set higher than before in anticipation of the delay, but in this case, the digital circuit 30 always operates at high speed when it operates. Therefore, the power consumption increases. In order to avoid this, when the periods Ta and Tb become longer than the predetermined period set in advance, the frequency of the high-speed clock φ3 may be switched to a frequency higher than the conventional one. At this time, the realization of high-speed operation can be assisted by increasing the power supply voltage of the digital circuit 30 at the same time or adjusting the back gate voltage of the transistor to reduce the threshold value.

逆に、高速クロックφ３が停止している期間Ｔａ、Ｔｂでは、デジタル回路３０の電源を遮断したり、トランジスタのバックゲート電圧を調整することでその閾値を大きくしてリーク電流を削減し、消費電力を削減することもできる。 On the contrary, during the period Ta and Tb when the high-speed clock φ3 is stopped, the power supply of the digital circuit 30 is cut off or the back gate voltage of the transistor is adjusted to increase the threshold value to reduce the leakage current and consume it. It can also reduce power consumption.

＜第２実施例＞
図４に本発明の第２実施例のアナログデジタル混在回路を示す。本実施例では、デジタル回路３０からクロック発生器１０に対してクロックφ３を停止するための制御信号Ｓ１を出力すると共に、そのクロック発生器１０からデジタル回路３０のメモリ回路３２に対して、制御信号Ｓ１に応じてイネーブル信号ＥＮを出力するようにしたものである。 <Second Example>
FIG. 4 shows an analog / digital mixed circuit according to a second embodiment of the present invention. In this embodiment, the digital circuit 30 outputs a control signal S1 for stopping the clock φ3 to the clock generator 10, and the clock generator 10 outputs a control signal to the memory circuit 32 of the digital circuit 30. The enable signal EN is output in response to S1.

デジタル回路３０に搭載されているメモリ回路３２は、複数端子が同時に駆動されるので比較的大きな電流変化が発生し、ノイズが大きくなる。そこで、本実施例では、期間Ｔａ、Ｔｂにおいて、イネーブル信号ＥＮをディセーブルに設定して、メモリ回路３２を確実に動作停止できるようにしている。図５に本実施例のアナログデジタル混在回路の動作波形図を示した。なお、イネーブル信号ＥＮで制御する回路はメモリ回路３２に限られるものではない。 In the memory circuit 32 mounted on the digital circuit 30, since a plurality of terminals are driven at the same time, a relatively large current change occurs and noise becomes large. Therefore, in this embodiment, the enable signal EN is set to disable during the periods Ta and Tb so that the operation of the memory circuit 32 can be reliably stopped. FIG. 5 shows an operation waveform diagram of the analog / digital mixed circuit of this embodiment. The circuit controlled by the enable signal EN is not limited to the memory circuit 32.

＜その他の実施例＞
以上説明した実施例では、高速クロックφ３を、デジタル回路３０で発生させた制御信号Ｓ１によってクロック発生器１０において停止させる場合を説明したが、クロック発生器１０からデジタル回路３０に入力する経路あるいはデジタル回路３０の内部において、停止させるようにしてもよい。また、アナログデジタル混在回路に組み込まれるＡ／Ｄ変換器２０として、スイッチトキャパシタ利用のデルタシグマ変調型Ａ／Ｄ変換器を使用する場合について説明したが、高速クロックφ３によるクロックノイズの影響をうける他の方式のＡ／Ｄ変換器を使用するアナログデジタル混在回路についても、同様に本発明を適用して、同様な作用効果を得ることができる。 <Other Examples>
In the above-described embodiment, the case where the high-speed clock φ3 is stopped at the clock generator 10 by the control signal S1 generated by the digital circuit 30 has been described, but the path or digital input from the clock generator 10 to the digital circuit 30 has been described. It may be stopped inside the circuit 30. Further, the case where a delta-sigma modulation type A / D converter using a switched capacitor is used as the A / D converter 20 incorporated in the analog-digital mixed circuit has been described, but it is affected by clock noise due to the high-speed clock φ3. Similarly, the present invention can be applied to an analog-digital mixed circuit using the A / D converter of the above method to obtain the same effect.

１０：クロック発生器、２０：スイッチトキャパシタ利用のデルタシグマ変調型Ａ／Ｄ変換器、３０：デジタル回路、４０：クロック発生器、５０：デジタル回路
２１：サンプリング回路、２２：積分回路、２３：量子化回路、２４：Ｄ／Ａ変換回路
10: Clock generator, 20: Delta-sigma modulation type A / D converter using switched capacitor, 30: Digital circuit, 40: Clock generator, 50: Digital circuit 21: Sampling circuit, 22: Integrator circuit, 23: Quantization Quantization circuit, 24: D / A conversion circuit

Claims

A clock generator that generates a low-speed clock and a high-speed clock, an A / D converter that converts an analog signal into a digital signal using the low-speed clock generated by the clock generator, and the above-mentioned generated by the clock generator. In an analog-digital mixed circuit including at least a digital circuit that processes the digital signal output from the A / D converter using a high-speed clock.
The high-speed clock, the high-speed clock with noise generated in the digital circuit by only adversely affect period conversion operation of the A / D converter, are stopped,
The A / D converter is an A / D converter using a switched capacitor using the low-speed clock.
The period that adversely affects the conversion operation of the A / D converter is a predetermined period just before the end of the low-speed clock cycle.
The predetermined period just before the end of the low-speed clock cycle is set longer as the clock noise increases.
An analog-digital mixed circuit characterized in that the magnitude of the clock noise is determined based on the content of a processing program of the digital circuit.

In the analog-digital mixed circuit according to claim 1,
An analog digital characterized in that when a predetermined period just before the end of the low-speed clock cycle is longer than a preset period, the frequency of the high-speed clock operating in a period other than the predetermined period is switched to a higher frequency. Mixed circuit.

In the analog / digital mixed circuit according to claim 2.
In the digital circuit, when the frequency of the high-speed clock is switched to a higher frequency, the power supply voltage supplied therein is switched to a higher voltage, or the threshold value of the transistor incorporated therein is switched to a smaller value. An analog-digital mixed circuit characterized by being able to be used.

In the analog / digital mixed circuit according to any one of claims 1 to 3.
The digital circuit is characterized in that, during the period when the high-speed clock is stopped, the power supplied to the digital circuit is cut off or the threshold value of the transistor incorporated therein is switched to a larger value. Mixed circuit.

In the analog / digital mixed circuit according to any one of claims 1 to 3 .
An analog-digital mixed circuit characterized in that a predetermined circuit incorporated in the digital circuit is disabled and controlled during a period in which the high-speed clock is stopped .