Deprecated: The each() function is deprecated. This message will be suppressed on further calls in /home/zhenxiangba/zhenxiangba.com/public_html/phproxy-improved-master/index.php on line 456
JP6791083B2 - 半導体装置の製造方法 - Google Patents
[go: Go Back, main page]

JP6791083B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP6791083B2
JP6791083B2 JP2017187563A JP2017187563A JP6791083B2 JP 6791083 B2 JP6791083 B2 JP 6791083B2 JP 2017187563 A JP2017187563 A JP 2017187563A JP 2017187563 A JP2017187563 A JP 2017187563A JP 6791083 B2 JP6791083 B2 JP 6791083B2
Authority
JP
Japan
Prior art keywords
semiconductor layer
groove portion
groove
semiconductor device
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2017187563A
Other languages
English (en)
Other versions
JP2019062140A (ja
Inventor
隆樹 丹羽
隆樹 丹羽
隆弘 藤井
隆弘 藤井
正芳 小嵜
正芳 小嵜
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toyoda Gosei Co Ltd
Original Assignee
Toyoda Gosei Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toyoda Gosei Co Ltd filed Critical Toyoda Gosei Co Ltd
Priority to JP2017187563A priority Critical patent/JP6791083B2/ja
Priority to US16/114,774 priority patent/US10510833B2/en
Publication of JP2019062140A publication Critical patent/JP2019062140A/ja
Application granted granted Critical
Publication of JP6791083B2 publication Critical patent/JP6791083B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H10D62/109—Reduced surface field [RESURF] PN junction structures
    • H10D62/111—Multiple RESURF structures, e.g. double RESURF or 3D-RESURF structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/0215—Manufacture or treatment of FETs having insulated gates [IGFET] using self-aligned selective metal deposition simultaneously on gate electrodes and the source regions or drain regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
    • H10D30/0291—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs
    • H10D30/0297—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs using recessing of the gate electrodes, e.g. to form trench gate electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H10D30/668—Vertical DMOS [VDMOS] FETs having trench gate electrodes, e.g. UMOS transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/393—Body regions of DMOS transistors or IGBTs 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/85—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group III-V materials, e.g. GaAs
    • H10D62/8503—Nitride Group III-V materials, e.g. AlN or GaN
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/011—Manufacture or treatment of electrodes ohmically coupled to a semiconductor
    • H10D64/0116—Manufacture or treatment of electrodes ohmically coupled to a semiconductor to Group III-V semiconductors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/013—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator
    • H10D64/01358—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being a Group III-V material
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
    • H10D64/251—Source or drain electrodes for field-effect devices
    • H10D64/256—Source or drain electrodes for field-effect devices for lateral devices wherein the source or drain electrodes are recessed in semiconductor bodies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/24—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials using chemical vapour deposition [CVD]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/32—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials characterised by intermediate layers between substrates and deposited layers
    • H10P14/3202—Materials thereof
    • H10P14/3214—Materials thereof being Group IIIA-VA semiconductors
    • H10P14/3216—Nitrides
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/32—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials characterised by intermediate layers between substrates and deposited layers
    • H10P14/3242—Structure
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/34—Deposited materials, e.g. layers
    • H10P14/3402—Deposited materials, e.g. layers characterised by the chemical composition
    • H10P14/3414—Deposited materials, e.g. layers characterised by the chemical composition being group IIIA-VIA materials
    • H10P14/3416—Nitrides
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/34—Deposited materials, e.g. layers
    • H10P14/3438—Doping during depositing
    • H10P14/3441—Conductivity type
    • H10P14/3444—P-type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/34—Deposited materials, e.g. layers
    • H10P14/3438—Doping during depositing
    • H10P14/3448—Delta-doping
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P30/00—Ion implantation into wafers, substrates or parts of devices
    • H10P30/20—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping
    • H10P30/202—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping characterised by the semiconductor materials
    • H10P30/206—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping characterised by the semiconductor materials into Group III-V semiconductors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P30/00—Ion implantation into wafers, substrates or parts of devices
    • H10P30/20—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping
    • H10P30/21—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping of electrically active species
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P30/00—Ion implantation into wafers, substrates or parts of devices
    • H10P30/20—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping
    • H10P30/22—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping using masks
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P30/00—Ion implantation into wafers, substrates or parts of devices
    • H10P30/20—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping
    • H10P30/28—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping characterised by an annealing step, e.g. for activation of dopants
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P50/00—Etching of wafers, substrates or parts of devices
    • H10P50/20—Dry etching; Plasma etching; Reactive-ion etching
    • H10P50/24—Dry etching; Plasma etching; Reactive-ion etching of semiconductor materials
    • H10P50/246—Dry etching; Plasma etching; Reactive-ion etching of semiconductor materials of Group III-V materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P50/00—Etching of wafers, substrates or parts of devices
    • H10P50/69—Etching of wafers, substrates or parts of devices using masks for semiconductor materials
    • H10P50/691—Etching of wafers, substrates or parts of devices using masks for semiconductor materials for Group V materials or Group III-V materials

Landscapes

  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Recrystallisation Techniques (AREA)

Description

本開示は、イオン注入法を用いた半導体装置の製造方法に関する。
窒化ガリウム（ＧａＮ）系の半導体を用いた半導体装置において、電圧印加時に発生する電界集中を緩和するために、イオン注入によってｐ型半導体領域を形成する技術が知られている。
特開２０１５−１３８９５８号公報 特開２００９−１４１２４３号公報
特許文献１には、エピタキシャル成長させた第１半導体層に凹部を形成し、この凹部の底部にｐ型不純物をイオン注入することで電界緩和層を形成し、電界緩和層および第１半導体層の表面に、第２半導体層をエピタキシャル成長によって再成長させる技術が記載されている。しかし、特許文献１の技術では、エピタキシャル成長により半導体層を形成する工程を一旦中断してからイオン注入を行い、その後、再成長を行うため、半導体装置の製造工程が複雑になり、製造過程で半導体層に異物が混入するおそれがあった。
特許文献２には、第１半導体層中において、隣合うゲート電極間であって、コンタクト溝の下に対応する部分に、ｐ型ピラー層が設けられた、トレンチゲート型の縦型ＭＯＳＦＥＴが記載されている。特許文献２において、このｐ型ピラー層は、コンタクト溝が選択的に形成されたソース層及びトレンチゲート構造をマスクとして、複数回に分けて行われるｐ型不純物のイオン注入により形成されることが記載されている。しかし、窒化ガリウム（ＧａＮ）系の半導体にｐ型不純物を注入する場合に、ｐ型不純物を深い位置までイオン注入することは困難であり、上記のｐ型ピラー層を形成することが困難であるという問題があった。
さらに、発明者らの検討の結果、窒化ガリウム（ＧａＮ）系の半導体にｐ型不純物をイオン注入する場合において、半導体層の表面に比較的高濃度のｎ型半導体領域が形成される場合があることが明らかとなった。窒化ガリウム（ＧａＮ）系の半導体では、ｐ型不純物のイオン注入によって高濃度のｐ型半導体領域を形成することが困難であるため、高濃度ｎ型半導体領域を、上記特許文献の技術によって補償することは困難である。
本開示は、上述の課題の少なくとも一部を解決するためになされたものであり、以下の形態として実現することが可能である。
（１）本開示の一形態によれば、半導体装置の製造方法が提供される。この製造方法は、ｎ型不純物を含有する窒化ガリウム（ＧａＮ）系の第１半導体層と、前記第１半導体層に積層され、ｐ型不純物を含有する窒化ガリウム（ＧａＮ）系の第２半導体層とを含む積層体に対し、前記第２半導体層内に底部が位置する第１溝部を形成する、第１溝部形成工程と；前記第１溝部の側部及び前記底部にｐ型不純物を堆積させる堆積工程と；前記第１溝部を介して、ｐ型不純物を前記第１半導体層までイオン注入する、イオン注入工程と、を備える。
この形態によれば、第１溝部の側部及び底部に意図せず高濃度ｎ型不純物領域が形成された場合であっても、第１溝部の側部及び底部にｐ型不純物を堆積させることによって、高濃度ｎ型不純物領域を補償することができる。また、第１溝部を介したイオン注入によって、第１半導体層内にｐ型半導体領域を形成することができる。また、第１溝部の底部は第２半導体層内に位置しているため、第１溝部の底部におけるｐ型の第２半導体層と、イオン注入によって形成されたｐ型半導体領域とで、高濃度ｎ型不純物領域を補償することができる。その結果、第１溝部近傍に電圧が印加された場合に空乏層が広がるので、半導体装置の耐圧を向上させることができる。
（２）上記形態において、前記堆積工程では、デルタドーピングにより、前記第１溝部の前記側部及び前記底部にｐ型不純物を堆積させてもよい。
この形態によれば、第１溝部の側部及び底部にｐ型不純物をデルタドーピングすることによって、高濃度ｎ型不純物領域を補償することができる。
（３）上記形態において、前記堆積工程の後に、前記イオン注入工程を行ってもよい。
この形態によれば、堆積工程の後に、イオン注入工程が行われるので、イオン注入によるノックオン効果によって第１溝部の底部のｎ型不純物が半導体層内部へ押し込まれる深さと、第１溝部の底部に堆積されたｐ型不純物が半導体層内部へ押し込まれる深さと、を略等しくできる。そのため、半導体層内部へ押し込まれたｎ型不純物を、ｐ型不純物によって補償することができる。
（４）上記形態において、前記堆積工程の後、前記第１溝部上にｐ型不純物を含有する窒化ガリウム（ＧａＮ）系の半導体層を成長させる、成長工程をさらに備えていてもよい。
この形態によれば、ｐ型不純物が堆積された領域が、第１溝部の底部に位置する第２半導体層と、成長されたｐ型の半導体層と、によって挟まれるため、堆積されたｐ型不純物をより活性化させることができる。
（５）上記形態において、前記第１溝部形成工程では、前記第１溝部を形成する領域が開口したマスクを用いて前記第１溝部を形成し；前記イオン注入工程では、前記マスクを用いて、前記イオン注入を行ってもよい。
この形態によれば、第１溝部を形成するために用いたマスクを、その後のイオン注入で利用することができるため、イオン注入用マスクを別途形成する場合と比較して、半導体装置の製造工程を削減することできる。
（６）上記形態において、前記堆積工程及び前記イオン注入工程が行われた後の前記第１溝部に第１電極を形成する、第１電極形成工程をさらに備えていてもよい。
この形態によれば、ｐ型半導体領域を形成するための第１溝部を、第２半導体層とコンタクトするための第１電極用の溝部として利用することができるため、第１電極形成用の溝部を別途形成する場合と比較して、半導体装置の製造工程を削減することができる。また、第１溝部表面にはｐ型不純物が堆積されているので、第１溝部表面にｐ型不純物を堆積させない場合と比較して、第１溝部の表面が荒れた状態となることを抑制することができるので、第１電極の第２半導体層に対するコンタクト抵抗を低減することができる。
（７）上記形態において、前記積層体に対し、前記第２半導体層を貫通し前記第１半導体層内に底部が位置する、第２溝部を形成する、第２溝部形成工程と；前記第２溝部に第２電極を形成する工程であって、前記第２電極はゲート電極である、第２電極形成工程と、をさらに備えていてもよい。
この形態によれば、第２電極に電圧が印加された場合に、第１半導体層に形成されたｐ型半導体領域によって第２溝部の底部の角に集中する電界を緩和することができるので、半導体装置の耐圧を高めることができる。
（８）上記形態において、前記第２溝部形成工程では、前記第１溝部又は前記第１溝部に積層された構造をアライメントマークとして用いて、前記第２溝部を形成してもよい。
この形態によれば、第２溝部形成用のアライメントマークを別途形成する場合と比較して、半導体装置の製造工程を削減できるとともに、第１溝部及び第１溝部を介したイオン注入によって形成されたｐ型半導体領域と、ゲート電極が形成される第２溝部との間を微細化することができる。
本開示によれば、半導体装置の製造方法は、ｎ型不純物を含有する窒化ガリウム（ＧａＮ）系の第１半導体層と、第１半導体層に積層され、ｐ型不純物を含有する窒化ガリウム（ＧａＮ）系の第２半導体層とを含む積層体に対し、第２半導体層内に底部が位置する第１溝部を形成する、第１溝部形成工程と、第１溝部の側部及び底部にｐ型不純物を堆積させる堆積工程と、第１溝部を介して、ｐ型不純物を第１半導体層までイオン注入する、イオン注入工程と、を備える。そのため、第１溝部の側部及び底部に意図せず高濃度ｎ型不純物領域が形成された場合であっても、第１溝部の側部及び底部にｐ型不純物を堆積させることによって、高濃度ｎ型不純物領域を補償することができる。また、第１溝部を介したイオン注入によって、第１半導体層内にｐ型半導体領域を形成することができる。また、第１溝部の底部は第２半導体層内に位置しているため、第１溝部の底部におけるｐ型の第２半導体層と、イオン注入によって形成されたｐ型半導体領域とで、高濃度ｎ型不純物領域を補償することができる。その結果、第１溝部近傍に電圧が印加された場合に空乏層が広がるので、半導体装置の耐圧を向上させることができる。
半導体装置の断面の一部を示す模式図。 半導体装置の製造方法について示す工程図。 レジストパターンが形成された、半導体装置の中間製品を示す図。 第１マスクが形成された、半導体装置の中間製品を示す図。 第１溝部が形成された、半導体装置の中間製品を示す図。 ｐ型不純物堆積領域が形成された、半導体装置の中間製品を示す図。 イオン注入が行われた、半導体装置の中間製品を示す図。 保護膜が形成された、半導体装置の中間製品を示す図。 レジストパターンが形成された、半導体装置の中間製品を示す図。 第２溝部用マスクが形成された、半導体装置の中間製品を示す図。 第２溝部が形成された、半導体装置の中間製品を示す図。 第２溝部が形成された、半導体装置の中間製品について示す図。 第２実施形態の半導体装置の断面の一部を示す模式図。 半導体装置の製造方法について示す工程図。 選択成長が行われた、半導体装置の中間製品を示す図。
・第１実施形態
図１は、半導体装置１００の断面の一部を示す模式図である。なお、図１及び以降の模式図は、半導体装置１００の技術的特徴をわかりやすく示すための図であり、各部の寸法を正確に示すものではない。図１には、説明を容易にするために、相互に略直交するＸＹＺ軸が図示されている。図１のＸＹＺ軸は、他の図のＸＹＺ軸に対応する。なお、以降の説明では、＋Ｚ軸方向側を「上」又は「上側」とも呼ぶ。
半導体装置１００は、窒化ガリウム（ＧａＮ）系の半導体装置である。本実施形態では、半導体装置１００は、縦型トレンチＭＯＳＦＥＴ（Ｍｅｔａｌ-Ｏｘｉｄｅ-Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ-Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）である。半導体装置１００は、例えば、電力制御に用いられ、パワーデバイスとも呼ばれる。
半導体装置１００は、基板１１０と、第１半導体層１１１と、第２半導体層１１２と、第３半導体層１１３と、第１溝部１２１と、第２溝部１２２と、ｐ型不純物堆積領域１１５と、ｐ型半導体領域１１７と、を備える。半導体装置１００は、更に、絶縁膜１３０と、第１電極１４１と、第２電極１４２と、第３電極１４３と、を備える。
半導体装置１００の基板１１０と、第１半導体層１１１と、第２半導体層１１２と、第３半導体層１１３と、はＸ軸及びＹ軸に沿って広がる板状の半導体である。本実施形態では、基板１１０と、第１半導体層１１１と、第２半導体層１１２と、第３半導体層１１３と、は窒化ガリウム（ＧａＮ）系の半導体である。窒化ガリウム系の半導体（ＧａＮ）としては、窒化ガリウム（ＧａＮ）のほか、窒化アルミニウムガリウム（ＡｌＧａＮ）、窒化インジウムガリウム（ＩｎＧａＮ）、窒化インジウムアルミニウムガリウム（ＩｎＡｌＧａＮ）などが例示できる。なお、電力制御用の半導体装置に用いる観点から、窒化ガリウム（ＧａＮ）、窒化アルミニウムガリウム（ＡｌＧａＮ）が好ましい。本実施形態では、窒化ガリウム（ＧａＮ）を用いる。なお、本実施形態の効果を奏する範囲において、窒化ガリウム（ＧａＮ）の一部をアルミニウム（Ａｌ）やインジウム（Ｉｎ）などの他のIII族元素に置換してもよく、他の不純物を含んでいてもよい。
基板１１０は、ｎ型の特性を有する半導体である。本実施形態では、基板１１０に含まれるシリコン（Ｓｉ）濃度は、１Ｅ１８ｃｍ−３以上である。本実施形態において、基板１１０の厚さ（Ｚ軸方向の長さ）は、３０μｍ以上５００μｍ以下である。なお、１Ｅ１８との記載は、１×１０１８を示す。
第１半導体層１１１は、ｎ型の特性を有する半導体である。本実施形態では、第１半導体層１１１は、基板１１０の＋Ｚ軸方向側に位置する。本実施形態では、第１半導体層１１１に含まれるシリコン（Ｓｉ）濃度は、１Ｅ１５ｃｍ−３以上８Ｅ１６ｃｍ−３以下ある。本実施形態では、第１半導体層１１１の厚さは、５μｍ以上２０μｍ以下である。第１半導体層１１１を、「ｎ型ドリフト層」とも呼ぶ。
第２半導体層１１２は、ｐ型の特性を有する半導体である。第２半導体層１１２は、第１半導体層１１１の＋Ｚ軸方向側に位置する。本実施形態では、第２半導体層１１２は、マグネシウム（Ｍｇ）をアクセプタ元素として含有する。本実施形態では、第２半導体層１１２に含まれるマグネシウム（Ｍｇ）濃度は、４Ｅ１８ｃｍ−３以下である。本実施形態では、第２半導体層１１２の厚さは、１μｍ以下である。第２半導体層１１２を、「ｐ型チャネル層」とも呼ぶ。
第３半導体層１１３は、ｎ型の特性を有する半導体である。本実施形態では、第３半導体層１１３は、第２半導体層１１２の＋Ｚ軸方向側に位置する。本実施形態では、第３半導体層１１３は、シリコン（Ｓｉ）をドナー元素として含有する。本実施形態では、第３半導体層１１３に含まれるシリコン（Ｓｉ）濃度は、第１半導体層１１１のシリコン（Ｓｉ）濃度より高く、１Ｅ１８ｃｍ−３以上であり、第３半導体層１１３の厚さ（Ｚ軸方向の長さ）は、０．４μｍ以下である。第３半導体層を、「ｎ型コンタクト層」とも呼ぶ。
第１溝部１２１は、第２半導体層１１２内に底部ｂが位置する溝部である。言い換えると、第１溝部１２１の底部ｂには、第２半導体層１１２が露出する。本実施形態では、第１溝部１２１の側部ｓには、第２半導体層１１２と第３半導体層１１３とが露出する。本実施形態では、第１溝部１２１は、第３半導体層１１３、第２半導体層１１２に対するドライエッチングによって形成された構造である。第１溝部１２１を、「リセス」とも呼ぶ。また、第１溝部１２１を、「ダミートレンチ」とも呼ぶ。
第２溝部１２２は、第３半導体層１１３及び第２半導体層１１２を貫通し、第１半導体層１１１内に底部ｂ１が位置する溝部である。第２溝部１２２は、ゲート電極である第２電極１４２が形成される溝部である。本実施形態では、第２溝部１２２は、第３半導体層１１３、第２半導体層１１２、第１半導体層１１１に対するドライエッチングによって形成された構造である。第２溝部１２２を、「ゲートトレンチ」とも呼ぶ。
ｐ型半導体領域１１７は、ｐ型の特性を有する窒化ガリウム（ＧａＮ）系の半導体領域である。ｐ型半導体領域１１７は、第１溝部１２１を介した第２半導体層１１２、第１半導体層１１１に対するｐ型不純物のイオン注入によって形成された領域である。ｐ型半導体領域１１７は、第１溝部１２１の底部ｂ、第２半導体層１１２、及び第１半導体層１１１に隣接する。本実施形態では、ｐ型半導体領域１１７は、ｐ型不純物としてマグネシウム（Ｍｇ）を含有する。本実施形態では、ｐ型半導体領域１１７に含まれるマグネシウム（Ｍｇ）の平均濃度は、第２半導体層１１２のマグネシウム（Ｍｇ）濃度よりも高く、２Ｅ１９ｃｍ−３以上５Ｅ１９ｃｍ−３である。ｐ型半導体領域１１７は、ｐ型不純物堆積領域１１５の底部ｂから、第２溝部１２２の底部ｂ１の位置よりも下方にわたって位置している。本実施形態では、ｐ型半導体領域１１７のＺ軸方向の厚さは、０．３μｍ以上０．６μｍ以下である。ｐ型半導体領域１１７を形成する方法については、詳細を後述する。
ｐ型不純物堆積領域１１５は、ｐ型の特性を有する窒化ガリウム（ＧａＮ）系の半導体領域である。ｐ型不純物堆積領域１１５は、第１溝部１２１の表層にｐ型不純物を堆積することによって形成された構造である。本実施形態では、ｐ型不純物堆積領域１１５は、第１溝部１２１に対するｐ型不純物のデルタドーピングによって形成されている。ｐ型不純物堆積領域１１５は、第１溝部１２１の側部ｓ及び底部ｂに接する。本実施形態では、マグネシウム（Ｍｇ）のデルタドープのシート濃度は、５Ｅ１１ｃｍ−２以上５Ｅ１３ｃｍ−２以下である。ｐ型不純物堆積領域１１５は、第３半導体層１１３と第１溝部１２１との間、及び第２半導体層１１２と第１溝部１２１との間に位置する。本実施形態では、ｐ型不純物堆積領域１１５は、ｐ型不純物としてマグネシウム（Ｍｇ）を含有する。本実施形態では、ｐ型不純物堆積領域１１５に含まれるマグネシウム（Ｍｇ）の平均濃度は、１Ｅ１９ｃｍ−３以上１Ｅ２０ｃｍ−３以下である。本実施形態では、ｐ型不純物堆積領域１１５のＺ方向に沿った厚さは、約１ｎｍ以上１０ｎｍ以下である。ｐ型不純物堆積領域１１５を形成する方法については、詳細を後述する。
半導体装置１００の絶縁膜１３０は、電気絶縁性を有する膜である。本実施形態では、絶縁膜１３０は、第２溝部１２２の表面及び第２溝部１２２の周囲の第３半導体層１１３の表面にわたって形成されている。第２溝部１２２の表面とは、第２溝部１２２の側部ｓ１及び底部ｂ１を指す。本実施形態では、絶縁膜１３０は、酸化シリコン（ＳｉＯ２）又は酸化アルミニウム（Ａｌ２Ｏ３）から形成されている。
第２電極１４２は、絶縁膜１３０を介して第２溝部１２２に形成されたゲート電極である。本実施形態では、第２電極１４２は、アルミニウム（Ａｌ）から形成されている。第２電極１４２に電圧が印加された場合、第２半導体層１１２に反転層が形成され、この反転層がチャネルとして機能することによって、第１電極１４１と第３電極１４３との間に導通経路が形成される。
第１電極１４１は、第１溝部１２１に形成された電極である。本実施形態では、第１電極１４１は、第１溝部１２１周囲の第３半導体層１１３上面にも接触するように形成されている。第１電極１４１は、ｐ型不純物堆積領域１１５を介して第２半導体層１１２に接触するとともに、第３半導体層１１３に接触する。本実施形態では、第１電極１４１は、チタン（Ｔｉ）から形成された層にアルミニウム（Ａｌ）から形成された層を積層した後に熱処理を加えた電極である。第１電極１４１を、「ソース電極」とも呼ぶ。
第３電極１４３は、基板１１０の−Ｚ軸方向側の表面にオーミック接触する電極である。本実施形態では、第３電極１４３は、チタン（Ｔｉ）から形成された層にアルミニウム（Ａｌ）から形成された層を積層した後に熱処理を加えた電極である。第３電極１４３を、「ドレイン電極」とも呼ぶ。
本実施形態の半導体装置１００によれば、第２溝部１２２の底部ｂ１が位置する第１半導体層１１１内に、ｐ型半導体領域１１７が位置するため、ｐ型半導体領域１１７によって、第２電極１４２に電圧が印加された場合に第２溝部１２２の底部ｂ１の角に発生する電界集中を緩和することができる。その結果、半導体装置１００の耐圧を向上させることができる。
また、本実施形態の半導体装置１００は、後述の方法によって製造されるため、第１溝部１２１の表面に高濃度のｎ型半導体領域が形成されることが抑制されるので、ｐ型半導体領域１１７が電気的にフローティング状態になることが抑制される。そのため、ｐ型半導体領域１１７の電位を、第２半導体層１１２の電位と同電位とすることができ、上記の電界集中を緩和する効果を高めることができる。
図２は、半導体装置１００の製造方法について示す工程図である。図３から図１２は、半導体装置１００の製造過程における中間製品１００ａ〜１００ｊについて示す図である。以下、図２から図１２を用いて、半導体装置１００の製造方法について説明する。
まず、基板１１０の上に形成された第１半導体層１１１の上に、第１溝部１２１形成用の第１マスク３１０が形成される、第１マスク形成工程が行われる（図２、ステップＳ１０）。本工程では、基板１１０の上に、第１半導体層１１１、第２半導体層１１２、第３半導体層１１３が、この順に、連続して積層された積層体１１９が用意される。次に、積層体１１９上に絶縁膜３１０ｐが形成される。本実施形態では、絶縁膜３１０ｐは、酸化シリコン（ＳｉＯ２）又は酸化アルミニウム（Ａｌ２Ｏ３）からなる。さらに、絶縁膜３１０ｐ上に、第１溝部形成領域１２１ｐが開口したフォトレジストからなるレジストパターン３２０が形成される。図３には、レジストパターン３２０が形成された、半導体装置１００の中間製品１００ａが示されている。レジストパターン３２０の形状は、ｐ型半導体領域１１７を形成する位置を考慮して決定される。本実施形態では、第１電極１４１を第２半導体層１１２及び第３半導体層１１３とオーミック接触させる位置と、ｐ型半導体領域１１７が形成される位置と、を考慮して、レジストパターン３２０の形状が決定される。積層体１１９は、有機金属気相成長法（ＭＯＣＶＤ：Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）により形成することができる。絶縁膜１３０は、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ)法又はＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法により形成することができる。次に、中間製品１００ａに対し、フッ酸（ＨＦ）水溶液を用いたウエットエッチング、又は、塩素（Ｃｌ）ガス等を用いたドライエッチングが行われた後、レジストパターン３２０が除去される。こうすることにより、第１溝部形成領域１２１ｐが開口した第１マスク３１０を形成することができる。図４には、第１マスク３１０が形成された、中間製品１００ｂが示されている。
次に、第１溝部１２１が形成される、第１溝部形成工程が行われる（図２、ステップＳ２０）。図５には、第１溝部１２１が形成された中間製品１００ｃが示されている。本工程では、第１マスク３１０が形成された中間製品１００ｂに対しドライエッチングを行うことにより、第１溝部１２１が形成される。第１溝部１２１は、第３半導体層１１３を貫通し第２半導体層１１２に底部ｂが位置するように形成される。図５に示すように、第１溝部１２１の底部ｂには第２半導体層１１２が露出し、第１溝部１２１の側部ｓには第２半導体層１１２と第３半導体層１１３とが露出する。
第１溝部１２１が形成された後、第１溝部１２１の側部ｓ及び底部ｂにｐ型不純物が堆積される、堆積工程が行われる（図２、ステップＳ３０）。図６には、ｐ型不純物堆積領域１１５が形成された中間製品１００ｄが示されている。本実施形態では、堆積工程では、第１溝部１２１に対するｐ型不純物のデルタドーピングが行われる。デルタドーピングとは、結晶中の単一原子層に、ドナー元素やアクセプタ元素をドープする手法である。本工程では、ＭＯＣＶＤ炉に中間製品１００ｃを設置し、ＭＯＣＶＤ炉内にアンモニア（ＮＨ３）ガスを導入した状態で、窒化ガリウム系の半導体を成長させる温度に加熱する。加熱温度は、例えば、１０５０℃〜１１５０℃である。次に、ＭＯＣＶＤ炉内にｐ型不純物原料ガスを導入する。本実施形態では、ｐ型不純物原料ガスとして、ビシクロペンタジェニルマグネシウム（ＣＰ２Ｍｇ）ガスを用いる。ビシクロペンタジェニルマグネシウムガス（ＣＰ２Ｍｇ）の流量は、例えば、第２半導体層１１２を形成する際の流量であり、ビシクロペンタジェニルマグネシウム（ＣＰ２Ｍｇ）が流される時間は、第２半導体層１１２を５ｎｍ〜１００ｎｍ成長させる際の時間である。こうすることで、マグネシウム（Ｍｇ）が第１溝部１２１の表面に吸着し、高濃度のｐ型不純物を含むｐ型不純物堆積領域１１５が形成される。なお、第１マスク３１０の表面にマグネシウム（Ｍｇ）が吸着した状態で後述のイオン注入工程が行われると、ノックオン効果によって、第３半導体層１１３の表面にマグネシウム（Ｍｇ）が意図せず注入されるおそれがある。本工程では、第１マスク３１０の表面もビシクロペンタジェニルマグネシウム（ＣＰ２Ｍｇ）に曝されるが、第１マスク３１０は酸化シリコン（ＳｉＯ２）から形成されており、酸化シリコン（ＳｉＯ２）上でマグネシウム（Ｍｇ）は移動（マイグレーション）し難い。そのため、マグネシウム（Ｍｇ）は第１マスク３１０上に吸着し難く、第１溝部１２１の表面に選択的に吸着する。したがって、第３半導体層１１３の表面にマグネシウム（Ｍｇ）が注入されて第３半導体層１１３の特性が変化することを抑制することができる。
次に、第１溝部１２１を介して、ｐ型不純物が第１半導体層１１１までイオン注入される、イオン注入工程が行われる（図２、ステップＳ４０）。図７には、イオン注入が行われた中間製品１００ｅが示されている。本実施形態では、第１マスク３１０がイオン注入用マスクとして用いられる。他の実施形態では、堆積工程（図２、ステップＳ３０）の前に第１マスク３１０を除去した後、積層体１１９の上に、第１溝部１２１上が開口したイオン注入用マスクが形成されてもよい。イオン注入条件は、ｐ型半導体領域１１７が、第１溝部１２１の底部ｂから、後の工程において形成される第２溝部１２２の底部ｂ１の位置よりも下方の位置にわたって形成されるように調整される。
本実施形態では、イオン注入されるｐ型不純物の濃度（イオン注入濃度）は、５Ｅ１９ｃｍ−３以下の濃度であり、好ましくは１Ｅ１９ｃｍ−３以下の濃度である。イオン注入濃度は、５Ｅ１８ｃｍ−３以上であることが好ましい。この範囲でイオン注入を行うことで、半導体層へのイオン注入によるダメージを抑制することができ、マグネシウム（Ｍｇ）の活性化率を高めることができる。ｐ型半導体領域１１７のマグネシウム（Ｍｇ）濃度は、第２半導体層１１２のマグネシウム（Ｍｇ）濃度よりも高いことが好ましい。イオン注入で形成したｐ型半導体領域１１７の活性化率は、ＭＯＣＶＤ法により形成した第２半導体層１１２の活性化率よりも低いためである。イオン注入されるｐ型不純物元素として、マグネシウム（Ｍｇ）、カルシウム（Ｃａ）、ベリリウム（Ｂｅ）から選択される少なくとも１つの元素を用いることができる。本実施形態では、マグネシウム（Ｍｇ）を用いる。イオン注入工程において、基板１１０の温度は、室温以上であって８００℃以下であることが好ましい。８００℃以下とすることにより、第１溝部１２１の表面から窒素（Ｎ）が抜けることを抑制することができる。基板１１０の温度は、４００℃以上６００℃以下の範囲とすることがより好ましい。イオン注入によって第１溝部１２１の表面に与えられるダメージを低減するためである。本実施形態では、基板１１０の温度は、５００℃である。また、本実施形態において、他のイオン注入条件は、以下のとおりである。
・イオン電流：１μＡ〜１０μＡ
・注入エネルギー：１５０ｋｅＶ〜２５０ｋｅＶ
・注入角度（オフ角）：基板表面の（０００１）面の法線方向に対し、７度
次に、中間製品１００ｅの表面に、熱処理（アニール）用の保護膜３３５が形成される、保護膜形成工程が行われる（図２、ステップＳ５０）。図８には、保護膜３３５が形成された中間製品１００ｆが示されている。保護膜３３５は、後述する熱処理工程において、第１溝部１２１の表面から窒素（Ｎ）が抜けて第１溝部１２１の表面が荒れることや、窒素（Ｎ）空孔によって第１溝部１２１の表面にドナー型の欠陥が発生すること等を抑制するために用いられる。保護膜３３５は、少なくとも第１溝部１２１の表面（側部ｓおよび底部ｂ）を覆うように形成されることが好ましい。本実施形態では、保護膜３３５は、図７に示した中間製品１００ｅの上面全体を覆うように形成される。保護膜３３５は、後の熱処理工程での熱処理温度に対する耐熱性を有することが好ましい。保護膜３３５は、例えば、酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮ）、窒化アルミニウム（ＡｌＮ）により形成される。本実施形態では、保護膜３３５として、窒化アルミニウム（ＡｌＮ）を用いる。本実施形態では、保護膜３３５の厚さは、約６００ｎｍである。
次に、保護膜３３５が形成された中間製品１００ｆが熱処理される、熱処理工程が行われる（図２、ステップＳ６０）。熱処理工程が行われることにより、イオン注入によって第１溝部１２１に与えられたダメージを回復させるとともに、第１溝部１２１に堆積されたｐ型不純物を第２半導体層１１２内に移動させて、ｐ型不純物を活性化させることができる。
熱処理工程における熱処理温度は、１０００℃以上、１４００℃以下であることが好ましく、１１５０℃以上、１３００℃以下であることがより好ましい。イオン注入されたｐ型不純物がマグネシウム（Ｍｇ）である場合には、マグネシウム（Ｍｇ）をより活性化させる観点から、熱処理温度は１２００℃以上１３００℃未満であることが好ましい。本実施形態では、熱処理温度は１２５０℃である。熱処理時間は、１０秒以上であることが好ましい。また、熱処理時間は、５分以下であることが好ましく、２分以下であることがより好ましい。本実施形態では、熱処理時間は３０秒である。熱処理雰囲気は、第１溝部１２１の表面から窒素（Ｎ）が抜けることを抑制する観点から、アンモニア（ＮＨ３）を含む雰囲気、窒素（Ｎ２）を含む雰囲気で行われることが好ましい。また、熱処理工程における圧力は、１気圧以上であってもよい。本実施形態では、熱処理は、１気圧の窒素（Ｎ２）ガス雰囲気で行われる。
熱処理は、レーザアニール、フラッシュランプアニール（ＦＬＡ）、ハロゲンランプを用いたＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）、高周波誘導加熱方式を用いたＲＴＡ、シーズヒータ等を用いた高温保管炉等を用いて行われてもよい。熱処理は、半導体層の表面状態が劣化することを抑制し、半導体装置の製造におけるスループットを向上させる観点から、レーザを用いた熱処理を除く熱処理（熱アニール）により行われることが好ましい。本実施形態では、高周波誘導加熱方式を用いたＲＴＡにより、熱処理を行う。
熱処理が行われた後、保護膜形成工程で形成された保護膜３３５が、ウエットエッチング又はドライエッチングにより除去される。例えば、窒化アルミニウム（ＡｌＮ）からなる保護膜３３５が、水酸化テトラメチルアンモニウム（ＴＭＡＨ）水溶液を用いて除去され、第１マスク３１０が、フッ酸（ＨＦ）水溶液を用いて除去される。
次に、第２溝部形成用の第２マスク形成工程が行われる（図２、ステップＳ７０）。本工程では、まず、積層体１１９上に絶縁膜３１５ｐが形成される。本実施形態では、絶縁膜３１５ｐは、酸化シリコン（ＳｉＯ２）からなる。次に、絶縁膜３１５ｐ上に、第２溝部形成領域１２２ｐが開口したフォトレジストからなるレジストパターン３２５が形成される。図９には、レジストパターン３２５が形成された中間製品１００ｇが示されている。次に、中間製品１００ｇに対し、レジストパターン３２５上から塩素（Ｃｌ）ガス等を用いたドライエッチング、又は、フッ酸（ＨＦ）水溶液を用いたウエットエッチングが行われた後、レジストパターン３２５が除去される。こうすることにより、第２溝部形成領域１２２ｐが開口した第２マスク３１５が形成される。図１０には、第２マスク３１５が形成された、中間製品１００ｈが示されている。なお、第２マスク形成工程（図２、ステップＳ７０）は、後述の第２溝部形成工程（図２、ステップＳ８０）に含まれてもよい。
次に、第２溝部形成工程が行われる（図２、ステップＳ８０）。図１１には、第２溝部１２２が形成された中間製品１００ｉが示されている。本工程では、第３半導体層１１３、第２半導体層１１２を貫通し、第１半導体層１１１に底部ｂ１が位置するように中間製品１００ｊに対しドライエッチングが行われることにより、第２溝部１２２が形成される。本工程では、第２溝部１２２底部ｂ１のＺ軸方向の位置が、ｐ型半導体領域１１７の底部（−Ｚ方向の位置）よりも上方に位置するようにドライエッチングが行われる。第２溝部１２２が形成されると、第２マスク３１５が除去される。図１２には、第２溝部１２２が形成された中間製品１００ｊが示されている。
なお、第２溝部１２２は、第１溝部１２１又は第１溝部１２１に積層された構造をアライメントマークとして用いて形成されてもよい。例えば、第２マスク形成工程（図２、ステップＳ７０）において図９に示す第２溝部形成領域１２２ｐを開口させる際に、第１溝部１２１、又は、第１溝部１２１に積層された絶縁膜３１５ｐにおける第１溝部１２１上の凹凸が、アライメントマークとして用いられてもよい。
次に、電極形成工程が行われる（図２、ステップＳ９０）。本工程では、第１溝部１２１に第１電極１４１が形成される。また、第２溝部１２２の表面と、第２溝部１２２の周囲の第３半導体層１１３の表面と、に絶縁膜１３０が形成され、絶縁膜１３０を介して第２溝部１２２に第２電極１４２が形成される。基板１１０の−Ｚ軸方向側の表面には、第３電極１４３が形成される。本工程を、「第１電極形成工程」、「第２電極形成工程」とも呼ぶ。以上のようにして、図１に示す半導体装置１００が製造される。
窒化ガリウム（ＧａＮ）系の半導体層の表面には、意図しない比較的高濃度のｎ型不純物領域が形成される場合がある。高濃度ｎ型不純物領域は、窒化ガリウム（ＧａＮ）系の半導体装置の製造過程において、窒化ガリウム（ＧａＮ）系の半導体層の表面が大気に曝された場合等に、半導体層の表面にシリコン（Ｓｉ）が吸着することや、半導体層に溝部を形成する際に、半導体層の表面から窒素（Ｎ）が抜けることによって形成されると考えられる。高濃度ｎ型不純物領域のｎ型不純物の濃度は、例えば、８Ｅ１７ｃｍ−３以上１Ｅ２０ｃｍ−３以下である。このような高濃度ｎ型不純物領域が形成され、その後にｐ型不純物がイオン注入されると、半導体層に、ｐ型不純物とともに、吸着したシリコン（Ｓｉ）などの不純物が打ち込まれてしまうおそれがある。その結果、窒化ガリウム系の半導体装置の導電性の制御が困難になるおそれがある。
第１実施形態によれば、第１溝部１２１の側部ｓ及び底部ｂに意図せず高濃度ｎ型不純物領域が形成された場合であっても、第１溝部１２１の側部ｓ及び底部ｂにｐ型不純物を堆積することによって、高濃度ｎ型不純物領域を補償することができる。また、第１溝部１２１を介したイオン注入によって、第１半導体層１１１内にｐ型半導体領域１１７を形成することができる。また、第１溝部１２１の底部ｂは第２半導体層１１２内に位置しているため、第１溝部１２１の底部ｂにおける第２半導体層１１２とイオン注入によって形成されたｐ型半導体領域１１７とで、高濃度ｎ型不純物領域を補償することができる。その結果、第１溝部１２１近傍に電圧が印加された場合に空乏層が広がるので、半導体装置１００の耐圧を向上させることができる。
また、第１溝部１２１の側部ｓ及び底部ｂにｐ型不純物をデルタドーピングすることによって、高濃度ｎ型不純物領域を補償することができる。
また、堆積工程（図２、ステップＳ２０）の後に、イオン注入工程（図２、ステップＳ３０）が行われるので、イオン注入によるノックオン効果によって第１溝部１２１の底部ｂにおけるｎ型不純物が半導体層内部へ押し込まれる深さと、第１溝部１２１表面に堆積されたｐ型不純物が半導体層内部へ押し込まれる深さと、を略等しくできる。そのため、半導体層内部へ押し込まれたｎ型不純物を、ｐ型不純物によって補償することができる。
また、第１溝部１２１を形成するために用いた第１マスク３１０を、その後のイオン注入で利用することができるため、イオン注入用マスクを別途形成する場合と比較して、半導体装置１００の製造工程を削減することできる。
また、ｐ型半導体領域１１７を形成するための第１溝部１２１を、第２半導体層１１２にコンタクトするための第１電極用の溝部として利用することができるため、第１電極形成用の溝部を別途形成する場合と比較して、半導体装置１００の製造工程を削減することができる。また、第１溝部１２１表面にはｐ型不純物が堆積されているので、第１溝部１２１表面にｐ型不純物を堆積させない場合と比較して、第１溝部１２１表面が荒れた状態となることを抑制することができるので、第２半導体層１１２に接触する第１電極（第１電極１４１）のコンタクト抵抗を低減することができる。
また、第１溝部１２１又は第１溝部１２１に積層された構造をアライメントマークとして用いて、第２溝部１２２が形成されれば、第１溝部１２１形成用のアライメントマークを別途形成する場合と比較して、半導体装置１００の製造工程を削減できるとともに、第１溝部１２１及び第１溝部１２１を介したイオン注入によって形成されたｐ型半導体領域１１７と、第２電極１４２が形成される第２溝部１２２との間を微細化することができる。
また、第１実施形態では、第１溝部１２１の側部ｓ及び底部ｂにｐ型不純物が堆積されることにより、第３半導体層１１３と第１溝部１２１との間、及び第２半導体層１１２と第１溝部１２１との間に、ｐ型不純物を含有するｐ型不純物堆積領域１１５が形成され、さらに、第１溝部１２１内に第１電極１４１が形成される。そのため、第３半導体層１１３に接触する電極と、第２半導体層１１２へ接触する電極とを、１つの電極で兼用する場合には、第２半導体層１１２へのコンタクト抵抗が上昇する場合がある。第１実施形態によれば、第３半導体層１１３の表面のｐ型不純物を含有するｐ型不純物堆積領域１１５によって、第２半導体層１１２へに対する第３半導体層１１３のコンタクト抵抗を低減することができる。
また、深い位置にｐ型不純物をイオン注入することが困難な窒化ガリウム（ＧａＮ）系の半導体に対し、第１溝部１２１を形成し、第１溝部１２１を介してイオン注入を行うことにより、深い位置にｐ型半導体領域１１７を形成することができる。そのため、深い位置にｐ型半導体領域を形成するために、半導体層の積層の途中でｎ型半導体層内にｐ型半導体領域を形成し、その後、再度ｐ型半導体層を成長させなくともよいので、半導体装置の製造工程が複雑になることや、製造過程で半導体層に異物が混入するおそれを低減することができる。
また、第１実施形態では、第２溝部形成工程（図２、ステップＳ８０）は、堆積工程及びイオン注入工程（図２、ステップＳ３０、ステップＳ４０）が行われた後に行われるので、イオン注入の前に第２溝部１２２を形成する場合と比較して、第２溝部１２２の側部ｓ及び底部ｂにイオン注入によるダメージが与えられることを抑制することができる。
・第２実施形態
図１３は、第２実施形態の半導体装置２００の断面の一部を示す模式図である。半導体装置２００は、ｐ型不純物堆積領域１１５上に積層された、ｐ型半導体層１１６を備える。ｐ型半導体層１１６は、ｐ型不純物堆積領域１１５上への窒化ガリウム（ＧａＮ）系半導体の選択成長によって形成された構造である。本実施形態では、ｐ型半導体層１１６は、マグネシウム（Ｍｇ）をアクセプタ元素として含有する。本実施形態では、ｐ型半導体層１１６に含まれるマグネシウム（Ｍｇ）濃度は、４Ｅ１８ｃｍ−３以下である。本実施形態では、ｐ型半導体層１１６の厚さは、１ｎｍ以上１０ｎｍ以下である。半導体装置２００のその他の構成は、第１実施形態の半導体装置１００と同様であるため説明を省略する。
図１４は、半導体装置２００の製造方法について示す工程図である。第１実施形態と異なる点について説明する。本実施形態では、第１溝部１２１へｐ型不純物を堆積させる堆積工程（図２、図１４、ステップＳ３０）の後に、第１溝部１２１上へ窒化ガリウム（ＧａＮ）系半導体を選択的に成長させる、選択成長工程が行なわれる（図１４、ステップＳ３５）。選択成長工程は、積層体１１９に形成された第１溝部１２１上のｐ型不純物堆積領域１１５上へ、窒化ガリウム（ＧａＮ）系半導体を再成長させる、再成長工程ということもできる。図１５には、選択成長が行われた中間製品２００ａが示されている。半導体装置２００のその他の製造方法は、上述の第１実施形態と同様であるため、説明を省略する。
第２実施形態によれば、第１実施形態と同様の効果を奏するのに加え、ｐ型不純物堆積領域１１５が、第１溝部１２１の底部ｂに位置する第２半導体層１１２と、ｐ型半導体層１１６と、によって挟まれるため、ｐ型半導体層１１６を成長させない場合と比較して、第１溝部１２１に堆積されたｐ型不純物を第２半導体層１１２、ｐ型半導体層１１６内に移動させてより活性化させることができる。
・他の実施形態１
上記実施形態では、第１溝部１２１の側部ｓ及び底部ｂにデルタドーピングによりｐ型不純物が堆積されているが、第１溝部１２１の側部ｓ及び底部ｂへのｐ型不純物の堆積は、スパッタ法や、蒸着法を用いて行われてもよく、ｐ型不純物を含有する酸化膜を第１溝部１２１の側部ｓ及び底部ｂに形成することにより行われてもよい。
・他の実施形態２
イオン注入工程（図２、図１４、ステップＳ４０）において、２価のｐ型不純物を用いてイオン注入が行われてもよい。同じイオン注入濃度であっても、１価のｐ型不純物を用いる場合と比較して、注入エネルギーを低減することができ、イオン電流を低減することができる。そのため、イオン注入によって半導体に与えられるダメージをより低減することができ、ホール濃度をより高めることができる。
・他の実施形態３
イオン注入工程（図２、図１４、ステップＳ４０）では、１回のイオン注入工程における合計のイオン注入濃度が１Ｅ１９ｃｍ−３以下となればよく、注入エネルギーを異ならせて複数回イオン注入を行う多重注入法によりイオン注入が行われてもよい。注入エネルギーは、２０ｋｅＶ、８０ｋｅＶ、２００ｋｅＶ・・・のように次第に大きくしてもよいし、各エネルギーにおけるイオン注入濃度を異ならせてもよい。多重注入を行うことにより、ｐ型半導体領域１１７のＺ方向における、ｐ型不純物の濃度分布を均一にすることができる。すなわち、イオン注入されたｐ型不純物の濃度分布を、ボックスプロファイルにすることができる。
・他の実施形態４
イオン注入工程（図２、図１４、ステップＳ４０）では、イオンの入射方向を第１溝部１２１の底部ｂの結晶面に対し垂直にイオン注入する、チャネリング条件でイオン注入が行われてもよいし、非チャネリング条件でイオン注入が行われてもよい。チャネリング条件でイオン注入を行うことにより、イオン注入深さを増加させることができる。非チャネリング条件でイオン注入を行うことにより、イオン注入深さがばらつくことを抑制することができ、複数の半導体装置を製造する場合において、半導体装置間でのイオン注入深さがばらつくことを抑制することができる。
・他の実施形態５
第１溝部１２１は、第２半導体層１１２内に底部ｂが位置していれば、第３半導体層１１３を貫通していなくともよい。第１溝部１２１は、第２半導体層１１２上に第３半導体層１１３が積層されていない部位に形成されてもよい。この場合には、第１溝部１２１内に、第２半導体層１１２にオーミック接触する第１電極としてのｐボディ電極が形成されてもよい。半導体装置１００は、第２半導体層１１２にオーミック接触する電極と、第３半導体層１１３にオーミック接触する電極と、を別の電極として備えていてもよい。
・他の実施形態６
第１溝部１２１内に、第１電極１４１が形成されなくともよい。この場合には、第１溝部１２１内は、例えば絶縁膜１３０で覆われてもよい。また、第１溝部１２１と異なる他の部位に、第２半導体層１１２に接触する電極が形成されてもよい。
・他の実施形態７
第１実施形態において、イオン注入工程（図２、ステップＳ４０）が行われた後に、ｐ型不純物の堆積工程（図２、ステップＳ３０）が行われてもよい。また、第２実施形態において、イオン注入工程（図１４、ステップＳ４０）が行われた後に、ｐ型不純物の堆積工程（図１４、ステップＳ３０）及び選択成長工程（図１４、ステップＳ３５）が行われてもよい。このようにしても、第１溝部１２１の側部ｓ及び底部ｂにｐ型不純物を堆積することによって、高濃度ｎ型不純物領域を補償することができる。また、第１溝部１２１を介したイオン注入によって、第１半導体層１１１内にｐ型半導体領域１１７を形成することができる。また、第１溝部１２１の底部ｂは第２半導体層１１２内に位置しているため、第１溝部１２１の底部ｂにおける第２半導体層１１２とイオン注入によって形成されたｐ型半導体領域１１７とで、高濃度ｎ型不純物領域を補償することができる。その結果、第１溝部１２１近傍に電圧が印加された場合に空乏層が広がるので、半導体装置１００の耐圧を向上させることができる。
・他の実施形態８
第２溝部形成工程（図２，１４、ステップＳ８０）は、第１溝部形成工程（図２、図１４、ステップＳ２０）の前に行われてもよい。また、上記実施形態において、ウエットエッチングが用いられた工程では、ウエットエッチングに代えてドライエッチングが行われてもよい。また、保護膜形成工程（図２、図１４、ステップＳ５０）は省略されてもよい。熱処理工程（図２、図１４、ステップＳ６０）は、第２溝部形成工程（図２、ステップＳ８０）の後に行われてもよい。
・他の実施形態９
イオン注入工程（図２、図１４、ステップＳ４０）では、第１溝部１２１上に、窒化アルミニウム（ＡｌＮ）、窒化インジウム（ＩｎＮ）、窒化アルミニウムガリウム（ＡｌＧａＮ）、窒化インジウムアルミニウム（ＩｎＡｌＮ）、窒化インジウムアルミニウムガリウム（ＩｎＡｌＧａＮ）、ダイヤモンドライクカーボン等のスルー膜が形成されてもよい。このようにすれば、イオン注入により、第１溝部１２１の表面（側部ｓ及び底部ｂ）が汚染されることを抑制することができる。
・他の実施形態１０
本開示が適用される半導体装置は、上述の実施形態で説明したトレンチＭＯＳＦＥＴに限られず、イオン注入によってｐ型半導体領域が形成された半導体装置であればよく、例えば、ショットキーバリアダイオード、接合型トランジスタ、バイポーラトランジスタ、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ：Insulated Gate Bipolar Transistor）、ＭＥＳＦＥＴ（metal-semiconductor field effect transistor）及びサイリスタなどであってもよい。
本開示は、上述した実施形態、実施例に限られず、その趣旨を逸脱しない範囲において種々の構成で実現できる。例えば、実施形態における技術的特徴のうち、発明の概要の欄に記載した各形態における技術的特徴に対応するものは、上述の課題の一部又は全部を解決するために、あるいは、上述の効果の一部又は全部を達成するために、適宜、差し替え及び組み合わせを行うことが可能である。また、本明細書中に必須なものとして説明されていない技術的特徴については、適宜、削除することが可能である。
１００、２００…半導体装置
１００ａ、１００ｂ、１００ｃ、１００ｄ、１００ｅ、１００ｆ、１００ｇ、１００ｈ、１００ｉ、１００ｊ、２００ａ…中間製品
１１０…基板
１１１…第１半導体層
１１２…第２半導体層
１１３…第３半導体層
１１５…ｐ型不純物堆積領域
１１６…ｐ型半導体層
１１７…ｐ型半導体領域
１１９…積層体
１２１…第１溝部
１２１ｐ…第１溝部形成領域
１２２…第２溝部
１２２ｐ…第２溝部形成領域
１３０…絶縁膜
１４１…第１電極
１４２…第２電極
１４３…第３電極
３１０…第１マスク
３１０ｐ…絶縁膜
３１５…第２マスク
３１５ｐ…絶縁膜
３２０、３２５…レジストパターン
３３５…保護膜
ｂ…第１溝部の底部
ｂ１…第２溝部底部
ｓ…第１溝部の側部
ｓ１…第２溝部の側部

Claims (8)

  1. 半導体装置の製造方法であって、
    ｎ型不純物を含有する窒化ガリウム（ＧａＮ）系の第１半導体層と、前記第１半導体層に積層され、ｐ型不純物を含有する窒化ガリウム（ＧａＮ）系の第２半導体層とを含む積層体に対し、前記第２半導体層内に底部が位置する第１溝部を形成する、第１溝部形成工程と、
    前記第１溝部の側部及び前記底部にｐ型不純物を堆積させる堆積工程と、
    前記第１溝部を介して、ｐ型不純物を前記第１半導体層までイオン注入する、イオン注入工程と、を備える、半導体装置の製造方法。
  2. 請求項１に記載の半導体装置の製造方法であって、
    前記堆積工程では、デルタドーピングにより、前記第１溝部の前記側部及び前記底部にｐ型不純物を堆積させる、半導体装置の製造方法。
  3. 請求項１又は請求項２に記載の半導体装置の製造方法であって、
    前記堆積工程の後に、前記イオン注入工程を行う、半導体装置の製造方法。
  4. 請求項１から請求項３までのいずれか一項に記載の半導体装置の製造方法であって、
    前記堆積工程の後、前記第１溝部上にｐ型不純物を含有する窒化ガリウム（ＧａＮ）系の半導体層を成長させる、成長工程をさらに備える、半導体装置の製造方法。
  5. 請求項１から請求項４までのいずれか一項に記載の半導体装置の製造方法であって、
    前記第１溝部形成工程では、前記第１溝部を形成する領域が開口したマスクを用いて前記第１溝部を形成し、
    前記イオン注入工程では、前記マスクを用いて、前記イオン注入を行う、半導体装置の製造方法。
  6. 請求項１から請求項５までのいずれか一項に形成の半導体装置の製造方法であって、
    前記堆積工程及び前記イオン注入工程が行われた後の前記第１溝部に第１電極を形成する、第１電極形成工程をさらに備える、半導体装置の製造方法。
  7. 請求項１から請求項６までのいずれか一項に記載の半導体装置の製造方法であって、
    前記積層体に対し、前記第２半導体層を貫通し前記第１半導体層内に底部が位置する、第２溝部を形成する、第２溝部形成工程と、
    前記第２溝部に第２電極を形成する工程であって、前記第２電極はゲート電極である、第２電極形成工程と、をさらに備える、半導体装置の製造方法。
  8. 請求項７に記載の半導体装置の製造方法であって、
    前記第２溝部形成工程では、前記第１溝部又は前記第１溝部に積層された構造をアライメントマークとして用いて、前記第２溝部を形成する、半導体装置の製造方法。
JP2017187563A 2017-09-28 2017-09-28 半導体装置の製造方法 Active JP6791083B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2017187563A JP6791083B2 (ja) 2017-09-28 2017-09-28 半導体装置の製造方法
US16/114,774 US10510833B2 (en) 2017-09-28 2018-08-28 Method for manufacturing semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2017187563A JP6791083B2 (ja) 2017-09-28 2017-09-28 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2019062140A JP2019062140A (ja) 2019-04-18
JP6791083B2 true JP6791083B2 (ja) 2020-11-25

Family

ID=65806868

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2017187563A Active JP6791083B2 (ja) 2017-09-28 2017-09-28 半導体装置の製造方法

Country Status (2)

Country Link
US (1) US10510833B2 (ja)
JP (1) JP6791083B2 (ja)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6828697B2 (ja) * 2018-02-06 2021-02-10 株式会社豊田中央研究所 Ｉｉｉ族窒化物半導体装置およびｉｉｉ族窒化物半導体基板の製造方法
JP7024761B2 (ja) * 2019-04-25 2022-02-24 株式会社豊田中央研究所 窒化物半導体装置および窒化物半導体装置の製造方法
CN110783411A (zh) * 2019-11-01 2020-02-11 西安电子科技大学 基于沟槽栅垂直浅超结的氮化镓基mosfet器件及制作方法
US11575000B2 (en) * 2020-06-18 2023-02-07 Nexgen Power Systems, Inc. Super-junction based vertical gallium nitride JFET power devices
JP6966010B1 (ja) * 2021-01-28 2021-11-10 富士電機株式会社 窒化物半導体装置の製造方法及び窒化物半導体装置
DE102023200749A1 (de) 2023-01-31 2024-08-01 Robert Bosch Gesellschaft mit beschränkter Haftung Verfahren zum Herstellen von p-dotierten Gebieten eines Leistungstransistors
US12610764B2 (en) * 2023-12-07 2026-04-21 Virginia Tech Intellectual Properties, Inc. Termination structures for semiconductor devices

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2001093339A1 (en) * 2000-05-31 2001-12-06 Matsushita Electric Industrial Co. Ltd. Misfet
KR100825723B1 (ko) * 2006-07-28 2008-04-29 한국전자통신연구원 에지효과를 갖는 게이트절연막을 포함하는 광소자
US8304809B2 (en) * 2007-11-16 2012-11-06 Furukawa Electric Co., Ltd. GaN-based semiconductor device and method of manufacturing the same
JP5196980B2 (ja) 2007-12-10 2013-05-15 株式会社東芝 半導体装置
CN101604704B (zh) * 2008-06-13 2012-09-05 西安能讯微电子有限公司 Hemt器件及其制造方法
US8637360B2 (en) * 2010-04-23 2014-01-28 Intersil Americas Inc. Power devices with integrated protection devices: structures and methods
JP5654794B2 (ja) * 2010-07-15 2015-01-14 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
CN104106142B (zh) * 2012-02-10 2016-03-09 松下知识产权经营株式会社 半导体装置及其制造方法
JP6013948B2 (ja) * 2013-03-13 2016-10-25 ルネサスエレクトロニクス株式会社 半導体装置
JP2015032745A (ja) * 2013-08-05 2015-02-16 株式会社東芝 半導体装置および半導体装置の製造方法
JP6341074B2 (ja) * 2014-01-24 2018-06-13 株式会社デンソー 半導体装置の製造方法
JP6179409B2 (ja) 2014-01-24 2017-08-16 株式会社デンソー 炭化珪素半導体装置の製造方法
WO2015125471A1 (ja) * 2014-02-21 2015-08-27 パナソニック株式会社 電界効果トランジスタ
JP6180975B2 (ja) * 2014-03-19 2017-08-16 株式会社東芝 電子デバイス及びその製造方法
JP2016054250A (ja) * 2014-09-04 2016-04-14 豊田合成株式会社 半導体装置、製造方法、方法
JP6194869B2 (ja) * 2014-09-26 2017-09-13 豊田合成株式会社 半導体装置およびその製造方法
JP6330705B2 (ja) * 2015-03-24 2018-05-30 豊田合成株式会社 半導体装置およびその製造方法ならびに電力変換装置
JP6032337B1 (ja) * 2015-09-28 2016-11-24 富士電機株式会社 半導体装置および半導体装置の製造方法
JP6545362B2 (ja) * 2016-03-23 2019-07-17 三菱電機株式会社 半導体装置および半導体装置の製造方法
JP6531691B2 (ja) * 2016-03-24 2019-06-19 豊田合成株式会社 縦型トレンチｍｏｓｆｅｔの製造方法
JP6520785B2 (ja) * 2016-03-24 2019-05-29 豊田合成株式会社 半導体装置の製造方法
JP6848316B2 (ja) * 2016-10-05 2021-03-24 富士電機株式会社 半導体装置および半導体装置の製造方法

Also Published As

Publication number Publication date
US20190096991A1 (en) 2019-03-28
US10510833B2 (en) 2019-12-17
JP2019062140A (ja) 2019-04-18

Similar Documents

Publication Publication Date Title
JP6791083B2 (ja) 半導体装置の製造方法
US12457765B2 (en) Normally-off transistor with reduced on-state resistance and manufacturing method
JP7404703B2 (ja) 窒化物半導体装置の製造方法及び窒化物半導体装置
JP6627408B2 (ja) 半導体装置及び半導体装置の製造方法
JP6988175B2 (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
US10153356B2 (en) Method of manufacturing semiconductor device, and semiconductor device
JP6927112B2 (ja) 半導体装置の製造方法
US10256323B2 (en) Method of manufacturing semiconductor device including an n type semiconductor region formed in a p type semiconductor layer
US9905432B2 (en) Semiconductor device, method for manufacturing the same and power converter
CN110071167A (zh) 具有降低的导通状态电阻的常关断型hemt及其制造方法
US9887263B2 (en) Silicon carbide semiconductor device and method of manufacturing the same
JP6809330B2 (ja) 半導体装置の製造方法
JP6639384B2 (ja) ヘテロ接合トランジスタに通常は妨げられる注入領域を形成する方法
CN109417098B (zh) 半导体装置及其制造方法
CN119487989A (zh) 半导体装置及半导体装置的制造方法
JP7721928B2 (ja) 窒化物半導体装置
KR20130141339A (ko) 반도체 장치의 제조 방법
US10854454B2 (en) Semiconductor device and method for manufacturing the same
US20240088281A1 (en) Dope p galium nitride electronic component
US9852925B2 (en) Method of manufacturing semiconductor device
US10177234B2 (en) Semiconductor device
JP7644921B2 (ja) 窒化物半導体装置の製造方法及び窒化物半導体装置
JP7698593B2 (ja) 窒化物半導体装置とその製造方法
JP7633620B2 (ja) 窒化物半導体装置及び窒化物半導体装置の製造方法
US10490408B2 (en) Method for manufacturing semiconductor device

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20191107

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20200831

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20201006

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20201019

R150 Certificate of patent or registration of utility model

Ref document number: 6791083

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150