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JP6805074B2 - 半導体装置の製造方法 - Google Patents
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Description

本発明の実施形態は、半導体装置の製造方法に関する。
炭化珪素（ＳｉＣ）を用いたトランジスタなどの半導体装置がある。半導体装置において、炭化珪素を含む半導体膜と電極（導電膜）との間に、酸化シリコンなどの絶縁膜が設けられる。半導体装置において良好な特性が求められる。
Atthawut Chanthaphan, Takuji Hosoi, Takayoshi Shimura, and Heiji Watanabe, "Study of SiO2/4H-SiC interface nitridation by post-oxidation annealing in pure nitrogen gas", AIP Advances 5, 097134 (2015).
本発明の実施形態は、特性の向上が可能な半導体装置の製造方法を提供する。
本発明の実施形態によれば、半導体装置の製造方法は、炭化珪素を含む半導体部材の上に堆積され珪素及び酸素を含む第１膜を、酸素を含む第１雰囲気中で５００℃以上９００℃以下の第１温度の第１熱処理を実施することを含む。前記製造方法は、前記第１熱処理の後に前記第１膜を窒素を含む第２雰囲気で１２００℃以上１４００℃未満の第２温度の第２熱処理を実施することを含む。
図１は、実施形態に係る半導体装置の製造方法を例示するフローチャートである。 図２は、実施形態に係る半導体装置を例示する模式的断面図である。 図３は、実施形態に係る半導体装置の製造方法を例示する模式図である。 図４は、半導体装置の特性を例示するグラフ図である。 図５は、半導体装置の特性を例示するグラフ図である。 図６は、半導体装置の特性を例示するグラフ図である。 図７は、試料の分析結果を例示するグラフ図である。 図８は、半導体装置における欠陥を例示する模式図である。 図９（ａ）及び図９（ｂ）は、実施形態に係る半導体装置の特性を例示するグラフである。 図１０は、実施形態に係る半導体装置を例示する模式的断面図である。
以下に、本発明の各実施の形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚さと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
図１は、実施形態に係る半導体装置の製造方法を例示するフローチャートである。
図２は、実施形態に係る半導体装置を例示する模式的断面図である。
図１に示すように、実施形態に係る半導体装置の製造方法は、第１膜の準備（ステップＳ１１０）、第１熱処理（ステップＳ１２０）、及び、第２熱処理（ステップＳ１３０）を含む。
図２に示すように、半導体装置１１０において、半導体部材５０の上に第１膜１０が設けられる。半導体部材５０は、炭化珪素（ＳｉＣ）を含む。半導体部材５０は、例えば、４Ｈ−ＳｉＣを含む。
第１膜１０は、珪素及び酸素を含む。第１膜１０は、例えば、酸化シリコン膜である。第１膜１０は、半導体部材５０の上に堆積される。第１膜１０は、例えば、化学気相成長（ＣＶＤ：Chemical Vapor Deposition）により形成される。化学気相成長は、原子層堆積（ＡＬＤ：Atomic Layer Deposition）を含んでも良い。第１膜１０は、例えば、ＰＶＤ（physical vapor deposition）法で形成されても良い。ＰＶＤ法は、蒸着及びスパッタの少なくともいずれかを含む。実施形態に係る半導体装置の製造方法は、第１膜１０を半導体部材５０の上に堆積すること（ステップＳ１１０の１つの例）をさらに含んでも良い。
半導体部材５０から第１膜１０に向かう方向をＺ軸方向とする。半導体部材５０と第１膜１０との間には、界面１５が存在する。
第１膜１０の厚さｔ１（第１熱処理の前における厚さ）は、例えば、２０ｎｍ以上６０ｎｍ以下である。厚さｔ１は、Ｚ軸方向に沿った長さである。このような厚さｔ１を有する第１膜１０は、トランジスタのゲート絶縁膜として利用できる。このような厚さｔ１により、適切な絶縁性と、適切な電気的特性（例えばしきい値電圧など）、及び、良好な信頼性と、が得られる。
半導体装置１１０において、第１導電膜Ｅ１がさらに設けられても良い。第１導電膜Ｅ１は、例えばゲート電極である。上記の第１熱処理及び第２熱処理は、第１導電膜Ｅ１の形成の前に実施される。
以下、第１熱処理及び第２熱処理の例について説明する。
図３は、実施形態に係る半導体装置の製造方法を例示する模式図である。
図３の横軸は、時間ｔｍである。縦軸は、温度Ｔである。
第１熱処理においては、半導体部材５０の上に堆積された第１膜１０を、酸素を含む第１雰囲気中で第１温度Ｔ１の熱処理を行う。第１温度Ｔ１は、例えば、５００℃以上９００℃以下である。第１熱処理においては、例えば、半導体部材５０及び第１膜１０を含む加工体を、酸素（Ｏ２）が充填されたチャンバ内で、第１温度Ｔ１で熱処理を行う。第１熱処理の前において、加工体の温度は、第３温度Ｔ３である。第３温度Ｔ３は、第１温度Ｔ１よりも低い。第３温度Ｔ３は、例えば、室温（例えば、２０℃以上４０℃以下）でも良い。第１熱処理において、温度Ｔが実質的に第１温度Ｔ１となる時間（第１熱処理時間ｔｍ１）は、例えば、１０分以上２０時間以下である。上記の第１温度Ｔ１及び第２温度Ｔ２は、チャンバ内における処理体（半導体部材５０などの基板）の位置の温度である。処理体の温度は、チャンバ内における処理体の位置の温度と実質的に一致する。チャンバ内における処理体の位置の温度は、熱電対などの検出素子により検出できる。
第２熱処理は、第１熱処理の後に行われる。第２熱処理においては、第１膜１０を、窒素を含む第２雰囲気で、第２温度Ｔ２の熱処理を行う。第２温度Ｔ２は、第１温度Ｔ１よりも高い。第２温度Ｔ２は、例えば、１２００℃以上１４００℃未満である。第２温度Ｔ２は、例えば、１２００℃以上１３５０℃以下でも良い。第２熱処理においては、例えば、第１熱処理の後の加工体を、窒素（Ｎ２）が充填されたチャンバ内で、第２温度Ｔ２で熱処理を行う。第２熱処理において、温度Ｔが実質的に第２温度Ｔ２となる時間（第２熱処理時間ｔｍ２）は、例えば、１０分以上２０時間以下である。
このように、第１熱処理及び第２熱処理において、雰囲気及び温度が、互いに異なる。第１熱処理のチャンバと、第２熱処理のチャンバと、が互いに異なっても良い。これにより、チャンバにおいて高い生産性が得やすい。実施形態において、第１熱処理及び第２熱処理が、１つのチャンバで行われても良い。
この例では、第１熱処理と第２熱処理との間において、第１膜１０の温度が第３温度Ｔ３にされている。例えば、第１熱処理及び第２熱処理が、互いに異なるチャンバで行われる場合、第１熱処理と第２熱処理との間において、第１膜１０の温度は第３温度Ｔ３となる。
実施形態においては、第２雰囲気は、実質的に、酸素を含まない。または、第２雰囲気が酸素を含む場合、第２雰囲気に含まれる酸素の濃度は、例えば、３ｖｏｌ％（体積百分率）以下である。第２雰囲気に含まれる酸素の濃度は、０．００１ｖｏｌ％以下でも良い。第２雰囲気に用いられるガスにおける、窒素の濃度（純度）は、例えば、９９．９９９９ｖｏｌ％以上でも良い。
このように、酸素を含む第１雰囲気での第１熱処理と、窒素を含む第２雰囲気での第２熱処理と、を行うことで、良好な特性を有する第１膜１０（酸化シリコン膜）が得られることが分かった。
例えば、第２熱処理の後において、第１膜１０に含まれる窒素の濃度は、１×１０２０ｃｍ−３以上１×１０２２ｃｍ−３以下にできる。このような高い濃度の窒素は、第１膜１０と半導体部材５０との界面１５の近傍に存在する。高い濃度で窒素を含有する領域と、界面１５と、の間の距離は、例えば、０ｎｍ以上１０ｎｍ以下である。
界面、または、界面の近傍に窒素が含有されることで、界面、または、界面近傍おける欠陥密度を低くすることができる。これにより、半導体装置の特性を向上することができる。
以下、上記の方法で作成された第１膜１０を含む半導体装置１１０の特性の例について、説明する。半導体装置１１０は、ＭＯＳ型のトランジスタである。以下に説明する試料において、第１膜１０の厚さｔ１は、約４５ｎｍである。第１温度Ｔ１は、７００℃である。第１熱処理時間ｔｍ１は、２時間である。第２温度Ｔ２は、１３００℃である。第２熱処理時間ｔｍ２は、１時間である。
図４は、半導体装置の特性を例示するグラフ図である。
図４は、上記の方法により作製された試料１１０ａ（トランジスタ）における電圧−電流特性の測定結果を示す。図４の横軸は、ドレイン電圧ＶＤ（Ｖ）である。縦軸は、ドレイン電流ＩＤ（ｍＡ）である。図４には、ゲート電圧ＶＧが、５Ｖ、１５Ｖ、２０Ｖ及び２５Ｖの時の特性が例示されている。図４に示すように、良好な特性が得られている。
図５は、半導体装置の特性を例示するグラフ図である。
図５は、試料１１０ａにおける移動度μの評価結果を示す。図５の横軸は、ゲートにおける電界強度ＥＦ（ＭＶ／ｃｍ）である。縦軸は、移動度μ（ｃｍ２／（Ｖ・ｓ））である。図５には、第１参考例の試料１１９の特性も示されている。試料１１９においては、上記の第１熱処理が行われず、第２熱処理だけが行われる。
図５から分かるように、第１参考例の試料１１９においては、移動度μが低い。これに対して、試料１１０ａにおいては、高い移動度μ（例えば約５０ｃｍ２／（Ｖ・ｓ））が得られる。このように、上記の第１熱処理及び第２熱処理の組み合わせにより、高い移動度μが得られる。
図６は、半導体装置の特性を例示するグラフ図である。
図６は、試料１１０ａのしきい値の変化の評価結果を例示している。この評価においては、試料１１０ａにおいて、半導体部材５０と第１導電膜Ｅ１（ゲート電極）と、の間に、直流電界が印加される。直流電界の印加時間Ｔｓの経過に対する、しきい値電圧の変化ΔＶｔｈが評価される。図６の横軸は、印加時間Ｔｓ（１０３ｓｅｃ（秒））である。縦軸は、しきい値電圧の変化ΔＶｔｈ（Ｖ）である。この例では、直流電界が、＋４ＭＶ／ｃｍ、または、−２ＭＶ／ｃｍであるときの特性が示されている。直流電界の印加における温度が、１７５℃である。
図６に示すように、試料１１０ａにおいて、しきい値電圧の変化ΔＶｔｈは、約７０ｍＶ以下である。このように、上記の第１熱処理及び第２熱処理の組み合わせにより、小さい、しきい値電圧の変化ΔＶｔｈが得られる。図６に示すように、正及び負のいずれの直流電界についても、小さい、しきい値電圧の変化ΔＶｔｈが得られる。
このように、上記の方法により得られた試料１１０ａにおいて、高い移動度μと、小さい、しきい値電圧の変化ΔＶｔｈと、が得られるのは、第１膜１０と半導体部材５０との間の界面の近傍に、高い濃度の窒素が導入されることに起因していると、考えられる。
図７は、試料の分析結果を例示するグラフ図である。
図７は、上記の試料１１０ａの二次イオン質量分析（ＳＩＭＳ：Secondary Ion Mass Spectrometry）による分析結果を示している。図７の横軸は、Ｚ軸方向における位置ｐＺ（深さ）である。縦軸は、窒素の濃度ＣＮ（×１０２１ｃｍ−３）である。図７から分かるように、試料１１０ａにおいては、半導体部材５０と第１膜１０との間の界面近傍（界面１５を含む領域）において、高い濃度ＣＮの窒素が観測される。この例では、界面近傍における窒素の濃度ＣＮ（ピーク濃度）は、約２．４×１０２１ｃｍ−３である。このように、実施形態に係る製造方法により作製された試料１１０ａにおいては、高い濃度ＣＮ（例えば、１×１０２０ｃｍ−３以上１×１０２２ｃｍ−３以下）の窒素が観測できる。
一方、第１熱処理を行わない上記の試料１１９（第１参考例）においては、窒素のピーク濃度は、約１×１０１９ｃｍ−３である。
このように、第１熱処理及び第２熱処理の組み合わせにより、窒素のピーク濃度を高くすることができる。
一方、炭化珪素を含む半導体の上に形成された酸化シリコン膜を、ＮＯガスを含む雰囲気で熱処理する第２参考例がある。この第２参考例においては、窒素のピーク濃度は、約１×１０２１ｃｍ−３である。しかしながら、この第２参考例においては、移動度μは、約３０ｃｍ２／（Ｖ・ｓ）である。
これに対して、上記の試料１１０ａにおいては、約５０ｃｍ２／（Ｖ・ｓ）の高い移動度μが得られる。このことは、第２参考例に比べて、試料１１０ａにおいては、欠陥密度を低くできるためであると考えられる。
さらに、第１熱処理及び第２熱処理の組み合わせにより、トラップ密度を低くできる。試料１１０ａにおける界面トラップ密度Ｄｉｔは、約４×１０１１（１／ｃｍ２ｅＶ）である。この界面トラップ密度Ｄｉｔは、伝導帯の下端から０．２ｅＶ低いエネルギーにおけるトラップ密度である。一方、上記の試料１１９（第１参考例）における界面トラップ密度Ｄｉｔは、約２２×１０１１（１／ｃｍ２ｅＶ）である。このように、試料１１０ａにおいては、界面トラップ密度Ｄｉｔを低くできる。
炭化珪素の上にドライ酸化により形成されたシリコン酸化膜（厚さは１５ｎｍ）を窒素（Ｎ２）雰囲気で熱処理する第３参考例がある。この第３参考例において、窒素雰囲気での熱処理の温度が１３００℃の場合、界面トラップ密度Ｄｉｔは、約１４×１０１１（１／ｃｍ２ｅＶ）である。この第３参考例において、窒素雰囲気での熱処理の温度が１３５０℃の場合、界面トラップ密度Ｄｉｔは、約９×１０１１（１／ｃｍ２ｅＶ）である。この第３参考例において、窒素雰囲気での熱処理の温度が１４００℃の場合、界面トラップ密度Ｄｉｔは、約６×１０１１（１／ｃｍ２ｅＶ）である。
試料１１０ａにおける界面トラップ密度Ｄｉｔは、このような第３参考例の界面トラップ密度Ｄｉｔよりも低い。
このように、第１熱処理及び第２熱処理により、従来に無い、低い界面トラップ密度Ｄｉｔを得ることができる。
図８は、半導体装置における欠陥を例示する模式図である。
図８に示すように、第１膜１０は、界面近傍領域１０ａ及びバルク領域１０ｂを含む。界面近傍領域１０ａは、バルク領域１０ｂと半導体部材５０との間に位置する。一方、半導体部材５０は、界面近傍領域５０ａ及びバルク領域５０ｂを含む。界面近傍領域５０ａは、バルク領域５０ｂと第１膜１０との間に位置する。
半導体部材５０（ＳｉＣ）と、第１膜１０（酸化シリコン）、との間の界面１５に界面欠陥１５ｄが存在すると考えられる。第１膜１０の界面近傍領域１０ａに、界面近傍欠陥１０ａｄが存在すると考えられる。第１膜１０のバルク領域１０ｂに、バルク領域欠陥１０ｂｄが存在すると考えられる。半導体部材５０の界面近傍領域５０ａに、界面近傍欠陥５０ａｄが存在すると考えられる。半導体部材５０のバルク領域５０ｂに、バルク領域欠陥５０ｂｄが存在する場合もある。
バルク領域欠陥５０ｂｄは、実質的に、半導体部材５０の形成条件に依存すると考えられる。一方、界面欠陥１５ｄ、界面近傍欠陥１０ａｄ、バルク領域欠陥１０ｂｄ及び界面近傍欠陥５０ａｄは、第１膜１０、及び、第１膜１０の形成後の熱処理の影響を受けると考えられる。上記の界面トラップ密度Ｄｉｔは、界面欠陥１５ｄの密度に対応すると考えられる。実用的には、界面欠陥１５ｄに加えて、界面近傍欠陥１０ａｄ、バルク領域欠陥１０ｂｄ及び界面近傍欠陥５０ａｄを減少させることが求められる。
実施形態に係る試料１１０ａにおいては、界面欠陥１５ｄ、界面近傍欠陥１０ａｄ、バルク領域欠陥１０ｂｄ及び界面近傍欠陥５０ａｄが少ないと考えられる。これにより、小さい、しきい値電圧の変化ΔＶｔｈ（約７０ｍＶ以下）が得られると考えられる。そして、界面欠陥１５ｄ、界面近傍欠陥１０ａｄ及び界面近傍欠陥５０ａｄが少ないため、高い移動度μ（約５０ｃｍ２／（Ｖ・ｓ）が得られると考えられる。
これに対して、上記の第３参考例において、窒素雰囲気での熱処理の温度が１３００℃の場合は、界面欠陥１５ｄ及び界面近傍欠陥１０ａｄが多いと考えられる。このため、移動度μが低い。一方、この第３参考例において、窒素雰囲気での熱処理の温度が１４００℃と高い場合は、第１膜１０（酸化シリコン膜）が劣化し、バルク領域欠陥１０ｂｄが多くなる。このため、しきい値電圧の変化ΔＶｔｈが大きくなる。
これに対して、上記のように、実施形態に係る製造方法によれば、しきい値電圧の小さい変化ΔＶｔｈと、高い移動度μと、が得られる。
実施形態においては、半導体部材５０の上に、第１膜１０（酸化シリコン）が、ＣＶＤなどにより堆積される。この堆積された第１膜１０においては、密度が比較的低い。例えば、ドライ酸化により得られた酸化シリコンは緻密である。ＣＶＤなどにより堆積された第１膜１０においては、ドライ酸化により得られた酸化シリコンに比べて、酸化が第１膜１０を通過しやすいと考えられる。例えば、酸素を含む第１雰囲気における第１熱処理により、酸素が、半導体部材５０と第１膜１０との間の界面１５に到達しやすいと考えられる。例えば、界面１５の近傍において、半導体部材５０に、活性化された領域（例えば、反応の前駆体）が形成されやすいと考えられる。そして、第１熱処理の後に行われる第２熱処理において、窒素が第１膜１０を通過して界面１５の近傍に到達し易い。このため、界面１５の近傍において、窒素の濃度ＣＮを高くできる。窒素は、活性化された領域に留まり、界面１５の近傍に高い濃度で存在する。このとき、第２熱処理は、高い第２温度Ｔ２で、窒素中（酸素を実質的に含まない）で行われる。これにより、界面１５の近傍に集中的に窒素が含まれ、界面１５の近傍の欠陥が効率的に減少する。
実施形態において、第１熱処理の第１温度Ｔ１は、第２熱処理の第２温度Ｔ２よりも低い。第１温度Ｔが過度に高くないことにより、例えば、界面１５の近傍において活性化が生じ、界面１５から離れた領域（例えば半導体部材５０のバルク中）における酸化が抑制される。例えば、第１温度Ｔ１が第２温度Ｔ２程度に高いと、例えば、低い品質の熱酸化膜が形成され、素子の特性が劣化し易い。
実施形態において、第１熱処理を実施することで、超高温（例えば１４００℃超）を使わずに、高濃度の窒素を界面１５の近傍に導入できる。超高温を使わないため、例えば、第１膜１０において、酸素欠損などのダメージの発生を抑制できる。
実施形態に係る製造方法において、第１熱処理の第１雰囲気における酸素の濃度は、例えば、５ｖｏｌ％以上である。本製造方法は、第２熱処理の後に、第１膜１０の上に導電膜（第１導電膜Ｅ１）を形成することをさらに含んでも良い。第１導電膜Ｅ１は、例えば、ゲート電極である。第１導電膜Ｅ１は、ＭＯＳ型のキャパシタ素子の電極でも良い。
次に、実施形態に係る製造方法で形成された構造について、リーク電流の特性の例について説明する。リーク電流の評価においては、試料は、ＭＯＳ型のキャパシタ素子である。キャパシタ素子は、半導体部材５０、第１膜１０及び第１導電膜Ｅ１を有する（図２参照）。キャパシタ素子において、半導体部材５０及び第１膜１０を含む構造体に、上記の第１熱処理及び第２熱処理が実施される。
図９（ａ）及び図９（ｂ）は、実施形態に係る半導体装置の特性を例示するグラフである。
図９（ａ）及び図９（ｂ）の横軸は、キャパシタ素子に印加される電界ＥＧ（ＭＶ／ｃｍ）である。図９（ａ）の縦軸は、電流密度ＪＧ（Ａ／ｃｍ２）である。複数の素子に関して、図９（ａ）に示す特性が評価され、その評価結果から、複数の素子のそれぞれにおける破壊電界が導出される。その結果が統計的に処理され、図９（ｂ）の特性が得られる。図９（ｂ）は、複数の素子についての、破壊電界の分布を示す。図９（ｂ）の縦軸は、標準偏差ＮＤである。
図９（ａ）に示すように、実施形態に係る製造方法により作製されたキャパシタ素子において、非常に低い電流密度ＪＧが得られる。第１膜１０は、例えば、ゲート絶縁膜として用いることができる。図９（ｂ）に示すように、破壊電界は、約９．２ＭＶ／ｃｍである。
図１０は、実施形態に係る半導体装置を例示する模式的断面図である。
図１０に示すように、半導体装置１１１は、第１導電形の第１半導体領域５１、第２導電形の第２半導体領域５２、第１導電形の第３半導体領域５３、第２導電形の第４半導体領域５４、第１膜１０、第１導電膜Ｅ１、第２導電膜Ｅ２、第３導電膜Ｅ３、及び、絶縁膜Ｉ１を含む。半導体装置１１１は、トランジスタである。上記の半導体領域は、例えば、炭化珪素を含む。第２半導体領域５２が、上記の半導体部材５０に対応する。第１膜１０は、例えば、ゲート絶縁膜に対応する。第１導電膜Ｅ１は、ゲート電極に対応する。第２導電膜Ｅ２は、例えば、ソース電極に対応する。第３導電膜Ｅ３は、例えば、ドレイン電極に対応する。この例では、基板５５（ＳｉＣ基板）が設けられている。
Ｚ軸方向に対して垂直な１つの方向がＸ軸方向である。Ｚ軸方向及びＸ軸方向に対して垂直な方向が、Ｙ軸方向である。
Ｚ軸方向において、この例では、第２導電膜Ｅ２と第３導電膜Ｅ３との間に、第１導電膜Ｅ１が設けられる。第１導電膜Ｅ１と第３導電膜Ｅ３との間に、基板５５が位置する。第１導電膜Ｅ１と基板５５との間に、第１半導体領域５１の一部が位置する。第１導電膜Ｅ１と、第１半導体領域５１のこの一部と、の間に、第１膜１０が位置する。第２導電膜Ｅ２と第１導電膜Ｅ１との間に、絶縁膜Ｉ１が設けられる。絶縁膜Ｉ１は、第２導電膜Ｅ２と第１導電膜Ｅ１との間を絶縁する。
第１半導体領域５１の別の一部と、第２導電膜Ｅ２の一部と、の間に、第２半導体領域５２が設けられる。第２半導体領域５２の一部と、第２導電膜Ｅ２の上記の一部と、の間に、第３半導体領域５３及び第４半導体領域５４が位置する。Ｘ軸方向において、第１半導体領域５１の一部と、第４半導体領域５４と、の間に第３半導体領域５３が位置する。第１半導体領域５１のこの一部と、第３半導体領域５３と、の間に、第２半導体領域５２の一部が位置する。第３半導体領域５３及び第４半導体領域５４は、第２導電膜Ｅ２とオーミック接触する。
半導体装置１１１において、高い移動度μ、及び、しきい値電圧の小さい変化ΔＶｔｈが得られる。
実施形態によれば、特性の向上が可能な半導体装置の製造方法が提供できる。
なお、本願明細書において、「垂直」及び「平行」は、厳密な垂直及び厳密な平行だけではなく、例えば製造工程におけるばらつきなどを含むものであり、実質的に垂直及び実質的に平行であれば良い。
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、半導体装置に含まれる、半導体領域、第１膜及び導電膜などの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
その他、本発明の実施の形態として上述した半導体装置の製造方法を基にして、当業者が適宜設計変更して実施し得る全ての半導体装置の製造方法も、本発明の要旨を包含する限り、本発明の範囲に属する。
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０…第１膜、 １０ａ…界面近傍領域、 １０ａｄ…界面近傍欠陥、 １０ｂ…バルク領域、 １０ｂｄ…バルク領域欠陥、 １５…界面、 １５ｄ…界面欠陥、 ５０…半導体部材、 ５０ａ…界面近傍領域、 ５０ａｄ…界面近傍欠陥、 ５０ｂ…バルク領域、 ５０ｂｄ…バルク領域欠陥、 ５１〜５４…第１〜第４半導体領域、 ５５…基板、 ΔＶｔｈ…しきい値電圧の変化、 μ…移動度、 １１０、１１１…半導体装置、 １１０ａ、１１９…試料、 ＣＮ…濃度、 Ｅ１〜Ｅ３…第１〜第３導電膜、 ＥＦ…電界強度、 ＥＧ…電界、 Ｉ１…絶縁膜、 ＩＤ…ドレイン電流、 ＪＧ…電流密度、 Ｔ…温度、 Ｔ１〜Ｔ３…第１〜第３温度、 Ｔｓ…印加時間、 ＶＤ…ドレイン電圧、 ＶＧ…ゲート電圧、 ｐＺ…位置、 ｔ１…厚さ、 ｔｍ…時間、ｔｍ１、ｔｍ２…第１、第２熱処理時間

Claims (8)

  1. 炭化珪素を含む半導体部材の上に堆積され珪素及び酸素を含む第１膜を、酸素を含む第１雰囲気中で５００℃以上９００℃以下の第１温度の第１熱処理を実施することと、
    前記第１熱処理の後に前記第１膜を窒素を含む第２雰囲気で１２００℃以上１４００℃未満の第２温度の第２熱処理を実施することと、
    を備え、
    前記第１雰囲気における酸素の濃度は、５ｖｏｌ％以上であり、
    前記第２雰囲気は、酸素を含まない、または、
    前記第２雰囲気に含まれる酸素の濃度は、３ｖｏｌ％以下である、半導体装置の製造方法。
  2. 前記第２熱処理の後において、前記第１膜に含まれる窒素のピーク濃度は、１×１０２０ｃｍ−３以上１×１０２２ｃｍ−３以下である、請求項１記載の半導体装置の製造方法。
  3. 前記ピーク濃度が得られる位置と、前記半導体部材と前記第１膜との間の界面との距離は、０ｎｍ以上１０ｎｍ以下である、請求項２記載の半導体装置の製造方法。
  4. 前記第１膜は、化学気相成長により形成された、請求項１〜３のいずれか１つに記載の半導体装置の製造方法。
  5. 前記第１膜を前記半導体部材の上に堆積することをさらに備えた、請求項１〜４のいずれか１つに記載の半導体装置の製造方法。
  6. 前記第１熱処理と前記第２熱処理との間において、前記第１膜の温度を前記第１温度よりも低い第３温度にすることをさらに備えた、請求項１〜５のいずれか１つに記載の半導体装置の製造方法。
  7. 前記第１熱処理の前における前記第１膜の厚さは、２０ｎｍ以上６０ｎｍ以下である、請求項１〜６のいずれか１つに記載の半導体装置の製造方法。
  8. 前記第２熱処理の後に、前記第１膜の上に導電膜を形成することをさらに備えた、請求項１〜７のいずれか１つに記載の半導体装置の製造方法。
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