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JP6812764B2 - 電界効果トランジスタ - Google Patents
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Description

本発明は、電界効果トランジスタに関する。
電界効果トランジスタは、チャネルを有する半導体層と、半導体層に接続されたソース電極、ドレイン電極およびゲート電極とを備える。これらの電極は、例えば特許文献１に記載のように、ソース電極及びドレイン電極が櫛歯状に噛み合うように互い違いに配置され、それらの電極の間にゲート電極が配置される。
特開２０１１−２１０８３４号公報
ゲート電極のゲート長を小さくするほど、電界効果トランジスタの高速応答化に有利である。しかし一方で、ゲート長の小さなゲート電極を形成すると、スイッチング特性にばらつきが生じる場合がある。特に、オン状態からオフ状態となるターンオフ時間にばらつきが生じやすい。なお、ここでは、ゲート長とはチャネルを流れる電流の方向におけるゲート電極の長さを指す。
本願は、以下の発明を含む。チャネルが形成される活性領域を含む半導体構造と、ソース電極と、ドレイン電極と、ゲート電極と、前記ゲート電極に通電するための外部接続部と、を備える電界効果トランジスタであって、前記ゲート電極は、ゲート長の方向である第１方向と交差する第２方向において交互に配置された複数のゲート主要部及び複数の接続部を有し、前記ゲート主要部は、前記第２方向における長さが前記接続部よりも長く、前記接続部は、前記第１方向における長さが前記ゲート主要部よりも長く、さらに、前記外部接続部から延伸しており、前記複数の接続部のそれぞれと直接又は接続層を介して接続されたバイパス電極を備えることを特徴とする電界効果トランジスタ。
本発明に係る電界効果トランジスタによれば、ターンオフ時間のばらつきを低減することができる。
実施形態に係る電界効果トランジスタの模式的な平面図である。 図１ＡのＢ−Ｂ線における模式的な断面図である。 図１ＡのＣ−Ｃ線における模式的な断面図である。 半導体構造の上にソース電極とドレイン電極とゲート電極とを設けた状態を示す模式的な平面図である。 図２ＡのＤ−Ｄ線における模式的な断面図である。 第１絶縁膜を設けた状態を示す模式的な平面図である。 バイパス電極を設けた状態を示す模式的な平面図である 図４ＡのＥ−Ｅ線における模式的な断面図である。 図４ＡのＦ−Ｆ線における模式的な断面図である。 第２絶縁膜を設けた状態を示す模式的な平面図である。 ソース接続層を設けた状態を示す模式的な平面図である。 図６ＡのＧ−Ｇ線における模式的な断面図である。 図６ＡのＨ−Ｈ線における模式的な断面図である。 実施例１〜３及び比較例１の電界効果トランジスタについてターンオフ時間を測定した結果を示すグラフである。 実施例４及び５並びに比較例２の電界効果トランジスタについてターンオフ時間を測定した結果を示すグラフである。
以下、本発明の実施形態について図面を参照しながら説明する。ただし、以下に示す実施形態は、本発明の技術思想を具体化するためのものであって、本発明を限定するものではない。さらに以下の説明において、同一の名称、符号については同一もしくは同質の部材を示しており、詳細説明を適宜省略する。
図１Ａは、本実施形態に係る電界効果トランジスタ１を示す模式的な平面図である。図１Ｂは図１ＡのＢ−Ｂ線断面図であり、図１Ｃは図１ＡのＣ−Ｃ線断面図である。図１Ａ〜１Ｃに示すように、電界効果トランジスタ１は、チャネル１２ａが形成される活性領域を含む半導体構造１１と、ソース電極２１と、ドレイン電極２２と、ゲート電極２３と、ゲート電極２３に通電するためのゲート外部接続部３３（外部接続部）と、を有する。電界効果トランジスタ１は、例えば、高電子移動度トランジスタ（High Electron Mobility Transistor（ＨＥＭＴ））である。
図２Ａは、半導体構造１１の上に、ソース電極２１と、ドレイン電極２２と、ゲート電極２３と、を設けた状態を示す模式的な平面図である。図２Ｂは、図２ＡのＤ−Ｄ線における模式的な断面図である。図２Ａに示すように、ゲート電極２３は、ゲート長の方向である第１方向Ｘと交差する第２方向Ｙにおいて交互に配置された複数のゲート主要部２３ａ及び複数の接続部２３ｂを有する。ゲート主要部２３ａは、第２方向Ｙにおける長さが接続部２３ｂよりも長い。また、接続部２３ｂは、第１方向Ｘにおける長さがゲート主要部２３ａよりも長い。
図３は、第１絶縁膜６１を設けた状態を示す模式的な平面図であり、図４Ａは、さらにその上にバイパス電極４０を設けた状態を示す模式的な平面図である。図４Ｂは図４ＡのＥ−Ｅ線における模式的な断面図であり、図４Ｃは図４ＡのＦ−Ｆ線における模式的な断面図である。図１Ａ〜４Ｃに示すように、電界効果トランジスタ１は、さらに、ゲート外部接続部３３から延伸しており、複数の接続部２３ｂのそれぞれと直接又は接続層を介して接続されたバイパス電極４０を有する。バイパス電極４０は、例えば、第１絶縁膜６１に形成された開口６１ａを通じて接続部２３ｂと接続される。
同じ設計条件で電界効果トランジスタを複数個製造したときに、ターンオフ時間にばらつきが生じることがある。一部の電界効果トランジスタでターンオフ時間が増大する原因は定かではないが、ゲート電極２３の末端まで電位が均一かつ迅速に伝達されていないことが一因ではないかと推測される。例えば、ゲート電極２３の途中に形成不良等により空乏層の拡がりが遅延する遅延箇所が存在する場合、遅延箇所より先の空乏層の拡がりが遅延すると考えられる。そして、このような遅延箇所が多く存在するほど、ゲート電極２３への信号入力からゲート電極２３の末端まで空乏層が十分に拡がるまでの時間、すなわちターンオフ時間が増大すると考えられる。そこで、図１Ａ〜４Ｃに示すように、ゲート外部接続部３３から延伸するバイパス電極４０を設ける。これにより、ゲート電極２３の途中に遅延箇所が存在していたとしても、バイパス電極４０によってゲート電極２３の全体により均一かつ迅速に電位を伝達することができる。したがって、ターンオフ時間のばらつきを低減することができる。
また、遅延に伴う電界集中を避けることができるため、電界効果トランジスタ１の耐圧を向上することができる。遅延が生じる場合とはつまり、ゲート電極の一部がオンで一部がオフの状態であるということである。このため、遅延が大きくなるほど、電界集中により半導体構造１１等が破壊されやすくなるが、バイパス電極４０を設けることで遅延を小さくすることができるため、耐圧向上が可能である。また、ターンオフ時間だけでなくターンオン時間にもばらつきが生じる可能性がある。その場合も、バイパス電極４０を設けることにより、ゲート電極２３の全体により均一かつ迅速に電位を伝達することができるため、ターンオン時間のばらつきを低減することができると考えられる。
以下、本実施形態に係る電界効果トランジスタ１の構成部材について説明する。
（基板１０）
図１Ａ〜１Ｃに示すように、電界効果トランジスタ１は、さらに基板１０を有してよい。この場合、半導体構造１１は基板１０の上に設けられている。例えば、基板１０はサファイア基板である。
（半導体構造１１）
半導体構造１１は、窒化物半導体から構成することができる。窒化物半導体としては、例えば、ＧａＮ、ＩｎＧａＮ、ＡｌＧａＮ、ＡｌＮが挙げられる。半導体構造１１は、基板１０の上に設けられた第１半導体層１２と、第１半導体層１２の上に設けられた第２半導体層１３とを有することができる。第１半導体層１２は、例えば、ＧａＮから構成される。第２半導体層１３は、第１半導体層１２よりもバンドギャップエネルギーが大きい。第２半導体層１３は、例えば、ＡｌＧａＮから構成される。ＡｌＧａＮ層の下にそれよりも薄膜のＡｌＮ層を設けてもよい。第１半導体層１２には、第２半導体層１３側の面の近傍に、チャネル１２ａが形成される。チャネル１２ａは例えば２次元電子ガス層である。図２Ａに示すように、電界効果トランジスタ１として機能させる領域以外では、例えば半導体構造１１を除去して基板１０を露出させる等、チャネル１２ａを含む部分を除去することができる。
（ソース電極２１）
ソース電極２１は、例えば、Ｔｉ／Ａｌから構成される。ソース電極２１は、図２Ｂに示すように、半導体構造１１にチャネル１２ａに達する凹部を設け、その凹部内に配置することが好ましい。これにより、ソース電極２１をチャネル１２ａに接触させることができる。この場合、ソース電極２１のゲート電極２３側の端が第２半導体層１３の上に配置されていてもよい。
図２Ａに示すように、ソース電極２１は、それぞれが第２方向Ｙに沿って配置された複数のソース主要部２１ａを有するソース主要部群２１ｂを有することができる。この場合、ソース主要部２１ａと接続部２３ｂとを第２方向Ｙにおいて交互に配置することができる。このように、ソース電極２１の一部を分断してその分断箇所に接続部２３ｂを配置することにより、ゲート電極２３とドレイン電極２２との間の距離を変化させることなく、接続部２３ｂを設けることができる。これにより、接続部２３ｂを設けない場合とほぼ同程度のＩ−Ｖ特性の電界効果トランジスタ１を得ることができる。
図５は第２絶縁膜６２を設けた状態を示す模式的な平面図であり、図６Ａはソース接続層５０を設けた状態を示す模式的な平面図である。図６Ｂは図６ＡのＧ−Ｇ線における模式的な断面図であり、図６Ｃは図４ＡのＨ−Ｈ線における模式的な断面図である。図５〜６Ｃに示すように、複数のソース主要部２１ａの上には第２絶縁膜６２を介してソース接続層５０を形成することができる。第２絶縁膜６２に形成された開口６２ａを通じて、ソース接続層５０が複数のソース主要部２１ａに接続されることにより、複数のソース主要部２１ａ同士が電気的に接続される。また、図１Ａ〜１Ｃに示すように、ソース接続層５０によって、複数のソース主要部２１ａがソース電極２１のソース外部接続部３１に電気的に接続される。
図２Ａに示すように、ソース電極２１は、互いに平行な複数のソース主要部群２１ｂを有することができる。つまり、ソース主要部群２１ｂは、それぞれ、第２方向Ｙに延伸する複数のソース主要部２１ａが、第２方向Ｙに沿って配置されている。この場合、後述するドレイン主要部２２ａとソース主要部群２１ｂとを、第１方向Ｘにおいて交互に配置することができる。
（ドレイン電極２２）
ドレイン電極２２は、例えば、Ｔｉ／Ａｌから構成される。ドレイン電極２２は、図２Ｂに示すように、半導体構造１１にチャネル１２ａに達する凹部を設け、その凹部内に配置することが好ましい。これにより、ドレイン電極２２をチャネル１２ａに接触させることができる。この場合、ドレイン電極２２のゲート電極２３側の端が第２半導体層１３の上に配置されていてもよい。
図２Ａに示すように、ドレイン電極２２は、それぞれが第２方向Ｙに延伸し互いに平行な複数のドレイン主要部２２ａを有することができる。この場合、上述のように、ドレイン主要部２２ａとソース主要部群２１ｂとを、第１方向Ｘにおいて交互に配置することができる。
（ゲート電極２３）
ゲート電極２３は、例えば、半導体構造１１側より順にＮｉ／Ａｕ／Ｐｔから構成される。ゲート電極２３と第２半導体層１３との間には、例えばｐ型不純物を含有するＧａＮ層等のゲートコンタクト層を設けてもよい。
図２Ａに示すように、ゲート電極２３は、ゲート主要部２３ａと接続部２３ｂとを有する。これにより、ゲート主要部２３ａは短ゲート長とでき、一方で、接続部２３ｂはバイパス電極４０の接続に十分な程度に幅広とすることができる。図３〜４Ｃに示すように、バイパス電極４０は、例えば、第１絶縁膜６１を介して半導体構造１１上に形成する。
上述した遅延箇所は不規則に分布していると考えられる。したがって、接続部２３ｂ間の距離が小さいほど、遅延箇所の影響を小さくすることができ、ターンオフ時間のばらつきを低減しやすい。具体的には、複数のゲート主要部２３ａの第２方向Ｙの長さは、それぞれ、０．５ｍｍ以下であることが好ましい。一方で、図２Ａに示すように、ソース電極２１を分断して接続部２３ｂを配置する場合には、接続部２３ｂ間の距離を小さくするほど接続部２３ｂの数が増加するため、相対的にソース電極２１の面積が減少する。ソース電極２１の面積が減少するほどオン抵抗が増大する傾向にある。したがって、複数のゲート主要部２３ａの第２方向Ｙの長さは、それぞれ、０．１ｍｍ以上であることが好ましい。
図２Ａに示すように、ソース電極２１がソース主要部群２１ｂを有する場合は、ソース主要部群２１ｂのゲート外部接続部３３とは反対の側に接続部２３ｂが配置されていることが好ましい。言い換えると、接続部２３ｂはゲート電極２３の末端部に配置されていることが好ましい。これによって、より確実に、ゲート電極２３の全体により均一かつ迅速に電位を伝達することができる。
図２Ａに示すように、電界効果トランジスタ１では、ゲート電極２３とドレイン電極２２との間隔は一定であることが好ましい。これにより、ゲート電極２３とドレイン電極２２との間に局所的な電界集中が生じにくく、電界効果トランジスタ１の耐圧を向上させることができる。また、ゲート電極２３とドレイン電極２２との距離を実質的に一定とするためには、図２Ａに示すように、接続部２３ｂのドレイン電極２２側の外縁と、ゲート主要部２３ａのドレイン電極２２側の外縁とが、直線状に配置されていることが好ましい。
なお、ゲート電極２３のゲート主要部２３ａと接続部２３ｂとの関係は、以下であってもよい。ゲート電極２３は、複数の接続部２３ｂと、接続部２３ｂ間を繋ぐように延伸するゲート主要部２３ａと、を有する。互い隣接する接続部２３ｂとゲート主要部２３ａとは、それぞれ、ゲート主要部２３ａの延伸方向における長さはゲート主要部２３ａが接続部２３ｂよりも長い。また、ゲート主要部２３ａのゲート長の方向における長さは接続部２３ｂがゲート主要部２３ａよりも長い。
（バイパス電極４０）
バイパス電極４０は、図１Ａ〜１Ｃに示すように、ゲート外部接続部３３に接続されている。バイパス電極４０は、第１絶縁膜６１を介して半導体構造１１の上方に配置することができる。図４Ａ〜４Ｃに示すように、バイパス電極４０は、例えば、上面視でゲート電極２３に沿って延伸している形状とすることができる。なお、バイパス電極４０がゲート外部接続部３３に接続されているとは、金属ワイヤ等の外部接続部材が接続される部分にバイパス電極４０が直接繋がっていることを指す。例えば、図１Ａ〜１Ｃに示すように、バイパス電極４０の一部を第３絶縁膜６３の開口６３ａから露出させ、該露出部分をゲート外部接続部３３としてもよい。ゲート電極２３の一部を同様に第３絶縁膜６３の開口６３ａから露出させてゲート外部接続部３３としてもよく、また、ゲート電極２３ともバイパス電極４０とも別の導電性部材を設けてそれをゲート外部接続部３３としてもよい。これらの場合、バイパス電極４０をゲート外部接続部３３と電気的に接続するための接点は、ゲート外部接続部３３の近傍に配置する。該接点は、例えば、ゲート外部接続部３３から半導体構造１１上のゲート主要部２３ａに至るまでの間に配置する。
バイパス電極４０は、第１方向Ｘの長さがゲート主要部２３ａよりも長いこと、その膜厚がゲート主要部２３ａの膜厚よりも大であること、ゲート主要部２３ａよりも電気伝導率の高い材料からなること、の少なくとも１以上を満たすことが好ましい。このように、ゲート主要部２３ａよりも導電性が良好なバイパス電極４０を設けることにより、より確実に、ゲート電極２３の全体により均一かつ迅速に電位を伝達することができる。
バイパス電極４０は、フィールドプレート電極としての機能を兼ね備えることができる。具体的には、図４Ａ〜４Ｃに示すように、半導体構造１１の上面側に設けられたゲート電極２３及びドレイン電極２２の間の半導体構造１１の上方に、第１絶縁膜６１を介して、バイパス電極４０の一部が配置されていることが好ましい。このような配置とすることにより、バイパス電極４０からの電界によってゲート電極２３とドレイン電極２２との間における電界集中を緩和することができる。したがって、半導体構造１１の表面の電子トラップに電子が捕獲されにくくなり、コラプス現象を低減できるため、オン抵抗の上昇を低減することができる。
（実施例１〜３）
実施例１〜３として、サファイアからなる基板１０上に、バッファ層、約６００ｎｍのアンドープＧａＮ層、約０．９ｎｍのアンドープＡｌＮ層、約８ｎｍのアンドープＡｌＧａＮ層、約１０ｎｍのｐ型ＧａＮ層、約２０ｎｍのアンドープＧａＮ層、約２０ｎｍのアンドープＡｌＧａＮ層をこの順に積層した半導体構造１１を有する電界効果トランジスタ１を作製した。アンドープＡｌＧａＮ層の表面には、ゲート電極２３として、Ｎｉ（厚さ約８００ｎｍ）を形成した。最上層のアンドープＡｌＧａＮ層からｐ型ＧａＮ層までの三層は、ゲート電極２３の直下を除いて除去した。さらに、ソース電極２１及びドレイン電極２２の形成領域においては、半導体構造１１の一部を除去してアンドープＧａＮ層とアンドープＡｌＮ層との界面を露出させ、該界面を被覆する位置にソース電極２１及びドレイン電極２２を形成した。ソース電極２１及びドレイン電極２２の積層構造は、基板１０側から順にＴｉ（厚さ約１０ｎｍ）／Ａｌ（厚さ約３００ｎｍ）とした。
ソース電極２１は、複数のソース主要部２１ａからなるソース主要部群２１ｂを２６本有する形状とし、ドレイン電極２２は、ドレイン主要部２２ａを２５本有する形状とした。これらは半導体構造１１の約１ｍｍ×約１ｍｍの領域に互いに平行に配置した。ゲート電極２３は、ゲート主要部２３ａと接続部２３ｂとを有する形状とした。１つのソース主要部群２１ｂにおけるソース主要部２１ａ間にそれぞれ接続部２３ｂを配置し、接続部２３ｂ同士を結ぶ位置にゲート主要部２３ａを配置した。さらに、半導体構造１１の表面及び各電極を覆う第１絶縁膜６１として、開口を有する厚さ約６００ｎｍのＳｉＯ２膜を設け、その上に、Ｎｉ／Ｐｔ／Ｎｉからなる合計厚み約４７０ｎｍのバイパス電極４０を設けた。第１絶縁膜６１は、その開口６１ａから接続部２３ｂが露出する形状とし、開口６１ａを通じてバイパス電極４０は接続部２３ｂと接続された。
ソース主要部２１ａの第１方向Ｘの長さは約５μｍとし、ソース主要部群２１ｂの第２方向Ｙの長さは約１ｍｍとした。ドレイン主要部２２ａの第１方向Ｘの長さは約５μｍとし、第２方向Ｙの長さは約１ｍｍとした。ゲート主要部２３ａのゲート長は約１μｍとし、接続部２３ｂの第１方向Ｘの長さ及び第２方向Ｙの長さはそれぞれ約１１μｍ及び約２０μｍとした。バイパス電極４０のゲート主要部２３ａと平行に延伸する部分の第１方向の長さは約４μｍとした。ゲート主要部２３ａの第２方向Ｙの長さ、すなわち接続部２３ｂ間の距離は、実施例１では約０．５ｍｍとし、実施例２では約０．２５ｍｍとし、実施例３では０．１ｍｍとした。実施例１〜３の電界効果トランジスタ１は、いずれも同じロットを用いて形成した。
（実施例４、５）
実施例４及び５の電界効果トランジスタ１として、ロットが異なる以外は実施例２及び３とそれぞれと同様にして電界効果トランジスタを作製した。すなわち、実施例４及び５の電界効果トランジスタ１は同じロットを用いて形成し、ゲート主要部２３ａの第２方向Ｙの長さは、実施例４では約０．２５ｍｍとし、実施例５では０．１ｍｍとした。
（比較例１）
比較例１の電界効果トランジスタとして、接続部２３ｂを設けない以外は実施例１と同様にして電界効果トランジスタを作製した。すなわち、ソース主要部２１ａは分断されておらず、バイパス電極４０の替わりにゲート主要部２３ａとは接触せず平行に延伸するフィールドプレート電極を形成した。なお、比較例１の電界効果トランジスタは、実施例１〜３の電界効果トランジスタ１と同じロットを用いて形成した。
（比較例２）
比較例２の電界効果トランジスタとして、ロットが異なる以外は比較例１と同様にして電界効果トランジスタを作製した。比較例２の電界効果トランジスタは、実施例４及び５の電界効果トランジスタ１と同じロットを用いて形成した。
（実験結果）
実施例１〜３及び比較例１の電界効果トランジスタについてターンオフ時間を測定した結果を図７に示す。また、実施例４及び５並びに比較例２の電界効果トランジスタについてターンオフ時間を測定した結果を図８に示す。図７及び８は、各条件において１〜７個の電界効果トランジスタを作製して測定した結果を示しており、図７及び８における１つの円形又は四角形がそれぞれ１つの電界効果トランジスタの測定結果と対応している。
図７及び８に示すように、比較例１の電界効果トランジスタは１０００ナノ秒前後であったが、比較例２の電界効果トランジスタは１００ナノ秒前後であった。比較例２の電界効果トランジスタに用いたロットはターンオフ時間が短いロットであり、この場合、図８に示すように、実施例４及び５のターンオフ時間は比較例２と同程度である。一方、比較例１のロットはターンオフ時間が長いロットであり、この場合、図７に示すように、実施例１の電界効果トランジスタ１は２００ナノ秒程度であり、実施例２及び３の電界効果トランジスタ１は１００ナノ秒程度であった。このように、バイパス電極４０を接続部２３ｂに接続することにより、ターンオフ時間が長いロットにおいてターンオフ時間を短縮することができ、ターンオフ時間のばらつきを低減することができた。
１ 電界効果トランジスタ
１０ 基板
１１ 半導体構造
１２ 第１半導体層
１２ａ チャネル
１３ 第２半導体層
２１ ソース電極
２１ａ ソース主要部
２１ｂ ソース主要部群
２２ ドレイン電極
２２ａ ドレイン主要部
２３ ゲート電極
２３ａ ゲート主要部
２３ｂ 接続部
３１ ソース外部接続部
３２ ドレイン外部接続部
３３ ゲート外部接続部（外部接続部）
４０ バイパス電極
５０ ソース接続層
６１ 第１絶縁膜
６１ａ、６２ａ、６３ａ 開口
６２ 第２絶縁膜
６３ 第３絶縁膜
Ｘ 第１方向
Ｙ 第２方向

Claims (8)

  1. チャネルが形成される活性領域を含む半導体構造と、ソース電極と、ドレイン電極と、ゲート電極と、前記ゲート電極に通電するための外部接続部と、を備える電界効果トランジスタであって、
    前記ゲート電極は、ゲート長の方向である第１方向と交差する第２方向において交互に配置された複数のゲート主要部及び複数の接続部を有し、
    前記ゲート主要部は、前記第２方向における長さが前記接続部よりも長く、
    前記接続部は、前記第１方向における長さが前記ゲート主要部よりも長く、
    さらに、前記外部接続部から延伸しており、前記複数の接続部のそれぞれと直接又は接続層を介して接続されたバイパス電極を備え、
    前記ゲート電極及び前記ドレイン電極は、前記半導体構造の上面側に設けられており、 前記バイパス電極は、その一部が、前記ゲート電極と前記ドレイン電極との間の前記半導体構造の上方に、絶縁膜を介して配置されていることを特徴とする電界効果トランジスタ。
  2. 前記バイパス電極は、前記第１方向の長さが前記ゲート主要部よりも長いことを特徴とする請求項１に記載の電界効果トランジスタ。
  3. 前記バイパス電極は、その膜厚が前記ゲート主要部の膜厚よりも大であることを特徴とする請求項１又は２に記載の電界効果トランジスタ。
  4. 前記バイパス電極は、前記ゲート主要部よりも電気伝導率の高い材料からなることを特徴とする請求項１〜３のいずれか１項に記載の電界効果トランジスタ。
  5. 前記ドレイン電極は、それぞれが前記第２方向に延伸し互いに平行な複数のドレイン主要部を有し、
    前記ソース電極は、それぞれが前記第２方向に沿って配置された複数のソース主要部を有する互いに平行な複数のソース主要部群を有し、
    前記第１方向において、前記ソース主要部群と前記ドレイン主要部とが交互に配置されており、
    前記第２方向において、前記ソース主要部と前記接続部とが交互に配置されていることを特徴とする請求項１〜４のいずれか１項に記載の電界効果トランジスタ。
  6. 前記ソース主要部群の、前記外部接続部とは反対の側には、前記接続部が配置されていることを特徴とする請求項５に記載の電界効果トランジスタ。
  7. 前記複数のゲート主要部の前記第２方向の長さは、それぞれ、０．１ｍｍ以上０．５ｍｍ以下であることを特徴とする請求項１〜６のいずれか１項に記載の電界効果トランジスタ。
  8. チャネルが形成される活性領域を含む半導体構造と、ソース電極と、ドレイン電極と、ゲート電極と、前記ゲート電極に通電するための外部接続部と、を備える電界効果トランジスタであって、
    前記ゲート電極は、複数の接続部と、前記接続部間を繋ぐように延伸するゲート主要部と、を有し、
    互い隣接する前記接続部と前記ゲート主要部とは、それぞれ、前記ゲート主要部の延伸方向における長さは前記ゲート主要部が前記接続部よりも長く、前記ゲート主要部のゲート長の方向における長さは前記接続部が前記ゲート主要部よりも長く、
    さらに、前記外部接続部から延伸しており、前記複数の接続部のそれぞれと直接又は接続層を介して接続されたバイパス電極を備え、
    前記ゲート電極及び前記ドレイン電極は、前記半導体構造の上面側に設けられており、 前記バイパス電極は、その一部が、前記ゲート電極と前記ドレイン電極との間の前記半導体構造の上方に、絶縁膜を介して配置されていることを特徴とする電界効果トランジスタ。
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