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JP6825520B2 - 半導体装置、半導体装置の製造方法、電力変換装置 - Google Patents
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半導体装置、半導体装置の製造方法、電力変換装置 Download PDF

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Description

本発明は、半導体装置、半導体装置の製造方法及び電力変換装置に関する。
一般にパワーデバイスには、低損失化、耐圧保持能力、動作時に素子が破壊に至らないための安全動作領域の保証などが求められている。そのため、装置の小型化と軽量化が進み、広い意味ではエネルギー消費低減による地球環境への配慮につながっている。さらに、これらの特性を、出来る限り低コストで実現することが要求されている。上記の問題を解決する一つの構造としてＩＧＢＴ(Insulated Gate Bipolar Transistor)が広く使用されている。
特許文献１には、ドリフト層として機能するＮ−型の半導体基板と、ドリフト層上に形成されたＰ型のベース層と、ドリフト層よりも高不純物濃度とされたキャリアストレージ層とが開示されている。キャリアストレージ層はドリフト層とベース層の間に設けられている。
特開２０１６−１５７９３４号公報
ＩＧＢＴなどの半導体装置がオフからオンへ切り替わる期間はターンオン期間であり、オンからオフへ切り替わる期間はターンオフ期間である。ターンオン期間とターンオフ期間には半導体装置がノイズを発生させて、他の機器の誤動作を引き起こしたり、半導体装置自身が誤動作を起こしたりする場合がある。例えばドリフト層又はキャリアストア層の電位が変動する際にゲート電極に変位電流が流れ、ゲート電位が変化し、誤動作するおそれがある。さらに、装置の短絡時に、ゲート電極周りの電位が変動すると、ゲート電極に変位電流が流れ、ゲート電位が上昇する。その結果、短絡電流が増加し装置にダメージが及ぶおそれがあった。
ゲート電極に変位電流が流れることによる弊害を防止するために、トレンチ型のゲート電極の基板表面からの深さを浅くする方法が考えられる。しかし、そうすると、エミッタ−コレクタ間の主耐圧が低下してしまう。
本発明は、上述のような課題を解決するためになされたもので、ゲート電極に流れる変位電流を抑制できる半導体装置、半導体装置の製造方法及び電力変換装置を提供することを目的とする。
本願の発明に係る半導体装置は、第１導電型の基板と、該基板の上面側に形成された第１導電型のキャリアストア層と、該キャリアストア層の上に形成された第２導電型のチャネルドープ層と、該チャネルドープ層の上に形成された第１導電型のエミッタ層と、ゲート絶縁膜を介して、該エミッタ層、該チャネルドープ層及び該キャリアストア層と接するゲート電極と、該基板の下面側に形成された第２導電型のコレクタ層と、を備え、該ゲート絶縁膜は、該エミッタ層と該チャネルドープ層に接する第１部分と、該キャリアストア層に接する第２部分と、該基板に接する第３部分とを有し、該第２部分の少なくとも一部は、該第１部分及び該第３部分よりも厚く、該第２部分の中央部だけが該第１部分及び該第３部分よりも厚いことを特徴とする。
本願の発明に係る他の半導体装置は、第１導電型の基板と、該基板の上面側に形成された第１導電型のキャリアストア層と、該キャリアストア層の上に形成された第２導電型のチャネルドープ層と、該チャネルドープ層の上に形成された第１導電型のエミッタ層と、ゲート絶縁膜を介して、該エミッタ層、該チャネルドープ層及び該キャリアストア層と接するゲート電極と、アイソレーション絶縁膜を介して、キャリアストア層と該基板に接するフローティング電位の導体層と、該ゲート電極の下面を覆うとともに該導体層の上面を覆うことで該導体層と該ゲート電極を電気的に分離する分離絶縁膜と、該基板の下面側に形成された第２導電型のコレクタ層と、を備え、該導体層は下面側端部が、該アイソレーション絶縁膜を介して該基板と対向することを特徴とする。
本願の発明に係る他の半導体装置は、第１導電型の基板と、該基板の上面側に形成された第１導電型のキャリアストア層と、該キャリアストア層の上に形成された第２導電型のチャネルドープ層と、該チャネルドープ層の上に形成された第１導電型のエミッタ層と、該チャネルドープ層の上に形成された、該エミッタ層に隣接する第２導電型の拡散層と、該エミッタ層と、該エミッタ層の下のチャネルドープ層と、該エミッタ層の下のキャリアストア層に接する第１ゲート絶縁膜と、該拡散層と、該拡散層の下のチャネルドープ層と、該拡散層の下のキャリアストア層に接し、該第１ゲート絶縁膜より厚い第２ゲート絶縁膜と、該第１ゲート絶縁膜に接するゲート電極と、該基板の下面側に形成された第２導電型のコレクタ層と、を備え、平面視で該拡散層は該エミッタ層よりも幅が小さいことを特徴とする。
本願の発明に係る他の半導体装置は、第１導電型の基板と、該基板の上面側に形成された第１導電型のキャリアストア層と、該キャリアストア層の上に形成された第２導電型のチャネルドープ層と、該チャネルドープ層の上に形成された第１導電型のエミッタ層と、ゲート絶縁膜を介して、該エミッタ層、該チャネルドープ層及び該キャリアストア層と接するゲート電極と、該基板の下面側に形成された第２導電型のコレクタ層と、を備え、該ゲート電極は、該基板の上面側の第１ゲート電極と、該第１ゲート電極の下面に接し、該第１ゲート電極よりも不純物濃度が小さい第２ゲート電極とを有し、該第１ゲート電極と該第２ゲート電極の境界は、該キャリアストア層の横にあることを特徴とする。
本願の発明に係る半導体装置の製造方法は、第１導電型の基板の上に第１導電型のキャリアストア層を形成し、該キャリアストア層の上に第２導電型のチャネルドープ層を形成し、該チャネルドープ層の上に第１導電型のエミッタ層と該エミッタ層に隣接する第２導電型の拡散層を形成することと、該キャリアストア層の側壁部分にイオン注入することと、該キャリアストア層の側壁部分と、該チャネルドープ層の側壁部分と、該エミッタ層の側壁部分と、該第２導電型の拡散層と、該基板にゲート絶縁膜を形成することと、該ゲート絶縁膜に接するゲート電極を形成することと、を備える。
本願の発明に係る他の半導体装置の製造方法は、第１導電型の基板の上に第１導電型のキャリアストア層を形成し、該キャリアストア層の上に第２導電型のチャネルドープ層を形成し、該チャネルドープ層の上に第１導電型のエミッタ層を形成することと、該エミッタ層と該チャネルドープ層と該キャリアストア層に該基板が露出する溝を形成し、該溝に露出した部分にアイソレーション絶縁膜を形成し、該溝を導体層で埋め込み、該導体層の下面側端部を該アイソレーション絶縁膜を介して該基板と対向させることと、該導体層と該アイソレーション絶縁膜の一部を除去して、該エミッタ層の側面と、該チャネルドープ層の側面と、該キャリアストア層の側面の一部とを露出させることと、該導体層の上面に分離絶縁膜を形成し、該エミッタ層の側面と、該チャネルドープ層の側面と、該キャリアストア層の側面の一部にゲート絶縁膜を形成し、該溝をゲート電極で埋め込むことと、を備え、該導体層の電位をフローティングとした。
本願の発明に係る他の半導体装置の製造方法は、第１導電型の基板の上に第１導電型のキャリアストア層を形成し、該キャリアストア層の上に第２導電型のチャネルドープ層を形成し、該チャネルドープ層の上の一部に第１導電型のエミッタ層を形成することと、平面視で該エミッタ層が形成された部分に、側面が平面視で直線となり、該基板が露出する溝を形成し、平面視で該エミッタ層が形成されていない部分に、側面が平面視で蛇腹となり、該基板が露出する溝を形成することと、該エミッタ層、該チャネルドープ層及び該キャリアストア層の側面と、該溝に露出した該基板とを熱酸化してゲート絶縁膜を形成することと、該ゲート絶縁膜に接するゲート電極を形成することと、を備える。
本願の発明に係る他の半導体装置の製造方法は、第１導電型の基板の上に第１導電型のキャリアストア層を形成し、該キャリアストア層の上に第２導電型のチャネルドープ層を形成し、該チャネルドープ層の上の一部に第１導電型のエミッタ層を形成することと、平面視で該エミッタ層が形成された部分と、平面視で該エミッタ層が形成されていない部分の一部をエッチングして該基板を露出させる第１溝を形成することと、該第１溝をゲート絶縁膜で埋め込むことと、平面視で該エミッタ層が形成された部分の該ゲート絶縁膜の一部を、該エミッタ層と該チャネルドープ層と該キャリアストア層と該基板を露出させないように、エッチングすることで該ゲート絶縁膜に第２溝を形成することと、該第２溝をゲート電極で埋め込むことと、平面視で該エミッタ層が形成されていない部分の該ゲート絶縁膜の上と、該ゲート電極の上に、ゲート配線を形成することと、を備える。
本願の発明に係る電力変換装置は、上記の半導体装置のいずれか１つを有し、入力される電力を変換して出力する主変換回路と、該半導体装置を駆動する駆動信号を該半導体装置に出力する駆動回路と、該駆動回路を制御する制御信号を該駆動回路に出力する制御回路と、を備える。
本発明のその他の特徴は以下に明らかにする。
本発明によれば、例えばキャリアストア層に接するゲート絶縁膜を厚くすることで、ゲート電極に流れる変位電流を抑制できる。
実施の形態１に係る半導体装置の平面図である。 図１の素子領域の一部を拡大した図である。 図２のＡ−Ａ´線における断面図である。 図２のＢ−Ｂ´線における断面図である。 実施の形態１に係る製造途中の半導体装置の断面図である。 実施の形態１に係る製造途中の半導体装置の断面図である。 実施の形態１に係る製造途中の半導体装置の断面図である。 実施の形態２に係る半導体装置の断面図である。 実施の形態２に係る半導体装置の断面図である。 実施の形態２に係る製造途中の半導体装置の断面図である。 実施の形態２に係る製造途中の半導体装置の断面図である。 実施の形態２に係る製造途中の半導体装置の断面図である。 実施の形態２に係る製造途中の半導体装置の断面図である。 実施の形態２に係る製造途中の半導体装置の断面図である。 実施の形態３に係る半導体装置の平面図である。 図１５のＣ−Ｃ´線における半導体装置の断面図である。 図１５のＤ−Ｄ´線における半導体装置の断面図である。 実施の形態３に係る製造途中の半導体装置の断面図である。 実施の形態３に係る製造途中の半導体装置の断面図である。 マスクの平面図である。 実施の形態３に係る製造途中の半導体装置の断面図である。 実施の形態３に係る製造途中の半導体装置の断面図である。 実施の形態３に係る製造途中の半導体装置の断面図である。 実施の形態３に係る製造途中の半導体装置の断面図である。 実施の形態４に係る半導体装置の断面図である。 実施の形態４に係る半導体装置の断面図である。 実施の形態５に係る半導体装置の平面図である。 図２７のＧ−Ｇ´線における半導体装置の断面図である。 図２７のＨ−Ｈ´線における半導体装置の断面図である。 実施の形態５に係る製造途中の半導体装置の断面図である。 実施の形態５に係る製造途中の半導体装置の断面図である。 実施の形態５に係る製造途中の半導体装置の断面図である。 実施の形態５に係る製造途中の半導体装置の断面図である。 実施の形態５に係る製造途中の半導体装置の断面図である。 実施の形態５に係る製造途中の半導体装置の断面図である。 実施の形態５に係る製造途中の半導体装置の断面図である。 実施の形態５に係る製造途中の半導体装置の断面図である。 実施の形態６に係る半導体装置の平面図である。 図３８のＩ−Ｉ´線における半導体装置の断面図である。 実施の形態７に係る電力変換装置のブロック図である。
本発明の実施の形態に係る半導体装置、半導体装置の製造方法及び電力変換装置について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。
実施の形態１．
図１は、実施の形態１に係る半導体装置の平面図である。ウエハに複数の半導体装置が形成され、そのうちの１つの半導体装置が図１に示されている。この半導体装置が１つのＩＧＢＴチップを構成している。半導体装置は、素子領域１０と、ゲートパッド領域１２と、素子領域１０及びゲートパッド領域１２を囲む耐圧保持領域１４を備えている。ゲートパッド領域１２に印加された電圧に応じて素子領域１０に電流が流れるか否かが決まる。耐圧保持領域１４は、空乏層を素子領域１０の外側に伸ばすために形成される。
図２は、図１の素子領域１０の一部を拡大した平面図である。素子領域には直線的なゲート電極２０が複数設けられている。ゲート電極２０は例えばポリシリコンである。ゲート電極２０にはゲート絶縁膜２２が接している。ゲート絶縁膜２２に拡散層２４とエミッタ層２６が接している。図２において斜線が引かれた部分も拡散層２４の一部である。斜線が引かれた部分は第２導電型の不純物濃度が中央部に比べて低くなっている。拡散層２４はｐ型の導電型であり、エミッタ層２６はｎ型の導電型である。以後、ｎ型を第１導電型と称し、ｐ型を第２導電型と称する。各部分の導電型を反転させてもよい。図２における破線で囲まれた領域はエミッタコンタクト領域２８である。
図３は、図２のＡ−Ａ´線における断面図である。基板３０はドリフト層として機能する部分である。基板３０は例えば第１導電型のＳｉである。基板はｎ−型の導電型を有する。基板３０の上面側には第１導電型のキャリアストア層３２が設けられている。キャリアストア層３２の上に第２導電型のチャネルドープ層３４が設けられている。チャネルドープ層３４の上に第１導電型のエミッタ層２６が設けられている。キャリアストア層３２、チャネルドープ層３４、エミッタ層２６はそれぞれ、ｎ型、ｐ型、Ｎ＋型の層である。
ゲート電極２０は、ゲート絶縁膜２２を介して、エミッタ層２６、チャネルドープ層３４、キャリアストア層３２及び基板３０と接する。ゲート絶縁膜２２は、エミッタ層２６とチャネルドープ層３４に接する第１部分２２ａと、キャリアストア層３２に接する第２部分２２ｂと、基板３０に接する第３部分２２ｃとを有している。第２部分２２ｂの少なくとも一部は、第１部分２２ａ及び第３部分２２ｃよりも厚い。言いかえれば、ゲート電極２０とキャリアストア層３２に挟まれた部分に、ゲート絶縁膜２２の最も厚い部分がある。
エミッタ層２６の上にはエミッタ層２６に接するエミッタ電極３８が設けられている。エミッタ電極３８とゲート電極２０の間には層間絶縁膜３６が設けられているので、エミッタ電極３８とゲート電極２０は電気的に絶縁されている。
基板３０の下面側には、第１導電型のバッファ層４０が形成されている。バッファ層４０はｎ型の層とすることができる。バッファ層４０の下面側には第２導電型のコレクタ層４２が形成されている。コレクタ層４２はｐ＋型の層とすることができる。コレクタ層４２の下面側にはコレクタ電極４４が形成されている。基板３０の下面側の構造として、コレクタ層４２を有する別の構造を採用してもよい。
図４は、図２のＢ−Ｂ´線における断面図である。チャネルドープ層３４の上には拡散層２４が設けられている。拡散層２４は、エミッタ層２６に隣接する第２導電型の層である。拡散層２４はｐ＋型の層とすることができる。ゲート絶縁膜２２は、拡散層２４と拡散層２４の下のチャネルドープ層３４とに接する第４部分２２ｄと、拡散層２４の下のキャリアストア層３２に接する第５部分２２ｅと、拡散層２４の下の基板３０に接する第６部分２２ｆとを有している。そして、第５部分２２ｅの少なくとも一部は第４部分２２ｄ及び第６部分２２ｆよりも厚い。言いかえれば、ゲート電極２０とキャリアストア層３２に挟まれた部分に、ゲート絶縁膜２２の最も厚い部分がある。図４の第５部分２２ｅは図３の第２部分２２ｂと同じ形状を有している。
実施の形態１に係る半導体装置の製造方法を説明する。まず、基板３０の上にキャリアストア層３２を形成し、キャリアストア層３２の上にチャネルドープ層３４を形成し、チャネルドープ層３４の上にエミッタ層２６を形成する。その後、エミッタ層２６、チャネルドープ層３４およびキャリアストア層３２の一部をエッチングすることで溝を形成し、基板３０を露出させる。図５は、基板３０を露出させる溝が形成された半導体装置の断面図である。
次いで、キャリアストア層３２の側壁部分にイオン注入する。例えば一般的な写真製版技術とイオン注入技術を用いて、キャリアストア層３２の側壁部分にイオン注入を行う。図６は、キャリアストア層３２の側壁部分にイオン注入部５０が形成されたことを示す半導体装置の断面図である。局所的にイオン注入することでイオン注入部５０を形成する目的は酸化レートを高めることである。
次いで、キャリアストア層３２の側壁部分と、チャネルドープ層３４の側壁部分と、エミッタ層２６の側壁部分と、基板３０にゲート絶縁膜を形成する。図７は、ゲート絶縁膜２２が形成された半導体装置の断面図である。ゲート絶縁膜２２は、例えば高温で酸化を行う方法である熱酸化によって形成する。キャリアストア層３２にはイオン注入部５０が形成されているのでこの部分で特に酸化が進行する。その結果、ゲート絶縁膜２２のうち第２部分２２ｂが一番厚く形成される。次いで、ゲート絶縁膜２２に接するゲート電極２０を形成する。その後周知のプロセスを経て、図１−４に示す半導体装置が完成する。
次に、実施の形態１に係る半導体装置の動作を説明する。半導体装置をオンにして導通状態にする場合は、ゲート電極２０に正電圧を印加する。すると、エミッタ層２６、チャネルドープ層３４、キャリアストア層３２、ゲート絶縁膜２２及びゲート電極２０からなるＭＯＳＦＥＴがオンして、エミッタ電極３８から電子が、コレクタ電極４４から正孔が基板３０へ流入し、基板３０にキャリアが溜まることで導電率変調が起こる。これにより、コレクタ−エミッタ間電圧が下がり、半導体装置が導通状態となる。
一方、半導体装置をオフ状態とするときには、ゲート電極２０の電圧を、エミッタ層２６、チャネルドープ層３４、キャリアストア層３２、ゲート絶縁膜２２及びゲート電極２０からなるＭＯＳＦＥＴのしきい値電圧以下にする。そうするとエミッタ電極３８とコレクタ電極４４から基板３０へ流入するキャリアが遮断され、基板３０の内部に溜まった過剰キャリアが排出され、基板３０が空乏化することで半導体装置がオフ状態となる。実施の形態１に係る半導体装置がインバータ回路の一部として設けられた場合、半導体装置のオンオフが繰り返される。
半導体装置をオンする際、基板３０の電圧変化又は前述のＭＯＳＦＥＴのチャネルを流れる電流変化などにより、容量成分として働くゲート絶縁膜２２から変位電流が流れる。特に不純物濃度が高いキャリアストア層３２とゲート絶縁膜２２の界面に電流が集まりやすいので、キャリアストア層３２が電流変化の影響を受けて発振などの望まない動作を引き起こす場合がある。上記の望まない動作の例としては、短絡時のゲートの浮きあがり、ターンオン時にｄＶ/ｄｔの値が高くなることなどが挙げられる。これに対し、実施の形態１では、キャリアストア層３２に接する第２部分２２ｂを厚くすることで変位電流自体を低下させることができる。よって、誤動作などの望まない動作を起こりにくくすることができる。
さらに、キャリアストア層３２を設けたことで、半導体装置をオンするときの基板３０のキャリア蓄積効果が高くなるためオン電圧が小さくなる。よって、半導体装置でインバータ回路を構成した際の定常損失を下げることができる。これらの効果は、第２部分２２ｂの厚く形成された部分がキャリアストア層３２の一部と接しているだけでも得られるものである。なお、ゲート絶縁膜２２のうち厚く形成された部分が基板３０に接する部分にまで及んでいてもよい。
ゲート絶縁膜２２の第１部分２２ａの厚さは、半導体装置のＭＯＳＦＥＴのチャネル電流を決める。したがって第１部分２２ａの厚さは予め定められた厚さとしなければならないが、第２部分２２ｂの厚い部分を第１部分２２ａに近接させると、製造ばらつきによって、第１部分２２ａまで厚く形成されてしまうおそれがある。そこで、第２部分２２ｂのうち第１部分２２ａ及び第３部分２２ｃよりも厚い部分は、第１部分２２ａから離すことが好ましい。実施の形態１では、第２部分２２ｂの中央部だけが第１部分２２ａ及び第３部分２２ｃよりも厚い。これにより、製造ばらつきを考慮しても、第１部分２２aが厚くなってしまうことを回避できる。
実施の形態１に係る半導体装置と半導体装置の製造方法はその特徴を失わない範囲で様々な変形が可能である。以下の実施の形態にかかる半導体装置、半導体装置の製造方法については、実施の形態１との共通点が多いので実施の形態１との相違点を中心に説明する。
実施の形態２．
実施の形態２に係る半導体装置の平面図は図１、２と同じであるので省略する。図８は、実施の形態２に係る半導体装置の断面図である。この断面図は半導体装置のエミッタ層２６がある部分における断面図であるので、図２のＡ−Ａ´線における断面図に対応するということができる。ゲート電極２０は、ゲート絶縁膜２２Ａを介して、エミッタ層２６、チャネルドープ層３４及びキャリアストア層３２と接している。ゲート電極２０の上面はゲート配線につながれる部分を除いて層間絶縁膜３６に覆われている。ゲート電極２０の側面はゲート絶縁膜２２Ａに覆われている。ゲート電極２０の下面は分離絶縁膜２２Ｂに覆われている。
分離絶縁膜２２Ｂの下には導体層６０が設けられている。導体層６０は、ゲート電極２０の直下にゲート電極２０と同じ幅で形成されている。導体層６０はアイソレーション絶縁膜２２Ｃを介してキャリアストア層３２と基板３０に接している。導体層６０の上面は分離絶縁膜２２Ｂに覆われ、側面と下面はアイソレーション絶縁膜２２Ｃに覆われている。導体層６０は分離絶縁膜２２Ｂとアイソレーション絶縁膜２２Ｃに囲まれることで他の導体と電気的に絶縁されている。つまり、導体層６０の電位はフローティングとなっている。導体層６０の全体をアイソレーション絶縁膜２２Ｃと分離絶縁膜２２Ｂによって覆うことが好ましい。
図９は、実施の形態２に係る半導体装置の拡散層２４がある部分における断面図である。図９は、図２のＢ−Ｂ´線における断面図に対応するということができる。拡散層２４がある部分についても、ゲート絶縁膜２２Ａ、分離絶縁膜２２Ｂ、アイソレーション絶縁膜２２Ｃ、ゲート電極２０及び導体層６０が設けられている。これらは図８のゲート絶縁膜２２Ａ、分離絶縁膜２２Ｂ、アイソレーション絶縁膜２２Ｃ、ゲート電極２０及び導体層６０とつながっている。
このように、実施の形態２に係る半導体装置には、ゲート電極２０の下面を覆うとともに導体層６０の上面を覆うことで導体層６０とゲート電極２０を電気的に分離する分離絶縁膜２２Ｂがある。分離絶縁膜２２Ｂの高さと、キャリアストア層３２の中間の高さとを等しくすることが好ましい。すなわち、キャリアストア層３２の上面と下面の中間位置の横に分離絶縁膜２２Ｂを設けることが好ましい。分離絶縁膜２２Ｂより下にあるキャリアストア層３２又は基板３０からみたゲート電極２０の容量は、アイソレーション絶縁膜２２Ｃと分離絶縁膜２２Ｂの容量の直列和になるため、実効的な容量を低減することができる。このため、キャリアストア層３２又は基板３０の電位変動に対して生じる変位電流が少なくなる。結果として、ゲート電位の変動を抑える事ができる。キャリアストア層３２の横に分離絶縁膜２２Ｂを設けることでこの効果が得られる。
実施の形態２に係る半導体装置の製造方法を、断面図である図１０−１４を参照して説明する。まず、周知の方法で図１０に示す構成を製造する。図１０は製造途中の半導体装置の断面図である。図１０に示されるように、基板３０の上にキャリアストア層３２を形成し、キャリアストア層３２の上にチャネルドープ層３４を形成し、チャネルドープ層３４の上にエミッタ層２６を形成する。次いで、エミッタ層２６とチャネルドープ層３４とキャリアストア層３２に基板３０が露出する溝を形成し、その溝に露出した部分にアイソレーション絶縁膜２２Ｃを形成し、その溝を導体層６０で埋め込む。アイソレーション絶縁膜２２Ｃは例えばシリコン酸化膜である。導体層６０は例えばポリシリコンである。
次いで、図１１に示す構造を製造する。図１１には、導体層６０の一部を除去したことが示されている。この工程では選択的に導体層６０の一部をエッチバックする。導体層６０の上面はキャリアストア層３２の横にある。次いで、図１２に示す構造を製造する。図１２には、アイソレーション絶縁膜２２Ｃの一部を選択的に除去したことが示されている。まず、図１１で説明したとおり導体層６０の一部を除去して、その後アイソレーション絶縁膜２２Ｃの一部を除去することで、エミッタ層２６の側面と、チャネルドープ層３４の側面と、キャリアストア層３２の側面の一部とを露出させる。
次いで、ゲート酸化を行うことで図１３に示す構造を製造する。図１３には、導体層６０の上面に分離絶縁膜２２Ｂを形成し、エミッタ層２６の側面と、チャネルドープ層３４の側面と、キャリアストア層３２の側面の一部にゲート絶縁膜２２Ａを形成したことが示されている。１回の酸化処理によって、分離絶縁膜２２Ｂとゲート絶縁膜２２Ａを形成することができる。
次いで、図１４に示すように、分離絶縁膜２２Ｂの上にある溝をゲート電極２０で埋め込む。ゲート電極２０は例えばポリシリコンのデポジションとその選択的なエッチバックによって形成することができる。その後、周知の方法でプロセスを進め、図８、９に示す半導体装置を完成させる。
実施の形態３．
図１５は実施の形態３に係る半導体装置の平面図である。ゲート絶縁膜２２は、第１ゲート絶縁膜２２Ｄと、第１ゲート絶縁膜２２Ｄにつながっている第２ゲート絶縁膜２２Ｅとを備えている。第１ゲート絶縁膜２２Ｄはエミッタ層２６に接し、第２ゲート絶縁膜２２Ｅは拡散層２４に接している。第１ゲート絶縁膜２２Ｄと第２ゲート絶縁膜２２Ｅのｘ軸に沿った長さが第１ゲート絶縁膜２２Ｄと第２ゲート絶縁膜２２Ｅの厚みである。第２ゲート絶縁膜２２Ｅは第１ゲート絶縁膜２２Ｄより厚くなっている。すなわち、半導体装置をオン状態としたときにチャネルが形成される部分に接するゲート絶縁膜よりも、チャネルが形成されない部分に接するゲート絶縁膜が厚くなっている。第２ゲート絶縁膜２２Ｅが第１ゲート絶縁膜２２Ｄより厚くなっている分だけ、拡散層２４はエミッタ層２６よりもｘ軸に沿った長さが短くなっている。したがって、平面視で拡散層２４はエミッタ層２６よりも幅が小さい。
図１６は、図１５のＣ−Ｃ´線に沿った半導体装置の断面図である。第１ゲート絶縁膜２２Ｄは、エミッタ層２６と、エミッタ層２６の下のチャネルドープ層３４と、エミッタ層２６の下のキャリアストア層３２と、基板３０に接している。第１ゲート絶縁膜２２Ｄの幅はｘ１である。図１７は、図１５のＤ−Ｄ´線に沿った半導体装置の断面図である。第２ゲート絶縁膜２２Ｅは、拡散層２４と、拡散層２４の下のチャネルドープ層３４と、拡散層２４の下のキャリアストア層３２と、基板３０に接している。第２ゲート絶縁膜２２Ｅの幅ｘ２は、第１ゲート絶縁膜２２Ｄの幅ｘ１より大きい。ゲート電極２０は第１ゲート絶縁膜２２Ｄと第２ゲート絶縁膜２２Ｅの両方に接する。
このように、第２ゲート絶縁膜２２Ｅを第１ゲート絶縁膜２２Ｄより厚くすることで、ゲートエミッタ間容量Ｃｇｅとゲートコレクタ間容量Ｃｇｃの値を下げることができる。これにより、ゲート絶縁膜２２の周辺の電位が変動したことでゲート電極に流れる変位電流を減少させることができるので、ゲート浮きあがりによる短絡電流の増加等を防ぐ事ができる。しかも、チャネルの形成に寄与する第１ゲート絶縁膜２２Ｄは予め定められた厚さにすることができる。
実施の形態３に係る半導体装置の製造方法を説明する。まず、図１８、１９に示す構造を製造する。図１８は、エミッタ層２６を含む部分における断面図である。図１８は、図１５のＣ−Ｃ´線に沿った断面における製造途中の半導体装置を示す。図１９は、拡散層２４が形成される部分における断面図である。図１９は、図１５のＤ−Ｄ´線に沿った断面における製造途中の半導体装置を示す。基板３０の上にキャリアストア層３２を形成し、キャリアストア層３２の上にチャネルドープ層３４を形成し、チャネルドープ層３４の上の一部にエミッタ層２６を形成する。こうして、図１８、１９の構造を得ることができる。
次いで、図１８、１９に示す構造に、ゲート絶縁膜とゲート電極を形成するための溝を形成する。図２０は、溝形成に用いる写真製版用のマスク７０の平面図である。マスク７０は第１部分７０Ａと第２部分７０Ｂを備えている。第１部分７０Ａでは直線的なマスクパターンとなっているが、第２部分７０Ｂでは蛇腹状のマスクパターンとなっている。レジストを塗布した半導体装置のレジストにマスク７０を用いて露光処理をし、露光されたレジストを現像し、レジストパターンから露出した部分を基板３０が露出するまでエッチングする。そうすると、図２１、２２で示す構造を得ることができる。
図２１は、エミッタ層２６がある部分における半導体装置の断面図である。図２１は図１８と同じ位置における断面図である。図２２は、エミッタ層２６がない部分における半導体装置の断面図である。図２２は図１９と同じ位置における断面図である。マスク７０を利用したエッチングにより、平面視でエミッタ層２６が形成された部分に、側面が平面視で直線となり、基板３０が露出する溝が形成される。したがって、図２１の溝の幅は一様である。また、平面視でエミッタ層２６が形成されていない部分に、側面が平面視で蛇腹となり、基板３０が露出する溝も形成される。したがって、図２２の溝は、マスク７０の第２部分７０Ｂにおける蛇腹状の形状を反映して、場所により幅が異なっている。
次いで、図２１、２２に示す構造に熱酸化を施す。具体的には、エミッタ層２６、チャネルドープ層３４及びキャリアストア層３２の側面と、溝に露出した基板３０とを熱酸化してゲート絶縁膜を形成する。図２３、２４は、図２１、２２に示す構造を熱酸化して得られた構造の断面図である。熱酸化では、平面視で蛇腹状に形成された部分では３方向から酸化が進む。つまり、図１５の座標系で言えば、ｘ正方向又はｘ負方向、並びにｙ正方向及びｙ負方向に酸化が進む。熱酸化では、３方向から進展した酸化膜がつながって蛇腹状の部分のシリコンが無くなるまで酸化を進める。こうして、図２３、２４に示すように、エミッタ層２６に接する第１ゲート絶縁膜２２Ｄよりも、拡散層２４に接する第２ゲート絶縁膜２２Ｅを厚くすることができる。その後、ゲート絶縁膜２２に接するゲート電極２０を形成し、周知のプロセスを実行することで、トレンチ型のゲート部を有する半導体装置を製造することができる。
実施の形態４．
実施の形態４に係る半導体装置の平面図は図１、２と同じであるので省略する。図２５、２６は、実施の形態４に係る半導体装置の断面図である。図２５は半導体装置のエミッタ層２６がある部分における断面図なので、図２のＡ−Ａ´線における断面図に対応するということができる。図２６は半導体装置の拡散層２４がある部分における断面図なので、図２のＢ−Ｂ´線における断面図に対応するということができる。
図２５には、ゲート絶縁膜２２を介して、エミッタ層２６、チャネルドープ層３４、キャリアストア層３２及び基板３０と接するゲート電極２０が示されている。ゲート電極２０は、基板３０の上面側の第１ゲート電極２０Ａと、第１ゲート電極２０Ａの下面に接し、第１ゲート電極２０Ａよりも不純物濃度が小さい第２ゲート電極２０Ｂとを有している。第１ゲート電極２０Ａと第２ゲート電極２０Ｂは例えばドープドポリシリコンである。第１ゲート電極２０Ａと第２ゲート電極２０Ｂの境界は、キャリアストア層３２の横にある。図２６に示されるように、拡散層２４がある部分でも、図２５と同じく第１ゲート電極２０Ａと第２ゲート電極２０Ｂを有するゲート電極２０が設けられている。
図２５、２６に示す半導体装置は、まず、第２ゲート電極２０Ｂの材料を堆積させ、その一部を選択的にエッチバックした後、第１ゲート電極２０Ａの材料を堆積する事で形成できる。ゲート電極２０のコレクタ側に形成された部分である第２ゲート電極２０Ｂを、第１ゲート電極２０Ａよりも低不純物濃度とした。これは、ゲート絶縁膜２２を介してキャリアストア層３２及び基板３０に接するゲート電極２０の不純物濃度を低濃度にすることと言い換えることができる。これにより、第２ゲート電極２０Ｄに電位分布が生じ変位電流が減少する。よって、チャネルが形成される部分の横にあるゲート電極２０の電位変動が小さくなり、ゲート電位の浮きあがりによる短絡電流増加および低電流ターンオン時のリカバリ電流等を抑制できる。
実施の形態５．
図２７は実施の形態５に係る半導体装置の平面図である。ゲート電極２０は平面視でエミッタ層２６の横にだけ形成されている。拡散層２４の横にはゲート電極２０は形成されていない。平面視するとゲート電極２０は島状に複数形成されている。エミッタ層２６の横の第１ゲート絶縁膜２２ｇよりも、拡散層２４の横の第２ゲート絶縁膜２２ｈが厚く形成されている。これにより、チャネルの形成される部分であるエミッタ層２６の横にのみゲート電極２０が設けられる。
図２８は、図２７のＧ−Ｇ´線における半導体装置の断面図である。ゲート電極２０の上にゲート配線８０が形成されている。図２９は、図２７のＨ−Ｈ´線における半導体装置の断面図である。第２ゲート絶縁膜２２ｈの上にはゲート配線８０が形成されている。図２８のゲート配線８０と図２９のゲート配線８０はつながっている。ゲート電極２０とゲート配線８０は例えばポリシリコンである。
このように、チャネルが形成されない部分である拡散層２４に接するゲート絶縁膜を厚くすることで、ＣｇｅとＣｇｃの値を下げることができる。これによりゲート絶縁膜の周辺で電位変動が起こった際にゲート電極２０に生じる変位電流が減少し、ゲート浮きあがりによる短絡電流の増加等を防ぐ事ができる。
実施の形態５に係る半導体装置の製造方法を説明する。まず、図３０、３１に示す構造を製造する。図３０は、エミッタ層２６を含む部分における半導体装置の断面図である。図３０は、図２７のＧ−Ｇ´線に沿った断面における製造途中の半導体装置を示す。図３１は、拡散層２４が形成される部分における断面図である。図３１は、図２７のＨ−Ｈ´線に沿った断面における製造途中の半導体装置を示す。基板３０の上にキャリアストア層３２を形成し、キャリアストア層３２の上にチャネルドープ層３４を形成し、チャネルドープ層３４の上の一部にエミッタ層２６を形成する。こうして、図３０、３１の構造を得ることができる。
次いで、図３０、３１に示す構造に、ゲート絶縁膜とゲート電極を形成するための溝を形成する。具体的には、平面視でエミッタ層２６が形成された部分と、平面視でエミッタ層２６が形成されていない部分の一部をエッチングして基板３０を露出させる第１溝を形成する。図３２、３３には、第１溝８２が示されている。図３２は、図３０の構造に第１溝８２を形成したことを示す断面図である。図３３は、図３１の構造に第１溝８２を形成したことを示す断面図である。第１溝８２は、一般的な写真製版技術とエッチング技術を用いて形成することができる。
次いで、第１溝８２をゲート絶縁膜で埋め込む。例えば、酸化膜を堆積させた後で、余分の酸化膜をエッチングで除去することで、第１溝８２の内にゲート絶縁膜を形成する。図３４は、図３２の構造における第１溝８２に第１ゲート絶縁膜２２ｇを形成したことを示す断面図である。図３５は、図３３の構造における第１溝８２に第２ゲート絶縁膜２２ｈを形成したことを示す断面図である。
次いで、図３４に示す第１ゲート絶縁膜２２ｇに第２溝を形成する。そしてその第２溝をゲート電極で埋め込む。図３６には、図３４の構造に第２溝８４を形成しその第２溝８４をゲート電極２０で埋め込んだことが示されている。第２溝８４は、平面視でエミッタ層２６の横にある第１ゲート絶縁膜２２ｇの一部を、エミッタ層２６とチャネルドープ層３４とキャリアストア層３２と基板３０を露出させないように、エッチングすることで形成する。このプロセスは、一般的な写真製版技術とエッチング技術を用いて行うことができる。その結果、断面視でＵ字型の第１ゲート絶縁膜２２ｇが形成される。断面視でＵ字型に形成された第１ゲート絶縁膜２２ｇによって第２溝８４が提供される。この第２溝８４に例えばポリシリコンでゲート電極２０を形成する。
このゲート電極２０の形成と同時に又は遅れて、ゲート電極２０の上にゲート配線８０を形成する。図３７に示すように、第２ゲート絶縁膜２２ｈの上にもゲート配線８０を形成する。平面視でエミッタ層２６の横と、エミッタ層２６が形成されていない部分の横とにゲート配線８０を形成することで、拡散層２４を挟んで設けられた２つのエミッタ層２６に隣接するゲート電極２０を電気的に接続することができる。堆積技術と写真製版及びエッチングの技術とを用いることで、第２溝８４を形成し、ゲート電極２０を形成し、ゲート配線８０を形成することができる。その後、周知のプロセスを実行することで、図２７−２９に示された半導体装置を製造することができる。
実施の形態６．
図３８は実施の形態６に係る半導体装置の平面図である。エミッタ層２６は平面視で千鳥状に複数設けられている。拡散層２４は平面視で千鳥状に複数設けられている。並行に走っているゲート電極２０に対して、エミッタ層２６と拡散層２４が千鳥形に配置されている。ゲート絶縁膜２２は、エミッタ層２６に接する第１ゲート絶縁膜２２Ｆと、拡散層２４に接する第２ゲート絶縁膜２２Ｇを備えている。第２ゲート絶縁膜２２Ｇの少なくとも一部は、第１ゲート絶縁膜２２Ｆよりも厚く形成されている。
図３９は、図３８のＩ−Ｉ´線における断面図である。第２ゲート絶縁膜２２Ｇの厚さｘ２は第１ゲート絶縁膜２２Ｆの厚さｘ１より大きい。つまり、チャネルが形成されない拡散層２４に接するゲート絶縁膜を、チャネルが形成されるエミッタ層２６に接するゲート絶縁膜より厚くする。これにより、ＣｇｅとＣｇｃの値を下げることができる。そうすると、ゲート絶縁膜周辺で電位変動が起こった際のゲート電極の変位電流が減少し、ゲート浮きあがりによる短絡電流の増加等を防ぐ事ができる。
実施の形態３に係る半導体装置の製造方法と同様に蛇腹状のパターンを形成して酸化膜の厚さに差をつける手法を利用することで、実施の形態６に係る半導体装置を製造することができる。
実施の形態３、５、６の半導体装置は、拡散層２４に接するゲート絶縁膜の少なくとも一部を、エミッタ層２６に接するゲート絶縁膜よりも厚くした点で共通している。この特徴を別の実施形態に取り入れてもよい。
実施の形態１−６で説明した半導体装置の特徴を組み合わせて、本発明の効果を高めてもよい。半導体装置のある領域にある実施形態の構造を採用し、別の領域に別の実施形態の構造を採用してもよい。部分的に上記の構造を採用してもよい。また、半導体装置の構造としてはＩＧＢＴに限定されず、ＭＯＳＦＥＴまたはダイオードなどのパワーデバイスとしてもよい。半導体装置の耐圧クラスは特に限定されない。基板３０としては、ＦＺ基板、エピ基板又は周知の基板を用いることができる。
実施の形態７．
本実施の形態は、上述した実施の形態１−６にかかる半導体装置を電力変換装置に適用したものである。本発明は特定の電力変換装置に限定されるものではないが、以下、実施の形態７として、三相のインバータに本発明を適用した場合について説明する。
図４０は、本実施の形態にかかる電力変換装置を適用した電力変換システムの構成を示すブロック図である。
図４０に示す電力変換システムは、電源１００、電力変換装置２００、負荷３００から構成される。電源１００は、直流電源であり、電力変換装置２００に直流電力を供給する。電源１００は種々のもので構成することが可能であり、例えば、直流系統、太陽電池、蓄電池で構成することができるし、交流系統に接続された整流回路又はＡＣ／ＤＣコンバータで構成することとしてもよい。また、電源１００を、直流系統から出力される直流電力を所定の電力に変換するＤＣ／ＤＣコンバータによって構成することとしてもよい。
電力変換装置２００は、電源１００と負荷３００の間に接続された三相のインバータであり、電源１００から供給された直流電力を交流電力に変換し、負荷３００に交流電力を供給する。電力変換装置２００は、図４０に示すように、直流電力を交流電力に変換して出力する主変換回路２０１と、主変換回路２０１の各スイッチング素子を駆動する駆動信号を出力する駆動回路２０２と、駆動回路２０２を制御する制御信号を駆動回路２０２に出力する制御回路２０３とを備えている。
負荷３００は、電力変換装置２００から供給された交流電力によって駆動される三相の電動機である。なお、負荷３００は特定の用途に限られるものではなく、各種電気機器に搭載された電動機であり、例えば、ハイブリッド自動車、電気自動車、鉄道車両、エレベーター、もしくは、空調機器向けの電動機として用いられる。
以下、電力変換装置２００の詳細を説明する。主変換回路２０１は、スイッチング素子と還流ダイオードを備えており（図示せず）、スイッチング素子がスイッチングすることによって、電源１００から供給される直流電力を交流電力に変換し、負荷３００に供給する。主変換回路２０１の具体的な回路構成は種々のものがあるが、本実施の形態にかかる主変換回路２０１は２レベルの三相フルブリッジ回路であり、６つのスイッチング素子とそれぞれのスイッチング素子に逆並列された６つの還流ダイオードから構成することができる。主変換回路２０１の各スイッチング素子には、上述した実施の形態１−６のいずれかにかかる半導体装置を適用する。６つのスイッチング素子は２つのスイッチング素子ごとに直列接続され上下アームを構成し、各上下アームはフルブリッジ回路の各相（Ｕ相、Ｖ相、Ｗ相）を構成する。そして、各上下アームの出力端子、すなわち主変換回路２０１の３つの出力端子は、負荷３００に接続される。
駆動回路２０２は、主変換回路２０１のスイッチング素子を駆動する駆動信号を生成し、主変換回路２０１のスイッチング素子の制御電極に供給する。具体的には、後述する制御回路２０３からの制御信号に従い、スイッチング素子をオン状態にする駆動信号とスイッチング素子をオフ状態にする駆動信号とを各スイッチング素子の制御電極に出力する。スイッチング素子をオン状態に維持する場合、駆動信号はスイッチング素子の閾値電圧以上の電圧信号（オン信号）であり、スイッチング素子をオフ状態に維持する場合、駆動信号はスイッチング素子の閾値電圧以下の電圧信号（オフ信号）となる。
制御回路２０３は、負荷３００に所望の電力が供給されるよう主変換回路２０１のスイッチング素子を制御する。具体的には、負荷３００に供給すべき電力に基づいて主変換回路２０１の各スイッチング素子がオン状態となるべき時間（オン時間）を算出する。例えば、出力すべき電圧に応じてスイッチング素子のオン時間を変調するＰＷＭ制御によって主変換回路２０１を制御することができる。そして、各時点においてオン状態となるべきスイッチング素子にはオン信号を、オフ状態となるべきスイッチング素子にはオフ信号が出力されるよう、駆動回路２０２に制御指令（制御信号）を出力する。駆動回路２０２は、この制御信号に従い、各スイッチング素子の制御電極にオン信号又はオフ信号を駆動信号として出力する。
本実施の形態に係る電力変換装置では、主変換回路２０１のスイッチング素子として実施の形態１−６のいずれか１つにかかる半導体装置を適用するため、ゲート電極に流れる変位電流を原因とする誤動作を防止できる。つまり、電力変換装置の信頼性を高めることができる。
本実施の形態では、２レベルの三相インバータに本発明を適用する例を説明したが、本発明は、これに限られるものではなく、種々の電力変換装置に適用することができる。本実施の形態では、２レベルの電力変換装置としたが３レベル又はマルチレベルの電力変換装置であっても構わないし、単相負荷に電力を供給する場合には単相のインバータに本発明を適用しても構わない。また、直流負荷等に電力を供給する場合にはＤＣ／ＤＣコンバータ又はＡＣ／ＤＣコンバータに本発明を適用することも可能である。
また、本発明を適用した電力変換装置は、上述した負荷が電動機の場合に限定されるものではなく、例えば、放電加工機若しくはレーザー加工機、又は誘導加熱調理器若しくは非接触器給電システムの電源装置として用いることもでき、さらには太陽光発電システム又は蓄電システム等のパワーコンディショナーとして用いることも可能である。
１０ 素子領域、 ２０ ゲート電極、 ２２ ゲート絶縁膜、 ２４ 拡散層、 ２６ エミッタ層、 ３０ 基板、 ３２ キャリアストア層、 ３４ チャネルドープ層、 ３８ エミッタ電極、 ４０ バッファ層、 ４２ コレクタ層、 ４４ コレクタ電極

Claims (17)

  1. 第１導電型の基板と、
    前記基板の上面側に形成された第１導電型のキャリアストア層と、
    前記キャリアストア層の上に形成された第２導電型のチャネルドープ層と、
    前記チャネルドープ層の上に形成された第１導電型のエミッタ層と、
    ゲート絶縁膜を介して、前記エミッタ層、前記チャネルドープ層及び前記キャリアストア層と接するゲート電極と、
    前記基板の下面側に形成された第２導電型のコレクタ層と、を備え、
    前記ゲート絶縁膜は、前記エミッタ層と前記チャネルドープ層に接する第１部分と、前記キャリアストア層に接する第２部分と、前記基板に接する第３部分とを有し、
    前記第２部分の少なくとも一部は、前記第１部分及び前記第３部分よりも厚く、
    前記第２部分の中央部だけが前記第１部分及び前記第３部分よりも厚いことを特徴とする半導体装置。
  2. 第１導電型の基板と、
    前記基板の上面側に形成された第１導電型のキャリアストア層と、
    前記キャリアストア層の上に形成された第２導電型のチャネルドープ層と、
    前記チャネルドープ層の上に形成された第１導電型のエミッタ層と、
    ゲート絶縁膜を介して、前記エミッタ層、前記チャネルドープ層及び前記キャリアストア層と接するゲート電極と、
    前記基板の下面側に形成された第２導電型のコレクタ層と、を備え、
    前記ゲート絶縁膜は、前記エミッタ層と前記チャネルドープ層に接する第１部分と、前記キャリアストア層に接する第２部分と、前記基板に接する第３部分とを有し、
    前記第２部分の少なくとも一部は、前記第１部分及び前記第３部分よりも厚く、
    前記チャネルドープ層の上に形成された、前記エミッタ層に隣接する第２導電型の拡散層を備え、
    前記ゲート絶縁膜は、前記拡散層と前記拡散層の下の前記チャネルドープ層とに接する第４部分と、前記拡散層の下の前記キャリアストア層に接する第５部分と、前記拡散層の下の前記基板に接する第６部分とを有し、
    前記第５部分の少なくとも一部は、前記第４部分及び前記第６部分よりも厚いことを特徴とする半導体装置。
  3. 前記第２部分のうち前記第１部分及び前記第３部分よりも厚い部分は、前記第１部分から離れていることを特徴とする請求項１又は２に記載の半導体装置。
  4. 第１導電型の基板と、
    前記基板の上面側に形成された第１導電型のキャリアストア層と、
    前記キャリアストア層の上に形成された第２導電型のチャネルドープ層と、
    前記チャネルドープ層の上に形成された第１導電型のエミッタ層と、
    ゲート絶縁膜を介して、前記エミッタ層、前記チャネルドープ層及び前記キャリアストア層と接するゲート電極と、
    アイソレーション絶縁膜を介して、キャリアストア層と前記基板に接するフローティング電位の導体層と、
    前記ゲート電極の下面を覆うとともに前記導体層の上面を覆うことで前記導体層と前記ゲート電極を電気的に分離する分離絶縁膜と、
    前記基板の下面側に形成された第２導電型のコレクタ層と、を備え、
    前記導体層は下面側端部が、前記アイソレーション絶縁膜を介して前記基板と対向することを特徴とする半導体装置。
  5. 第１導電型の基板と、
    前記基板の上面側に形成された第１導電型のキャリアストア層と、
    前記キャリアストア層の上に形成された第２導電型のチャネルドープ層と、
    前記チャネルドープ層の上に形成された第１導電型のエミッタ層と、
    ゲート絶縁膜を介して、前記エミッタ層、前記チャネルドープ層及び前記キャリアストア層と接するゲート電極と、
    アイソレーション絶縁膜を介して、キャリアストア層と前記基板に接するフローティング電位の導体層と、
    前記ゲート電極の下面を覆うとともに前記導体層の上面を覆うことで前記導体層と前記ゲート電極を電気的に分離する分離絶縁膜と、
    前記基板の下面側に形成された第２導電型のコレクタ層と、を備え、
    前記分離絶縁膜の高さと、前記キャリアストア層の中間の高さが等しいことを特徴とする半導体装置。
  6. 前記導体層は、全体が前記アイソレーション絶縁膜と前記分離絶縁膜によって覆われたことを特徴とする請求項４又は５に記載の半導体装置。
  7. 第１導電型の基板と、
    前記基板の上面側に形成された第１導電型のキャリアストア層と、
    前記キャリアストア層の上に形成された第２導電型のチャネルドープ層と、
    前記チャネルドープ層の上に形成された第１導電型のエミッタ層と、
    前記チャネルドープ層の上に形成された、前記エミッタ層に隣接する第２導電型の拡散層と、
    前記エミッタ層と、前記エミッタ層の下のチャネルドープ層と、前記エミッタ層の下のキャリアストア層に接する第１ゲート絶縁膜と、
    前記拡散層と、前記拡散層の下のチャネルドープ層と、前記拡散層の下のキャリアストア層に接し、前記第１ゲート絶縁膜より厚い第２ゲート絶縁膜と、
    前記第１ゲート絶縁膜に接するゲート電極と、
    前記基板の下面側に形成された第２導電型のコレクタ層と、を備え、
    平面視で前記拡散層は前記エミッタ層よりも幅が小さいことを特徴とする半導体装置。
  8. 第１導電型の基板と、
    前記基板の上面側に形成された第１導電型のキャリアストア層と、
    前記キャリアストア層の上に形成された第２導電型のチャネルドープ層と、
    前記チャネルドープ層の上に形成された第１導電型のエミッタ層と、
    前記チャネルドープ層の上に形成された、前記エミッタ層に隣接する第２導電型の拡散層と、
    前記エミッタ層と、前記エミッタ層の下のチャネルドープ層と、前記エミッタ層の下のキャリアストア層に接する第１ゲート絶縁膜と、
    前記拡散層と、前記拡散層の下のチャネルドープ層と、前記拡散層の下のキャリアストア層に接し、前記第１ゲート絶縁膜より厚い第２ゲート絶縁膜と、
    前記第１ゲート絶縁膜に接するゲート電極と、
    前記基板の下面側に形成された第２導電型のコレクタ層と、を備え、
    前記ゲート電極は平面視で前記エミッタ層の横にだけ形成されたことを特徴とする半導体装置。
  9. 前記ゲート電極と前記第２ゲート絶縁膜の上に形成されたゲート配線を備えたことを特徴とする請求項８に記載の半導体装置。
  10. 第１導電型の基板と、
    前記基板の上面側に形成された第１導電型のキャリアストア層と、
    前記キャリアストア層の上に形成された第２導電型のチャネルドープ層と、
    前記チャネルドープ層の上に形成された第１導電型のエミッタ層と、
    前記チャネルドープ層の上に形成された、前記エミッタ層に隣接する第２導電型の拡散層と、
    前記エミッタ層と、前記エミッタ層の下のチャネルドープ層と、前記エミッタ層の下のキャリアストア層に接する第１ゲート絶縁膜と、
    前記拡散層と、前記拡散層の下のチャネルドープ層と、前記拡散層の下のキャリアストア層に接し、前記第１ゲート絶縁膜より厚い第２ゲート絶縁膜と、
    前記第１ゲート絶縁膜に接するゲート電極と、
    前記基板の下面側に形成された第２導電型のコレクタ層と、を備え、
    前記エミッタ層は、平面視で千鳥状に複数設けられ、
    前記拡散層は、平面視で千鳥状に複数設けられたことを特徴とする半導体装置。
  11. 第１導電型の基板と、
    前記基板の上面側に形成された第１導電型のキャリアストア層と、
    前記キャリアストア層の上に形成された第２導電型のチャネルドープ層と、
    前記チャネルドープ層の上に形成された第１導電型のエミッタ層と、
    ゲート絶縁膜を介して、前記エミッタ層、前記チャネルドープ層及び前記キャリアストア層と接するゲート電極と、
    前記基板の下面側に形成された第２導電型のコレクタ層と、を備え、
    前記ゲート電極は、前記基板の上面側の第１ゲート電極と、前記第１ゲート電極の下面に接し、前記第１ゲート電極よりも不純物濃度が小さい第２ゲート電極とを有し、
    前記第１ゲート電極と前記第２ゲート電極の境界は、前記キャリアストア層の横にあることを特徴とする半導体装置。
  12. 前記第１ゲート電極と前記第２ゲート電極はドープドポリシリコンであることを特徴とする請求項１１に記載の半導体装置。
  13. 第１導電型の基板の上に第１導電型のキャリアストア層を形成し、前記キャリアストア層の上に第２導電型のチャネルドープ層を形成し、前記チャネルドープ層の上に第１導電型のエミッタ層と前記エミッタ層に隣接する第２導電型の拡散層を形成することと、
    前記キャリアストア層の側壁部分にイオン注入することと、
    前記キャリアストア層の側壁部分と、前記チャネルドープ層の側壁部分と、前記エミッタ層の側壁部分と、前記第２導電型の拡散層と、前記基板にゲート絶縁膜を形成することと、
    前記ゲート絶縁膜に接するゲート電極を形成することと、を備える半導体装置の製造方法。
  14. 第１導電型の基板の上に第１導電型のキャリアストア層を形成し、前記キャリアストア層の上に第２導電型のチャネルドープ層を形成し、前記チャネルドープ層の上に第１導電型のエミッタ層を形成することと、
    前記エミッタ層と前記チャネルドープ層と前記キャリアストア層に前記基板が露出する溝を形成し、前記溝に露出した部分にアイソレーション絶縁膜を形成し、前記溝を導体層で埋め込み、前記導体層の下面側端部を前記アイソレーション絶縁膜を介して前記基板と対向させることと、
    前記導体層と前記アイソレーション絶縁膜の一部を除去して、前記エミッタ層の側面と、前記チャネルドープ層の側面と、前記キャリアストア層の側面の一部とを露出させることと、
    前記導体層の上面に分離絶縁膜を形成し、前記エミッタ層の側面と、前記チャネルドープ層の側面と、前記キャリアストア層の側面の一部にゲート絶縁膜を形成し、前記溝をゲート電極で埋め込むことと、を備え、
    前記導体層の電位をフローティングとした半導体装置の製造方法。
  15. 第１導電型の基板の上に第１導電型のキャリアストア層を形成し、前記キャリアストア層の上に第２導電型のチャネルドープ層を形成し、前記チャネルドープ層の上の一部に第１導電型のエミッタ層を形成することと、
    平面視で前記エミッタ層が形成された部分に、側面が平面視で直線となり、前記基板が露出する溝を形成し、平面視で前記エミッタ層が形成されていない部分に、側面が平面視で蛇腹となり、前記基板が露出する溝を形成することと、
    前記エミッタ層、前記チャネルドープ層及び前記キャリアストア層の側面と、前記溝に露出した前記基板とを熱酸化してゲート絶縁膜を形成することと、
    前記ゲート絶縁膜に接するゲート電極を形成することと、を備える半導体装置の製造方法。
  16. 第１導電型の基板の上に第１導電型のキャリアストア層を形成し、前記キャリアストア層の上に第２導電型のチャネルドープ層を形成し、前記チャネルドープ層の上の一部に第１導電型のエミッタ層を形成することと、
    平面視で前記エミッタ層が形成された部分と、平面視で前記エミッタ層が形成されていない部分の一部をエッチングして前記基板を露出させる第１溝を形成することと、
    前記第１溝をゲート絶縁膜で埋め込むことと、
    平面視で前記エミッタ層が形成された部分の前記ゲート絶縁膜の一部を、前記エミッタ層と前記チャネルドープ層と前記キャリアストア層と前記基板を露出させないように、エッチングすることで前記ゲート絶縁膜に第２溝を形成することと、
    前記第２溝をゲート電極で埋め込むことと、
    平面視で前記エミッタ層が形成されていない部分の前記ゲート絶縁膜の上と、前記ゲート電極の上に、ゲート配線を形成することと、を備える半導体装置の製造方法。
  17. 請求項１〜１２のいずれか１項に記載の半導体装置を有し、入力される電力を変換して出力する主変換回路と、
    前記半導体装置を駆動する駆動信号を前記半導体装置に出力する駆動回路と、
    前記駆動回路を制御する制御信号を前記駆動回路に出力する制御回路と、を備えた電力変換装置。
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