JP6830385B2 - 半導体回路 - Google Patents

Description

本発明は、半導体回路に関する。

半導体回路のスクリーニングとして当該半導体回路が備えるＭＯＳトランジスタに高電圧を印加する場合がある。一般に、ＭＯＳトランジスタのゲート端子には、所定の電圧が印加されるように制御回路によって制御される。このため、ＭＯＳトランジスタに高電圧を印加するには、半導体回路の通常動作に用いられる回路の他、追加の回路や、追加の端子が用いられる場合があった。
従来、ＭＯＳトランジスタのゲート端子に接続され、一定の電圧以上の高電圧が印加されるのを抑制する抑制回路と、当該ゲート端子との間に、追加回路を挿入し、当該追加回路によって抑止回路の動作を禁止し、一定の電圧以上の検査電圧を印加する方法が知られている(例えば、特許文献１)。
また、ＭＯＳトランジスタのゲート端子と、制御回路との間に、スクリーニング等の検査の際にのみ用いられる端子であって、制御回路を介さない追加ゲート端子を接続し、追加ゲート端子に一定の電圧以上の検査電圧を印加する方法が知られている(例えば、特許文献２)。

特開平２−２８８３６６号公報 特開平７−２８３３７０号公報

しかしながら、従来の技術では、出力ドライバであるＭＯＳトランジスタのゲート端子に追加回路や追加端子を設けるので、ＭＯＳトランジスタの本来の動作に影響を及ぼす場合がある。
本発明は、上記問題に鑑みて為されたものであり、外部からの制御信号によって分圧抵抗の分圧比及び抵抗値を制御する構成とし、ＭＯＳトランジスタの本来の動作に影響を及ぼすことなく、簡便な構成によって半導体回路の検査を行うことが可能な半導体回路を提供するものである。

本発明の一態様は、ＭＯＳトランジスタと、演算増幅器と、第１抵抗と、第２抵抗と、第３抵抗と、外部端子と、開閉器と、を備え、印加される入力電圧を所望の出力電圧に変換し、電圧出力端子から出力する半導体回路であって、第１ヒューズをさらに備え、前記第１抵抗、前記第２抵抗、及び前記第３抵抗は、前記電圧出力端子と接地端子との間に前記第１抵抗、前記第２抵抗、及び前記第３抵抗の順に直列に接続され、前記ＭＯＳトランジスタは、ソース端子に前記入力電圧が印加され、ドレイン端子に前記電圧出力端子が接続され、前記演算増幅器は、基準電圧が印加される反転入力端子と、前記第１抵抗と前記第２抵抗との接続点の電圧が印加される反転入力端子と、前記ＭＯＳトランジスタのゲート端子が接続される出力端子と、当該演算増幅器の動作を有効又は無効に制御する制御信号が入力される入力端子と、を備え、前記入力端子には、前記第１ヒューズが溶断されるまでの間、前記入力電圧が前記制御信号として入力され、前記第１ヒューズが溶断された後、前記信号が前記制御信号として入力され、前記演算増幅器の動作は、前記第１ヒューズが溶断されるまでの間、常時有効に制御され、前記第１ヒューズが溶断された後、前記外部端子に入力される前記信号に基づいて制御され、前記開閉器は、前記外部端子に接続された制御端子を備え、前記第３抵抗と並列に接続され、前記入力端子と、前記外部端子とは、論理回路を介して接続され、前記入力端子と、前記入力電圧とは、論理回路と、前記第１ヒューズとを介して接続され、前記半導体回路は、前記外部端子に入力される信号によって前記開閉器が開状態である場合に、前記第２抵抗及び前記第３抵抗の合成抵抗と、前記第１抵抗とによって分圧された電圧に基づいて、前記出力電圧を前記電圧出力端子から出力し、前記開閉器が閉状態である場合に、前記第２抵抗と、前記第１抵抗とによって分圧された電圧に基づいて、前記出力電圧を前記電圧出力端子から出力する、半導体回路である。

本発明によれば、外部からの制御信号によって分圧抵抗の分圧比及び抵抗値を制御する構成とし、ＭＯＳトランジスタの本来の動作に影響を及ぼすことなく、簡便な構成によって半導体回路の検査を行うことが可能な半導体回路を提供することができる。

第１実施形態に係る半導体回路を示す回路図である。 第２実施形態に係る半導体回路の構成を示す回路図である。 第３実施形態に係る半導体回路を示す回路図である。 第３実施形態に係る各状態と、演算増幅器の動作と、ＭＯＳトランジスタの状態との関係を示す表である。

［第１実施形態］
以下、図を参照して本発明の第１実施形態について説明する。

＜半導体回路の構成＞
図１は、第１実施形態に係る半導体回路１を示す回路図である。
図１に示す通り、半導体回路１は、演算増幅器ＯＰと、ＭＯＳ（Ｍｅｔａｌ―Ｏｘｉｄｅ―Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタＴｒ１と、ＭＯＳトランジスタＴｒ２と、ヒューズＦ１と、第１抵抗Ｒ１と、第２抵抗Ｒ２と、第３抵抗Ｒ３と、外部端子Ｐ１とを備える。ＭＯＳトランジスタＴｒ１とは、例えば、Ｐ型ＭＯＳＦＥＴ（Ｍｅｔａｌ―Ｏｘｉｄｅ―Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ―Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）である。また、ＭＯＳトランジスタＴｒ２とは、例えば、Ｎ型ＭＯＳＦＥＴである。

演算増幅器ＯＰは、非反転入力端子と、反転入力端子と、出力端子とを備える。ＭＯＳトランジスタＴｒ１は、ゲート端子と、ソース端子と、ドレイン端子とを備える。ＭＯＳトランジスタＴｒ２は、ゲート端子と、ソース端子と、ドレイン端子とを備える。ヒューズＦ１は、第１端子（以下、端子Ｆ１ａ）と、第２端子（以下、端子Ｆ１ｂ）とを備える。第１抵抗Ｒ１は、第１端子（以下、端子Ｒ１ａ）と、第２端子（以下、端子Ｒ１ｂ）とを備える。第２抵抗Ｒ２は、第１端子（以下、端子Ｒ２ａ）と、第２端子（以下、端子Ｒ２ｂ）とを備える。第３抵抗Ｒ３は、第１端子（以下、端子Ｒ３ａ）と、第２端子（以下、端子Ｒ３ｂ）とを備える。

第１抵抗Ｒ１と、第２抵抗Ｒ２と、第３抵抗Ｒ３とは、直列に接続される。具体的には、端子Ｒ１ｂと、端子Ｒ２ａとが接続される。また、端子Ｒ２ｂと、端子Ｒ３ａとが接続される。端子Ｒ３ｂは、接地される。第３抵抗Ｒ３と、ＭＯＳトランジスタＴｒ２とは、ヒューズＦ１を介して互いに並列に接続される。具体的には、ＭＯＳトランジスタＴｒ２のドレイン端子と、端子Ｒ３ｂとが接続される。ＭＯＳトランジスタＴｒ２のソース端子と、端子Ｆ１ａとが接続される。端子Ｆ１ｂと、端子Ｒ３ａとが接続される。また、ＭＯＳトランジスタＴｒ２のＭＯＳトランジスタＴｒ２のゲート端子と、外部端子Ｐ１とが接続される。

演算増幅器ＯＰの反転入力端子には、演算増幅器ＯＰの帰還電圧との比較に用いる基準電圧Ｖｒｅｆが接続される。演算増幅器ＯＰの出力端子には、ＭＯＳトランジスタＴｒ１のＭＯＳトランジスタＴｒ１のゲート端子が接続される。ＭＯＳトランジスタＴｒ１のＭＯＳトランジスタＴｒ１のソース端子には、半導体回路１に印加される入力電圧Ｖｄｄが接続される。ＭＯＳトランジスタＴｒ１のドレイン端子には、端子Ｒ１ａが接続される。演算増幅器ＯＰの非反転入力端子には、第１抵抗Ｒ１と、第２抵抗Ｒ２との接続点（端子Ｒ１ｂ、及び端子Ｒ２ａの接続点）の電位が印加(接続)される。また、ＭＯＳトランジスタＴｒ１と、第１抵抗Ｒ１との接続点（ＭＯＳトランジスタＴｒ１のドレイン端子、及び端子Ｒ１ａの接続点）の電位が、半導体回路１の出力電圧Ｖｏｕｔとして出力される。ここで、ＭＯＳトランジスタＴｒ１のドレイン端子、及び端子Ｒ１ａの接続点には、出力電圧Ｖｏｕｔを出力する電圧出力端子Ｐ２が接続される。

＜半導体回路１の動作＞
以下、半導体回路１の動作について説明する。
半導体回路１は、当該半導体回路１に印加される入力電圧Ｖｄｄを、所望の出力電圧（以下、出力電圧Ｖｏｕｔ）として出力する回路である。ここで、第２抵抗Ｒ２、及び第３抵抗Ｒ３の合成抵抗と、第１抵抗Ｒ１とによって分圧された電圧と、基準電圧Ｖｒｅｆとが等しくなる出力電圧Ｖｏｕｔを、出力電圧Ｖｏｕｔ１と呼称する。
第１抵抗Ｒ１の抵抗値をＲ１とし、第２抵抗Ｒ２の抵抗値をＲ２とし、第３抵抗Ｒ３の抵抗値をＲ３とし、基準電圧Ｖｒｅｆの電圧値をＶｒｅｆとし、出力電圧Ｖｏｕｔ１の電圧値をＶｏｕｔ１とした場合、Ｖｏｕｔ１と、Ｒ１、Ｒ２、Ｒ３、及びＶｒｅｆとの関係は、式（１）によって示される。

Ｖｏｕｔ１＝（Ｖｒｅｆ／（Ｒ２＋Ｒ３））×（Ｒ１＋Ｒ２＋Ｒ３）…（１）

ここで、ヒューズＦ１が溶断されていない場合、ＭＯＳトランジスタＴｒ２は、外部端子Ｐ１からＭＯＳトランジスタＴｒ２のゲート端子に入力される信号（以下、信号Ｓ１）の電圧値に応じて、ＯＮ状態、及びＯＦＦ状態が制御される。ＭＯＳトランジスタＴｒ２がＯＮ状態に制御される場合、ＭＯＳトランジスタＴｒ２は、第３抵抗Ｒ３の両端を短絡する。換言すると、ＭＯＳトランジスタＴｒ２がＯＮ状態である場合、第２抵抗Ｒ２の端子Ｒ２ｂは、接地される。この場合、半導体回路１は、出力電圧Ｖｏｕｔが第１抵抗Ｒ１と第２抵抗Ｒ２とによって分圧された電圧と基準電圧Ｖｒｅｆとが等しくなるように出力電圧Ｖｏｕｔ（以下、出力電圧Ｖｏｕｔ２）を出力する。出力電圧Ｖｏｕｔ２の電圧値をＶｏｕｔ２とした場合、Ｖｏｕｔ２と、Ｒ１、Ｒ２、及びＶｒｅｆとの関係は、式（２）によって示される。

Ｖｏｕｔ２＝（Ｖｒｅｆ／Ｒ２）×（Ｒ１＋Ｒ２）…（２）

ここで、第１抵抗Ｒ１、及び第２抵抗Ｒ２は、入力電圧Ｖｄｄを第１抵抗Ｒ１、及び第２抵抗Ｒ２で分圧した電圧が基準電圧Ｖｒｅｆよりも低くなる抵抗値である。これにより、演算増幅器ＯＰは、出力端子からＭＯＳトランジスタＴｒ１のゲート端子にローレベル（接地と同電位）の信号を出力し続ける。すなわち、ＭＯＳトランジスタＴｒ１のゲート端子と、ソース端子との間に入力電圧Ｖｄｄが印加され続け、ＭＯＳトランジスタＴｒ１はスクリ−ニングされる。
したがって、半導体回路１は、ＭＯＳトランジスタＴｒ１のゲート端子に追加回路や追加端子を設けることなく、ＭＯＳトランジスタＴｒ１をスクリ−ニングすることが出来る。

ヒューズＦ１が溶断されると、第３抵抗Ｒ３と、ＭＯＳトランジスタＴｒ２との間の接続は、切断される。換言すると、ヒューズＦ１が溶断されている場合、第３抵抗Ｒ３の両端は、ＭＯＳトランジスタＴｒ２がＯＮ状態になったとしても短絡されない。したがって、ヒューズＦ１が溶断されている場合、半導体回路１は、ＭＯＳトランジスタＴｒ２の動作状態に関わらず、出力電圧Ｖｏｕｔ１を出力する。

＜第１実施形態のまとめ＞
以上説明したように、本実施形態の半導体回路１は、ＭＯＳトランジスタＴｒ２がＯＦＦ状態に制御される場合、ＭＯＳトランジスタＴｒ１のゲート端子と、ソース端子との間に通常の電圧よりも高い検査電圧を印加する。これにより、本実施形態の半導体回路１は、スクリーニング等の検査を行う際、所定の電圧よりも高い検査電圧をＭＯＳトランジスタＴｒ１のゲート端子と、ソース端子との間に印加することができる。
したがって、本実施形態の半導体回路１によれば、ＭＯＳトランジスタＴｒ１の本来の動作に影響を及ぼすことなく、簡便な構成によってＭＯＳトランジスタＴｒ１の検査を行うことができる。

また、本実施形態の半導体回路１は、ＭＯＳトランジスタＴｒ２がＯＦＦ状態に制御される場合、所望の出力電圧（出力電圧Ｖｏｕｔ１）を出力する。本実施形態の半導体回路１によれば、第１抵抗Ｒ１、第２抵抗Ｒ２、及び第３抵抗Ｒ３が所望の出力電圧が出力可能な抵抗値に設定（トリミング）されているか否かを確認することができる。

また、本実施形態の半導体回路１は、ＭＯＳトランジスタＴｒ２と、第３抵抗Ｒ３との間に直列に接続されるヒューズＦ１を備え、ヒューズＦ１が溶断されることに伴い、第３抵抗Ｒ３と、ＭＯＳトランジスタＴｒ２との間の接続は、切断される。
ここで、半導体回路１は、スクリーニング等の検査を行う際にのみ、検査電圧（出力電圧Ｖｏｕｔ２）を出力し、検査後には所望の出力電圧（出力電圧Ｖｏｕｔ１）を出力することが好ましい。本実施形態の半導体回路１によれば、スクリーニング等の検査後にヒューズＦ１を溶断することにより、検査後（ヒューズＦ１の溶断後）の出力電圧を所望の出力電圧にすることができる。

［第２実施形態］
以下、図を参照して、本発明の第２実施形態について説明する。
ここで、外部端子Ｐ１は、半導体回路の通常動作に用いられる外部端子であることが好ましい。第２実施形態では、外部端子Ｐ１が、半導体回路２の動作の有効、又は無効を切換えるチップイネーブル端子である場合について説明する。
なお、上述した実施形態と同様の構成については、同一の符号を付して説明を省略する。

＜半導体回路２の構成＞
図２は、第２実施形態に係る半導体回路２の構成を示す回路図である。
図２に示す通り、本実施形態の半導体回路２は、演算増幅器ＯＰと、ＭＯＳトランジスタＴｒ１と、ＭＯＳトランジスタＴｒ２と、ヒューズＦ１と、第１抵抗Ｒ１と、第２抵抗Ｒ２と、第３抵抗Ｒ３と、外部端子Ｐ１と、電圧出力端子Ｐ２と、第１論理回路ＲＧ１と、第２論理回路ＲＧ２と、ヒューズＦ２とを備える。
第１論理回路ＲＧ１は、第１端子（以下、端子ＲＧ１ａ）と、第２端子（以下、端子ＲＧ１ｂ）と、第３端子（以下、端子ＲＧ１ｃ）とを備える。第２論理回路ＲＧ２は、第１端子（以下、端子ＲＧ２ａ）と、第２端子（以下、端子ＲＧ２ｂ）とを備える。ヒューズＦ２は、第１端子（以下、端子Ｆ２ａ）と、第２端子（以下、端子Ｆ２ｂ）とを備える。

端子ＯＰｄと、外部端子Ｐ１とは、第１論理回路ＲＧ１を介して接続される。具体的には、外部端子Ｐ１と、端子ＲＧ１ｂとがシュミットトリガＳＴ１を介して接続される。端子ＲＧ１ｃと、端子ＯＰｄとが接続される。第１論理回路ＲＧ１には、ヒューズＦ２を介して入力電圧Ｖｄｄが印加される。具体的には、端子Ｆ２ａと、入力電圧Ｖｄｄとが接続される。端子Ｆ２ｂと、端子ＲＧ１ａとが接続される。
また、ＭＯＳトランジスタＴｒ２のゲート端子と、外部端子Ｐ１とは、第２論理回路ＲＧ２を介して接続される。具体的には、外部端子Ｐ１と、端子ＲＧ２ａとは、シュミットトリガＳＴ１を介して接続される。端子ＲＧ２ｂと、ＭＯＳトランジスタＴｒ２のゲート端子とが接続される。

第１論理回路ＲＧ１は、ＭＯＳトランジスタＴｒ３と、ＯＲ回路ＯＲ１と、ＮＯＴ回路ＮＴ１とを備える。ＭＯＳトランジスタＴｒ３とは、例えば、デプレッション型のＮ型ＭＯＳＦＥＴである。ＭＯＳトランジスタＴｒ３のゲート端子と、ドレイン端子とは、接地される。ＭＯＳトランジスタＴｒ３のドレイン端子と、端子ＲＧ１ａとが接続される。ＯＲ回路ＯＲ１には、端子ＲＧ１ｂの電位と、ＭＯＳトランジスタＴｒ３のドレイン端子の電位とが、信号として入力される。
第２論理回路ＲＧ２は、ＮＯＴ回路ＮＴ２を備える。具体的には、ＮＯＴ回路ＮＴ２は、端子ＲＧ２ａと、端子ＲＧ２ｂとの間に接続される。
なお、ＮＯＴ回路ＮＴ１と、ＮＯＴ回路ＮＴ２とは、演算増幅器ＯＰの端子ＯＰｄと、ＭＯＳトランジスタＴｒ２との動作論理に対応させて備えられている。

＜半導体回路２の動作＞
以下、半導体回路２の動作について説明する。
上述したように、外部端子Ｐ１とは、チップイネーブル端子である。本実施形態の一例において、半導体回路２を有効にする場合、外部端子Ｐ１には、ハイレベルの電圧が制御信号Ｓ２として印加される。また、半導体回路２を無効にする場合、外部端子Ｐ１には、ローレベルの電位が制御信号Ｓ２として印加される。換言すると、演算増幅器ＯＰの端子ＯＰｄにハイレベルの信号が入力される場合、演算増幅器ＯＰの動作が有効である。また、演算増幅器ＯＰの端子ＯＰｄにローレベルの信号が入力される場合、演算増幅器ＯＰの動作が無効である。

＜制御信号Ｓ２に基づく第１論理回路ＲＧ１の動作＞
ＭＯＳトランジスタＴｒ３のドレイン端子の電位は、半導体回路２が動作状態（入力電圧Ｖｄｄが印加された状態）であって、かつヒューズＦ２が溶断されていない場合、入力電圧Ｖｄｄと同電位（ハイレベル）である。したがって、ＯＲ回路ＯＲ１の出力は、半導体回路２の動作状態であって、かつヒューズＦ２が溶断されていない場合、外部端子Ｐ１に入力される制御信号Ｓ２に関わらず、常にハイレベルである。つまり、ヒューズＦ２が溶断されていない場合であって、かつ半導体回路２の動作状態である場合、演算増幅器ＯＰの動作は、常時有効である。
また、ＭＯＳトランジスタＴｒ３のドレイン端子の電位は、半導体回路２が停止状態（入力電圧Ｖｄｄが印加されていない状態）又は、ヒューズＦ２が溶断される場合、接地と同電位（ローレベル）である。したがって、ＯＲ回路の出力は、外部端子Ｐ１に入力される制御信号Ｓ２と合致する。つまり、ヒューズＦ２が溶断される場合、演算増幅器ＯＰ（半導体回路２）の動作は、外部端子Ｐ１に入力される制御信号Ｓ２に基づいて有効、又は無効に制御される。

＜制御信号Ｓ２に基づく第２論理回路ＲＧ２の動作＞
第２論理回路ＲＧ２が備えるＮＯＴ回路ＮＴ２は、外部端子Ｐ１に入力される制御信号Ｓ２を反転し、信号Ｓ１として出力する。具体的には、第２論理回路ＲＧ２は、外部端子Ｐ１（端子ＲＧ２ａ）にローレベルの制御信号Ｓ２が印加される場合、ハイレベルの信号Ｓ１を端子ＲＧ２ｂから出力する。また、第２論理回路ＲＧ２は、外部端子Ｐ１にハイレベルの制御信号Ｓ２が印加される場合、ローレベルの信号Ｓ１を端子ＲＧ２ｂから出力する。
以降の構成は、上述した実施形態同様であるため、説明を省略する。

＜第２実施形態のまとめ＞
以上説明したように、本実施形態の半導体回路２は、ヒューズＦ２を更に備え、演算増幅器ＯＰは、当該演算増幅器ＯＰの動作を有効、又は無効に制御する制御信号Ｓ２が入力される端子ＯＰｄを備え、端子ＯＰｄには、外部端子Ｐ１から入力される制御信号Ｓ２が第１論理回路ＲＧ１を介して入力される。
本実施形態の半導体回路２では、ヒューズＦ２が切断されるまでの間、演算増幅器ＯＰの動作は、外部端子Ｐ１に入力される制御信号Ｓ２に関わらず常時有効に制御され、ヒューズＦ２が溶断された後、外部端子Ｐ１に入力される制御信号Ｓ２に基づいて制御される。
これにより、本実施形態の半導体回路２は、ヒューズＦ２が溶断されるまでの間、外部端子Ｐ１を所望の出力電圧と、検査電圧との切替える信号（信号Ｓ１）の入力端子として用い、溶断後（例えば、スクリーニング等の検査が行われた後）、外部端子Ｐ１をチップイネーブル端子として用いることができる。したがって、本実施形態の半導体回路２によれば、半導体回路２の通常動作に用いられる端子（この一例では、チップイネーブル端子である外部端子Ｐ１）を用いて、簡便な構成によってＭＯＳトランジスタＴｒ１の検査を行うことができる。

［第３実施形態］
以下、図を参照して本発明の第３実施形態について説明する。
第２実施形態では、チップイネーブル端子である外部端子Ｐ１を信号Ｓ１の入力端子として用いて、所望の出力電圧、及び検査電圧を切換える半導体回路２について説明した。
第３実施形態では、外部端子Ｐ１用いて、所望の出力電圧と、検査電圧とを切替えつつ、かつ外部端子Ｐ１がチップイネーブル端子として機能するかを確認可能な半導体回路３について説明する。
なお、上述した実施形態と同様の構成については、同一の符号を付して説明を省略する。

＜半導体回路の構成＞
図３は、第３実施形態に係る半導体回路３を示す回路図である。
図３に示す通り、本実施形態の半導体回路３は、演算増幅器ＯＰと、ＭＯＳトランジスタＴｒ１と、ＭＯＳトランジスタＴｒ２と、ヒューズＦ１と、第１抵抗Ｒ１と、第２抵抗Ｒ２と、第３抵抗Ｒ３と、外部端子Ｐ１と、電圧出力端子Ｐ２と、第３論理回路ＲＧ３と、第４論理回路ＲＧ４とを備える。
第３論理回路ＲＧ３は、第１端子（端子ＲＧ３ａ）と、第２端子（端子ＲＧ３ｂ）とを備える。第４論理回路ＲＧ４は、第１端子（端子ＲＧ４ａ）と、第２端子（端子ＲＧ４ｂ）とを備える。

端子ＯＰｄと、外部端子Ｐ１とは、第３論理回路ＲＧ３を介して接続される。具体的には、外部端子Ｐ１と、端子ＲＧ３ａとが接続される。端子ＲＧ３ｂと、端子ＯＰｄとが接続される。また、ＭＯＳトランジスタＴｒ２のゲート端子と、外部端子Ｐ１とは、第４論理回路ＲＧ４を介して接続される。具体的には、外部端子Ｐ１と、端子ＲＧ４ａとが接続される。端子ＲＧ４ｂと、ＭＯＳトランジスタＴｒ２のゲート端子とが接続される。

第３論理回路ＲＧ３は、シュミットトリガＳＴ２と、ＮＯＴ回路ＮＴ３とを備える。シュミットトリガＳＴ２と、ＮＯＴ回路ＮＴ３とは、端子ＲＧ３ａと、端子ＲＧ３ｂとの間に、シュミットトリガＳＴ２、ＮＯＴ回路ＮＴ３の順に直列に接続される。シュミットトリガＳＴ２は、入力される制御信号Ｓ２を反転し、出力する。
第４論理回路ＲＧ４は、シュミットトリガＳＴ３と、ＮＯＴ回路ＮＴ４と、ＮＯＴ回路ＮＴ５とを備える。シュミットトリガＳＴ３と、ＮＯＴ回路ＮＴ４と、ＮＯＴ回路ＮＴ５とは、端子ＲＧ４ａと、端子ＲＧ４ｂとの間に、シュミットトリガＳＴ３、ＮＯＴ回路ＮＴ４、ＮＯＴ回路ＮＴ５の順に直列に接続される。シュミットトリガＳＴ３は、入力される制御信号Ｓ２を反転し、出力する。
なお、ＮＯＴ回路ＮＴ３、ＮＯＴ回路ＮＴ４、及びＮＯＴ回路ＮＴ５は、演算増幅器ＯＰの端子ＯＰｄと、ＭＯＳトランジスタＴｒ２との動作論理に対応させて備えられている。

＜半導体回路３の動作＞
以下、半導体回路３の動作について説明する。
上述したように、外部端子Ｐ１とは、チップイネーブル端子である。また、半導体回路２を有効にする場合、外部端子Ｐ１には、ハイレベルの電圧が制御信号Ｓ２として印加される。また、半導体回路２を無効にする場合、外部端子Ｐ１には、ローレベルの電位が制御信号Ｓ２として印加される。
ここで、シュミットトリガＳＴ２と、シュミットトリガＳＴ３とは、入力信号（この一例では、制御信号Ｓ２）に対する閾値がそれぞれ異なる。以降の説明において、シュミットトリガＳＴ２の閾値を閾値ＴＨ２と記載し、シュミットトリガＳＴ３の閾値を閾値ＴＨ３と記載する。本実施形態の一例では、閾値ＴＨ２と、閾値ＴＨ３とでは、閾値ＴＨ３の方が大きい場合について説明する。

また、本実施形態の一例では、制御信号Ｓ２として外部端子Ｐ１に入力される電圧（制御信号Ｓ２）が第１状態、第２状態、及び第３状態の順に遷移する場合について説明する。具体的には、制御信号Ｓ２は、第１状態において、閾値ＴＨ３、及び閾値ＴＨ２より大きい電圧である。また、制御信号Ｓ２は、第２状態において、閾値ＴＨ３より小さく、閾値ＴＨ２より大きい電圧である。また、制御信号Ｓ２は、第３状態において、閾値ＴＨ３、及び閾値ＴＨ２より小さい電圧である。

＜制御信号Ｓ２に基づく第３論理回路ＲＧ３の動作＞
シュミットトリガＳＴ２は、制御信号Ｓ２の電圧が、閾値ＴＨ２より大きい場合、ハイレベルの信号を出力する。また、シュミットトリガＳＴ２は、制御信号Ｓ２の電圧が閾値ＴＨ２より小さい場合、ローレベルの信号を出力する。したがって、外部端子Ｐ１に入力される制御信号Ｓ２の電圧が、閾値ＴＨ２より大きい場合、ハイレベルの信号を端子ＲＧ３ｂから出力し、端子ＯＰｄに入力する。また、外部端子Ｐ１に入力される制御信号Ｓ２の電圧が、閾値ＴＨ２より小さい場合、ローレベルの信号を端子ＲＧ３ｂから出力し、端子ＯＰｄに入力する。

＜制御信号Ｓ２に基づく第４論理回路ＲＧ４の動作＞
シュミットトリガＳＴ３は、制御信号Ｓ２の電圧が閾値ＴＨ３より大きい場合、ハイレベルの信号を出力する。また、シュミットトリガＳＴ３は、制御信号Ｓ２の電圧が閾値ＴＨ３より小さい場合、ローレベルの信号を出力する。したがって、外部端子Ｐ１に入力される制御信号Ｓ２の電圧が閾値ＴＨ３より大きい場合、ローレベルの信号を端子ＲＧ４ｂから出力し、ＭＯＳトランジスタＴｒ２のゲート端子に入力する。また、外部端子Ｐ１に入力される制御信号Ｓ２の電圧が、閾値ＴＨ３より小さい場合、ハイレベルの信号を端子ＲＧ４ｂから出力し、ＭＯＳトランジスタＴｒ２のゲート端子に入力する。

＜各状態の詳細について＞
以下、図４を参照し、第１状態、第２状態、及び第３状態の詳細について説明する。
図４は、第３実施形態に係る各状態と、演算増幅器ＯＰの動作と、ＭＯＳトランジスタＴｒ２の状態との関係を示す表である。
図４に示す通り、第１状態では、演算増幅器ＯＰの動作が有効に制御され、ＭＯＳトランジスタＴｒ２の状態がＯＦＦ状態に制御される。また、第２状態では、演算増幅器ＯＰの動作が有効に制御され、ＭＯＳトランジスタＴｒ２の状態がＯＮ状態に制御される。また、第３状態では、演算増幅器ＯＰの動作が無効に制御され、ＭＯＳトランジスタＴｒ２の状態がＯＮ状態に制御される。

＜第３実施形態のまとめ＞
以上説明したように、本実施形態の半導体回路３は、シュミットトリガＳＴ２を備える第３論理回路ＲＧ３と、シュミットトリガＳＴ３を備える第４論理回路ＲＧ４とを備える。本実施形態の半導体回路３において、シュミットトリガＳＴ２と、シュミットトリガＳＴ３との閾値は、それぞれ異なる。制御信号Ｓ２として外部端子Ｐ１に印加される電圧を変化させることに伴い、本実施形態の半導体回路３は、所望の出力電圧（出力電圧Ｖｏｕｔ１）を出力し、検査電圧（出力電圧Ｖｏｕｔ２）を出力し、半導体回路３（演算増幅器ＯＰ）の動作を無効状態にする。

本実施形態の半導体回路３は、制御信号Ｓ２の電圧が閾値ＴＨ２、及び閾値ＴＨ３よりも高い電圧である場合、所望の出力電圧（出力電圧Ｖｏｕｔ１）を出力する。これにより、本実施形態の半導体回路３は、半導体回路３から所望の出力電圧（出力電圧Ｖｏｕｔ１）が出力されるかを確認することができる。

また、本実施形態の半導体回路３は、制御信号Ｓ２の電圧が閾値ＴＨ２よりも高く、閾値ＴＨ３よりも低い電圧である場合、ＭＯＳトランジスタＴｒ１のゲート端子と、ソース端子との間に、通常の電圧よりも高い検査電圧を印加する。これにより、本実施形態の半導体回路３は、半導体回路３にスクリーニング等の検査を行う際、所望の出力電圧よりも高い検査電圧をＭＯＳトランジスタＴｒ１のゲート端子と、ソース端子との間に印加することができる。

また、本実施形態の半導体回路３は、制御信号Ｓ２が閾値ＴＨ２、及び閾値ＴＨ３よりも低い電圧である場合、演算増幅器ＯＰの動作を無効に制御する。これにより、本実施形態の半導体回路３は、チップイネーブル端子（この一例では、外部端子Ｐ１）からの入力に基づいて、演算増幅器ＯＰの動作が制御されるか否かを検査することができる。
したがって、本実施形態の半導体回路３によれば、外部端子Ｐ１用いて、所望の出力電圧と、検査電圧とを切替えつつ、かつ外部端子Ｐ１がチップイネーブル端子として機能するかを確認することができる。

なお、上述では、制御信号Ｓ２として外部端子Ｐ１に入力される電圧（制御信号Ｓ２）が第１状態、第２状態、及び第３状態の順に遷移する場合について説明したが、これに限られない。制御信号Ｓ２は、第３状態、第２状態、及び第１状態の順に遷移する構成であってもよい。

１、２、３…半導体回路
ＯＰ…演算増幅器
ＲＧ１、ＲＧ２、ＲＧ３、ＲＧ４…論理回路

Claims (4)

1. ＭＯＳトランジスタと、演算増幅器と、第１抵抗と、第２抵抗と、第３抵抗と、外部端子と、開閉器と、を備え、印加される入力電圧を所望の出力電圧に変換し、電圧出力端子から出力する半導体回路であって、
   第１ヒューズをさらに備え、
   前記第１抵抗、前記第２抵抗、及び前記第３抵抗は、
   前記電圧出力端子と接地端子との間に前記第１抵抗、前記第２抵抗、及び前記第３抵抗の順に直列に接続され、
   前記ＭＯＳトランジスタは、
   ソース端子に前記入力電圧が印加され、ドレイン端子に前記電圧出力端子が接続され、
   前記演算増幅器は、
   基準電圧が印加される反転入力端子と、前記第１抵抗と前記第２抵抗との接続点の電圧が印加される反転入力端子と、前記ＭＯＳトランジスタのゲート端子が接続される出力端子と、当該演算増幅器の動作を有効又は無効に制御する制御信号が入力される入力端子と、を備え、
   前記入力端子には、前記第１ヒューズが溶断されるまでの間、前記入力電圧が前記制御信号として入力され、前記第１ヒューズが溶断された後、前記信号が前記制御信号として入力され、
   前記演算増幅器の動作は、前記第１ヒューズが溶断されるまでの間、常時有効に制御され、前記第１ヒューズが溶断された後、前記外部端子に入力される前記信号に基づいて制御され、
   前記開閉器は、
   前記外部端子に接続された制御端子を備え、前記第３抵抗と並列に接続され、
   前記入力端子と、前記外部端子とは、論理回路を介して接続され、
   前記入力端子と、前記入力電圧とは、論理回路と、前記第１ヒューズとを介して接続され、
   前記半導体回路は、
   前記外部端子に入力される信号によって前記開閉器が開状態になった場合に、前記第２抵抗及び前記第３抵抗の合成抵抗と、前記第１抵抗とによって分圧された電圧に基づいて、前記出力電圧を前記電圧出力端子から出力し、
   前記外部端子に入力される信号によって前記開閉器が閉状態になった場合に、前記第２抵抗と、前記第１抵抗とによって分圧された電圧に基づいて、前記出力電圧を前記電圧出力端子から出力する、
   半導体回路。
2. ＭＯＳトランジスタと、演算増幅器と、第１抵抗と、第２抵抗と、第３抵抗と、外部端子と、開閉器とを備え、印加される入力電圧を所望の出力電圧に変換し、電圧出力端子から出力する半導体回路であって、
   前記外部端子に入力される信号の大きさに応じて動作する論理回路を備え、前記論理回路は、前記信号の閾値が互いに異なる第１論理回路及び第２論理回路を有し、
   前記第１抵抗、前記第２抵抗、及び前記第３抵抗は、
   前記電圧出力端子と接地端子との間に前記第１抵抗、前記第２抵抗、及び前記第３抵抗の順に直列に接続され、
   前記ＭＯＳトランジスタは、
   ソース端子に前記入力電圧が印加され、ドレイン端子に前記電圧出力端子が接続され、
   前記演算増幅器は、
   基準電圧が印加される反転入力端子と、前記第１抵抗と前記第２抵抗との接続点の電圧が印加される反転入力端子と、前記ＭＯＳトランジスタのゲート端子が接続される出力端子と、当該演算増幅器の動作を有効又は無効に制御する制御信号が入力される入力端子と、を備え、
   前記入力端子と、前記外部端子とは、前記第１論理回路を介して接続され、前記第１論理回路を介した前記信号に基づいて動作し、
   前記開閉器は、
   前記外部端子に接続された制御端子を備え、前記第３抵抗と並列に接続され、
   前記制御端子と前記外部端子とは、前記第２論理回路を介して接続され、前記第２論理回路を介した前記信号に基づいて動作し、
   前記半導体回路は、
   前記開閉器が開状態又は閉状態である場合と、前記演算増幅器の動作が有効又は無効である場合とによって、前記第２抵抗及び前記第３抵抗の合成抵抗と、前記第１抵抗とによって分圧された電圧又は前記第２抵抗と、前記第１抵抗とによって分圧された電圧を、前記出力電圧として出力する、
   半導体回路。
3. 前記開閉器と、前記第３抵抗との間に直列に接続される第２ヒューズを更に備え、
   前記第２ヒューズは、
   溶断される場合、前記開閉器と、前記第３抵抗との間の接続を切断する、
   請求項１又は請求項２に記載の半導体回路。
4. ＭＯＳトランジスタと、演算増幅器と、第１抵抗と、第２抵抗と、第３抵抗と、外部端子と、開閉器と、を備え、電圧入力端子に印加される入力電圧を所望の出力電圧に変換して電圧出力端子から出力する半導体回路であって、
   前記半導体回路は、前記外部端子に入力される信号及び前記入力電圧のうち、少なくとも前記信号の大きさに応じて、第１制御信号及び第２制御信号を生成する制御信号生成回路と、をさらに備え、
   前記第１抵抗、前記第２抵抗、及び前記第３抵抗は、
   前記電圧出力端子と接地端子との間に前記第１抵抗、前記第２抵抗、及び前記第３抵抗の順に直列に接続され、
   前記ＭＯＳトランジスタは、ゲート端子と、前記入力電圧が印加されるソース端子と、前記電圧出力端子が接続されるドレイン端子と、
   前記演算増幅器は、基準電圧が印加される反転入力端子と、前記第１抵抗と前記第２抵抗との接続点の電圧が印加される反転入力端子と、前記ＭＯＳトランジスタのゲート端子と接続される出力端子と、当該演算増幅器の動作を有効又は無効に制御する前記第１制御信号が入力される入力端子と、を備え、
   前記開閉器は、
   前記外部端子と前記制御信号生成回路を介して接続され、前記第２制御信号が入力される制御端子を備え、前記第３抵抗と並列に接続され、
   前記半導体回路は、
   前記開閉器が開状態又は閉状態である場合と、前記演算増幅器の動作が有効又は無効である場合とによって、前記第２抵抗及び前記第３抵抗の合成抵抗と、前記第１抵抗とによって分圧された電圧又は前記第２抵抗と、前記第１抵抗とによって分圧された電圧を、前記出力電圧として出力する、
   半導体回路。

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