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JP6834816B2 - シリコンウェーハの加工方法 - Google Patents
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Description

本発明は、半導体デバイスの基板材料となるシリコンウェーハに関し、特に、３次元ＮＡＮＤフラッシュメモリ（以下、「３ＤＮＡＮＤ」という）等の高積層型半導体デバイスの基板材料として好適なシリコンウェーハ及びその加工方法に関するものである。
最近３ＤＮＡＮＤが注目されている。３ＤＮＡＮＤはメモリセルアレイを縦方向に積層化したＮＡＮＤメモリであり、積層数（ワード線の層数）を例えば64層とすることでシングルダイ当たり512Gbit（64GB）という非常に大きな記憶容量を実現可能である。また従来のプレーナ型のＮＡＮＤメモリのように平面方向の密度を上げるのではなく、高さ方向の密度を上げることによって大容量化のみならず書き込み速度の向上や省電力化にも優れた高性能なフラッシュメモリを提供することができる。
半導体デバイスの製造ではデバイス構造を形成するために酸化膜、窒化膜、金属膜等の様々な材料の膜がシリコンウェーハ上に積層される。このような積層膜は、膜の性質と工程条件によって異なる膜応力を有することになり、積層膜の膜応力によってシリコンウェーハには反りが発生する。特に、３ＤＮＡＮＤでは個々のメモリ素子を垂直に数十個以上重ねて作るため、それに伴い積層膜の数も幾何学的に増えてくることで、それに比例して膜応力も膨大に増加してシリコンウェーハの反りも大きく増加する。デバイス工程中にシリコンウェーハが大きく反ることで、成膜、加工、検査などの後続工程での処理が出来ない等の不具合が生じてしまう。
３層以上の配線層を有する半導体装置の製造に関して、例えば特許文献１には、製造装置に依存せずかつ特殊層間膜の工程を用いることなく、シリコン基板の反りを所定値以下に抑えることが可能な半導体装置の製造方法が記載されている。この製造方法では、シリコン基板の厚さをT（μｍ）、直径をD（インチ）とし、配線層数をｎとして、
T≧62.4×D×[1.6(n-1)+1.0]1/2
を満足する厚さを満足するシリコン基板を用いて半導体装置を製造する。
また特許文献２、３には、中央部が凹んだお椀状の反りが付与されたエピタキシャル成長用シリコンウェーハの表面にエピタキシャル層を形成することにより、平坦度の高いエピタキシャルシリコンウェーハを製造する方法が記載されている。
特開平９−２６６２０６号公報 特開２００８−１４０８５６号公報 特開２０１０−３４４６１号公報
しかしながら、特許文献１に記載の半導体装置の製造方法は、配線層の膜応力が変わらないことを前提にしておりその工程依存性を無視している。実際には工程条件によって膜応力が変動しているので、単純に配線層数だけで反り量を評価することはできず、適用が難しい。また12インチシリコンウェーハにおいて配線層数を500層とする場合、上記計算式によればシリコンウェーハの厚さT≧777.1μｍを満足すればよいことになるが、これは12インチウェーハの標準の厚さである775μｍと殆ど変わらず、反りを抑える効果が見込めないことは明らかである。
また、特許文献２、３に記載の技術は、エピタキシャル成長後のウェーハの反りを低減するために予め反りを持った初期ウェーハを形成する方法であって、デバイス工程中のウェーハの反りを低減するものではない。すなわち、このようなエピタキシャルウェーハに半導体デバイス層を形成することによってウェーハが反ったとしてもエピタキシャルウェーハ自体が反りを低減することはできない。またエピタキシャル成長工程をデバイス工程の一部と見做したとしても、低減しようとする反り量に対して作り込む形状の反り量を計算する方法については明らかで無い。また、ウェーハがお椀状に反る場合のみで、鞍型に反るウェーハの場合には適用できない。
シリコンウェーハの厚さ、形状、結晶方位などの仕様は、事前に反り量や反り形状とは関係なく規定されている。そのため、デバイス工程中にシリコンウェーハの反りが発生してもシリコンウェーハの仕様変更の基準がなく、ウェーハの反りに対応することはできなかった。
したがって、本発明の目的は、３ＤＮＡＮＤ等の半導体デバイスの製造工程中に生じるウェーハの反りを低減し、ウェーハが大きく反ることによって不具合が有った後続工程を問題なく実施することが可能なシリコンウェーハ及びその加工方法を提供することにある。
上記課題を解決するため、本発明によるシリコンウェーハは、デバイス工程で一方の主面に半導体デバイス層を構成する多層膜が形成され、前記多層膜の等方性の膜応力によってお椀型に反るシリコンウェーハであって、面方位が（１１１）であることを特徴とする。
デバイス工程中にウェーハがお椀型に反る場合に、反りの方位依存性が小さい（１１１）シリコンウェーハを使用することにより、お椀型の反りを抑制する効果を高めることができる。したがって、ウェーハが大きく反ることによって不具合が有った後続工程を問題なく実施することが可能なシリコンウェーハを提供することができる。
本発明において、酸素濃度が８．０×１０１７ａｔｏｍｓ／ｃｍ３以上（ＡＳＴＭ Ｆ１２１，１９７９）であることが好ましい。結晶中の酸素濃度が高くなることでシリコン結晶のヤング率が向上するので、反り抑制効果を高めることができる。
本発明において、前記半導体デバイス層は３ＤＮＡＮＤフラッシュメモリを含むことが好ましい。上記のように、３ＤＮＡＮＤフラッシュメモリはメモリセルアレイの積層数が非常に多いためウェーハの反りの問題が顕著である。すなわち、デバイス工程が進んで積層数が増加するとウェーハの反りも徐々に増加し、最上層に到達する前にウェーハの反り量が許容範囲を超えてこれ以上デバイス工程を進めることができなくなる事態が生じる。しかし本発明によれば、デバイスを形成する前のウェーハの段階からウェーハの反りを押さえ込む対策を講じることで反りの問題を改善することができ、デバイス工程を進めることが出来なくなる事態を回避することができる。
また、本発明によるシリコンウェーハは、デバイス工程で一方の主面に半導体デバイス層を構成する多層膜が形成され、前記多層膜の異方性の膜応力によって鞍型に反るシリコンウェーハであって、面方位が（１１０）であり、ノッチ方位が＜１１１＞であることを特徴とする。
デバイス工程中にウェーハが鞍型に反る場合に、反りの方位依存性が大きい面方位が（１１０）であってノッチ方位が＜１１１＞のシリコンウェーハを使用することにより、ウェーハの反りが大きくなる方向と結晶方位のヤング率が大きい方向とを一致させることができ、これにより鞍型の反りを抑制する効果を高めることができる。したがって、ウェーハが大きく反ることによって不具合が有った後続工程を問題なく実施することが可能なシリコンウェーハを提供することができる。
本発明において、酸素濃度は６×１０１７ａｔｏｍｓ／ｃｍ３以上（ＡＳＴＭ Ｆ１２１，１９７９）であることが好ましい。結晶中の酸素濃度が高くなることでシリコン結晶のヤング率が向上するので、反り抑制効果を高めることができる。
本発明において、前記半導体デバイス層は３ＤＮＡＮＤフラッシュメモリを含むことが好ましい。上記のように、３ＤＮＡＮＤフラッシュメモリはメモリセルアレイの積層数が非常に多いためウェーハの反りの問題が顕著である。すなわち、デバイス工程が進んで積層数が増加するとウェーハの反りも徐々に増加し、最上層に到達する前にウェーハの反り量が許容範囲を超えてこれ以上デバイス工程を進めることができなくなる事態が生じる。しかし本発明によれば、デバイスを形成する前のウェーハの段階からウェーハの反りを押さえ込む対策を講じることで反りの問題を改善することができ、デバイス工程を進めることが出来なくなる事態を回避することができる。
本発明によるシリコンウェーハの加工方法は、面方位が（１１１）のシリコンウェーハを用意し、前記シリコンウェーハの一方の主面に半導体デバイス層を構成する多層膜を形成すると共に、前記多層膜による等方性の膜応力によって生じるお椀型の反りを抑制することを特徴とする。本発明によれば、デバイス工程において膜応力によるウェーハの反りを抑制することができる。
また、本発明によるシリコンウェーハの加工方法は、面方位が（１１０）でノッチ方位が＜１１１＞のシリコンウェーハを用意し、前記シリコンウェーハの一方の主面に半導体デバイス層を構成する多層膜を形成すると共に、前記多層膜による異方性の膜応力によって生じる鞍型の反りの向きを前記ノッチ方位に合わせて前記鞍型の反りを抑制することを特徴とする。本発明によれば、デバイス工程において膜応力によるウェーハの反りを抑制することができる。
本発明によれば、デバイス工程中に生じるウェーハの反りを低減することができ、ウェーハが大きく反ることによって不具合が有った後続工程を問題なく実施することが可能なシリコンウェーハの製造方法を提供することができる。
図１は、本発明の第１の実施の形態によるシリコンウェーハの構成を示す略平面図である。 図２は、本発明の第２の実施の形態によるシリコンウェーハの構成を示す略平面図である。 図３は、平坦なシリコンウェーハに膜応力を付与したときに生じる反りの種類を説明するための模式図であって、（ａ）はお椀型の反り、（ｂ）は鞍型の反りをそれぞれ示している。 図４は、シリコンウェーハに付与される膜応力によるウェーハの反り方の違いを説明するための模式図である。 図５は、シリコンウェーハに異方性の膜応力を付与する成膜パターンの一例を示す略斜視図である。
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
図１は、本発明の第１の実施の形態によるシリコンウェーハの構成を示す略平面図である。
図１に示すように、このシリコンウェーハ１Ａは、デバイス工程で一方の主面に３ＤＮＡＮＤフラッシュメモリなどの半導体デバイス層を構成する多層膜が形成され、多層膜による等方性の膜応力によってお椀型に反る高積層型半導体デバイス用シリコンウェーハであって、面方位が（１１１）であり、ノッチ方位が＜１１０＞又は＜１１２＞である。すなわち、ノッチ２は＜１１０＞又は＜１１２＞方向に形成されている。
シリコンウェーハ１Ａの酸素濃度は８．０×１０１７ａｔｏｍｓ／ｃｍ３以上（ＡＳＴＭ Ｆ１２１，１９７９）であることが好ましい。（１１１）シリコンウェーハのヤング率には酸素濃度依存性があり、酸素濃度が８．０ｘ１０１７ａｔｏｍｓ／ｃｍ３以上のときの反り抑制効果を高めることができる。
図２は、本発明の第２の実施の形態によるシリコンウェーハの構成を示す略平面図である。
図２に示すように、このシリコンウェーハ１Ｂは、デバイス工程で一方の主面に半導体デバイス層を構成する多層膜が形成され、多層膜による異方性の膜応力によって鞍型に反る高集積半導体デバイス用シリコンウェーハであって、面方位が（１１０）であり、ノッチ方位が＜１１１＞である。すなわち、ノッチ２は＜１１１＞方向に形成されている。
シリコンウェーハ１Ｂの酸素濃度は６．０×１０１７ａｔｏｍｓ／ｃｍ３以上（ＡＳＴＭ Ｆ１２１，１９７９）であることが好ましい。（１１０）シリコンウェーハのヤング率には酸素濃度依存性があり、酸素濃度が６．０ｘ１０１７ａｔｏｍｓ／ｃｍ３以上のときの反り抑制効果を高めることができる。
図３は、平坦なシリコンウェーハに膜応力を付与したときに生じる反りの種類を説明するための模式図であって、（ａ）はお椀型の反り、（ｂ）は鞍型の反りをそれぞれ示している。
シリコンウェーハの反り方にはお椀型と鞍型の２種類がある。平坦なシリコンウェーハに膜応力を付与したとき、等方性の膜応力であれば図３（ａ）に示すようにお椀型の反りが発生し、異方性の膜応力であれば図３（ｂ）に示すように鞍型の反りが発生する。ここで、お椀型とは、ウェーハの外周部の全周が中央部よりも上方又は下方に変位した形状のことをいう。また鞍型とは、ウェーハのＸ方向及びＹ方向のいずれか一方の両端部が中央部よりも上方（又は下方）に変位し、ウェーハのＸ方向及びＹ方向のいずれか他方の両端部が中央部よりも下方（又は上方）に変位した形状のことをいう。
お椀型とは、ウェーハの外周部の全周が中央部よりも上方又は下方に変位した形状のことをいう。また鞍型とは、ウェーハのＸ方向及びＹ方向のいずれか一方の両端部が中央部よりも上方（又は下方）に変位し、ウェーハのＸ方向及びＹ方向のいずれか他方の両端部が中央部よりも下方（又は上方）に変位した形状のことをいう。
図４は、シリコンウェーハに付与される膜応力によるウェーハの反り方の違いを説明するための模式図である。
図４に示すように、シリコンウェーハの表面に半導体デバイスを構成する配線層等の積層膜を成膜すると、当該シリコンウェーハに膜応力が生じ、これにより（ａ）に示すようなお椀型の反り、或いは（ｂ）に示すような鞍型の反りが発生する。このようなウェーハの反りが大きくなると後続工程で様々な問題が生じる。
デバイス工程中にシリコンウェーハが鞍型に反る理由は、シリコンウェーハ上に形成される膜の膜応力の符号が違うことで膜応力の異方性が生じるからである。例えば、図４に示すように、Ｘ方向の圧縮応力が支配的な配線層に加えて、Ｘ方向と直交するＹ方向に引張応力を有する配線層を成膜すると、Ｘ方向の圧縮応力が強調され、シリコンウェーハは鞍型に反ることになる。
シリコン結晶のヤング率は結晶方位によって異なり、方位依存性を持っている。［１００］方向では１３０ＭＰａ、［１１０］方向では１７０ＭＰａ、［１１１］方向では１８９ＭＰａであり、ヤング率が小さい方が変形しやすくなる。ウェーハが鞍型に反る場合において、反りが最大となる方向が結晶方位のヤング率が小さい方向と一致すればさらに反りやすくなり、反り量は増加することになる。反対に、反りが最大となる方向が結晶方位のヤング率が大きい方向と一致すればさらに反りにくくなり、反り量は減少することになる。
そこで本実施形態においては、デバイス工程中にウェーハが鞍型に反る場合には、反りの方位依存性が大きい面方位が（１１０）であってノッチ方位が＜１１１＞のシリコンウェーハ１Ｂを用いる（図２参照）。通常、デバイス工程ではノッチ方位に合わせて半導体デバイスを形成するので、配線層の向きをノッチ方位に合わせることでウェーハの反りが大きくなる方向と結晶方位のヤング率が大きい方向とを一致させることができ、鞍型の反りを抑制する効果を高めることができる。
またデバイス工程中にウェーハがお椀型に反る場合には、反りの方位依存性がない面方位が（１１１）のシリコンウェーハ１Ａを用いる（図１参照）。デバイス工程で付与される等方性の膜応力に合わせてシリコンウェーハのヤング率も等方性とすることで、お椀型の反りを抑制する効果を高めることができる。
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
例えば、上記実施形態においては、３ＤＮＡＮＤの製造に好適なシリコンウェーハの製造方法について説明したが、本発明はこのような例に限定されるものではなく、膜応力によってウェーハが反ることとなる種々の半導体デバイス用のシリコンウェーハを対象とすることができる。
（実施例１）
面方位及びノッチ方位が異なるシリコンウェーハのサンプル＃１〜＃１６を用意した。各ウェーハはＣＺ法で育成されたものであり、直径は３００ｍｍ、厚みは７７５μｍである。ウェーハサンプルの面方位は（１００）、（１１０）、（１１１）の３種類であり、面方位（１００）ウェーハのノッチ方位は＜１１０＞と＜１００＞の２種類、面方位（１１０）ウェーハのノッチ方位は＜１１０＞と＜１１１＞の２種類、面方位（１１１）ウェーハのノッチ方位は＜１１０＞と＜１１２＞の２種類である。使用したウェーハの面方位及びノッチ方位のばらつきは±１度以内である。
次に各ウェーハの酸素濃度を測定した。なお酸素濃度はすべてＡＳＴＭ Ｆ１２１，１９７９に規格されたフーリエ変換赤外分光光度法（ＦＴ−ＩＲ）による測定値である。
次に、これらのウェーハサンプル＃１〜＃１６の主面に、厚みが２μｍのシリコン酸化膜をＣＶＤ工程で成膜したところ、凸状のお椀型の反りをもたらした。各ウェーハサンプルの反り量（WARP）の測定結果を表１に示す。
表１から明らかなように、面方位（１００）のウェーハサンプル＃１〜＃４では、基板酸素濃度やノッチ方位によらず、６００μｍ程度の大きな反りが発生した。
面方位（１１０）のウェーハサンプル＃５〜＃８では、基板酸素濃度、ノッチ方位によらず、７７０μｍ程度の大きな反りが発生した。酸素濃度が高いほど反り量が減少するが、大きな差はない。
面方位（１１１）のウェーハサンプル＃９〜＃１６では、ノッチ方位によらず、面方位（１００）や（１１０）のウェーハよりも反り量が抑制されることが分かった。またウェーハの反りには酸素濃度依存性があり、酸素濃度が８．０ｘ１０１７ａｔｏｍｓ／ｃｍ３以上のときの反り抑制効果が特に高かった。酸素濃度が高くなることでシリコン結晶のヤング率が向上する効果だと考えられる。
シリコン結晶のヤング率は結晶方位によって異なる方位依存性を持っているため、お椀型に反るような異方性が少ない膜応力が付与されると、面方位によって弾性変形に対する耐性が変化すると思われる。以上の結果から、（１１１）ウェーハを用いることで、デバイス工程で問題となる反りを抑制することが可能である。
（実施例２）
実施例１と同様に面方位及びノッチ方位が異なるシリコンウェーハのサンプル＃１７〜＃３１を用意し、それらのウェーハの酸素濃度を測定した。
次に、これらのウェーハサンプル＃１７〜＃３１の主面に、厚みが１μｍのシリコン酸化膜をＣＶＤ工程で成膜した後にマスクを利用して一部をエッチングし、次いで厚み０．７μｍのシリコン窒化膜をＣＶＤ工程で成膜した後にマスクを利用して一部をエッチングして、図５のような形状の膜を作製した。例えばサンプル＃１７の（１００）ウェーハの場合、シリコン酸化膜は＜１１０＞方位に細長い矩形パターンであり、シリコン窒化膜はシリコン酸化膜の長手方向と直交する方向に細長い矩形パターンである。この合成パターンにより、シリコンウェーハには異方性の膜応力が発生し、鞍型の反りをもたらした。各ウェーハサンプルの反り量（WARP）の測定結果を表２に示す。
表２から明らかなように、面方位（１００）のウェーハサンプル＃１７〜＃２０では、基板酸素濃度やノッチ方位によって反り量が変化し、特に＜１００＞ノッチよりも＜１１０＞ノッチのほうが反り抑制効果が高いことが分かった。ただし（１００）ウェーハの＜１１０＞ノッチはウェーハの標準的な方位である。
面方位（１１０）のウェーハサンプル＃２１〜＃２７では、基板酸素濃度やノッチ方位によって反り量が変化し、特に＜１１１＞ノッチの反り抑制効果が高いことが分かった。さらに、＜１１１＞ノッチのウェーハサンプル＃２４〜＃２７の中でも、酸素濃度が６×１０１７ａｔｏｍｓ／ｃｍ３以上となるサンプル＃２５、＃２６、＃２７の反り抑制効果は特に高かった。
面方位（１１１）のウェーハサンプル＃２８〜＃３１では、基板酸素濃度やノッチ方位によらず、５００μｍ程度の大きな反りが発生した。ただし（１１１）ウェーハの＜１１０＞ノッチはウェーハの標準的な方位である。
１Ａ，１Ｂ シリコンウェーハ
２ ノッチ

Claims (4)

  1. シリコンウェーハの一方の主面に半導体デバイス層を構成する多層膜を形成するシリコンウェーハの加工方法であって、
    デバイス工程中に前記多層膜の等方性の膜応力によってシリコンウェーハがお椀型に反る場合に、面方位が（１１１）のシリコンウェーハを使用して前記多層膜を形成し、
    デバイス工程中に前記多層膜の異方性の膜応力によってシリコンウェーハが鞍型に反る場合に、面方位が（１１０）でノッチ方位が＜１１１＞のシリコンウェーハを使用すると共に、前記シリコンウェーハの反りが大きくなる方向と結晶方位のヤング率が大きい方向が一致するように前記多層膜を形成することを特徴とするシリコンウェーハの加工方法。
  2. 面方位が（１１１）のシリコンウェーハの酸素濃度が８．０×１０１７ａｔｏｍｓ／ｃｍ３以上（ＡＳＴＭ Ｆ１２１，１９７９）である、請求項１に記載のシリコンウェーハの加工方法。
  3. 面方位が（１１０）でノッチ方位が＜１１１＞のシリコンウェーハの酸素濃度が６．０×１０１７ａｔｏｍｓ／ｃｍ３以上（ＡＳＴＭ Ｆ１２１，１９７９）である、請求項１に記載のシリコンウェーハの加工方法。
  4. 前記半導体デバイス層は３ＤＮＡＮＤフラッシュメモリを含む、請求項１乃至３のいずれか一項に記載のシリコンウェーハの加工方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0529324A (ja) * 1991-07-22 1993-02-05 Mitsubishi Materials Corp シリコンウエーハの製造方法
JPH09266206A (ja) 1996-03-28 1997-10-07 Nec Corp 半導体装置の製造方法およびシリコン基板
JPH1032233A (ja) * 1996-07-15 1998-02-03 Seiko Epson Corp シリコンウェーハ、ガラスウェーハ及びそれを用いたストレス測定方法
US7052974B2 (en) * 2001-12-04 2006-05-30 Shin-Etsu Handotai Co., Ltd. Bonded wafer and method of producing bonded wafer
US7262112B2 (en) 2005-06-27 2007-08-28 The Regents Of The University Of California Method for producing dislocation-free strained crystalline films
US7902039B2 (en) * 2006-11-30 2011-03-08 Sumco Corporation Method for manufacturing silicon wafer
JP5250968B2 (ja) 2006-11-30 2013-07-31 株式会社Ｓｕｍｃｏ エピタキシャルシリコンウェーハ及びその製造方法並びにエピタキシャル成長用シリコンウェーハ。
US7816765B2 (en) * 2008-06-05 2010-10-19 Sumco Corporation Silicon epitaxial wafer and the production method thereof
JP5625229B2 (ja) 2008-07-31 2014-11-19 株式会社Sumco エピタキシャルシリコンウェーハおよびその製造方法
JP5537802B2 (ja) * 2008-12-26 2014-07-02 ジルトロニック アクチエンゲゼルシャフト シリコンウエハの製造方法
US8084822B2 (en) * 2009-09-30 2011-12-27 International Business Machines Corporation Enhanced stress-retention fin-FET devices and methods of fabricating enhanced stress retention fin-FET devices
CN102208337B (zh) * 2010-03-30 2014-04-09 杭州海鲸光电科技有限公司 一种硅基复合衬底及其制造方法
DE102010034002B4 (de) 2010-08-11 2013-02-21 Siltronic Ag Siliciumscheibe und Verfahren zu deren Herstellung
US20120064682A1 (en) * 2010-09-14 2012-03-15 Jang Kyung-Tae Methods of Manufacturing Three-Dimensional Semiconductor Memory Devices
US8625083B2 (en) * 2011-03-12 2014-01-07 Ken Roberts Thin film stress measurement 3D anisotropic volume
CN102354664B (zh) * 2011-09-28 2015-12-16 上海华虹宏力半导体制造有限公司 金属间介质层形成方法及半导体器件
JP6239499B2 (ja) * 2012-03-16 2017-11-29 古河電気工業株式会社 半導体積層基板、半導体素子、およびその製造方法
JP6277677B2 (ja) * 2013-11-01 2018-02-14 大日本印刷株式会社 エッチングマスクの設計方法、構造体の製造方法及びエッチングマスク
JP6156188B2 (ja) * 2014-02-26 2017-07-05 株式会社Sumco エピタキシャルシリコンウェーハの製造方法
US9490116B2 (en) * 2015-01-09 2016-11-08 Applied Materials, Inc. Gate stack materials for semiconductor applications for lithographic overlay improvement
CN105448666A (zh) * 2015-12-02 2016-03-30 苏州工业园区纳米产业技术研究院有限公司 利用二氧化硅的应力来改变晶圆硅片基体弯曲度的方法

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