Deprecated: The each() function is deprecated. This message will be suppressed on further calls in /home/zhenxiangba/zhenxiangba.com/public_html/phproxy-improved-master/index.php on line 456
JP6855700B2 - 半導体装置およびその製造方法 - Google Patents
[go: Go Back, main page]

JP6855700B2 - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
JP6855700B2
JP6855700B2 JP2016155088A JP2016155088A JP6855700B2 JP 6855700 B2 JP6855700 B2 JP 6855700B2 JP 2016155088 A JP2016155088 A JP 2016155088A JP 2016155088 A JP2016155088 A JP 2016155088A JP 6855700 B2 JP6855700 B2 JP 6855700B2
Authority
JP
Japan
Prior art keywords
semiconductor layer
semiconductor
concentration
conductive type
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2016155088A
Other languages
English (en)
Other versions
JP2018022851A (ja
Inventor
勇介 小林
勇介 小林
大西　泰彦
泰彦 大西
将伸 岩谷
将伸 岩谷
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Priority to JP2016155088A priority Critical patent/JP6855700B2/ja
Priority to US15/660,302 priority patent/US10840326B2/en
Publication of JP2018022851A publication Critical patent/JP2018022851A/ja
Priority to US17/038,838 priority patent/US11855134B2/en
Application granted granted Critical
Publication of JP6855700B2 publication Critical patent/JP6855700B2/ja
Priority to US18/501,489 priority patent/US12389639B2/en
Priority to US19/279,805 priority patent/US20250359202A1/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H10D62/106—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]  having supplementary regions doped oppositely to or in rectifying contact with regions of the semiconductor bodies, e.g. guard rings with PN or Schottky junctions
    • H10D62/107—Buried supplementary regions, e.g. buried guard rings 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
    • H10D30/0291—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs
    • H10D30/0297—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs using recessing of the gate electrodes, e.g. to form trench gate electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H10D30/665—Vertical DMOS [VDMOS] FETs having edge termination structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H10D30/668—Vertical DMOS [VDMOS] FETs having trench gate electrodes, e.g. UMOS transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/149—Source or drain regions of field-effect devices
    • H10D62/151—Source or drain regions of field-effect devices of IGFETs 
    • H10D62/156—Drain regions of DMOS transistors
    • H10D62/157—Impurity concentrations or distributions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/393—Body regions of DMOS transistors or IGBTs 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
    • H10D62/832—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge being Group IV materials comprising two or more elements, e.g. SiGe
    • H10D62/8325—Silicon carbide
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H10D62/106—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]  having supplementary regions doped oppositely to or in rectifying contact with regions of the semiconductor bodies, e.g. guard rings with PN or Schottky junctions

Landscapes

  • Electrodes Of Semiconductors (AREA)

Description

この発明は、ワイドバンドギャップ半導体縦型ＭＯＳＦＥＴ等の半導体装置およびその製造方法に関する。
従来、高電圧や大電流を制御するパワー半導体装置の構成材料として、シリコン（Ｓｉ）が用いられている。パワー半導体装置は、バイポーラトランジスタやＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）など複数種類あり、これらは用途に合わせて使い分けられている。
例えば、バイポーラトランジスタやＩＧＢＴは、ＭＯＳＦＥＴに比べて電流密度は高く大電流化が可能であるが、高速にスイッチングさせることができない。具体的には、バイポーラトランジスタは数ｋＨｚ程度のスイッチング周波数での使用が限界であり、ＩＧＢＴは数十ｋＨｚ程度のスイッチング周波数での使用が限界である。一方、パワーＭＯＳＦＥＴは、バイポーラトランジスタやＩＧＢＴに比べて電流密度が低く大電流化が難しいが、数ＭＨｚ程度までの高速スイッチング動作が可能である。
市場では大電流と高速性とを兼ね備えたパワー半導体装置への要求が強く、ＩＧＢＴやパワーＭＯＳＦＥＴはその改良に力が注がれ、現在ではほぼ材料限界に近いところまで開発が進んでいる。パワー半導体装置の観点からシリコンに代わる半導体材料が検討されており、低オン電圧、高速特性、高温特性に優れた次世代のパワー半導体装置を作製（製造）可能な半導体材料として炭化珪素（ＳｉＣ）が注目を集めている。
炭化珪素は、化学的に非常に安定した半導体材料であり、バンドギャップが３ｅＶと広く、高温でも半導体として極めて安定的に使用することができる。また、炭化珪素は、最大電界強度もシリコンより１桁以上大きいため、オン抵抗を十分に小さくすることができる半導体材料として期待される。このような炭化珪素の特長は、炭化珪素以外の、シリコンよりもバンドギャップが広い半導体（以下、ワイドバンドギャップ半導体とする）である例えば窒化ガリウム（ＧａＮ）にもあてはまる。このため、ワイドバンドギャップ半導体を用いることにより、半導体装置の低抵抗化および高耐圧化を図ることができる。
ワイドバンドギャップ半導体を用いたパワー半導体装置において、オフ状態で耐圧を保持するために素子外周部に終端構造部に耐圧構造を設ける必要がある。代表的な例としてメサ部に接合終端構造（ＪＴＥ：Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｓｉｏｎ）を形成する方法がある（例えば、下記非特許文献１、２参照）。なお終端構造部領域は横幅が短いほど素子面積を小さくできるため好ましい。
Ｒａｎｂｉｒ Ｓｉｎｇｈ，ｅｔ ａｌ．，"ＳｉＣ Ｐｏｗｅｒ Ｓｃｈｏｔｔｋｙ ａｎｄ ＰｉＮ Ｄｉｏｄｅｓ"，ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ，Ｖｏｌ．４９，Ｎｏ．４，ＡＰＲＩＬ，２００２． Ｄａｉ Ｏｋａｍｏｔｏ，ｅｔ ａｌ．，"１３−ｋＶ，２０−Ａ ４Ｈ−ＳｉＣ ＰｉＮ Ｄｉｏｄｅｓ ｆｏｒ Ｐｏｗｅｒ Ｓｙｓｔｅｍ Ａｐｐｌｉｃａｔｉｏｎｓ"，Ｍａｔｅｒｉａｌｓ Ｓｃｉｅｎｃｅ Ｆｏｒｕｍ，Ｖｏｌ．７７８−７８０，ｐｐ ８５５−８５８，２０１４
図１７は、従来の半導体装置の終端構造部の構成を示す断面図である。従来の終端構造部１０１においてメサ部のように活性領域（活性部）１０２と高さが異なる領域でパターニングを実施する際に、フォトリソグラフィの焦点深度が異なるためにプロセス難易度が向上してしまう。このため、終端構造部１０１は活性部１０２と同じ高さにする方が好ましい。図１７の半導体装置は、ｎ+型炭化珪素基板２上に形成されたｎ-型炭化珪素エピタキシャル層１のおもて面側に形成されたｐ+型ベース層３、ｎ+型チャネルストッパ領域４、層間絶縁膜５、第１ＪＴＥ領域（ｐ型層）６、第２ＪＴＥ領域（ｐ-型層）７を有している。
図１８は、従来のメサ部を形成しない場合の半導体装置の終端構造部の構成を示す断面図である。終端構造部１０１と活性部１０２を同じ高さにした場合、活性部１０２端に形成されるｐ+型ベース層３のコーナー部に電界集中が生じて耐圧低下を招いてしまう。
図１９は、従来の終端構造部のシミュレーションによる耐圧計算結果を示す図である。図１９（ａ）は、１２００Ｖ耐圧クラスの図１７の終端構造部１０１の耐圧、図１９（ｂ）は、１２００Ｖ耐圧クラスの図１８の終端構造部１０１の耐圧を示す。図１７の構造よりも図１８の構造の方が耐圧低下していることがわかる。
また、終端構造部１０１を短くする目的においては、縦方向のｐ型層６，７ドーズ量を活性部１０２の端から素子端部に向けて濃度が低くなるように次第にグラデーションを設けることが好ましい。しかしながら、従来の終端構造部１０１で横方向グラデーションを実現する例として、空間変調構造を用いるとパターニング精度の関係でプロセスバラつきが生じやすくプロセス難易度が高くなる問題が生じる。
この発明は上述した従来技術による問題点を解消するため、簡単な構造で耐圧を向上させることができ、かつ終端構造部の長さを短縮できる半導体装置およびその製造方法を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、電流が流れる活性領域と、前記活性領域の外側に配置され、耐圧構造が形成された終端構造部と、を有する半導体装置であって、前記終端構造部には、第１導電型の高濃度の半導体基板のおもて面に形成された低濃度の第１導電型の低濃度半導体層と、前記活性領域内の第２導電型の半導体層、もしくはソース電極と接する第２導電型の半導体層と接しており、かつ、前記半導体層よりも不純物濃度が低く、前記半導体基板表面とは接触しない第２導電型の第２半導体層と、を有し、前記半導体層の底面と前記第２導電型の第２半導体層の底面の深さが同じであることを特徴とする。
また、上記発明において、前記第２半導体層と接しており、かつ、前記第２半導体層よりも不純物濃度が低く、前記半導体基板表面とは接触しない第２導電型の第３半導体層、を有することを特徴とする。
また、この発明の半導体装置は、電流が流れる活性領域と、前記活性領域の外側に配置され、耐圧構造が形成された終端構造部と、を有する半導体装置であって、前記終端構造部には、第１導電型の高濃度の半導体基板のおもて面に形成された低濃度の第１導電型の低濃度半導体層と、前記活性領域内の第２導電型の半導体層、もしくはソース電極と接する第２導電型の半導体層と接しており、かつ、前記半導体層よりも不純物濃度が低く、前記半導体基板の表面とは接触しない第２導電型の第２半導体層と、前記第２半導体層よりおもて面側に配置され、少なくとも一部が前記第２半導体層と接し前記活性領域から離れた方向の端部が前記第２半導体層とは異なる位置の第２導電型の第４半導体層と、を有することを特徴とする。
また、上記発明において、前記第４半導体層は前記半導体基板の表面に接していないことを特徴とする。
また、上記発明において、前記第４半導体層は前記半導体層と接することを特徴とする。
また、上記発明において、前記第４半導体層より前記半導体基板のおもて面側に配置され、少なくとも一部が前記第４半導体層と接し活性部から離れた方向の端部が前記第４半導体層とは異なる位置の第２導電型の第５半導体層を有することを特徴とする。
また、上記発明において、前記第５半導体層は前記半導体層と接することを特徴とする。
また、上記発明において、前記第２半導体層と接しており、かつ、前記第２半導体層よりも不純物濃度が低く、前記半導体基板表面とは接触しない第２導電型の第３半導体層を有することを特徴とする。
また、上記発明において、前記第４半導体層と接しており、かつ、前記第４半導体層より不純物濃度が低い第２導電型の第６半導体層を有することを特徴とする。
また、上記発明において、前記第５半導体層と接しており、かつ前記第５半導体層より不純物濃度が低い第２導電型の第７半導体層を有することを特徴とする。
また、上記発明において、前記第３半導体層は前記第４半導体層に接することを特徴とする。
また、上記発明において、前記第４半導体層より前記半導体基板のおもて面側に配置され、少なくとも一部が前記第４半導体層と接し活性領域から離れた方向の端部が前記第４半導体層とは異なる位置の第２導電型の第５半導体層を有し、前記第６半導体層は前記第５半導体層に接することを特徴とする。
また、上記発明において、前記第２導電型の各半導体層の不純物の基板深さ方向の積分値が前記半導体層から端部にかけての各位置ａ線，ｂ線，ｃ線において、次第に小さくなりａ線＞ｂ線＞ｃ線の関係であることを特徴とする。
また、上記発明において、第２導電型の各半導体層の不純物の基板深さ方向の積分値が前記半導体層から端部にかけての各位置ａ線，ｂ線，ｃ線，ｄ線，ｅ線，ｆ線において、次第に小さくなりａ線＞ｂ線＞ｃ線＞ｄ線＞ｅ線＞ｆ線の関係であることを特徴とする。
また、上記発明において、電流が流れる活性領域と、前記活性領域の外側に配置され、耐圧構造が形成された終端構造部と、を有する半導体装置であって、前記終端構造部には、第１導電型の高濃度の半導体基板のおもて面に形成された低濃度の第１導電型の低濃度半導体層と、前記活性領域内の第２導電型の半導体層、もしくはソース電極と接する第２導電型の半導体層と、前記低濃度半導体層に囲まれた第２導電型の高濃度半導体層と、を有し、前記高濃度半導体層よりも前記半導体基板のおもて面側に前記半導体基板の表面とは接しない第２導電型の第４半導体層を有することを特徴とする。
また、前記高濃度半導体層は複数配置されていることを特徴とする。
また、上記発明において、前記第４半導体層は前記高濃度半導体層に少なくとも一部が接することを特徴とする。
また、上記発明において、前記第４半導体層は前記半導体層に少なくとも一部が接することを特徴とする。
また、上記発明において、前記高濃度半導体層よりも前記半導体基板のおもて面側に前記半導体基板の表面とは接しない第２導電型の第４半導体層を有し、前記第４半導体層よりも前記半導体基板のおもて面側に前記半導体基板の表面と接する第２導電型の第５半導体層を有することを特徴とする。
また、上記発明において、前記第５半導体層は前記半導体層に少なくとも一部が接することを特徴とする。
また、この発明の半導体装置は、電流が流れる活性領域と、前記活性領域の外側に配置され、耐圧構造が形成された終端構造部と、を有する半導体装置であって、前記終端構造部には、第１導電型の高濃度の半導体基板のおもて面に形成された低濃度の第１導電型の低濃度半導体層と、前記活性領域内の第２導電型の半導体層、もしくはソース電極と接する第２導電型の半導体層と、前記半導体基板の表面に接する第２導電型の高濃度半導体層と、前記高濃度半導体層よりも前記半導体基板の内部に位置し、前記半導体基板の表面と接することなく前記高濃度半導体層よりも不純物濃度が低い第２導電型の第２半導体層と、を有することを特徴とする。
また、上記発明において、前記第２半導体層は前記半導体層に少なくとも一部が接することを特徴とする。
また、上記発明において、前記高濃度半導体層は前記半導体層に接しないことを特徴とする。
また、上記発明において、前記第２半導体層と前記高濃度半導体層の間に位置し、前記活性領域から前記第２半導体層よりも離れた位置に端部が位置し、前記高濃度半導体層よりも不純物濃度が低い第２導電型の第４半導体層を有することを特徴とする。
また、上記発明において、前記第４半導体層は前記半導体層に少なくとも一部が接することを特徴とする。
また、上記発明において、前記第４半導体層は前記第２半導体層に少なくとも一部が接することを特徴とする。
また、上記発明において、前記第４半導体層は前記高濃度半導体層に少なくとも一部が接することを特徴とする。
また、上記発明において、前記活性領域内の第２導電型の半導体層、もしくはソース電極と接する第２導電型の半導体層と接しており、かつ、前記半導体層よりも不純物濃度が低く、前記半導体基板表面とは接触しない第２導電型の第２半導体層を有し、前記第２半導体層の下部は前記半導体層の下部に対して深さ±０．２μｍに位置することを特徴とする。
また、上記発明において、前記低濃度半導体層に囲まれた第２導電型の高濃度半導体層を有し、前記高濃度半導体層の下部は前記半導体層の下部に対して深さ±０．２μｍに位置することを特徴とする。
また、上記発明において、前記第２半導体層と接しており、かつ、前記第２半導体層よりも不純物濃度が低く、前記半導体基板表面とは接触しない第２導電型の第３半導体層を有し、前記第３半導体層の下部は前記半導体層の下部に対して深さ±０．２μｍに位置することを特徴とする。
また、上記発明において、前記低濃度半導体層に囲まれた第２導電型の高濃度半導体層を有し、前記高濃度半導体層の不純物濃度は前記半導体層と同じであることを特徴とする。
また、この発明の半導体装置の製造方法は、電流が流れる活性領域と、前記活性領域の外側に配置され、耐圧構造が形成された終端構造部と、を有する半導体装置の製造方法であって、前記終端構造部に、第１導電型の高濃度の半導体基板のおもて面に低濃度の第１導電型の低濃度半導体層を形成し、前記活性領域内の第２導電型の半導体層、もしくはソース電極と接する第２導電型の半導体層と接し、かつ、前記半導体層よりも不純物濃度が低く、前記半導体基板表面とは接触しない第２導電型の第２半導体層を形成し、前記半導体層の底面と前記第２導電型の第２半導体層の底面とを同じ深さに形成する、工程を含むことを特徴とする。
また、この発明の半導体装置の製造方法は、電流が流れる活性領域と、前記活性領域の外側に配置され、耐圧構造が形成された終端構造部と、を有する半導体装置の製造方法であって、前記終端構造部に、第１導電型の高濃度の半導体基板のおもて面に低濃度の第１導電型の低濃度半導体層を形成し、前記活性領域内の第２導電型の半導体層、もしくはソース電極と接する第２導電型の半導体層を形成し、前記低濃度半導体層に囲まれた第２導電型の高濃度半導体層を形成し、前記高濃度半導体層よりも前記半導体基板のおもて面側に前記半導体基板の表面とは接しない第２導電型の第４半導体層を形成する、工程を含むことを特徴とする。
また、この発明の半導体装置の製造方法は、電流が流れる活性領域と、前記活性領域の外側に配置され、耐圧構造が形成された終端構造部と、を有する半導体装置の製造方法であって、前記終端構造部に、第１導電型の高濃度の半導体基板のおもて面に低濃度の第１導電型の低濃度半導体層を形成し、前記活性領域内の第２導電型の半導体層、もしくはソース電極と接する第２導電型の半導体層と接し、かつ、前記半導体層よりも不純物濃度が低く、前記半導体基板の表面とは接触しない第２導電型の第２半導体層を形成し、前記第２半導体層よりおもて面側に配置され、少なくとも一部が前記第２半導体層と接し前記活性領域から離れた方向の端部が前記第２半導体層とは異なる位置の第２導電型の第４半導体層を形成する、工程を含むことを特徴とする。
また、この発明の半導体装置の製造方法は、電流が流れる活性領域と、前記活性領域の外側に配置され、耐圧構造が形成された終端構造部と、を有する半導体装置の製造方法であって、前記終端構造部に、第１導電型の高濃度の半導体基板のおもて面に低濃度の第１導電型の低濃度半導体層を形成し、前記活性領域内の第２導電型の半導体層、もしくはソース電極と接する第２導電型の半導体層を形成し、前記半導体基板の表面に接する第２導電型の高濃度半導体層を形成し、前記高濃度半導体層よりも前記半導体基板の内部に位置し、前記半導体基板の表面と接さず前記高濃度半導体層よりも不純物濃度が低い第２導電型の第２半導体層を形成する、工程を含むことを特徴とする。
上記構成によれば、活性領域端の第２導電型の半導体層のコーナー部に集中する電界を緩和することができ耐圧が向上できるようになる。
本発明にかかる半導体装置および半導体装置の製造方法によれば、メサ部を設けない終端構造部の耐圧を向上させることができ、かつ終端構造部の横方向長さを短くできる効果を有する。
図１は、実施の形態１にかかる半導体装置の終端構造部の構成を示す断面図である。 図２は、実施の形態１の終端構造部のシミュレーションによる耐圧計算結果を示す図である。 図３は、実施の形態１にかかる半導体装置の活性部の構造例を示す断面図である。 図４は、実施の形態１にかかる半導体装置の終端構造部の製造工程を示す断面図である。（その１） 図５は、実施の形態１にかかる半導体装置の終端構造部の製造工程を示す断面図である。（その２） 図６は、実施の形態１にかかる半導体装置の終端構造部の製造工程を示す断面図である。（その３） 図７は、実施の形態１にかかる半導体装置の終端構造部の製造工程を示す断面図である。（その４） 図８は、実施の形態１にかかる半導体装置の終端構造部の製造工程を示す断面図である。（その５） 図９は、実施の形態２にかかる半導体装置の終端構造部の構成を示す断面図である。 図１０は、実施の形態３にかかる半導体装置の終端構造部の構成を示す断面図である。 図１１は、実施の形態４にかかる半導体装置の終端構造部の構成を示す断面図である。 図１２は、実施の形態５にかかる半導体装置の終端構造部の構成を示す断面図である。 図１３は、実施の形態６にかかる半導体装置の終端構造部の構成を示す断面図である。 図１４は、実施の形態７にかかる半導体装置の終端構造部の構成を示す断面図である。 図１５は、実施の形態８にかかる半導体装置の終端構造部の構成を示す断面図である。 図１６は、実施の形態９にかかる半導体装置の終端構造部の構成を示す断面図である。 図１７は、従来の半導体装置の終端構造部の構成を示す断面図である。 図１８は、従来のメサ部を形成しない場合の半導体装置の終端構造部の構成を示す断面図である。 図１９は、従来の終端構造部のシミュレーションによる耐圧計算結果を示す図である。
以下に添付図面を参照して、この発明にかかる半導体装置および半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。＋および−を含めたｎやｐの表記が同じ場合は近い濃度であることを示し濃度が同等とは限らない。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、本明細書では、ミラー指数の表記において、“−”はその直後の指数につくバーを意味しており、指数の前に“−”を付けることで負の指数をあらわしている。
（実施の形態１）
本発明にかかる半導体装置は、ワイドバンドギャップ半導体を用いて構成される。実施の形態１においては、ワイドバンドギャップ半導体として例えば炭化珪素（ＳｉＣ）を用いて作製された炭化珪素半導体装置について、ＭＯＳＦＥＴを例に説明する。また、第１導電型をｎ型とし、第２導電型をｐ型とした例について説明する。
図１は、実施の形態１にかかる炭化珪素半導体装置の終端構造部の構成を示す断面図である。ｎ+型炭化珪素基板（ワイドバンドギャップ半導体基板）２の第１主面、例えば（０００１）面（Ｓｉ面）、にｎ-型炭化珪素エピタキシャル層（ワイドバンドギャップ半導体堆積層）１が堆積されている。
ｎ+型炭化珪素基板２は、例えば窒素（Ｎ）がドーピングされた炭化珪素単結晶基板である。ｎ-型炭化珪素エピタキシャル層１は、ｎ+型炭化珪素基板２よりも低い不純物濃度で、例えば窒素がドーピングされている低濃度ｎ型ドリフト層である。以下、ｎ+型炭化珪素基板２単体、またはｎ+型炭化珪素基板２とｎ-型炭化珪素エピタキシャル層１を併せて炭化珪素半導体基板とする。
そして、ｎ-型炭化珪素エピタキシャル層１のおもて面側には、活性領域１０２にｐ+型ベース層（ｐ+層）３が形成され、終端構造部１０１には、ｐ+型ベース層３に接する第１ＪＴＥ領域６、第２ＪＴＥ領域７（ｐ型層６，ｐ-型層７）が形成され、終端構造部１０１の端部にはｎ+型チャネルストッパ領域４が形成される。そして、活性部１０２端のｐ+層３の下部とＪＴＥ領域であるｐ型層６、ｐ-型層７の下部の高さを±０．３μｍ以内に配置する。ｐ型層６、ｐ-型層７は、ｐ+層３の高さ（深さ）方向でみて底部がｐ+層３と同じ位置であり、ｐ+層３よりも高さが低い。
図２は、実施の形態１の終端構造部のシミュレーションによる耐圧計算結果を示す図である。図１に示した終端構造部１０１の構造によれば、活性部１０１端のｐ+層３のコーナー部に集中する電界を緩和することができ耐圧が向上できる。なお、ＪＴＥ領域であるｐ型層６の方がｐ-型層７よりも不純物濃度が濃い方が好ましい。
図３は、実施の形態１にかかる半導体装置の活性部の構造例を示す断面図である。ｎ-型炭化珪素エピタキシャル層１の第１主面側には濃いｎ層（第１ｎ型ＣＳＬ領域）１５ａが形成されており、濃いｎ型領域１５ａはｎ+型炭化珪素基板２よりも低くｎ型炭化珪素エピタキシャル層１よりも高い不純物濃度で、例えば窒素がドーピングされている。
ｎ+型炭化珪素基板２のｎ-型炭化珪素エピタキシャル層１側に対して反対側の表面（炭化珪素半導体基体の裏面）には、裏面電極が設けられドレイン電極を構成する。炭化珪素基板表面にフォトリソグラフィによるパターニングと窒素をイオン注入することで終端構造部１０１には形成されないようにｎ層１５ａを形成する。
ｎ層１５ａ部分には、パターニングとアルミニウムをイオン注入により複数のｐ+層３ａが形成されている。ｐ+層３ａの活性化不純物濃度は、１．０×１０17〜１．０×１０19ｃｍ-3程度、深さは０．１〜１．５μｍ程度が好ましい。そして、窒素を添加したエピタキシャル成長によりｎ-層１と同等の濃度の炭化珪素を０．１〜１．５μｍ堆積してＩＩの領域を形成する。
また、フォトリソグラフィによるパターニングと窒素をイオン注入することで、終端構造部１０１には形成されないように、第２ｎ型ＣＳＬ領域（ｎ層）１５ｂがｎ層１５ａ上に形成されている。この際、ｎ層１５ｂは、ｎ-層１と同じ程度の濃度領域ができないように形成されている。
また、パターニングとアルミニウムをイオン注入することでｐ+層３ａと電気的に接続されるようにｐ+層３ｂが形成されている。ｐ+層３ｂの活性化不純物濃度は１．０×１０17〜１．０×１０19ｃｍ-3程度、深さは０．２〜２．０μｍ程度が好ましい。窒素、もしくはアルミニウムを添加したエピタキシャル成長により炭化珪素を０．１〜１．５μｍ堆積してＩＩＩの領域を形成する。
そして、フォトリソグラフィによるパターニングとアルミニウムをイオン注入することで終端構造部１０１には形成させないようにｐ型チャネル領域（ｐ層）１６が形成されている。ｐ層１６の活性化不純物濃度は１．０×１０16〜１．０×１０19ｃｍ-3程度、深さは０．３〜１．５μｍ程度が好ましい。また、フォトリソグラフィによるパターニングとリン、もしくは砒素、もしくは窒素をイオン注入することでｎ型ソース領域（ｎ+層）１７が形成されている。ｎ+層１７の活性化不純物濃度は１．０×１０18〜１．０×１０20ｃｍ-3程度、深さは０．０５〜０．５μｍ程度が好ましい。
また、フォトリソグラフィによるパターニングとアルミニウムをイオン注入することでｐ+層３ｂに電気的に接続されるようにｐ型領域（ｐ+層）１８が形成されている。ｐ+層１８の活性化不純物濃度は１．０×１０17〜１．０×１０20ｃｍ-3程度、深さは０．２〜２．０μｍ程度が好ましい。
また、カーボン膜を０．０１〜５．０μｍ程度堆積させた後にアニールを１５００℃〜１９００℃で実施し、イオン注入した不純物を活性化する。フォトリソグラフィによるパターニングとドライエッチングによりトレンチ１９をｐ+層３ａを貫かないように形成されている。トレンチ１９は幅０．１〜１．５μｍ、深さ０．２〜２．０μｍ程度が好ましい。トレンチ１９内を覆うようにポリシリコンの絶縁膜が堆積され、絶縁膜は例えば減圧ＣＶＤ法により６００〜９００℃程度の高温で成膜するＨＴＯ（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）膜を厚さ３０ｎｍ〜２００ｎｍで形成されている。
トレンチ１９内を埋めるように絶縁膜を堆積した後、トレンチ１９内の少なくとも２／３の深さのポリシリコンを残すようにエッチングしてゲート電極２０が形成されている。また、酸化膜を厚さ０．１〜３．０μｍ程度堆積した後にパターニングとエッチングにより層間絶縁膜２１が形成されている。
また、蒸着もしくはスパッタ法によりチタン、ニッケル、タングステン、アルミニウムのいずれか一種類以上を総厚さ０．５〜８．０μｍ程度堆積し、パターニングとエッチングによりソース電極２２が形成されている。以上により、実施の形態１に示される活性部が構成されている。
図３では、３つのトレンチ構造のみを図示しているが、さらに多くのトレンチＭＯＳ構造が並列に配置されていてもよい。なお、活性領域１０２内のｐ+層１８、もしくはソース電極２２は、終端構造部１０１の半導体層３と接する。
図１に示した炭化珪素半導体装置の終端構造部１０１のｐ+層３は図３に示した活性部１０２のｐ+層３ａと同じものを想定しているが、異なっていても構わない。
図４〜図８は、実施の形態１にかかる半導体装置の終端構造部の製造工程を示す断面図である。これらの図を用いて終端構造部の製造工程を順に説明する。
はじめに、図４に示すように、ｎ+型炭化珪素基板２に窒素を添加したエピタキシャル成長法によりｎ-層１ａを形成する。ｎ-層１ａの濃度は１．０×１０14〜１．０×１０17ｃｍ-3程度、厚さ４μｍ〜１００μｍ程度が好ましい。ｎ+型炭化珪素基板２側の表面（炭化珪素半導体基体の裏面）には、裏面電極が設けられドレイン電極を構成する。
つぎに、図５に示すように、炭化珪素半導体基体の第１主面側にパターニングとアルミニウムをイオン注入することでｐ+型ベース層（ｐ+層）３ａを形成する。ｐ+層３ａの活性化不純物濃度は１．０×１０17〜１．０×１０19ｃｍ-3程度、深さは０．１〜１．５μｍ程度が好ましい。また、ｐ+層３ａの側部の位置にパターニングとアルミニウムをイオン注入することでｐ-層６を形成する。ｐ-層６の活性化不純物濃度は１．０×１０16〜１．０×１０18ｃｍ-3程度、深さは０．１〜１．５μｍ程度が好ましい。さらに、ｐ-層６の側部にパターニングとアルミニウムをイオン注入することでｐ-層６よりも活性化不純物濃度が低くなるようにｐ-層７を形成する。ｐ-層７の活性化不純物濃度は８．０×１０15〜８．０×１０17ｃｍ-3程度、深さは０．１〜１．５μｍ程度が好ましい。
つぎに、図６に示すように、炭化珪素基板１側のおもて面側に窒素を添加したエピタキシャル成長法によりｎ-層１ｂを形成することでＩＩの領域を形成する。ｎ-層１ｂの濃度
は１．０×１０14〜１．０×１０17ｃｍ-3程度でｎ-層１ａと同等の濃度、厚さ０．１μｍ〜１．５μｍ程度が好ましい。そして、ｐ+層３ａ上の位置には、パターニングとアルミニウムをイオン注入によりｐ+層３ａと電気的に接続されるようにｐ+層３ｂを形成する。ｐ+層３ｂの活性化不純物濃度は１．０×１０17〜１．０×１０19ｃｍ-3程度、深さは０．２〜２．０μｍ程度が好ましい。
つぎに、図７に示すように、炭化珪素基板１側のおもて面側に窒素を添加したエピタキシャル成長法によりｎ-層１ｃを形成することでＩＩＩの領域を形成する。ｎ-層１ｃの濃度は１．０×１０14〜１．０×１０17ｃｍ-3程度でｎ-層１ａと同等の濃度、厚さ０．１μｍ〜１．５μｍ程度が好ましい。そして、ｐ+層３ｂ上の位置には、パターニングとアルミニウムをイオン注入によりｐ+層３ａ，３ｂと電気的に接続されるようにｐ+層３ｃを形成する。ｐ+層３ｃの活性化不純物濃度は１．０×１０17〜１．０×１０20ｃｍ-3程度、深さは０．２〜２．０μｍ程度が好ましい。なお、ｐ+層３ｃは、活性部１０２のｐ+層１８と同時に形成しても構わない。
この後、フォトリソグラフィによるパターニングとリン、もしくは砒素、もしくは窒素をイオン注入することでｎ-層１ｃの端部にｎ+型チャネルストッパ領域（ｎ+層）４を形成する。ｎ+層４の活性化不純物濃度は１．０×１０18〜１．０×１０20ｃｍ-3程度、深さは０．０５〜０．５μｍ程度が好ましい。なお、ｎ+層４は、活性部のｎ+層１７と同時に形成しても構わない。そして、カーボン膜を０．０１〜５．０μｍ程度堆積させた後にアニールを１５００℃〜１９００℃で実施し、イオン注入した不純物を活性化する。
つぎに、図８に示すように酸化膜を厚さ０．１〜３．０μｍ程度堆積し層間絶縁膜５を形成する。なお、層間絶縁膜５は、活性部の層間絶縁膜２１と同時に形成しても構わない。以上説明した工程により実施の形態１の終端構造部１０１を形成できる。
（実施の形態２）
本発明にかかる半導体装置は、ワイドバンドギャップ半導体を用いて構成される。実施の形態２においては、ワイドバンドギャップ半導体として例えば炭化珪素（ＳｉＣ）を用いて作製された炭化珪素半導体装置について、ＭＯＳＦＥＴを例に説明する。
図９は、実施の形態２にかかる半導体装置の終端構造部の構成を示す断面図である。実施の形態２においても活性部１０２の構造例は、実施の形態１（図３）と同様であり、活性部１０２の作製方法についても実施の形態１と同様である。
また、終端構造部１０１の作製方法について、実施の形態１で説明したｐ+層３ａ形成までの工程（図４および図５の一部）と同様である。
図９に示すように、ｐ+層３ａの底部の位置を同じとし、パターニングとアルミニウムをイオン注入することで端部の方向に複数のｐ型ガードリング領域（ｐ+層）８を形成する。ｐ+層８の活性化不純物濃度は１．０×１０17〜１．０×１０19ｃｍ-3程度、深さは０．１〜１．５μｍ程度が好ましい。なお、ｐ+層８はｐ+層３ａと同時に形成しても構わない。
この後、炭化珪素基板１側の表面に窒素を添加したエピタキシャル成長法によりｎ-層１ｂを形成することでＩＩの領域を形成する。その後は実施の形態１と同様の工程で作製する。以上説明した工程により実施の形態２の終端構造部１０１を形成できる。
図９に示すように、活性部１０２端のｐ+層３と離してｐ+層８が配置され、ｐ+層３とｐ+層８の下部の高さは±０．３μｍ以内である。ｐ+８層はガードリング構造として機能し、ｐ+層８のコーナー部の電界集中を緩和することで耐圧向上できる。なお、ｐ+層８の濃度はｐ+層３と同じ濃度であれば１回のイオン注入で形成できるため好ましい。ｐ+層８の間の横方向間隔は狭い方が好ましく、最も活性部１０２の端に近い箇所は０．０１μｍ〜１．０μｍ程度がよい。また、活性部１０２の端から離れるにつれて間隔を段階的に広くすることがより好ましい。
（実施の形態３）
図１０は、実施の形態３にかかる半導体装置の終端構造部の構成を示す断面図である。実施の形態３においては、ワイドバンドギャップ半導体として例えば炭化珪素（ＳｉＣ）を用いて作製された炭化珪素半導体装置について、ＭＯＳＦＥＴを例に説明する。実施の形態３においても活性部１０２の構造例は、実施の形態１（図３）と同様であり、活性部１０２の作製方法についても実施の形態１と同様である。
また、終端構造部１０１の作製方法は、実施の形態１で説明したｐ-層６形成までの工程（図４および図５）と同様である。つぎに、炭化珪素基板１側の表面に窒素を添加したエピタキシャル成長法によりｎ-層１ｂ（図６参照）を形成する。ｎ-層１ｂの濃度は１．０×１０14〜１．０×１０17ｃｍ-3程度でｎ-層１ａと同等の濃度、厚さ０．１μｍ〜１．５μｍ程度が好ましい。つぎに、ｐ+層３ａの位置にパターニングとアルミニウムをイオン注入によりｐ+層３ａと電気的に接続されるようにｐ+層３ｂを形成する（図６参照）。
つぎに、図１０に示すように、パターニングとアルミニウムをイオン注入により第３ＪＴＥ領域（ｐ-層）９を少なくとも一部がｐ-層６の上部に位置するように形成する。ｐ-層９の活性化不純物濃度は１．０×１０16〜１．０×１０18ｃｍ-3程度、深さは０．１〜１．５μｍ程度が好ましい。
そして、炭化珪素基板１側の表面に窒素を添加したエピタキシャル成長法によりｎ-層１ｃ（図７参照）を形成する。ｎ-層１ｃの濃度は１．０×１０14〜１．０×１０17ｃｍ-3程度でｎ-層１ａと同等の濃度、厚さ０．１μｍ〜１．５μｍ程度が好ましい。つぎに、図１０に示すように、パターニングとアルミニウムをイオン注入により第４ＪＴＥ領域（ｐ-層）１０を少なくとも一部がｐ-層６の上部に位置するように形成する。ｐ-層９の活性化不純物濃度は１．０×１０16〜１．０×１０18ｃｍ-3程度、深さは０．１〜１．５μｍ程度が好ましい。その後は実施の形態１と同様の工程で作製する。以上説明した工程により実施の形態２の終端構造部１０１を形成できる。
図１０に示す構造によれば、実施の形態１（図１）と同様の効果が得られる。図１０では、実施の形態１（図１）と異なり終端構造部１０１内で横方向にｐ-濃度を変えずに高さ方向に濃度勾配をつけて耐圧保持できる構造である。ｐ-層６は活性部端のｐ+層３の下部の高さと±０．３μｍ以内に配置する。なお、ｐ-層のドーズ量で示される高さ方向のアクセプタ濃度の積分値は、図中のａ線ドーズ量＞ｂ線ドーズ量＞ｃ線ドーズ量、とすることで終端構造部１０１の横方向にグラデーションが形成され、実施の形態１（図１）と同様の耐圧が得られる。
（実施の形態４）
図１１は、実施の形態４にかかる半導体装置の終端構造部の構成を示す断面図である。実施の形態４においては、ワイドバンドギャップ半導体として例えば炭化珪素（ＳｉＣ）を用いて作製された炭化珪素半導体装置について、ＭＯＳＦＥＴを例に説明する。実施の形態４においても活性部１０２の構造例は、実施の形態１（図３）と同様であり、活性部１０２の作製方法についても実施の形態１と同様である。
また、終端構造部１０１の作製方法は、実施の形態１で説明したｐ+層３ｂ形成までの工程（図４〜図６）と同様である。つぎに、図１１に示すように、パターニングとアルミニウムをイオン注入によりｐ-層９を少なくとも一部がｐ-層６の上部に位置するように形成する。ｐ-層９の活性化不純物濃度は１．０×１０16〜１．０×１０18ｃｍ-3程度、深さは０．１〜１．５μｍ程度が好ましい。つぎに、パターニングとアルミニウムをイオン注入により第５ＪＴＥ領域（ｐ-層）１２を少なくとも一部がｐ-層７の上部に位置しｐ-層９と連結するように形成する。ｐ-層１２の活性化不純物濃度は１．０×１０16〜１．０×１０18ｃｍ-3程度、深さは０．１〜１．５μｍ程度が好ましい。
つぎに、炭化珪素基板１側の表面に窒素を添加したエピタキシャル成長法によりｎ-層１ｃを形成する（図７参照）。ｎ-層１ｃの濃度は１．０×１０14〜１．０×１０17ｃｍ-3程度でｎ-層１ａと同等の濃度、厚さ０．１μｍ〜１．５μｍ程度が好ましい。パターニングとアルミニウムをイオン注入によりｐ+層３ａと電気的に接続されるようにｐ+層３ｃを形成する（図７参照）。ｐ+層３ｃの活性化不純物濃度は１．０×１０17〜１．０×１０20ｃｍ-3程度、深さは０．２〜２．０μｍ程度が好ましい。なお、ｐ+層３ｃは、活性部１０２のｐ+層１８と同時に形成しても構わない。
この後、パターニングとアルミニウムをイオン注入によりｐ-層１０を少なくとも一部がｐ-層９の上部に位置するように形成する。ｐ-層１０の活性化不純物濃度は１．０×１０16〜１．０×１０18ｃｍ-3程度、深さは０．１〜１．５μｍ程度が好ましい。つぎに、パターニングとアルミニウムをイオン注入により第６ＪＴＥ領域（ｐ-層）１４を少なくとも一部がｐ-層１２の上部に位置しｐ-層１０と連結するように形成する。ｐ-層１４の活性化不純物濃度は１．０×１０16〜１．０×１０18ｃｍ-3程度、深さは０．１〜１．５μｍ程度が好ましい。その後は実施の形態１と同様の工程で作製する。以上説明した工程により実施の形態４の終端構造部１０１を形成できる。
図１１に示す終端構造部１０１の例では、ｐ-層７のおもて面側はｐ-層９，１２に接している。また、ｐ-層１２のおもて面側はｐ-層１０，１４に接している。
図１１に示す終端構造部１０１によれば、実施の形態１（図４）に示した構造に加えてｐ-層６，７よりもおもて面側にｐ-層９，１０，１２，１４を形成している。なお、ｐ-層のドーズ量で示される高さ方向のアクセプタ濃度の積分値は、図１１に示すａ線ドーズ量＞ｂ線ドーズ量＞ｃ線ドーズ量＞ｄ線ドーズ量＞ｅ線ドーズ量＞ｆ線ドーズ量、となるようにｐ-層６，７，９，１２，１０，１４を形成することで、ドーズ量が活性部１０２の端から離れるほど低くなるために好ましい。
例えば、ｐ-層６よりもｐ-層９を活性部１０２の端から離す、ｐ-層９よりもｐ-層１０を活性部１０２の端から離す、ｐ-層７よりもｐ-層１２を活性部１０１の端から離す、ｐ-層１２よりもｐ-層１４を活性部１０２の端から離すように形成することが好ましい。また、高さ方向領域に少なくとも２段以上の濃度勾配を持つことで耐圧保持の効果が得られる。このような実施の形態４によれば、実施の形態１（図１）よりも終端構造部１０１の横方向の長さを短くできる。
（実施の形態５）
図１２は、実施の形態５にかかる半導体装置の終端構造部の構成を示す断面図である。実施の形態５においては、ワイドバンドギャップ半導体として例えば炭化珪素（ＳｉＣ）を用いて作製された炭化珪素半導体装置について、ＭＯＳＦＥＴを例に説明する。実施の形態５においても活性部１０２の構造例は、実施の形態１（図３）と同様であり、活性部１０２の作製方法についても実施の形態１と同様である。
また、終端構造部１０１の作製方法は、実施の形態１で説明したｐ+層３ｂ形成までの工程（図４〜図６）と同様である。つぎに、炭化珪素基板１側の表面に窒素を添加したエピタキシャル成長法によりｎ-層１ｃを形成する（図７参照）。その後、実施の形態４と同様にｐ-層１０と、ｐ-層１４を形成する。その後は実施の形態１と同様の工程で作製する。以上説明した工程により実施の形態５の終端構造部１０１を形成できる。
図１２の構造によれば、終端構造部１０１の高さ方向領域の濃度勾配を最小の２段として、構造及び製造を簡単に行え、かつ耐圧を保持できる。
（実施の形態６）
図１３は、実施の形態６にかかる半導体装置の終端構造部の構成を示す断面図である。実施の形態６においては、ワイドバンドギャップ半導体として例えば炭化珪素（ＳｉＣ）を用いて作製された炭化珪素半導体装置について、ＭＯＳＦＥＴを例に説明する。実施の形態６においても活性部１０２の構造例は、実施の形態１（図３）と同様であり、活性部１０２の作製方法についても実施の形態１と同様である。
また、終端構造部１０１の作製方法は実施の形態１で説明したｐ+層３ｃ形成までの工程（図４〜図６）と同様である。つぎに、パターニングとアルミニウムをイオン注入によりｐ-層１０を形成する。ｐ-層１０の活性化不純物濃度は１．０×１０16〜１．０×１０18ｃｍ-3程度、深さは０．１〜１．５μｍ程度が好ましい。その後は実施の形態１と同様の工程で作製する。以上説明した工程により実施の形態６の終端構造部１０１を形成できる。
図１３の終端構造部１０１の構造によれば、実施の形態（図１）に加えて、横方向に単一の濃度のｐ-層１０を設けるのみであり、横方向にグラデーションを設けなくても同様に耐圧保持の効果が得られる。
（実施の形態７）
図１４は、実施の形態７にかかる半導体装置の終端構造部の構成を示す断面図である。実施の形態７においては、ワイドバンドギャップ半導体として例えば炭化珪素（ＳｉＣ）を用いて作製された炭化珪素半導体装置について、ＭＯＳＦＥＴを例に説明する。実施の形態７においても活性部１０２の構造例は、実施の形態１（図３）と同様であり、活性部１０２の作製方法についても実施の形態１と同様である。
また、終端構造部１０１の作製方法は実施の形態１で説明したｐ+層３ｃ形成までの工程（図４〜図６）と同様である。つぎに、炭化珪素基板１側の表面に窒素を添加したエピタキシャル成長法によりｎ-層１ｃを形成する（図７参照）。その後は実施の形態１と同様の工程で作成する。以上説明した工程により実施の形態６の終端構造部１０１を形成できる。
図１４の終端構造部１０１の構造に示すように、実施の形態１（図１）に対し、ｐ-層層の上下の位置関係が入れ変わった場合でも、同様に耐圧保持でき横方向の長さを短くできる効果が得られる。
（実施の形態８）
図１５は、実施の形態８にかかる半導体装置の終端構造部の構成を示す断面図である。実施の形態８においては、ワイドバンドギャップ半導体として例えば炭化珪素（ＳｉＣ）を用いて作製された炭化珪素半導体装置について、ＭＯＳＦＥＴを例に説明する。実施の形態８においても活性部１０２の構造例は、実施の形態１（図３）と同様であり、活性部１０２の作製方法についても実施の形態１と同様である。
また、終端構造部１０１の作製方法は実施の形態２のｐ+層３ｂの形成までの工程（図９）と同様である。この後、ｐ+層３ｂのおもて面側にパターニングとアルミニウムをイオン注入によりｐ-層９を形成する。ｐ-層９の活性化不純物濃度は１．０×１０16〜１．０×１０18ｃｍ-3程度、深さは０．１〜１．５μｍ程度が好ましい。その後は実施の形態３と同様に作成する（図１０参照、ｐ-層９のおもて面側にｐ-層１０などを作成）。以上説明した工程により実施の形態８の終端構造部１０１を形成できる。
図１５に示した終端構造部１０１の構造では、ｐ+層８にｐ-層９が接し、ｐ-層９にｐ-層１０が接し、ｐ-層９よりもｐ-層１０の方が端部位置まで伸びて形成されている。
図１５に示した終端構造部１０１の構造によれば、実施の形態２（図９）に比して横方向の長さを短くできる。すなわち、ｐ+層８よりもおもて面側に配置されたｐ-層９，１０により下部のｐ+層８で緩和する電界を調整することができるために終端構造部１０１の横方向長さを短くすることができる。
（実施の形態９）
図１６は、実施の形態９にかかる半導体装置の終端構造部の構成を示す断面図である。実施の形態９においては、ワイドバンドギャップ半導体として例えば炭化珪素（ＳｉＣ）を用いて作製された炭化珪素半導体装置について、ＭＯＳＦＥＴを例に説明する。実施の形態９においても活性部１０２の構造例は、実施の形態１（図３）と同様であり、活性部１０２の作製方法についても実施の形態１と同様である。
また、終端構造部１０１の作製方法は実施の形態３のｐ+層３ｃの形成までの工程（図１０）と同様である。この後、ｐ-層９のおもて面側パターニングとアルミニウムをイオン注入することで複数のｐ+層８を形成する。ｐ+層８の活性化不純物濃度は１．０×１０17〜１．０×１０19ｃｍ-3程度、深さは０．１〜１．５μｍ程度が好ましい。なお、ｐ+層８はｐ+層３ｃ、もしくは活性部１０２のｐ+層１８と同時に形成しても構わない。
この後、フォトリソグラフィによるパターニングとリン、もしくは砒素、もしくは窒素をイオン注入することでｎ+層４を形成する。ｎ+層４の活性化不純物濃度は１．０×１０18〜１．０×１０20ｃｍ-3程度、深さは０．０５〜０．５μｍ程度が好ましい。なお、ｎ+層４は、活性部１０２のｎ+層１７と同時に形成しても構わない。その後は実施の形態１と同様の工程で作製する。以上説明した工程により実施の形態９の終端構造部１０１を形成できる。
図１６に示した終端構造部１０１の構造では、下層からみてｐ-層６のおもて面側にｐ-層９が接し、ｐ-層６よりもｐ-層９の方が端部位置まで伸びて形成されている。また、ｐ-層９のおもて面側に複数のｐ+層８が接して形成されている。ｐ+層８は、ｐ+層３に接していない。
図１６に示した終端構造部１０１の構造によれば、実施の形態２（図９）と比べてｐ+層８とｐ-層９の上下の位置関係が入れ変わった場合でも、同様に耐圧保持でき横方向の長さを短くできる効果が得られる。
以上において本発明では、炭化珪素でできた炭化珪素基板の主面を（０００１）面とし当該（０００１）面上にＭＯＳを構成した場合を例に説明したが、これに限らず、ワイドバンドギャップ半導体、基板主面の面方位などを種々変更可能である。
また、本発明では、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。
以上のように、本発明にかかる半導体装置は、電力変換装置や種々の産業用機械などの電源装置などに使用される高耐圧半導体装置に有用である。
１（１ａ，１ｂ、１ｃ） ｎ-型炭化珪素エピタキシャル層（ｎ-層）
２ ｎ+型炭化珪素基板
３（３ａ，３ｂ、３ｃ） ｐ+ベース層（ｐ+層）
４ ｎ＋型チャネルストッパ領域（ｎ+層）
５ 層間絶縁膜
６ 第１ＪＴＥ領域（ｐ型層）
７ 第２ＪＴＥ領域（ｐ-型層）
８ ｐ型ガードリング領域（ｐ+層）
９ 第３ＪＴＥ領域（ｐ-層）
１０ 第４ＪＴＥ領域（ｐ-層）
１２ 第５ＪＴＥ領域（ｐ-層）
１４ 第６ＪＴＥ領域（ｐ-層）
１５ａ，１５ｂ ｎ型ＣＳＬ領域（ｎ層）
１６ ｐ型チャネル領域（ｐ層）
１７ ｎ型ソース領域（ｎ+層）
１８ ｐ型領域（ｐ+層）
１９ トレンチ
２０ ゲート電極
２１ 層間絶縁膜
２２ ソース電極

Claims (35)

  1. 電流が流れる活性領域と、前記活性領域の外側に配置され、耐圧構造が形成された終端構造部と、を有する半導体装置であって、
    前記終端構造部には、第１導電型の高濃度の半導体基板のおもて面に形成された低濃度の第１導電型の低濃度半導体層と、
    前記活性領域内の第２導電型の半導体層、もしくはソース電極と接する第２導電型の半導体層と接しており、かつ、前記半導体層よりも不純物濃度が低く、前記半導体基板表面とは接触しない第２導電型の第２半導体層と、を有し、
    前記半導体層の底面と前記第２導電型の第２半導体層の底面の深さが同じであることを特徴とする半導体装置。
  2. 前記第２半導体層と接しており、かつ、前記第２半導体層よりも不純物濃度が低く、前記半導体基板表面とは接触しない第２導電型の第３半導体層、を有することを特徴とする請求項１に記載の半導体装置。
  3. 電流が流れる活性領域と、前記活性領域の外側に配置され、耐圧構造が形成された終端構造部と、を有する半導体装置であって、
    前記終端構造部には、第１導電型の高濃度の半導体基板のおもて面に形成された低濃度の第１導電型の低濃度半導体層と、
    前記活性領域内の第２導電型の半導体層、もしくはソース電極と接する第２導電型の半導体層と接しており、かつ、前記半導体層よりも不純物濃度が低く、前記半導体基板の表面とは接触しない第２導電型の第２半導体層と、
    前記第２半導体層よりおもて面側に配置され、少なくとも一部が前記第２半導体層と接し前記活性領域から離れた方向の端部が前記第２半導体層とは異なる位置の第２導電型の第４半導体層と、
    を有することを特徴とする半導体装置。
  4. 前記第４半導体層は前記半導体基板の表面に接していないことを特徴とする請求項３に記載の半導体装置。
  5. 前記第４半導体層は前記半導体層と接することを特徴とする請求項３または４に記載の半導体装置。
  6. 前記第４半導体層より前記半導体基板のおもて面側に配置され、少なくとも一部が前記第４半導体層と接し活性領域から離れた方向の端部が前記第４半導体層とは異なる位置の第２導電型の第５半導体層を有することを特徴とする請求項３〜５のいずれか一つに記載の半導体装置。
  7. 前記第５半導体層は前記半導体層と接することを特徴とする請求項６に記載の半導体装置。
  8. 前記第２半導体層と接しており、かつ、前記第２半導体層よりも不純物濃度が低く、前記半導体基板表面とは接触しない第２導電型の第３半導体層を有することを特徴とする請求項３〜７のいずれか一つに記載の半導体装置。
  9. 前記第４半導体層と接しており、かつ、前記第４半導体層より不純物濃度が低い第２導電型の第６半導体層を有することを特徴とする請求項３〜８のいずれか一つに記載の半導体装置。
  10. 前記第５半導体層と接しており、かつ前記第５半導体層より不純物濃度が低い第２導電型の第７半導体層を有することを特徴とする請求項６または７に記載の半導体装置。
  11. 前記第３半導体層は前記第４半導体層に接することを特徴とする請求項８に記載の半導体装置。
  12. 前記第４半導体層より前記半導体基板のおもて面側に配置され、少なくとも一部が前記第４半導体層と接し活性領域から離れた方向の端部が前記第４半導体層とは異なる位置の第２導電型の第５半導体層を有し、
    前記第６半導体層は前記第５半導体層に接することを特徴とする請求項９に記載の半導体装置。
  13. 前記第２導電型の各半導体層の不純物の基板深さ方向の積分値が前記半導体層から端部にかけての各位置ａ線，ｂ線，ｃ線において、次第に小さくなりａ線＞ｂ線＞ｃ線の関係であることを特徴とする請求項８に記載の半導体装置。
  14. 第２導電型の各半導体層の不純物の基板深さ方向の積分値が前記半導体層から端部にかけての各位置ａ線，ｂ線，ｃ線，ｄ線，ｅ線，ｆ線において、次第に小さくなりａ線＞ｂ線＞ｃ線＞ｄ線＞ｅ線＞ｆ線の関係であることを特徴とする請求項１２に記載の半導体装置。
  15. 電流が流れる活性領域と、前記活性領域の外側に配置され、耐圧構造が形成された終端構造部と、を有する半導体装置であって、
    前記終端構造部には、第１導電型の高濃度の半導体基板のおもて面に形成された低濃度の第１導電型の低濃度半導体層と、
    前記活性領域内の第２導電型の半導体層、もしくはソース電極と接する第２導電型の半導体層と、
    前記低濃度半導体層に囲まれた第２導電型の高濃度半導体層と、
    を有し、
    前記高濃度半導体層よりも前記半導体基板のおもて面側に前記半導体基板の表面とは接しない第２導電型の第４半導体層を有することを特徴とする半導体装置。
  16. 前記高濃度半導体層は複数配置されていることを特徴とする請求項１５に記載の半導体装置。
  17. 前記第４半導体層は前記高濃度半導体層に少なくとも一部が接することを特徴とする請求項１５または１６に記載の半導体装置。
  18. 前記第４半導体層は前記半導体層に少なくとも一部が接することを特徴とする請求項１５〜１７のいずれか一つに記載の半導体装置。
  19. 前記高濃度半導体層よりも前記半導体基板のおもて面側に前記半導体基板の表面とは接しない第２導電型の第４半導体層を有し、
    前記第４半導体層よりも前記半導体基板のおもて面側に前記半導体基板の表面と接する第２導電型の第５半導体層を有することを特徴とする請求項１５に記載の半導体装置。
  20. 前記第５半導体層は前記半導体層に少なくとも一部が接することを特徴とする請求項１９に記載の半導体装置。
  21. 電流が流れる活性領域と、前記活性領域の外側に配置され、耐圧構造が形成された終端構造部と、を有する半導体装置であって、
    前記終端構造部には、第１導電型の高濃度の半導体基板のおもて面に形成された低濃度の第１導電型の低濃度半導体層と、
    前記活性領域内の第２導電型の半導体層、もしくはソース電極と接する第２導電型の半導体層と、
    前記半導体基板の表面に接する第２導電型の高濃度半導体層と、
    前記高濃度半導体層よりも前記半導体基板の内部に位置し、前記半導体基板の表面と接することなく前記高濃度半導体層よりも不純物濃度が低い第２導電型の第２半導体層と、
    を有することを特徴とする半導体装置。
  22. 前記第２半導体層は前記半導体層に少なくとも一部が接することを特徴とする請求項２１に記載の半導体装置。
  23. 前記高濃度半導体層は前記半導体層に接しないことを特徴とする請求項２１または２２に記載の半導体装置。
  24. 前記第２半導体層と前記高濃度半導体層の間に位置し、前記活性領域から前記第２半導体層よりも離れた位置に端部が位置し、前記高濃度半導体層よりも不純物濃度が低い第２導電型の第４半導体層を有することを特徴とする請求項２１〜２３のいずれか一つに記載の半導体装置。
  25. 前記第４半導体層は前記半導体層に少なくとも一部が接することを特徴とする請求項２４に記載の半導体装置。
  26. 前記第４半導体層は前記第２半導体層に少なくとも一部が接することを特徴とする請求項２４または２５に記載の半導体装置。
  27. 前記第４半導体層は前記高濃度半導体層に少なくとも一部が接することを特徴とする請求項２４〜２６のいずれか一つに記載の半導体装置。
  28. 前記活性領域内の第２導電型の半導体層、もしくはソース電極と接する第２導電型の半導体層と接しており、かつ、前記半導体層よりも不純物濃度が低く、前記半導体基板表面とは接触しない第２導電型の第２半導体層を有し、
    前記第２半導体層の下部は前記半導体層の下部に対して深さ±０．２μｍに位置することを特徴とする請求項１〜２７のいずれか一つに記載の半導体装置。
  29. 前記低濃度半導体層に囲まれた第２導電型の高濃度半導体層を有し、
    前記高濃度半導体層の下部は前記半導体層の下部に対して深さ±０．２μｍに位置することを特徴とする請求項３〜２７のいずれか一つに記載の半導体装置。
  30. 前記第２半導体層と接しており、かつ、前記第２半導体層よりも不純物濃度が低く、前記半導体基板表面とは接触しない第２導電型の第３半導体層を有し、
    前記第３半導体層の下部は前記半導体層の下部に対して深さ±０．２μｍに位置することを特徴とする請求項８〜１２のいずれか一つに記載の半導体装置。
  31. 前記低濃度半導体層に囲まれた第２導電型の高濃度半導体層を有し、
    前記高濃度半導体層の不純物濃度は前記半導体層と同じであることを特徴とする請求項３〜３０のいずれか一つに記載の半導体装置。
  32. 電流が流れる活性領域と、前記活性領域の外側に配置され、耐圧構造が形成された終端構造部と、を有する半導体装置の製造方法であって、
    前記終端構造部に、第１導電型の高濃度の半導体基板のおもて面に低濃度の第１導電型の低濃度半導体層を形成し、
    前記活性領域内の第２導電型の半導体層、もしくはソース電極と接する第２導電型の半導体層と接し、かつ、前記半導体層よりも不純物濃度が低く、前記半導体基板表面とは接触しない第２導電型の第２半導体層を形成し、
    前記半導体層の底面と前記第２導電型の第２半導体層の底面とを同じ深さに形成する、
    工程を含むことを特徴とする半導体装置の製造方法。
  33. 電流が流れる活性領域と、前記活性領域の外側に配置され、耐圧構造が形成された終端構造部と、を有する半導体装置の製造方法であって、
    前記終端構造部に、第１導電型の高濃度の半導体基板のおもて面に低濃度の第１導電型の低濃度半導体層を形成し、
    前記活性領域内の第２導電型の半導体層、もしくはソース電極と接する第２導電型の半導体層を形成し、
    前記低濃度半導体層に囲まれた第２導電型の高濃度半導体層を形成し、
    前記高濃度半導体層よりも前記半導体基板のおもて面側に前記半導体基板の表面とは接しない第２導電型の第４半導体層を形成する、
    工程を含むことを特徴とする半導体装置の製造方法。
  34. 電流が流れる活性領域と、前記活性領域の外側に配置され、耐圧構造が形成された終端構造部と、を有する半導体装置の製造方法であって、
    前記終端構造部に、第１導電型の高濃度の半導体基板のおもて面に低濃度の第１導電型の低濃度半導体層を形成し、
    前記活性領域内の第２導電型の半導体層、もしくはソース電極と接する第２導電型の半導体層と接し、かつ、前記半導体層よりも不純物濃度が低く、前記半導体基板の表面とは接触しない第２導電型の第２半導体層を形成し、
    前記第２半導体層よりおもて面側に配置され、少なくとも一部が前記第２半導体層と接し前記活性領域から離れた方向の端部が前記第２半導体層とは異なる位置の第２導電型の第４半導体層を形成する、
    工程を含むことを特徴とする半導体装置の製造方法。
  35. 電流が流れる活性領域と、前記活性領域の外側に配置され、耐圧構造が形成された終端構造部と、を有する半導体装置の製造方法であって、
    前記終端構造部に、第１導電型の高濃度の半導体基板のおもて面に低濃度の第１導電型の低濃度半導体層を形成し、
    前記活性領域内の第２導電型の半導体層、もしくはソース電極と接する第２導電型の半導体層を形成し、
    前記半導体基板の表面に接する第２導電型の高濃度半導体層を形成し、
    前記高濃度半導体層よりも前記半導体基板の内部に位置し、前記半導体基板の表面と接さず前記高濃度半導体層よりも不純物濃度が低い第２導電型の第２半導体層を形成する、
    工程を含むことを特徴とする半導体装置の製造方法。
JP2016155088A 2016-08-05 2016-08-05 半導体装置およびその製造方法 Active JP6855700B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2016155088A JP6855700B2 (ja) 2016-08-05 2016-08-05 半導体装置およびその製造方法
US15/660,302 US10840326B2 (en) 2016-08-05 2017-07-26 Power semiconductor device using wide bandgap semiconductor material and method of manufacturing power semiconductor device using wide bandgap semiconductor material
US17/038,838 US11855134B2 (en) 2016-08-05 2020-09-30 Semiconductor device and method of manufacturing semiconductor device
US18/501,489 US12389639B2 (en) 2016-08-05 2023-11-03 Semiconductor device and method of manufacturing semiconductor device
US19/279,805 US20250359202A1 (en) 2016-08-05 2025-07-24 Semiconductor device and method of manufacturing semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2016155088A JP6855700B2 (ja) 2016-08-05 2016-08-05 半導体装置およびその製造方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2020157750A Division JP7056707B2 (ja) 2020-09-18 2020-09-18 半導体装置

Publications (2)

Publication Number Publication Date
JP2018022851A JP2018022851A (ja) 2018-02-08
JP6855700B2 true JP6855700B2 (ja) 2021-04-07

Family

ID=61069384

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016155088A Active JP6855700B2 (ja) 2016-08-05 2016-08-05 半導体装置およびその製造方法

Country Status (2)

Country Link
US (4) US10840326B2 (ja)
JP (1) JP6855700B2 (ja)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6857488B2 (ja) * 2016-11-29 2021-04-14 株式会社日立製作所 半導体装置の製造方法
JP7090073B2 (ja) * 2017-05-08 2022-06-23 ローム株式会社 半導体装置
DE102017127848B4 (de) * 2017-11-24 2024-10-17 Infineon Technologies Ag Siliziumcarbid-Halbleiterbauelement mit Randabschlussstruktur
DE112019001937T5 (de) 2018-04-13 2021-01-07 Sumitomo Electric Industries, Ltd. Halbleitervorrichtung
US11056586B2 (en) 2018-09-28 2021-07-06 General Electric Company Techniques for fabricating charge balanced (CB) trench-metal-oxide-semiconductor field-effect transistor (MOSFET) devices
US11257943B2 (en) * 2019-06-17 2022-02-22 Fuji Electric Co., Ltd. Semiconductor device
JP7297654B2 (ja) 2019-12-11 2023-06-26 株式会社東芝 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機
CN113140612B (zh) * 2020-01-17 2025-03-14 珠海零边界集成电路有限公司 一种碳化硅功率器件终端结构及其制备方法
US11817478B2 (en) * 2020-12-23 2023-11-14 Semiconductor Components Industries, Llc Termination structures with reduced dynamic output capacitance loss
JP7613670B2 (ja) * 2021-03-19 2025-01-15 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP7687035B2 (ja) * 2021-04-23 2025-06-03 富士電機株式会社 半導体装置
JP7697255B2 (ja) * 2021-04-27 2025-06-24 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
CN114497180A (zh) * 2021-12-16 2022-05-13 苏州锴威特半导体股份有限公司 一种功率器件的体内阶梯终端结构及制备方法
US20250203958A1 (en) 2022-01-25 2025-06-19 Hubei Jiufengshan Laboratory Terminal structure, manufacturing method and power device
JP7823497B2 (ja) * 2022-05-26 2026-03-04 富士電機株式会社 炭化珪素半導体装置
JP2023173420A (ja) * 2022-05-26 2023-12-07 富士電機株式会社 炭化珪素半導体装置
JP7852457B2 (ja) * 2022-10-19 2026-04-28 株式会社デンソー 半導体装置とその製造方法
JPWO2025028616A1 (ja) * 2023-08-03 2025-02-06

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1011146B1 (en) * 1998-12-09 2006-03-08 STMicroelectronics S.r.l. Method of manufacturing an integrated edge structure for high voltage semiconductor devices
JP3991352B2 (ja) * 2000-07-17 2007-10-17 横河電機株式会社 半導体リレー
JP3708057B2 (ja) * 2001-07-17 2005-10-19 株式会社東芝 高耐圧半導体装置
JP4367508B2 (ja) * 2007-03-13 2009-11-18 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP2009141185A (ja) * 2007-12-07 2009-06-25 Toshiba Corp 半導体装置及びその製造方法
JP5721308B2 (ja) * 2008-03-26 2015-05-20 ローム株式会社 半導体装置
US8564088B2 (en) * 2008-08-19 2013-10-22 Infineon Technologies Austria Ag Semiconductor device having variably laterally doped zone with decreasing concentration formed in an edge region
US8716792B2 (en) * 2008-09-30 2014-05-06 Infineon Technologies Austria Ag Semiconductor device with a charge carrier compensation structure and method for the production of a semiconductor device
JP2010153622A (ja) * 2008-12-25 2010-07-08 Toshiba Corp 半導体素子
JP5223773B2 (ja) * 2009-05-14 2013-06-26 三菱電機株式会社 炭化珪素半導体装置の製造方法
JP5954856B2 (ja) * 2011-02-01 2016-07-20 ルネサスエレクトロニクス株式会社 縦チャネル型ノーマリオフ型パワーｊｆｅｔの製造方法
US9202940B2 (en) * 2011-09-28 2015-12-01 Mitsubishi Electric Corporation Semiconductor device
US8921931B2 (en) * 2012-06-04 2014-12-30 Infineon Technologies Austria Ag Semiconductor device with trench structures including a recombination structure and a fill structure
JP6197294B2 (ja) * 2013-01-16 2017-09-20 富士電機株式会社 半導体素子
US9209292B2 (en) * 2013-07-18 2015-12-08 Infineon Technologies Austria Ag Charge compensation semiconductor devices
JP6139355B2 (ja) * 2013-09-24 2017-05-31 トヨタ自動車株式会社 半導体装置
WO2015166608A1 (ja) * 2014-04-30 2015-11-05 三菱電機株式会社 炭化珪素半導体装置
US9773863B2 (en) * 2014-05-14 2017-09-26 Infineon Technologies Austria Ag VDMOS having a non-depletable extension zone formed between an active area and side surface of semiconductor body
JP6672764B2 (ja) * 2015-12-16 2020-03-25 富士電機株式会社 半導体装置および半導体装置の製造方法
JP6602700B2 (ja) * 2016-03-14 2019-11-06 ルネサスエレクトロニクス株式会社 半導体装置

Also Published As

Publication number Publication date
US12389639B2 (en) 2025-08-12
JP2018022851A (ja) 2018-02-08
US20240063258A1 (en) 2024-02-22
US11855134B2 (en) 2023-12-26
US20210028276A1 (en) 2021-01-28
US20250359202A1 (en) 2025-11-20
US10840326B2 (en) 2020-11-17
US20180040688A1 (en) 2018-02-08

Similar Documents

Publication Publication Date Title
JP6855700B2 (ja) 半導体装置およびその製造方法
JP7786512B2 (ja) 半導体装置
JP6996082B2 (ja) 半導体装置および半導体装置の製造方法
JP7056707B2 (ja) 半導体装置
JP7029710B2 (ja) 半導体装置
JP6219045B2 (ja) 半導体装置およびその製造方法
JP2017092368A (ja) 半導体装置および半導体装置の製造方法
JP6802454B2 (ja) 半導体装置およびその製造方法
JP6705155B2 (ja) 半導体装置および半導体装置の製造方法
TWI534910B (zh) 半導體裝置的製造方法
JP6337964B2 (ja) 半導体装置および半導体装置の製造方法
JP2018026562A (ja) 半導体装置および半導体装置の製造方法
JP2018082055A (ja) 半導体装置および半導体装置の製造方法
JP6853977B2 (ja) 半導体装置および半導体装置の製造方法
JP6250938B2 (ja) 半導体装置及びその製造方法
JP2014183259A (ja) 半導体装置の製造方法および半導体装置
JP2017112193A (ja) 半導体装置および半導体装置の製造方法
JP6946824B2 (ja) 半導体装置および半導体装置の製造方法
JP7367341B2 (ja) 半導体装置及び半導体装置の製造方法
JP6862782B2 (ja) 半導体装置および半導体装置の製造方法
JP2017092364A (ja) 半導体装置および半導体装置の製造方法
JP5140998B2 (ja) ワイドバンドギャップ半導体装置およびその製造方法
JP2016058660A (ja) 半導体装置

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20170306

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20170306

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20190712

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20200629

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20200721

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20200918

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20210216

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20210301

R150 Certificate of patent or registration of utility model

Ref document number: 6855700

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250