JP6857982B2 - アクティブマトリクス回路基板、表示装置、表示装置の駆動方法および電子機器 - Google Patents

Description

本発明は、アクティブマトリクス回路基板、表示装置、表示装置の駆動方法および電子機器に関するものである。

電気泳動表示装置は、消費電力が小さいため、長時間の表示が可能な表示装置である。このような電気泳動表示装置としては、画素内にスイッチング用のトランジスターとメモリー回路とを設けた装置が知られている（例えば、特許文献１参照）。

すなわち、特許文献１に記載されている電気泳動表示装置は、走査線と、データ線と、第１制御線と、第２制御線と、画素に設けられている画素電極と、画素に設けられている画素スイッチング素子およびメモリー回路と、画素電極に対向する対向電極と、を備えている。そして、画素電極と対向電極との間に電気泳動分散液を設けるとともに、画素電極と対向電極との間に電界を発生させることにより、電気泳動分散液中の電気泳動粒子を泳動させ、表示を行う。

このような電気泳動表示装置では、表示の切り換えを行う際、例えば、画素電極の電位を一定にした状態で、対向電極の電位を周期的に変位させる駆動を行うことにより、画素電極と対向電極との間に電位差を生じさせる。この電位差により電界が発生し、電気泳動粒子が泳動することによって表示が切り替わる。

ここで、図１０は、従来の電気泳動表示装置の駆動シーケンスを示すタイミングチャートである。

図１０に示すタイミングチャートでは、画素電極の電位Ｖｐｉｘ（Ｈ）を０とし、対向電極の電位Ｖｃｏｍを０とＶとの間で周期的に切り替えるとき、画素電極と対向電極との間の電位差Ｖｐｉｘ（Ｈ）−Ｖｃｏｍは０とＶとの間で周期的に切り替わる。一方、画素電極の電位Ｖｐｉｘ（Ｌ）をＶとし、対向電極の電位Ｖｃｏｍを０とＶとの間で周期的に切り替えるとき、画素電極と対向電極との間の電位差Ｖｐｉｘ（Ｌ）−Ｖｃｏｍは、やはり０とＶとの間で周期的に切り替わる。

特開２００９−８６４０２号公報

上記のように画素電極と対向電極との間の電位差が周期的に切り替わるとき、画素電極と対向電極との間の電位差がＶである期間には電気泳動粒子を泳動させることができる一方、電位差が０である期間では電気泳動粒子が泳動しない。このため、電位差が０である期間を含む分、表示の切り換えに時間が遅くなっている。

本発明の目的は、電極間に印加する電圧を高めなくても表示の切り換えをより短時間で行い得るアクティブマトリクス回路基板、表示装置および表示装置の駆動方法、ならびに、表示の切り替え速度が速い電子機器を提供することにある。

このような目的は、下記の本発明により達成される。
本発明のアクティブマトリクス回路基板は、画素を含む画像表示部を備える基板と、
第１電源線、第２電源線、第３電源線、第４電源線、第１制御線および第２制御線と、
前記画素に対応して設けられている画素電極およびメモリー回路と、
前記第４電源線と接続されている共通電極と、
前記第３電源線と前記画素電極との間に設けられているコンデンサーと、
前記第１電源線と前記画素電極との間に設けられ、前記メモリー回路の出力と前記第１制御線の電位とに基づいて動作する第１スイッチ回路と、
前記第２電源線と前記画素電極との間に設けられ、前記メモリー回路の出力と前記第２制御線の電位とに基づいて動作する第２スイッチ回路と、
を有することを特徴とする。

これにより、表示装置に適用されたとき、電極間に印加する電圧を高めなくても表示の切り換えをより短時間で行い得るアクティブマトリクス回路基板が得られる。

本発明のアクティブマトリクス回路基板では、前記第１制御線および前記第２制御線は、兼用になっていることが好ましい。

これにより、１本の配線が第１制御線と第２制御線になり得るため、配線の本数を減らすことができ、アクティブマトリクス回路基板の配線の簡素化を図ることができる。

本発明のアクティブマトリクス回路基板では、前記第１スイッチ回路および前記第２スイッチ回路の少なくとも一方は、電流の逆流を防止する回路を含むことが好ましい。
これにより、スイッチ回路において損傷の発生を防止することができる。

本発明のアクティブマトリクス回路基板では、前記第３電源線および前記第４電源線は、兼用になっていることが好ましい。

これにより、１本の配線が第３電源線と第４電源線になり得るため、配線の本数を減らすことができ、アクティブマトリクス回路基板の配線の簡素化を図ることができる。

本発明のアクティブマトリクス回路基板では、前記第１スイッチ回路は、直列に接続されている第１Ｐ型トランジスターおよび第２Ｐ型トランジスターを含み、前記第２スイッチ回路は、直列に接続されている第１Ｎ型トランジスターおよび第２Ｎ型トランジスターを含むことが好ましい。

これにより、第１スイッチ回路および第２スイッチ回路は、その動作が容易に制御されることとなり、画素電極やコンデンサーに供給する信号を制御し易いものとなる。

本発明のアクティブマトリクス回路基板では、さらに、
走査線と、
データ線と、
前記画素に対応して設けられ、前記走査線および前記データ線と前記メモリー回路との間に設けられている画素スイッチング素子と、
を有することが好ましい。

これにより、データ線から供給される画像信号に基づく画像データをメモリー回路に入力するように動作することができる。

本発明の表示装置は、本発明のアクティブマトリクス回路基板と、
前記画素電極と前記共通電極との間に設けられている電気光学物質層と、
を有することを特徴とする。

これにより、画素電極と共通電極との間に印加する電圧を高めなくても電気光学物質層に含まれる電気泳動粒子の泳動に要する時間を短縮し、表示の切り替えをより短時間で行い得る表示装置が得られる。

本発明の表示装置の駆動方法は、本発明の表示装置を駆動する方法であって、前記第３電源線の電位および前記第４電源線の電位を互いに同相で変化させるとき、前記電位が変化する手前で前記第１スイッチ回路または前記第２スイッチ回路を遮断状態にすることを特徴とする。

これにより、コンデンサーに蓄えた電気エネルギーを放電させることなく画素電極と共通電極との間に供給することができる。その結果、画素電極と共通電極との間の電位差がゼロになる時間を減らしたり、無くしたりすることが、比較的簡単な回路構成によって実現することができる。

本発明の電子機器は、本発明の表示装置を備えることを特徴とする。
これにより、表示の切り替え速度が速い電子機器が得られる。

本発明の表示装置の第１実施形態を適用した電気泳動表示装置を示す断面図である。 本発明のアクティブマトリクス回路基板の第１実施形態を示すブロック図である。 図２に示すアクティブマトリクス回路基板のうち１つの画素における回路構成を示す図である。 本発明の表示装置の駆動方法の第１実施形態を示すタイミングチャートである。 本発明のアクティブマトリクス回路基板の第２実施形態を示すブロック図である。 本発明の表示装置の駆動方法の第２実施形態を示すタイミングチャートである。 本発明のアクティブマトリクス回路基板の第３実施形態を示すブロック図である。 本発明のアクティブマトリクス回路基板の第４実施形態を示すブロック図である。 本発明のアクティブマトリクス回路基板の第５実施形態を示すブロック図である。 従来の電気泳動表示装置の駆動シーケンスを示すタイミングチャートである。 本発明の電子機器の実施形態が適用された腕時計の正面図である。 図１１に示す腕時計の側断面図である。 本発明の電子機器の実施形態が適用された電子ペーパーの構成を示す斜視図である。 本発明の電子機器の実施形態が適用された電子ノートの構成を示す斜視図である。

以下、本発明のアクティブマトリクス回路基板、表示装置、表示装置の駆動方法および電子機器の好適な実施形態について、添付図面を参照しつつ説明する。

≪第１実施形態≫
＜表示装置＞
まず、本発明の第１実施形態について説明する。

図１は、本発明の表示装置の第１実施形態を適用した電気泳動表示装置を示す断面図である。なお、以下の説明では、説明の便宜上、図１中の上側を「上」、下側を「下」として説明する。また、図１に示すように、電気泳動表示装置１の表示面内において互いに直交する２方向を「Ｘ軸方向」および「Ｙ軸方向」とし、これらの２方向に直交する方向を「Ｚ軸方向」とする。

図１に示す電気泳動表示装置１は、粒子の泳動を利用して所望の画像を表示する表示装置である。この電気泳動表示装置１は、電極基板１２０や画素電極１２１を含むバックプレーン１０と、対向基板２０１や共通電極２０２を含むフロントプレーン２０と、を備えている。

このうち、バックプレーン１０は、平板状の電極基板１２０と、電極基板１２０の上面に設けられた複数の画素電極１２１と、この電極基板１２０に設けられた図示しない電気回路と、を備えている。なお、本明細書では、このようなバックプレーン１０と前述した共通電極２０２とを含むものを、アクティブマトリクス回路基板１００ともいう。また、電極基板１２０の上面のうち、画素電極１２１が設けられている領域を特に「画像表示部１０３」といい、画像表示部１０３のうち画素電極１２１を含んでマトリクス状に配列している領域を「画素１０２」という。

一方、フロントプレーン２０は、平板状の対向基板２０１と、対向基板２０１の下面に設けられた共通電極２０２と、共通電極２０２の下方に設けられ粒子７１と分散媒７２とを含む分散液７０が充填された電気泳動物質層７（電気光学物質層）と、を備えている。

また、フロントプレーン２０は、電極基板１２０と共通電極２０２との間を離間させるとともに、画素１０２同士を隔離する隔壁９１と、隔壁９１の外縁側を封止する封止部９２と、を備えている。

したがって、電気泳動表示装置１（表示装置）は、アクティブマトリクス回路基板１００と、画素電極１２１と共通電極２０２との間に設けられている電気泳動物質層７（電気光学物質層）と、を有する。

以下、各部の構成について順次説明する。
電極基板１２０および対向基板２０１は、それぞれシート状（平板状）の部材である。これらは、可撓性を有するもの、または、硬質なもののいずれであってもよい。

電極基板１２０および対向基板２０１の構成材料としては、例えば、各種樹脂材料、各種ガラス材料等が挙げられる。このうち、対向基板２０１は、特に透光性を有する材料で構成される。これにより、図１に示す対向基板２０１の上面が表示面となる。

また、画素電極１２１や共通電極２０２の他、電気回路に含まれる素子や配線等は、導電性材料によって構成される。この導電性材料としては、例えば、Ａｌ、Ｃｕのような各種金属材料、各種導電性高分子材料、ＩＴＯ（インジウム・スズ酸化物）、ＩＺＯ（インジウム・亜鉛酸化物）のような各種導電性酸化物材料等が挙げられる。このうち、共通電極２０２は、特に透光性を有する材料で構成される。

また、隔壁９１および封止部９２の構成材料としては、それぞれ、例えば各種樹脂材料が挙げられる。なお、隔壁９１は、必要に応じて設けられればよく、省略されてもよい。

分散液７０は、粒子７１と分散媒７２とを含んでいる。
本実施形態では、粒子７１が、負に帯電した黒粒子７１ａと正に帯電した白粒子７１ｂの２種類を含んでいるとともに、分散媒７２が透明である例について説明する。すなわち、本実施形態に係る分散液７０は、透明な分散媒７２に黒粒子７１ａと白粒子７１ｂとが分散してなるものである。なお、本実施形態に係る粒子７１とは、黒粒子７１ａと白粒子７１ｂの双方を指すものとする。

なお、分散液７０の構成は、上記のものに限定されない。例えば、粒子７１が呈する色は特に限定されず、黒や白以外の色であってもよい。また、粒子７１は１種類のみの粒子で構成されていてもよく、互いに呈する色が異なる３種類以上の粒子で構成されていてもよい。

また、粒子７１が１種類のみの粒子で構成されている場合には、分散媒７２が粒子７１とは異なる色を呈していればよい。この場合、粒子７１が呈する色は、特に限定されず、例えば分散媒７２が淡色または白色を呈している場合には、濃色または黒色であるのが好ましく、反対に、分散媒７２が濃色または黒色を呈している場合には、淡色または白色であるのが好ましい。

このような分散液７０は、前述した隔壁９１で分離形成された小胞部分（前述した画素１０２に対応する部分）に充填され、電気泳動物質層７の一部を構成する。

粒子７１としては、例えば、酸化チタン、酸化亜鉛、酸化鉄、酸化クロム、酸化ジルコニウム等の酸化物系粒子や、窒化ケイ素、窒化チタン等の窒化物系粒子、硫化亜鉛等の硫化物系粒子、硼化チタン等の硼化物系粒子、クロム酸ストロンチウム、アルミン酸コバルト、亜クロム銅、ウルトラマリン等の無機顔料粒子、アゾ系、キナクリドン系、アントラキノン系、ジオキサジン系、ペリレン系等の有機顔料粒子等を用いることができる。また、アクリル系樹脂、ウレタン系樹脂、尿素系樹脂、エポキシ系樹脂、ポリスチレン、ポリエステル等で構成された樹脂粒子の表面に顔料を塗布した複合粒子を用いることもできる。
また、上述した粒子の表面に、各種表面処理を施した粒子であってもよい。

分散媒７２としては、沸点が１００℃以上であり絶縁性が高い液体が好ましく用いられる。具体的には、例えば各種水、ブタノールやグリセリン等のアルコール類、ブチルセロソルブ等のセロソルブ類、酢酸ブチル等のエステル類、ジブチルケトン等のケトン類、ペンタン等の脂肪族炭化水素類（流動パラフィン）、シクロヘキサン等の脂環式炭化水素類、キシレン等の芳香族炭化水素類、塩化メチレン等のハロゲン化炭化水素類、ピリジン等の芳香族複素環類、アセトニトリル等のニトリル類、Ｎ，Ｎ−ジメチルホルムアミド等のアミド類、カルボン酸塩、シリコーンオイルまたはその他の各種油類等が挙げられ、これらを単独または混合物として用いることができる。

なお、隔壁９１を形成せず、電極基板１２０と共通電極２０２との間に複数のマイクロカプセルを配置し、そのマイクロカプセル中に分散液７０を封入するようにしてもよい。すなわち、このマイクロカプセルをシート状に並べることで、電気泳動物質層７を構成するようにしてもよい。

このマイクロカプセルの構成材料としては、例えば、ゼラチン、アラビアゴムとゼラチンとの複合材料、ウレタン系樹脂、メラミン系樹脂、尿素樹脂、エポキシ系樹脂、フェノール系樹脂、アクリル系樹脂、ウレタン系樹脂、オレフィン系樹脂、ポリアミド、ポリエーテルのような各種樹脂材料が挙げられ、これらのうち１種または２種以上を組み合わせて用いることができる。

＜アクティブマトリクス回路基板＞
次に、本発明のアクティブマトリクス回路基板の第１実施形態について説明する。

図２は、本発明のアクティブマトリクス回路基板の第１実施形態を示すブロック図である。図３は、図２に示すアクティブマトリクス回路基板のうち１つの画素における回路構成を示す図である。

図２に示すアクティブマトリクス回路基板１００は、複数の画素１０２をマトリクス状に配列してなる画像表示部１０３と、画像表示部１０３の周辺に設けられた、走査線駆動回路１０６と、データ線駆動回路１０７と、共通電源変調回路１０８と、制御部１１０と、を備えている。

画像表示部１０３では、複数本の走査線１０４（Ｖｓｃａｎ）がＸ軸方向に延びている。一方、画像表示部１０３では、複数本のデータ線１０５（Ｖｄａｔａ）がＹ軸方向に延びている。そして、走査線１０４とデータ線１０５の交差点近傍にそれぞれ画素１０２が設けられている。

また、全ての画素１０２に共通の配線として、第１電源線１１１（Ｌ１）と、第２電源線１１２（Ｌ２）と、第３電源線１１３（Ｌ３）と、第４電源線１１４（Ｌ４）と、第１制御線１１５（Ｓ１）と、第２制御線１１６（Ｓ２）と、定電位線１１７（Ｖｓｓ）と、を有している。

また、全ての画素１０２に共通の電極として、図３に示す共通電極２０２を有している。

図３に示す画素１０２には、駆動用ＴＦＴ１２４（画素スイッチング素子）と、メモリー回路１２５と、第１スイッチ回路１２６と、第２スイッチ回路１２７と、画素電極１２１と、共通電極２０２と、画素電極１２１と共通電極２０２との間に設けられた電気泳動物質層７と、コンデンサー１２８と、が設けられている。これらは、個々の画素１０２に対応して設けられている。なお、ＴＦＴは、Thin Film Transistorである。

電気泳動物質層７は、画素電極１２１と共通電極２０２との間に挟持されており、これらの間に生じた電位差に伴う電界によって粒子７１が泳動し、表示面に画像を表示する。すなわち、粒子７１が有する電荷の極性と電界の方向に応じて、帯電した粒子７１が泳動する。例えば、共通電極２０２の電位に対して画素電極１２１の電位が高くなるように設定すると、画素電極１２１から共通電極２０２に向かう電界が生じるため、正に帯電している白粒子７１ｂは共通電極２０２側へ泳動し、負に帯電している黒粒子７１ａは画素電極１２１側へ泳動する。本実施形態では、表示面が対向基板２０１側に設定されているので、このような粒子７１の泳動によって表示面には白色が表示される。一方、共通電極２０２の電位に対して画素電極１２１の電位が低くなるように設定すると、共通電極２０２から画素電極１２１に向かう電界が生じるので、正に帯電している白粒子７１ｂは画素電極１２１側へ泳動し、負に帯電している黒粒子７１ａは共通電極２０２側へ泳動する。これにより、表示面には黒色が表示される。

ここで、画素１０２に設けられる配線について説明する。
画素１０２には、図３に示すように、走査線１０４、データ線１０５、第１電源線１１１、第２電源線１１２、第３電源線１１３、第４電源線１１４、第１制御線１１５、第２制御線１１６、および定電位線１１７が配置されている。

このうち、走査線１０４は、駆動用ＴＦＴ１２４のオンタイミングを規定する選択信号を供給する。

また、データ線１０５は、１ビットの画像データｄを規定する画像信号を供給する。
なお、本実施形態では、画像データｄとして「０」を規定する場合にはローレベル（低電位）の画像信号を供給し、画像データｄとして「１」を規定する場合にはハイレベル（高電位）の画像信号を供給するものとする。

したがって、アクティブマトリクス回路基板１００が、走査線１０４と、データ線１０５と、画素１０２に対応して設けられ走査線１０４およびデータ線１０５とメモリー回路１２５との間に設けられている駆動用ＴＦＴ１２４（画素スイッチング素子）と、を有しており、これにより、データ線１０５から供給される画像信号に基づく画像データｄを、メモリー回路１２５に入力するように動作することができる。

また、第１電源線１１１は、第１スイッチ回路１２６を介して、粒子７１を泳動させる駆動信号を画素電極１２１に供給する。

一方、第２電源線１１２は、第２スイッチ回路１２７を介して、粒子７１を泳動させる駆動信号を画素電極１２１に供給する。

なお、本実施形態では、一例として、第１電源線１１１からは駆動信号としてＶの電位が、第２電源線１１２からは駆動信号として０［Ｖ］の電位が、それぞれ供給されるものとする。

また、第４電源線１１４は、共通電極２０２に接続されており、共通電極２０２に共通電位信号を供給する。

なお、本実施形態では、一例として、０［Ｖ］とＶの２値の電位からなるパルス波形の共通電位信号が第４電源線１１４から供給されるものとする。言い換えると、第４電源線１１４に供給される２値の電位のうち、低い方の電位を基準、すなわち０［Ｖ］としている。

また、第３電源線１１３は、コンデンサー１２８を介して、画素電極１２１に接続されている。すなわち、コンデンサー１２８は、第３電源線１１３と画素電極１２１との間に設けられている。そして、第３電源線１１３は、画素電極１２１との間に電位差を発生させてコンデンサー１２８を充電する。

なお、本実施形態では、一例として、第４電源線１１４と同じ信号が第３電源線１１３から供給されるものとする。

また、第１制御線１１５は、第１スイッチ回路１２６の動作を制御する制御信号を供給する。

なお、本実施形態では、一例として、ローレベル（低電位）とハイレベル（高電位）の２値の第１制御信号φ１が第１制御線１１５から供給されるものとする。

また、第２制御線１１６は、第２スイッチ回路１２７の動作を制御する制御信号を供給する。

なお、本実施形態では、一例として、ローレベル（低電位）とハイレベル（高電位）の２値の第２制御信号φ２が第２制御線１１６から供給されるものとする。

また、定電位線１１７は、メモリー回路１２５に低電位側の電位信号を供給する。具体的には、データ線１０５から供給される画像信号に基づく画像データｄが、メモリー回路１２５の高電位側の電位信号であり、前述した状態の画像信号がメモリー回路１２５に記憶されるように、定電位線１１７の電位が設定される。

なお、本実施形態では、一例として、定電位線１１７が０［Ｖ］になっているものとする。

次に、画像表示部１０３に設けられる回路等について説明する。
駆動用ＴＦＴ１２４は、例えばＮ型ＭＯＳ（Metal Oxide Semiconductor）トランジスターである。そして、駆動用ＴＦＴ１２４のゲート電極は走査線１０４に接続され、ソース電極はデータ線１０５に接続され、ドレイン電極はメモリー回路１２５の入力端子に接続されている。

メモリー回路１２５は、駆動用ＴＦＴ１２４のドレイン電極と定電位線１１７との間に設けられたコンデンサー１２５１を備えている。

本実施形態に係るメモリー回路１２５は、１ビットの画像データを記憶可能な１入力１出力のメモリー回路である。記憶された画像データは、駆動用ＴＦＴ１２４が遮断状態になっても、メモリー回路１２５に維持される。そして、記憶された画像データは、第１スイッチ回路１２６および第２スイッチ回路１２７の共通入力端子Ｐ１に供給される。

第１スイッチ回路１２６は、直列に接続されている第１Ｐ型ＭＯＳトランジスター１２６１および第２Ｐ型ＭＯＳトランジスター１２６２を含んでいる。具体的には、第１Ｐ型ＭＯＳトランジスター１２６１のソース電極は第１電源線１１１に接続され、ドレイン電極は第２Ｐ型ＭＯＳトランジスター１２６２のソース電極に接続され、ゲート電極は第１制御線１１５に接続されている。また、第２Ｐ型ＭＯＳトランジスター１２６２のドレイン電極は第１スイッチ回路１２６および第２スイッチ回路１２７の共通出力端子Ｐ２に接続され、ゲート電極は共通入力端子Ｐ１に接続されている。

第２スイッチ回路１２７は、直列に接続されている第１Ｎ型ＭＯＳトランジスター１２７１および第２Ｎ型ＭＯＳトランジスター１２７２を含んでいる。具体的には、第１Ｎ型ＭＯＳトランジスター１２７１のソース電極は第２電源線１１２に接続され、ドレイン電極は第２Ｎ型ＭＯＳトランジスター１２７２のソース電極に接続され、ゲート電極は第２制御線１１６に接続されている。また、第２Ｎ型ＭＯＳトランジスター１２７２のドレイン電極は共通出力端子Ｐ２に接続され、ゲート電極は共通入力端子Ｐ１に接続されている。

画素電極１２１は、共通出力端子Ｐ２に接続されている。一方、共通電極２０２は、第４電源線１１４に接続されている。そして、画素電極１２１と共通電極２０２との間に電気泳動物質層７が設けられている。

また、コンデンサー１２８は、共通出力端子Ｐ２と第３電源線１１３との間に設けられている。

以上のように、アクティブマトリクス回路基板１００は、画素１０２を含む画像表示部１０３を備える電極基板１２０（基板）と、第１電源線１１１と、第２電源線１１２と、第３電源線１１３と、第４電源線１１４と、第１制御線１１５と、第２制御線１１６と、画素１０２に対応して設けられている画素電極１２１およびメモリー回路１２５と、第３電源線１１３と画素電極１２１との間に設けられているコンデンサー１２８と、第１電源線１１１と画素電極１２１との間に設けられ、メモリー回路１２５の出力と第１制御線１１５の電位とに基づいて動作する第１スイッチ回路１２６と、第２電源線１１２と画素電極１２１との間に設けられ、メモリー回路１２５の出力と第２制御線１１６の電位とに基づいて動作する第２スイッチ回路１２７と、を有する。

次に、画像表示部１０３の周辺に設けられる回路等について説明する。
走査線駆動回路１０６は、複数の走査線１０４に接続されており、駆動用ＴＦＴ１２４のオンタイミングを規定する選択信号を、走査線１０４を介して駆動用ＴＦＴ１２４のゲート電極に供給する。

また、データ線駆動回路１０７は、複数のデータ線１０５に接続されており、１ビットの画像データを規定する画像信号を、データ線１０５を介して駆動用ＴＦＴ１２４のソース電極に供給する。

また、共通電源変調回路１０８は、第１電源線１１１、第２電源線１１２、第３電源線１１３、第４電源線１１４、第１制御線１１５、第２制御線１１６、および定電位線１１７に接続されており、これらの各配線を電気的に接続および切断する。

なお、これらの走査線駆動回路１０６、データ線駆動回路１０７および共通電源変調回路１０８は、それぞれその動作が制御部１１０によって制御される。具体的には、制御部１１０は、図示しない外部の上位制御装置から入力される信号に基づいて、走査線駆動回路１０６、データ線駆動回路１０７および共通電源変調回路１０８の動作を制御する。

＜表示装置の駆動方法＞
次に、本発明の表示装置の駆動方法の第１実施形態について説明する。

図４は、本発明の表示装置の駆動方法の第１実施形態を示すタイミングチャートである。

図４に示すように、本実施形態に係る駆動方法では、表示の切り換えにあたり、まず、駆動用ＴＦＴ１２４をオンにして、データ線１０５から画像信号を供給する。これにより、メモリー回路１２５に画像データｄを記憶させる。なお、メモリー回路１２５に記憶された画像データｄは、駆動用ＴＦＴ１２４をオフにしても維持されるので、電気泳動表示装置１の表示において定期的なリフレッシュ動作が不要になる。これにより、消費電力を削減することができる。

次に、図４に示すように、０［Ｖ］とＶの２値の電位からなるパルス波形の共通電位信号Ｖｃｏｍを共通電極２０２に供給する。ここで、高電位側の電位Ｖは、一般に５Ｖ以上２０Ｖ以下程度とされる。

また、共通電位信号Ｖｃｏｍの供給の際には、第１電源線１１１に対して電位Ｖを印加するとともに、第２電源線１１２に対して電位０［Ｖ］を印加しておく。

ここで、メモリー回路１２５から第１スイッチ回路１２６に対して供給される画像データｄが「０」であり、かつ、第１制御線１１５から第１スイッチ回路１２６に対して供給される第１制御信号φ１がローレベル（図４では０）である場合、第１スイッチ回路１２６は導通状態となる。一方、画像データｄが「１」であったり、第１制御信号φ１がハイレベル（図４では１）であったりする場合には、第１スイッチ回路１２６は遮断状態となる。

また、メモリー回路１２５から第２スイッチ回路１２７に対して供給される画像データｄが「１」であり、かつ、第２制御線１１６から第２スイッチ回路１２７に対して供給される第２制御信号φ２がハイレベル（図４では１）である場合、第２スイッチ回路１２７は導通状態となる。一方、画像データｄが「０」であったり、第２制御信号φ２がローレベル（図４では０）であったりする場合には、第２スイッチ回路１２７は遮断状態となる。

したがって、以下、画像データｄが「０」であるか、「１」であるか、に場合を分けて説明する。

まず、画像データｄが「０」である場合について、共通電位信号Ｖｃｏｍが０［Ｖ］である期間からＶである期間へ遷移するときの信号の流れについて説明する。

画像データｄが「０」である場合、第２スイッチ回路１２７は遮断状態になるため、共通電位信号Ｖｃｏｍが０［Ｖ］である期間Ｔ１において、第１制御信号φ１としてローレベルを供給することにより、第１スイッチ回路１２６が導通状態となる。これにより、共通出力端子Ｐ２は、第１電源線１１１と導通することとなる。その結果、第１スイッチ回路１２６および共通出力端子Ｐ２を介して第１電源線１１１から画素電極１２１に対して、図４に示すように電位Ｖの駆動信号Ｖｐｉｘ（Ｌ）が供給される。

このとき、共通電極２０２の電位は０［Ｖ］であるため、画素電極１２１と共通電極２０２との間に大きさＶの電位差Ｖｐｉｘ（Ｌ）−Ｖｃｏｍが生じる。この電位差Ｖｐｉｘ（Ｌ）−Ｖｃｏｍにより生じた電界に応じて電気泳動物質層７に含まれている粒子７１が泳動する。また、それとともに、コンデンサー１２８の端子間にも同様の電位差が生じるので、コンデンサー１２８が大きさＶの電位差によって充電され、画素電極１２１側の端子が高電位側となる。

次に、共通電位信号Ｖｃｏｍが０［Ｖ］からＶに変化する手前（期間Ｔ１と期間Ｔ２との境界の手前）において、第１制御信号φ１をハイレベルに変更する。これにより、第１スイッチ回路１２６が遮断状態となる。このとき、第２スイッチ回路１２７も遮断状態にあるので、画素電極１２１の駆動信号Ｖｐｉｘ（Ｌ）はコンデンサー１２８によって引き上げられ、図４に示すように２Ｖとなる。

一方、それとほぼ同時に、期間Ｔ１から期間Ｔ２に遷移することになるので、共通電位信号Ｖｃｏｍおよび第３電源線１１３に供給されている信号の双方がＶになり、共通電極２０２の電位を基準にしたときの画素電極１２１の電位は＋Ｖとなる。すなわち、画素電極１２１の駆動信号Ｖｐｉｘ（Ｌ）と共通電位信号Ｖｃｏｍとの電位差Ｖｐｉｘ（Ｌ）−Ｖｃｏｍは、図４に示すようにＶ（画素電極１２１が高電位側）となる。そして、この電位差Ｖｐｉｘ（Ｌ）−Ｖｃｏｍにより生じた電界に応じて粒子７１が泳動する。なお、この泳動に必要なエネルギーは、コンデンサー１２８に蓄えられていた電気エネルギーでまかなわれるため、放電に伴ってコンデンサー１２８の端子間の電位差は徐々に減少し、それに伴って、画素電極１２１の駆動信号Ｖｐｉｘ（Ｌ）も、図４に示すように２Ｖから徐々に低下する。その結果、電位差Ｖｐｉｘ（Ｌ）−ＶｃｏｍもＶから徐々に低下するものの、その間は粒子７１を泳動させることができる。

なお、第１制御信号φ１をハイレベルに変更するタイミングは、共通電位信号Ｖｃｏｍが０［Ｖ］からＶに変化する手前のタイミングであればよく、そのタイミングのずれの長さ（図４の期間ｔ１）は特に限定されない。一例として、共通電位信号Ｖｃｏｍのパルス波形の半周期の１０００分の１以上１０分の１以下程度であるのが好ましい。

次に、期間Ｔ３に遷移するが、期間Ｔ３では前述した期間Ｔ１と同様の挙動になるため、再び、画素電極１２１と共通電極２０２との間に大きさＶの電位差が生じ、この電位差により生じた電界に応じて電気泳動物質層７に含まれている粒子７１が泳動する。そして、これ以降は、期間Ｔ２の挙動と期間Ｔ１の挙動とを繰り返すこととなる。

続いて、画像データｄが「１」である場合について、共通電位信号ＶｃｏｍがＶである期間から０［Ｖ］である期間へ遷移するときの信号の流れについて説明する。

画像データｄが「１」である場合、第１スイッチ回路１２６は遮断状態になるため、共通電位信号ＶｃｏｍがＶである期間Ｔ２において、第２制御信号φ２としてハイレベルを供給することにより、第２スイッチ回路１２７が導通状態となる。これにより、共通出力端子Ｐ２は、第２電源線１１２と導通することとなる。その結果、第２スイッチ回路１２７および共通出力端子Ｐ２を介して第２電源線１１２から画素電極１２１に対して、図４に示すように０［Ｖ］の駆動信号Ｖｐｉｘ（Ｈ）が供給される。

このとき、共通電極２０２の電位はＶであるため、画素電極１２１と共通電極２０２との間に大きさＶの電位差が生じる。この電位差により生じた電界に応じて電気泳動物質層７に含まれている粒子７１が泳動する。また、それとともに、コンデンサー１２８の端子間にも同様の電位差が生じるので、コンデンサー１２８が大きさＶの電位差によって充電され、画素電極１２１側の端子が低電位側となる。

次に、共通電位信号ＶｃｏｍがＶから０［Ｖ］に変化する手前（期間Ｔ２と期間Ｔ３との境界の手前）において、第２制御信号φ２をローレベルに変更する。これにより、第２スイッチ回路１２７が遮断状態となる。このとき、第１スイッチ回路１２６も遮断状態にあるので、画素電極１２１の駆動信号Ｖｐｉｘ（Ｈ）はコンデンサー１２８によって引き下げられ、図４に示すように−Ｖとなる。

一方、それとほぼ同時に、期間Ｔ２から期間Ｔ３に遷移することになるので、共通電位信号Ｖｃｏｍおよび第３電源線１１３に供給されている信号の双方が０［Ｖ］になり、共通電極２０２の電位を基準にしたときの画素電極１２１の電位は−Ｖとなる。すなわち、画素電極１２１の駆動信号Ｖｐｉｘ（Ｈ）と共通電位信号Ｖｃｏｍとの電位差Ｖｐｉｘ（Ｈ）−Ｖｃｏｍは、図４に示すようにＶ（画素電極１２１側が低電位側）となる。そして、この電位差Ｖｐｉｘ（Ｈ）−Ｖｃｏｍにより生じた電界に応じて粒子７１が泳動する。なお、この泳動に必要なエネルギーは、コンデンサー１２８に蓄えられていた電気エネルギーでまかなわれるため、放電に伴ってコンデンサー１２８の端子間の電位差は徐々に減少し、それに伴って、画素電極１２１の駆動信号Ｖｐｉｘ（Ｈ）も、図４に示すように−Ｖから徐々に上昇する。その結果、電位差Ｖｐｉｘ（Ｈ）−ＶｃｏｍもＶから徐々に低下するものの、その間は粒子７１を泳動させることができる。

なお、第２制御信号φ２をローレベルに変更するタイミングは、共通電位信号ＶｃｏｍがＶから０［Ｖ］に変化する手前のタイミングであればよく、そのタイミングのずれの長さ（図４の期間ｔ２）は特に限定されない。一例として、共通電位信号Ｖｃｏｍのパルス波形の半周期の１０００分の１以上１０分の１以下程度であるのが好ましい。

次に、図示しない期間に遷移するが、この図示しない期間では前述した期間Ｔ２と同様の挙動になるため、再び、画素電極１２１と共通電極２０２との間に大きさＶの電位差が生じ、この電位差により生じた電界に応じて電気泳動物質層７に含まれている粒子７１が泳動する。そして、これ以降は、期間Ｔ３の挙動と期間Ｔ２の挙動とを繰り返すこととなる。

以上のように、本実施形態によれば、画素電極１２１と共通電極２０２との間においてゼロより大きい電位差を維持することができる。これにより、粒子７１が泳動しない期間を減らすことができる。その結果、画素電極１２１と共通電極２０２との間に印加する電圧を高めなくても粒子７１の泳動に要する時間を短縮し、表示の切り替えをより短時間で行い得る電気泳動表示装置１が得られる。また、逆に、表示の切り換えに要する時間を長くすることなく、画素電極１２１と共通電極２０２との間に印加する電圧を下げることができ、電気泳動表示装置１の消費電力を抑えることができる。

また、本実施形態に係る表示装置の駆動方法では、第３電源線１１３の電位および第４電源線１１４の電位を互いに同相で変化させるようになっている、すなわち、第３電源線１１３と第４電源線１１４の双方から同じ信号が供給されるようになっているので、上述したように電位が変化する手前において第１スイッチ回路１２６または第２スイッチ回路１２７を遮断状態にするように駆動させる。これにより、コンデンサー１２８に蓄えた電気エネルギーを放電させることなく画素電極１２１と共通電極２０２との間に供給し、粒子７１の泳動に利用することができる。その結果、画素電極１２１と共通電極２０２との間の電位差がゼロになる時間を減らしたり、無くしたりすることが、比較的簡単な回路構成によって実現することができる。

なお、上記の説明では、第４電源線１１４と同じ信号が第３電源線１１３から供給される例について説明している。この場合、第３電源線１１３および第４電源線１１４が兼用になっていてもよい。これにより、１本の配線が第３電源線１１３と第４電源線１１４になり得るため、配線の本数を減らすことができる。その結果、アクティブマトリクス回路基板１００の配線の簡素化を図ることができる。

一方、第３電源線１１３からは第４電源線１１４と異なる信号が供給されてもよい。異なる信号としては、例えば、第４電源線１１４の信号と同相で変化する信号であればよい。したがって、信号の波形の振幅が異なっていてもよく、信号の波形に電位差があってもよく、変化タイミングが多少ずれていてもよい。

なお、信号の波形に電位差があるとは、第４電源線１１４から供給されるパルス波形の共通電位信号が０［Ｖ］とＶの２値の電位からなる信号である場合、例えば、３［Ｖ］と３＋Ｖ［Ｖ］の２値の電位からなるパルス波形の信号が第３電源線１１３から供給されることをいう。

また、例えば信号の波形の振幅を大きくすることにより、コンデンサー１２８から電気エネルギーが供給されている期間では、画素電極１２１と共通電極２０２との間の電位差をより高くすることができるので、さらに高速で粒子７１を泳動させることができる。

また、本実施形態に係るアクティブマトリクス回路基板１００は、前述したような構成の第１スイッチ回路１２６および第２スイッチ回路１２７を備えていることから、さらに、以下のような効果が得られる。

すなわち、第１スイッチ回路１２６では、第１制御線１１５から供給される第１制御信号φ１として電圧の低い信号を用いた場合でも、第１制御信号φ１によって駆動信号Ｖｐｉｘ（Ｌ）の供給を制御することにより、駆動信号Ｖｐｉｘ（Ｌ）が画素電極１２１に供給されるため、結果的には、画素電極１２１と共通電極２０２との間により大きな電位差を生じさせることができる。

同様に、第２スイッチ回路１２７では、第２制御線１１６から供給される第２制御信号φ２として電圧の低い信号を用いた場合でも、第２制御信号φ２によって駆動信号Ｖｐｉｘ（Ｈ）の供給を制御することにより、駆動信号Ｖｐｉｘ（Ｈ）が画素電極１２１に供給されるため、結果的には、画素電極１２１と共通電極２０２との間により大きな電位差を生じさせることができる。
以上により、消費電力を抑えつつ、粒子７１の泳動速度を高めることができる。

また、第１スイッチ回路１２６および第２スイッチ回路１２７は、第２Ｐ型ＭＯＳトランジスター１２６２および第２Ｎ型ＭＯＳトランジスター１２７２の各ゲート電極に供給される画像データに基づいて互いに排他的にオンとオフとが切り替わるとともに、第１制御信号φ１および第２制御信号φ２によってもオンとオフとを切り替えることができる。このため、第１スイッチ回路１２６および第２スイッチ回路１２７は、その動作が容易に制御されることとなり、画素電極１２１やコンデンサー１２８に供給する信号を制御し易いものとなる。

また、第１制御信号φ１や第２制御信号φ２は、前述した共通電位信号Ｖｃｏｍに対して独立に供給可能である。このため、第１スイッチ回路１２６や第２スイッチ回路１２７を共通電位信号Ｖｃｏｍの波形とは独立して動作させることができる。かかる観点からも、画素電極１２１やコンデンサー１２８に供給する信号が制御され易くなる。

≪第２実施形態≫
次に、本発明の第２実施形態について説明する。

図５は、本発明のアクティブマトリクス回路基板の第２実施形態を示すブロック図である。なお、図５は、１つの画素における回路構成を示す図である。

以下、第２実施形態について説明するが、以下の説明では第１実施形態との相違点を中心に説明し、同様の事項についてはその説明を省略する。なお、前述した第１実施形態と同様の構成には、同一符号を付してある。

本実施形態に係るアクティブマトリクス回路基板１００は、第１制御線１１５（Ｓ１）と第２制御線１１６（Ｓ２）とが兼用になっていること以外、第１実施形態と同様である。すなわち、図５にアクティブマトリクス回路基板１００は、図３における第２制御線１１６に相当する配線が省略されている一方、図３における第１制御線１１５に相当する配線が、第１制御線１１５と第２制御線１１６との兼用になっている。これにより、１本の配線が第１制御線１１５と第２制御線１１６になり得るため、配線の本数を減らすことができ、アクティブマトリクス回路基板１００の配線を簡素化することができる。

また、第２スイッチ回路１２７に含まれている第１Ｎ型ＭＯＳトランジスター１２７１のゲート電極は、第１制御線１１５と第２制御線１１６の兼用配線に接続されている。

次に、図５に示すアクティブマトリクス回路基板１００を含む電気泳動表示装置の駆動方法（第２実施形態に係る表示装置の駆動方法）について説明する。

図６は、本発明の表示装置の駆動方法の第２実施形態を示すタイミングチャートである。

図６に示すように、本実施形態に係る駆動方法では、第１制御信号φ１および第２制御信号φ２が同一波形の信号である以外、第１実施形態と同様である。

まず、画像データｄが「０」である場合について、信号の流れを説明する。
画像データｄが「０」である場合、共通電位信号Ｖｃｏｍが０［Ｖ］からＶに変化する（期間Ｔ１から期間Ｔ２に遷移する）手前において、第１制御信号φ１および第２制御信号φ２をハイレベル（図６では１）に変更する。これにより、第１スイッチ回路１２６および第２スイッチ回路１２７の双方が遮断状態になるので、画素電極１２１の駆動信号Ｖｐｉｘ（Ｌ）はコンデンサー１２８によって引き上げられ、図６に示すように２Ｖとなった後、徐々に低下する。

次に、共通電位信号ＶｃｏｍがＶから０［Ｖ］に変化する（期間Ｔ２から期間Ｔ３に遷移する）手前において、第１制御信号φ１および第２制御信号φ２をローレベルに変更する。これにより、第１スイッチ回路１２６が導通状態となる。これにより、図６に示すように駆動信号Ｖｐｉｘ（Ｌ）が電位Ｖまで降下する。この瞬間、共通電極２０２の電位はＶであるため、画素電極１２１と共通電極２０２との間の電位差Ｖｐｉｘ（Ｌ）−Ｖｃｏｍは、図６に示すように一瞬０［Ｖ］となる。

その後、期間Ｔ３に遷移すると、第１制御信号φ１および第２制御信号φ２の変化に遅れて共通電位信号ＶｃｏｍがＶになるため、画素電極１２１と共通電極２０２との間の電位差Ｖｐｉｘ（Ｌ）−Ｖｃｏｍは、図６に示すようにＶ（画素電極１２１側が高電位側）となる。

続いて、画像データｄが「１」である場合について、信号の流れを説明する。
画像データｄが「１」である場合、共通電位信号ＶｃｏｍがＶから０［Ｖ］に変化する（期間Ｔ２から期間Ｔ３に遷移する）手前において、第１制御信号φ１および第２制御信号φ２をローレベルに変更する。これにより、第１スイッチ回路１２６および第２スイッチ回路１２７の双方が遮断状態になるので、画素電極１２１の駆動信号Ｖｐｉｘ（Ｈ）はコンデンサー１２８によって引き下げられ、図６に示すように−Ｖとなった後、徐々に上昇する。

次に、共通電位信号Ｖｃｏｍが０［Ｖ］からＶに変化する（期間Ｔ１から期間Ｔ２に遷移する）手前において、第１制御信号φ１および第２制御信号φ２をハイレベルに変更する。これにより、第２スイッチ回路１２７が導通状態となる。これにより、図６に示す駆動信号Ｖｐｉｘ（Ｈ）が電位０［Ｖ］まで上昇する。この瞬間、共通電極２０２の電位は０［Ｖ］であるため、画素電極１２１と共通電極２０２との間の電位差Ｖｐｉｘ（Ｈ）−Ｖｃｏｍは、図６に示すように一瞬０［Ｖ］となる。

その後、期間Ｔ２に遷移すると、第１制御信号φ１および第２制御信号φ２の変化に遅れて共通電位信号ＶｃｏｍがＶになるため、画素電極１２１と共通電極２０２との間の電位差Ｖｐｉｘ（Ｈ）−Ｖｃｏｍは、図６に示すようにＶ（画素電極１２１側が高電位側）となる。

以上のように、本実施形態によれば、画素電極１２１と共通電極２０２との間では、一瞬の間だけ電位差がゼロになる期間があるものの、ほとんどの期間においてゼロより大きい電位差を維持することができる。これにより、粒子７１が泳動しない期間を減らすことができる。その結果、画素電極１２１と共通電極２０２との間に印加する電圧を高めなくても粒子７１の泳動に要する時間を短縮し、表示の切り替えをより短時間で行い得る電気泳動表示装置１が得られる。また、逆に、表示の切り換えに要する時間を長くすることなく、画素電極１２１と共通電極２０２との間に印加する電圧を下げることができ、電気泳動表示装置１の消費電力を抑えることができる。
このような第２実施形態においても、第１実施形態と同様の効果が得られる。

≪第３実施形態≫
次に、本発明の第３実施形態について説明する。

図７は、本発明のアクティブマトリクス回路基板の第３実施形態を示すブロック図である。なお、図７は、１つの画素における回路構成を示す図である。

以下、第３実施形態について説明するが、以下の説明では第１、第２実施形態との相違点を中心に説明し、同様の事項についてはその説明を省略する。なお、前述した第１、第２実施形態と同様の構成には、同一符号を付してある。

第３実施形態は、第１スイッチ回路１２６および第２スイッチ回路１２７が、電流の逆流を防止する回路としてダイオード１２６３、１２７３を含んでいること以外、第１、第２実施形態と同様である。

すなわち、第１、第２実施形態では、それぞれ画素電極１２１の駆動信号Ｖｐｉｘ（Ｌ）が２Ｖになる期間が存在する。この期間では、画素電極１２１の電位が第１電源線１１１の電位よりも高いため、仮に第１スイッチ回路１２６が導通状態になっている場合、第１スイッチ回路１２６において電流が逆流してしまうおそれがある。

同様に、第１、第２実施形態では、それぞれ画素電極１２１の駆動信号Ｖｐｉｘ（Ｈ）が−Ｖになる期間が存在する。この期間では、第２電源線１１２の電位が画素電極１２１の電位よりも高いため、仮に第２スイッチ回路１２７が導通状態になっている場合、第２スイッチ回路１２７において電流が逆流してしまうおそれがある。

このような電流の逆流が生じると、第１スイッチ回路１２６や第２スイッチ回路１２７の損傷を招くおそれがある。

そこで、第３実施形態では、前述したように、第１スイッチ回路１２６がダイオード１２６３を含み、第２スイッチ回路１２７がダイオード１２７３を含んでいる。これにより、上述したような期間において、仮に第１スイッチ回路１２６や第２スイッチ回路１２７が導通状態になっていたとしても、電流の逆流を防止して損傷の発生を防止することができる。その結果、より信頼性の高いアクティブマトリクス回路基板１００および電気泳動表示装置が得られる。

なお、電流の逆流を防止する回路は、ダイオードに限定されず、その他の構成の回路であってもよい。

また、電流の逆流を防止する回路が設けられる位置は、図７に示すような第１Ｐ型ＭＯＳトランジスター１２６１と第２Ｐ型ＭＯＳトランジスター１２６２との間、および、第１Ｎ型ＭＯＳトランジスター１２７１と第２Ｎ型ＭＯＳトランジスター１２７２との間に限定されない。例えば、第２Ｐ型ＭＯＳトランジスター１２６２と共通出力端子Ｐ２との間、および、第２Ｎ型ＭＯＳトランジスター１２７２と共通出力端子Ｐ２との間であってもよい。

また、第１スイッチ回路１２６および第２スイッチ回路１２７は、上述したように、その双方が電流の逆流を防止する回路を含んでいることが好ましいが、必ずしも双方が含んでいる必要はない。すなわち、第１スイッチ回路１２６および第２スイッチ回路１２７は、少なくとも一方が電流の逆流を防止する回路を含んでいればよい。その場合でも、少なくとも一方のスイッチ回路において損傷の発生を防止することができる。
このような第３実施形態においても、第１、第２実施形態と同様の効果が得られる。

≪第４実施形態≫
次に、本発明の第４実施形態について説明する。

図８は、本発明のアクティブマトリクス回路基板の第４実施形態を示すブロック図である。なお、図８は、１つの画素における回路構成を示す図である。

以下、第４実施形態について説明するが、以下の説明では第１〜第３実施形態との相違点を中心に説明し、同様の事項についてはその説明を省略する。なお、前述した第１〜第３実施形態と同様の構成には、同一符号を付してある。

第４実施形態は、配線およびメモリー回路１２５の回路構成が異なる以外、第１実施形態と同様である。

すなわち、第４実施形態に係る画素１０２には、さらに、高電位線１１８が配置されている。
高電位線１１８は、メモリー回路１２５に高電位側の電位信号を供給する。

図８に示すメモリー回路１２５は、２つのＰ型ＭＯＳトランジスター１２５２、１２５３と、２つのＮ型ＭＯＳトランジスター１２５４、１２５５と、を含むＣ−ＭＯＳ（Complementary Metal Oxide Semiconductor）型ＳＲＡＭ（Static Random Access Memory）である。

このうち、Ｐ型ＭＯＳトランジスター１２５２のソース電極は高電位線１１８に接続され、ドレイン電極は駆動用ＴＦＴ１２４のドレイン電極に接続され、ゲート電極はＮ型ＭＯＳトランジスター１２５４のゲート電極に接続されている。また、Ｐ型ＭＯＳトランジスター１２５３のソース電極は高電位線１１８に接続され、ドレイン電極は第１スイッチ回路１２６および第２スイッチ回路１２７の共通入力端子Ｐ１に接続され、ゲート電極はＮ型ＭＯＳトランジスター１２５５のゲート電極に接続されている。

また、Ｎ型ＭＯＳトランジスター１２５４のソース電極は定電位線１１７に接続され、ドレイン電極は駆動用ＴＦＴ１２４のドレイン電極に接続され、ゲート電極はＰ型ＭＯＳトランジスター１２５２のゲート電極に接続されている。また、Ｎ型ＭＯＳトランジスター１２５５のソース電極は定電位線１１７に接続され、ドレイン電極は第１スイッチ回路１２６および第２スイッチ回路１２７の共通入力端子Ｐ１に接続され、ゲート電極はＰ型ＭＯＳトランジスター１２５３のゲート電極に接続されている。

また、Ｐ型ＭＯＳトランジスター１２５２のドレイン電極およびＮ型ＭＯＳトランジスター１２５４のドレイン電極は、Ｐ型ＭＯＳトランジスター１２５３のゲート電極およびＮ型ＭＯＳトランジスター１２５５のゲート電極に接続されている。

さらに、Ｐ型ＭＯＳトランジスター１２５２のゲート電極およびＮ型ＭＯＳトランジスター１２５４のゲート電極は、Ｐ型ＭＯＳトランジスター１２５３のドレイン電極およびＮ型ＭＯＳトランジスター１２５５のドレイン電極に接続されている。
このような第４実施形態においても、第１〜第３実施形態と同様の効果が得られる。

≪第５実施形態≫
次に、本発明の第５実施形態について説明する。

図９は、本発明のアクティブマトリクス回路基板の第５実施形態を示すブロック図である。なお、図９は、１つの画素における回路構成を示す図である。

以下、第５実施形態について説明するが、以下の説明では第１〜第４実施形態との相違点を中心に説明し、同様の事項についてはその説明を省略する。なお、前述した第１〜第４実施形態と同様の構成には、同一符号を付してある。

第５実施形態は、第１スイッチ回路１２６および第２スイッチ回路１２７の回路構成が異なる以外、第４実施形態と同様である。

すなわち、図９に示す第１スイッチ回路１２６および第２スイッチ回路１２７は、それぞれトランスファーゲートで構成されている。

具体的には、第１スイッチ回路１２６は、Ｐ型ＭＯＳトランジスター１２６ａと、Ｎ型ＭＯＳトランジスター１２６ｂと、を含んでいる。このうち、Ｐ型ＭＯＳトランジスター１２６ａのソース電極は第１制御線１１５を兼用している第１電源線１１１に接続され、ドレイン電極は画素電極１２１に接続され、ゲート電極は駆動用ＴＦＴ１２４のドレイン電極に接続されている。

また、Ｎ型ＭＯＳトランジスター１２６ｂのソース電極は第１制御線１１５を兼用している第１電源線１１１に接続され、ドレイン電極は画素電極１２１に接続され、ゲート電極はメモリー回路１２５の出力端子に接続されている。

一方、第２スイッチ回路１２７は、Ｎ型ＭＯＳトランジスター１２７ａと、Ｐ型ＭＯＳトランジスター１２７ｂと、を含んでいる。このうち、Ｎ型ＭＯＳトランジスター１２７ａのソース電極は第２制御線１１６を兼用している第２電源線１１２に接続され、ドレイン電極は画素電極１２１に接続され、ゲート電極は駆動用ＴＦＴ１２４のドレイン電極に接続されている。

また、Ｐ型ＭＯＳトランジスター１２７ｂのソース電極は第２制御線１１６を兼用している第２電源線１１２に接続され、ドレイン電極は画素電極１２１に接続され、ゲート電極はメモリー回路１２５の出力端子に接続されている。
このような第５実施形態においても、第１〜第４実施形態と同様の効果が得られる。

また、第５実施形態では、必要に応じて、第１電源線１１１から供給される駆動信号と第２電源線１１２から供給される駆動信号とを定期的に入れ替えるようにしてもよい。すなわち、このような入れ替えの動作を行ったとしても、表示に影響を及ぼすことがない。それに加え、一定の方向に電流を流し続けることによる弊害、例えば半導体材料の特性が劣化するといった弊害の発生を抑制することができる。

（電子機器）
次に、本発明の電子機器の実施形態について説明する。本実施形態に係る電子機器は、前記実施形態に係る表示装置を備えている。

図１１は、本発明の電子機器の実施形態が適用された腕時計の正面図である。
図１１に示す腕時計４０１（本発明の電子機器の実施形態）は、時計ケース４０２と、時計ケース４０２に連結された一対のバンド４０３と、を備えている。時計ケース４０２の正面には、電気泳動表示装置４０５（本発明の表示装置の実施形態）と、秒針４２１と、分針４２２と、時針４２３と、が設けられている。時計ケース４０２の側面には、操作子としての竜頭４１０と操作ボタン４１１とが設けられている。

図１２は、図１１に示す腕時計の側断面図である。
図１２に示す時計ケース４０２の内部には収容部４０２Ａが設けられている。収容部４０２Ａには、ムーブメント４０４と電気泳動表示装置４０５とが収容されている。収容部４０２Ａの一端側（時計正面側）には、ガラス製または樹脂製の透明カバー４０７が設けられている。収容部４０２Ａの他端側（時計裏側）には、パッキン４０８を介して裏蓋４０９が螺合され、裏蓋４０９および透明カバー４０７により時計ケース４０２が密封されている。

ムーブメント４０４は、秒針４２１、分針４２２および時針４２３からなるアナログ指針が連結された運針機構（図示せず）を有している。この運針機構がアナログ指針を回転駆動し、設定された時刻を表示する時刻表示部として機能する。

電気泳動表示装置４０５は、ムーブメント４０４の時計正面側に配置され、腕時計４０１の表示部を構成する。電気泳動表示装置４０５の表示面は、ここでは円形状であるが、例えば正八角形状、十六角形状など、他の形状としてもよい。電気泳動表示装置４０５の中央部には、電気泳動表示装置４０５の表裏を貫通する貫通孔４０５Ａが形成されている。貫通孔４０５Ａには、ムーブメント４０４の運針機構（図示せず）の秒車４２４、二番車４２５および筒車４２６の各軸が挿入されている。各軸の先端には秒針４２１、分針４２２および時針４２３がそれぞれ取り付けられている。

本発明の電子機器は、時計以外にも適用される。
図１３は、本発明の電子機器の実施形態が適用された電子ペーパーの構成を示す斜視図である。

図１３に示す電子ペーパー５００は、表示部５０１（本発明の表示装置の実施形態）を備えている。電子ペーパー５００は可撓性を有し、従来の紙と同様の質感および柔軟性を有する書換え可能なシートからなる本体５０２を備えている。

図１４は、本発明の電子機器の実施形態が適用された電子ノートの構成を示す斜視図である。

図１４に示す電子ノート６００は、図１３に示す電子ペーパー５００が複数枚束ねられ、かつ、カバー６０１に挟まれてなるものである。カバー６０１は、例えば外部の装置から送られる表示データを入力する表示データ入力手段（図示せず）を備える。これにより、その表示データに応じて、電子ペーパーが束ねられた状態のまま、表示内容の変更や更新を行うことができる。

以上のような腕時計４０１、電子ペーパー５００および電子ノート６００等の電子機器は、本発明の表示装置を備えていることで、アクティブマトリクス回路基板１００によってもたらされる効果を享受することができるので、表示の切り替え速度が速いものとなる。

以上、本発明のアクティブマトリクス回路基板、表示装置、表示装置の駆動方法および電子機器について、図示の実施形態に基づいて説明したが、本発明はこれに限定されるものではない。

例えば、アクティブマトリクス回路基板、表示装置および電子機器では、各部の構成は、同様の機能を有する任意の構成のものに置換することができ、また、他の任意の構成を付加することもできる。具体的には、メモリー回路、スイッチ回路、コンデンサー、ダイオード等は、同様の機能を有する回路や素子等で代替可能である。

また、表示装置の駆動方法は、前記実施形態に任意の目的の工程が追加されたものであってもよい。

また、アクティブマトリクス回路基板を適用可能な表示装置は、電気泳動表示装置に限定されず、電界を利用して表示媒体を駆動して表示を切り替えるその他の表示装置であってもよい。

１…電気泳動表示装置、７…電気泳動物質層、１０…バックプレーン、２０…フロントプレーン、７０…分散液、７１…粒子、７１ａ…黒粒子、７１ｂ…白粒子、７２…分散媒、９１…隔壁、９２…封止部、１００…アクティブマトリクス回路基板、１０２…画素、１０３…画像表示部、１０４…走査線、１０５…データ線、１０６…走査線駆動回路、１０７…データ線駆動回路、１０８…共通電源変調回路、１１０…制御部、１１１…第１電源線、１１２…第２電源線、１１３…第３電源線、１１４…第４電源線、１１５…第１制御線、１１６…第２制御線、１１７…定電位線、１１８…高電位線、１２０…電極基板、１２１…画素電極、１２４…駆動用ＴＦＴ、１２５…メモリー回路、１２６…第１スイッチ回路、１２６ａ…Ｐ型ＭＯＳトランジスター、１２６ｂ…Ｎ型ＭＯＳトランジスター、１２７…第２スイッチ回路、１２７ａ…Ｎ型ＭＯＳトランジスター、１２７ｂ…Ｐ型ＭＯＳトランジスター、１２８…コンデンサー、２０１…対向基板、２０２…共通電極、４０１…腕時計、４０２…時計ケース、４０２Ａ…収容部、４０３…バンド、４０４…ムーブメント、４０５…電気泳動表示装置、４０５Ａ…貫通孔、４０７…透明カバー、４０８…パッキン、４０９…裏蓋、４１０…竜頭、４１１…操作ボタン、４２１…秒針、４２２…分針、４２３…時針、４２４…秒車、４２５…二番車、４２６…筒車、５００…電子ペーパー、５０１…表示部、５０２…本体、６００…電子ノート、６０１…カバー、１２５１…コンデンサー、１２５２…Ｐ型ＭＯＳトランジスター、１２５３…Ｐ型ＭＯＳトランジスター、１２５４…Ｎ型ＭＯＳトランジスター、１２５５…Ｎ型ＭＯＳトランジスター、１２６１…第１Ｐ型ＭＯＳトランジスター、１２６２…第２Ｐ型ＭＯＳトランジスター、１２６３…ダイオード、１２７１…第１Ｎ型ＭＯＳトランジスター、１２７２…第２Ｎ型ＭＯＳトランジスター、１２７３…ダイオード、Ｐ１…共通入力端子、Ｐ２…共通出力端子、Ｔ１…期間、Ｔ２…期間、Ｔ３…期間、ｔ１…期間、ｔ２…期間

Claims (8)

1. 画素を含む画像表示部を備える基板と、
   第１電源線、第２電源線、第３電源線、第４電源線、第１制御線および第２制御線と、
   前記画素に対応して設けられている画素電極およびメモリー回路と、
   前記第４電源線と接続されている共通電極と、
   前記第３電源線と前記画素電極との間に設けられているコンデンサーと、
   前記第１電源線と前記画素電極との間に設けられ、前記メモリー回路の出力と前記第１制御線の電位とに基づいて動作する第１スイッチ回路と、
   前記第２電源線と前記画素電極との間に設けられ、前記メモリー回路の出力と前記第２制御線の電位とに基づいて動作する第２スイッチ回路と、
   を有し、
   前記第１制御線および前記第２制御線は、兼用になっている、ことを特徴とするアクティブマトリクス回路基板。
2. 前記第１スイッチ回路および前記第２スイッチ回路の少なくとも一方は、電流の逆流を防止する回路を含む請求項１に記載のアクティブマトリクス回路基板。
3. 前記第３電源線および前記第４電源線は、兼用になっている請求項１または２に記載のアクティブマトリクス回路基板。
4. 前記第１スイッチ回路は、直列に接続されている第１Ｐ型トランジスターおよび第２Ｐ型トランジスターを含み、前記第２スイッチ回路は、直列に接続されている第１Ｎ型トランジスターおよび第２Ｎ型トランジスターを含む請求項１ないし３のいずれか１項に記載のアクティブマトリクス回路基板。
5. さらに、
   走査線と、
   データ線と、
   前記画素に対応して設けられ、前記走査線および前記データ線と前記メモリー回路との間に設けられている画素スイッチング素子と、
   を有する請求項１ないし４のいずれか１項に記載のアクティブマトリクス回路基板。
6. 請求項１ないし５のいずれか１項に記載のアクティブマトリクス回路基板と、
   前記画素電極と前記共通電極との間に設けられている電気光学物質層と、
   を有することを特徴とする表示装置。
7. 請求項６に記載の表示装置を駆動する方法であって、
   前記第３電源線の電位および前記第４電源線の電位を互いに同相で変化させるとき、前記電位が変化する手前で前記第１スイッチ回路または前記第２スイッチ回路を遮断状態にすることを特徴とする表示装置の駆動方法。
8. 請求項６に記載の表示装置を備えることを特徴とする電子機器。

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