Deprecated: The each() function is deprecated. This message will be suppressed on further calls in /home/zhenxiangba/zhenxiangba.com/public_html/phproxy-improved-master/index.php on line 456
JP6867283B2 - 半導体装置の製造方法 - Google Patents
[go: Go Back, main page]

JP6867283B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP6867283B2
JP6867283B2 JP2017253643A JP2017253643A JP6867283B2 JP 6867283 B2 JP6867283 B2 JP 6867283B2 JP 2017253643 A JP2017253643 A JP 2017253643A JP 2017253643 A JP2017253643 A JP 2017253643A JP 6867283 B2 JP6867283 B2 JP 6867283B2
Authority
JP
Japan
Prior art keywords
region
insulating film
semiconductor
layer
etching
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2017253643A
Other languages
English (en)
Other versions
JP2019121632A (ja
Inventor
▲隆▼弘 丸山
▲隆▼弘 丸山
山本　芳樹
芳樹 山本
俊哉 齊藤
俊哉 齊藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2017253643A priority Critical patent/JP6867283B2/ja
Priority to US16/192,435 priority patent/US10529630B2/en
Priority to TW107141797A priority patent/TWI770315B/zh
Priority to CN201811612371.XA priority patent/CN109994489B/zh
Publication of JP2019121632A publication Critical patent/JP2019121632A/ja
Application granted granted Critical
Publication of JP6867283B2 publication Critical patent/JP6867283B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/201—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates the substrates comprising an insulating layer on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/01—Manufacture or treatment
    • H10D86/021—Manufacture or treatment of multiple TFTs
    • H10D86/0231—Manufacture or treatment of multiple TFTs using masks, e.g. half-tone masks
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D87/00—Integrated devices comprising both bulk components and either SOI or SOS components on the same substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P30/00—Ion implantation into wafers, substrates or parts of devices
    • H10P30/20—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping
    • H10P30/202—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping characterised by the semiconductor materials
    • H10P30/204—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping characterised by the semiconductor materials into Group IV semiconductors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P30/00—Ion implantation into wafers, substrates or parts of devices
    • H10P30/20—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping
    • H10P30/21—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping of electrically active species
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P30/00—Ion implantation into wafers, substrates or parts of devices
    • H10P30/20—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping
    • H10P30/28—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping characterised by an annealing step, e.g. for activation of dopants
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P50/00—Etching of wafers, substrates or parts of devices
    • H10P50/20—Dry etching; Plasma etching; Reactive-ion etching
    • H10P50/28—Dry etching; Plasma etching; Reactive-ion etching of insulating materials
    • H10P50/282—Dry etching; Plasma etching; Reactive-ion etching of insulating materials of inorganic materials
    • H10P50/283—Dry etching; Plasma etching; Reactive-ion etching of insulating materials of inorganic materials by chemical means
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P50/00—Etching of wafers, substrates or parts of devices
    • H10P50/73—Etching of wafers, substrates or parts of devices using masks for insulating materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P70/00—Cleaning of wafers, substrates or parts of devices
    • H10P70/20—Cleaning during device manufacture
    • H10P70/23—Cleaning during device manufacture during, before or after processing of insulating materials

Landscapes

  • Element Separation (AREA)
  • Drying Of Semiconductors (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

本発明は、半導体装置の製造方法に関し、例えば、ＳＯＩ基板を用いた半導体装置の製造技術に適用して有効な技術に関する。
半導体装置を製造するには、半導体基板に素子分離部を形成し、素子分離部で規定された半導体基板の活性領域にＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）などの半導体素子を形成し、半導体基板上に多層配線構造を形成する。また、半導体基板としてＳＯＩ基板を用いる技術がある。
特開２０１７−２２２５０号公報（特許文献１）には、半導体基板の表面上に埋め込み絶縁層を介して選択的に形成された半導体層に薄膜ＭＩＳＦＥＴが形成され、半導体基板の表面の他の領域に他のＭＩＳＦＥＴが形成された半導体装置が記載されている。
特開２００１−２０３１８５号公報（特許文献２）には、エッチングに関する技術が記載されている。
特開２０１７−２２２５０号公報 特開２００１−２０３１８５号公報
ＳＯＩ基板を用いて製造する半導体装置において、信頼性を向上させることが望まれる。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態によれば、半導体装置の製造方法は、（ａ）半導体基板と、前記半導体基板上の絶縁層と、前記絶縁層上の半導体層と、前記半導体層上の第１絶縁膜と、前記第１絶縁膜、前記半導体層および前記絶縁層を貫通して前記半導体基板に達する溝と、前記溝内に埋め込まれた素子分離部と、を有する基板を準備する工程を有する。前記絶縁層と前記第１絶縁膜と前記素子分離部とは同じ材料からなる。半導体装置の製造方法は、更に、（ｂ）前記基板の第１領域の前記第１絶縁膜を覆いかつ前記基板の前記第１領域とは異なる第２領域の前記第１絶縁膜を露出する第１マスク層を形成する工程、および、（ｃ）前記第１マスク層をエッチングマスクとして用いて、前記第２領域の前記第１絶縁膜を第１ドライエッチングにより除去して、前記第２領域の前記半導体層を露出させる工程、を有する。前記第１ドライエッチングには、フルオロカーボンガスを含有する第１ガスが用いられ、かつ、前記第１マスク層で覆われない前記素子分離部の前記第１ドライエッチングによるエッチング厚さは、前記第１ドライエッチングを開始する直前の段階での前記第１絶縁膜の第１厚さと前記半導体層の第２厚さとの合計以上である。半導体装置の製造方法は、更に、（ｄ）前記（ｃ）工程後、前記基板に対して酸素プラズマ処理を行う工程、（ｅ）前記（ｄ）工程後、前記第１マスク層をエッチングマスクとして用いて、前記第２領域の前記半導体層を第２ドライエッチングにより除去して前記第２領域の前記絶縁層を露出させる工程、および、（ｆ）前記（ｅ）工程後、前記第１マスク層を除去する工程、を有する。半導体装置の製造方法は、更に、（ｇ）前記第１領域の前記第１絶縁膜と前記第２領域の前記絶縁層とをエッチングにより除去して、前記第１領域の前記半導体層と前記第２領域の前記半導体基板とを露出させる工程、および、（ｈ）前記（ｉ）工程後、前記第１領域の前記半導体層に第１トランジスタを形成し、前記第２領域の前記半導体基板に第２トランジスタを形成する工程、を有する。
一実施の形態によれば、半導体装置の信頼性を向上させることができる。
一実施の形態の半導体装置の製造工程を示すプロセスフロー図である。 図１に続く半導体装置の製造工程を示すプロセスフロー図である。 一実施の形態の半導体装置の製造工程中の要部断面図である。 図３に続く半導体装置の製造工程中の要部断面図である。 図４に続く半導体装置の製造工程中の要部断面図である。 図５に続く半導体装置の製造工程中の要部断面図である。 図６に続く半導体装置の製造工程中の要部断面図である。 図７に続く半導体装置の製造工程中の要部断面図である。 図８に続く半導体装置の製造工程中の要部断面図である。 図９に続く半導体装置の製造工程中の要部断面図である。 図１０に続く半導体装置の製造工程中の要部断面図である。 図１１に続く半導体装置の製造工程中の要部断面図である。 図１２に続く半導体装置の製造工程中の要部断面図である。 図１３に続く半導体装置の製造工程中の要部断面図である。 図１４に続く半導体装置の製造工程中の要部断面図である。 図１５に続く半導体装置の製造工程中の要部断面図である。 図１６に続く半導体装置の製造工程中の要部断面図である。 図１７に続く半導体装置の製造工程中の要部断面図である。 図１８に続く半導体装置の製造工程中の要部断面図である。 図１９に続く半導体装置の製造工程中の要部断面図である。 図２０に続く半導体装置の製造工程中の要部断面図である。 図２１に続く半導体装置の製造工程中の要部断面図である。 図２２と同じ半導体装置の製造工程中の要部平面図である。 図２２と同じ半導体装置の製造工程中の要部平面図である。 図２２に続く半導体装置の製造工程中の要部断面図である。 図２５に続く半導体装置の製造工程中の要部断面図である。 図２６に続く半導体装置の製造工程中の要部断面図である。 図２７に続く半導体装置の製造工程中の要部断面図である。 図２８に続く半導体装置の製造工程中の要部断面図である。 図２９に続く半導体装置の製造工程中の要部断面図である。 図３０に続く半導体装置の製造工程中の要部断面図である。 図３１に続く半導体装置の製造工程中の要部断面図である。 図３２に続く半導体装置の製造工程中の要部断面図である。 図３３に続く半導体装置の製造工程中の要部断面図である。 検討例の半導体装置の製造工程を示すプロセスフロー図である。 検討例の半導体装置の製造工程中の要部断面図である。 図３６に続く検討例の半導体装置の製造工程中の要部断面図である。 図３７に続く検討例の半導体装置の製造工程中の要部断面図である。 図３８に続く検討例の半導体装置の製造工程中の要部断面図である。 図３９に続く検討例の半導体装置の製造工程中の要部断面図である。 図４０に続く検討例の半導体装置の製造工程中の要部断面図である。 図４１に続く検討例の半導体装置の製造工程中の要部断面図である。 図４２に続く検討例の半導体装置の製造工程中の要部断面図である。 図４３に続く検討例の半導体装置の製造工程中の要部断面図である。 図４４に続く検討例の半導体装置の製造工程中の要部断面図である。 検討例の半導体装置の製造工程中の要部平面図である。 他の実施の形態の半導体装置の製造工程を示すプロセスフロー図である。 他の実施の形態の半導体装置の製造工程を示すプロセスフロー図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
（実施の形態１）
＜半導体装置の製造工程について＞
本実施の形態の半導体装置の製造工程を図面を参照して説明する。図１および図２は、本発明の一実施の形態である半導体装置の製造工程を示すプロセスフロー図である。図３〜図３４は、本発明の一実施の形態である半導体装置の製造工程中の要部断面図または要部平面図である。なお、図３〜図３４のうち、図３〜図２２および図２５〜図３４は要部断面図であり、図２３および図２４は要部平面図である。
まず、図３に示されるように、ＳＯＩ（ＳＯＩ：Silicon On Insulator）基板１を用意（準備）する（図１のステップＳ１）。
ＳＯＩ基板１は、支持基板としての半導体基板ＳＢと、半導体基板ＳＢの主面上に形成された絶縁層（埋め込み絶縁膜）ＢＸと、絶縁層ＢＸの上面上に形成された半導体層ＳＭと、を有している。
半導体基板ＳＢは、絶縁層ＢＸと絶縁層ＢＸよりも上の構造とを支持する支持基板であるが、半導体基板でもある。半導体基板ＳＢは、好ましくは単結晶シリコン基板であり、例えばｐ型の単結晶シリコンからなる。例えば、１〜１０Ωｃｍ程度の比抵抗を有する単結晶シリコンにより、半導体基板ＳＢを形成することができる。半導体基板ＳＢの厚みは、例えば２５０〜８００μｍ程度とすることができる。絶縁層ＢＸは、好ましくは酸化シリコン膜であり、絶縁層ＢＸの厚さは、例えば１０〜２０ｎｍ程度とすることができる。絶縁層ＢＸが酸化シリコン膜の場合、絶縁層ＢＸはＢＯＸ（Buried Oxide）層とみなすこともできる。半導体層ＳＭは、単結晶シリコンなどからなる。例えば、１〜１０Ωｃｍ程度の比抵抗を有する単結晶シリコンにより、半導体層ＳＭを形成することができる。支持基板である半導体基板ＳＢの厚さに比べて半導体層ＳＭの厚さは薄く、半導体層ＳＭの厚さは、例えば１０〜３０ｎｍ程度とすることができる。これら半導体基板ＳＢ、絶縁層ＢＸおよび半導体層ＳＭにより、ＳＯＩ基板１が形成されている。
なお、ＳＯＩ基板１は、半導体装置が完成するまでＳＯＩ構造が維持される領域（平面領域）であるＳＯＩ領域（第１領域）１Ａと、後で半導体層ＳＭおよび絶縁層ＢＸが除去されてＳＯＩ構造ではなくなる領域（平面領域）であるバルク領域（第２領域）１Ｂとを有している。ＳＯＩ領域１Ａとバルク領域１Ｂとは、互いに異なる領域（平面領域）である。また、ＳＯＩ構造という場合に、絶縁層上の半導体層には、シリコン層（単結晶シリコン層）を好適に用いることができるが、これに限定されるものではなく、シリコン単結晶以外の半導体層を用いる場合もあり得る。
また、ＳＯＩ基板１において、半導体基板ＳＢの主面のうち、絶縁層ＢＸに接する側の主面を半導体基板ＳＢの上面と称し、半導体基板ＳＢの上面とは反対側の主面を、半導体基板ＳＢの裏面と称することとする。また、ＳＯＩ基板１において、絶縁層ＢＸの主面のうち、半導体基板ＳＢに接する側の主面を絶縁層ＢＸの下面と称し、半導体層ＳＭに接する側の主面を絶縁層ＢＸの上面と称し、絶縁層の上面と下面とは、互いに反対側の面である。また、半導体層ＳＭの主面のうち、絶縁層ＢＸに接する側の主面を半導体層ＳＭの下面と称し、半導体層ＳＭの下面とは反対側の主面を、半導体層ＳＭの上面と称する。
ＳＯＩ基板１の製造方法に制限はないが、例えば、ＳＩＭＯＸ（Separation by Implantation of Oxygen）法、貼り合わせ法またはスマートカットプロセスなどを用いて、ＳＯＩ基板１を製造することができる。
次に、図４に示されるように、ＳＯＩ基板１の主面上に、すなわち半導体層ＳＭの上面上に、絶縁膜（パッド絶縁膜）ＺＭ１を形成する（図１のステップＳ２）。絶縁膜ＺＭ１は、絶縁層ＢＸと同じ材料からなる。絶縁層ＢＸが酸化シリコンからなる場合は、絶縁膜ＺＭ１も酸化シリコンからなる。絶縁膜ＺＭ１は、例えばＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法などを用いて形成することができる。絶縁膜ＺＭ１の形成膜厚は、例えば５〜２０ｎｍ程度とすることができる。
次に、絶縁膜ＺＭ１上に絶縁膜ＺＭ２を形成する（図１のステップＳ３）。絶縁膜ＺＭ２は、絶縁膜ＺＭ１とは異なる材料からなる。絶縁層ＢＸおよび絶縁膜ＺＭ１が酸化シリコンからなる場合は、絶縁膜ＺＭ２は窒化シリコンからなることが好ましい。また、絶縁膜ＺＭ２は、後述の絶縁膜ＺＭ３とも異なる材料からなる。絶縁膜ＺＭ２は、例えばＣＶＤ法などを用いて形成することができる。絶縁膜ＺＭ２の形成膜厚は、例えば３０〜２００ｎｍ程度とすることができる。また、絶縁膜ＺＭ２は、絶縁膜ＺＭ１，ＺＭ３とは異なる材料からなることが必要であるが、原理的には絶縁体材料以外の材料膜（例えばシリコン膜）を絶縁膜ＺＭ２の代わりに用いることも可能である。
ここまでの工程（ステップＳ１〜Ｓ３）により、半導体基板ＳＢと、半導体基板ＳＢ上の絶縁層ＢＸと、絶縁層ＢＸ上の半導体層ＳＭと、半導体層ＳＭ上の絶縁膜ＺＭ１と、絶縁膜ＺＭ１上の絶縁膜ＺＭ２と、を有する基板が準備される。
次に、図５に示されるように、溝ＴＲを形成する（図１のステップＳ４）。溝ＴＲは、後述の素子分離部ＳＴを形成するための溝である。
溝ＴＲは、次のようにして形成することができる。すなわち、まず、絶縁膜ＺＭ２上にフォトリソグラフィ技術を用いてフォトレジストパターン（図示せず）を形成する。このフォトレジストパターンは、溝ＴＲ形成予定領域の絶縁膜ＺＭ２を露出し、それ以外の領域の絶縁膜ＺＭ２を覆うようなパターン（平面形状）を有している。それから、このフォトレジストパターンをエッチングマスクとして用いて絶縁膜ＺＭ２をエッチング（好ましくはドライエッチング）してパターニングする。これにより、溝ＴＲ形成予定領域の絶縁膜ＺＭ２が選択的に除去される。それから、このフォトレジストパターンを除去してから、絶縁膜ＺＭ２をエッチングマスク（ハードマスク）として用いて、絶縁膜ＺＭ１、半導体層ＳＭ、絶縁層ＢＸおよび半導体基板ＳＢをエッチング（好ましくはドライエッチング）することにより、溝ＴＲを形成することができる。
溝ＴＲは、絶縁膜ＺＭ２、絶縁膜ＺＭ１、半導体層ＳＭおよび絶縁層ＢＸを貫通し、溝ＴＲの底面（底部）が半導体基板ＳＢに到達している。すなわち、半導体基板ＳＢの厚みの途中に溝ＴＲの底面が位置している。このため、溝ＴＲの底面は、絶縁層ＢＸの下面よりも下方に位置しており、溝ＴＲの底面では、半導体基板ＳＢが露出されている。溝ＴＲの深さは、例えば２００〜４００ｎｍ程度とすることができる。
次に、図６に示されるように、絶縁膜ＺＭ２上に、溝ＴＲ内を埋めるように、絶縁膜ＺＭ３を形成する（図１のステップＳ５）。絶縁膜ＺＭ３は、素子分離部ＳＴ形成用の絶縁膜である。絶縁膜ＺＭ３と絶縁膜ＺＭ１と絶縁層ＢＸとは、同じ材料からなり、好ましくは、いずれも酸化シリコンからなる。絶縁膜ＺＭ３は、ＣＶＤ法などを用いて形成することができる。絶縁膜ＺＭ３の形成膜厚は、溝ＴＲ内を絶縁膜ＺＭ３で埋めるのに十分な膜厚に設定することが好ましい。
次に、図７に示されるように、絶縁膜ＺＭ３をＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法などを用いて研磨することにより、溝ＴＲの外部の絶縁膜ＺＭ３を除去し、溝ＴＲ内に絶縁膜ＺＭ３を残存させる（図１のステップＳ６）。これにより、図７に示されるように、溝ＴＲに埋め込まれた絶縁膜ＺＭ３からなる素子分離部（素子分離領域）ＳＴを形成することができる。素子分離部ＳＴは、溝ＴＲ内に形成される。
ステップＳ６の研磨処理の際、絶縁膜ＺＭ２は研磨ストッパ膜として機能し得る。すなわち、ステップＳ６では、絶縁膜ＺＭ３に比べて絶縁膜ＺＭ２が研磨されにくい（研磨速度が小さくなる）条件で研磨処理を行うことで、絶縁膜ＺＭ２を研磨ストッパ膜として機能させることができる。このため、絶縁膜ＺＭ２は、絶縁膜ＺＭ３とは異なる材料により形成する必要があり、絶縁膜ＺＭ３が酸化シリコンからなる場合は、絶縁膜ＺＭ２は、窒化シリコンからなることが好ましい。ステップＳ６の研磨処理を終了した段階では、絶縁膜ＺＭ２の上面が露出し、溝ＴＲ内に素子分離部ＳＴが埋め込まれた状態になっているが、図７にも示されるように、素子分離部ＳＴの上面は、絶縁膜ＺＭ２の上面とほぼ同じ高さ位置にある。
次に、図８に示されるように、素子分離部ＳＴの上面をウェットエッチングすることにより、素子分離部ＳＴの上面の高さ位置を低くする（図１のステップＳ７）。これにより、素子分離部ＳＴの上面の高さは、絶縁膜ＺＭ２の上面よりも、所定の距離（高さ方向の距離）だけ低くなる。この際のウェットエッチングには、フッ酸（フッ化水素酸）を好適に用いることができる。このウェットエッチングを終了した段階で、素子分離部ＳＴの上面の高さ位置は、絶縁膜ＺＭ２の上面よりも低くなっているが、絶縁膜ＺＭ１の上面の高さ位置とほぼ同じか、あるいは絶縁膜ＺＭ１の上面よりも高くなっており、絶縁膜ＺＭ１の上面よりも高くなっている方が、より好ましい。なお、本願において、「フッ酸」と言うときは、希釈フッ酸（希フッ酸）も含むものとする。
次に、図９に示されるように、絶縁膜ＺＭ２をエッチングして除去する（図１のステップＳ８）。この際、絶縁膜ＺＭ１をエッチングストッパ膜として機能させることができる。ステップＳ８では、絶縁膜ＺＭ２に比べて絶縁膜ＺＭ１および素子分離部ＳＴがエッチングされにくい条件で、絶縁膜ＺＭ２をエッチングして除去することが好ましい。これにより、絶縁膜ＺＭ１および素子分離部ＳＴがエッチングされるのを抑制または防止しながら、絶縁膜ＺＭ２を選択的にエッチングして除去することができる。
なお、「部材Ａに比べて部材Ｂがエッチングされにくい条件」などと言うときは、「部材Ａのエッチング速度（エッチングレート）に比べて部材Ｂのエッチング速度（エッチングレート）が小さく（遅く、低く）なる条件」と同義である。エッチングされやすい場合は、エッチング速度が大きくなり、エッチングされにくい場合は、エッチング速度が小さくなる。
また、ステップＳ８のエッチングには、ウェットエッチングを好適に用いることができる。絶縁膜ＺＭ２が窒化シリコンからなり、絶縁膜ＺＭ１および素子分離部ＳＴが酸化シリコンからなる場合は、ステップＳ８のウェットエッチングで用いるエッチング液としては、熱リン酸（加熱したリン酸）を好適に用いることができる。ステップＳ８では、ＳＯＩ領域１Ａとバルク領域１Ｂとの両方で、絶縁膜ＺＭ２が除去されて絶縁膜ＺＭ１の上面が露出される。
このようにして、ＳＴＩ（shallow trench isolation）法を用いてＳＴＩ構造の素子分離部ＳＴが形成される。ＳＯＩ基板１を用意した段階では、半導体基板ＳＢの上面の全面上に絶縁層ＢＸを介して半導体層ＳＭが形成されていたが、素子分離部ＳＴを形成すると、半導体層ＳＭは、それぞれ素子分離部ＳＴで囲まれた複数の領域（活性領域）に区画される。
溝ＴＲおよびそれを埋めている素子分離部ＳＴは、絶縁膜ＺＭ１、半導体層ＳＭおよび絶縁層ＢＸを貫通して、半導体基板ＳＢに達しており、素子分離部ＳＴの下部は、半導体基板ＳＢ内に位置している。すなわち、絶縁膜ＺＭ１、半導体層ＳＭ、絶縁層ＢＸおよび半導体基板ＳＢにかけて形成された溝ＴＲに、素子分離部ＳＴが埋め込まれた状態となっている。このため、素子分離部ＳＴの一部は、絶縁層ＢＸの下面よりも下方に位置している。すなわち、素子分離部ＳＴの底面（下面）は、絶縁層ＢＸの下面よりも深い位置にあり、素子分離部ＳＴの一部（下部）は、絶縁層ＢＸの下面から、下方側に突出している。
この段階では、ＳＯＩ領域１Ａとバルク領域１Ｂとは、同じ構造を有している。すなわち、ＳＯＩ領域１Ａとバルク領域１Ｂとは、半導体基板ＳＢ上に絶縁層ＢＸと半導体層ＳＭと絶縁膜ＺＭ１とが下から順に積層された構造を有している。平面視において、ＳＯＩ領域１Ａとバルク領域１Ｂとの間には、素子分離部ＳＴが介在している（配置されている）。言い換えると、平面視において、ＳＯＩ領域１Ａとバルク領域１Ｂとの境界には、素子分離部ＳＴが配置されている。また、この段階では、素子分離部ＳＴの上面の高さ位置は、絶縁膜ＺＭ１の上面の高さ位置とほぼ同じか、あるいは絶縁膜ＺＭ１の上面よりも高くなっており、絶縁膜ＺＭ１の上面よりも高くなっている方が、より好ましい。
次に、図１０に示されるように、マスク層として、ＳＯＩ領域１Ａを覆いかつバルク領域１Ｂを露出するようなフォトレジストパターン（レジストパターン、マスク層）ＰＲ１を、フォトリソグラフィ技術を用いて絶縁膜ＺＭ１上に形成する。ＳＯＩ領域１Ａの絶縁膜ＺＭ１はフォトレジストパターンＰＲ１で覆われるが、バルク領域１Ｂの絶縁膜ＺＭ１は、フォトレジストパターンＰＲ１で覆われずに露出される。
フォトレジストパターンＰＲ１の側面（端部）は、ＳＯＩ領域１Ａとバルク領域１Ｂとの間に設けられている素子分離部ＳＴ上に位置している。すなわち、平面視においてＳＯＩ領域１Ａとバルク領域１Ｂとの境界には素子分離部ＳＴが配置され、その素子分離部ＳＴ上に、フォトレジストパターンＰＲ１の側面（端部）が位置している。このため、平面視においてＳＯＩ領域１Ａとバルク領域１Ｂとの境界に配置された素子分離部ＳＴは、フォトレジストパターンＰＲ１で覆われた領域と、フォトレジストパターンＰＲ１では覆われずに露出された領域とを有している。このため、フォトレジストパターンＰＲ１は素子分離部ＳＴ上とＳＯＩ領域１Ａの絶縁膜ＺＭ１上とに形成される。
なお、フォトリソグラフィ技術は、基板の主面全面上にフォトレジスト膜を塗布法などにより形成してから、そのフォトレジスト膜を露光、現像してパターニングすることにより、所望のフォトレジストパターンを得る技術である。
次に、図１１に示されるように、フォトレジストパターンＰＲ１をエッチングマスクとして用いて、バルク領域１Ｂの絶縁膜ＺＭ１をドライエッチングして除去する（図２のステップＳ９）。
ステップＳ９では、エッチングガス（反応性ガス）として、フルオロカーボンガスを用いる。このため、ステップＳ９のドライエッチングには、フルオロカーボンガスを含有するガスが用いられる。また、ステップＳ９のドライエッチングで使用するガスは、フルオロカーボンガスを含有しているが、それ以外のガス（例えば不活性ガスなどの希釈ガス）を更に含有する場合もあり得る。フルオロカーボンガスは、ガス分子中にフッ素（Ｆ）原子と炭素（Ｃ）原子とを含んでいる。
ステップＳ９では、バルク領域１Ｂにおいて、絶縁膜ＺＭ１が除去されて、半導体層ＳＭの上面が露出する。一方、ＳＯＩ領域１Ａにおいては、絶縁膜ＺＭ１はフォトレジストパターンＰＲ１で覆われているため、エッチングされずにそのまま残存する。また、素子分離部ＳＴのうち、フォトレジストパターンＰＲ１で覆われている領域（部分）は、エッチングされないが、素子分離部ＳＴのうち、フォトレジストパターンＰＲ１で覆われずに露出していた領域（部分）は、ステップＳ９でエッチングされる。
このため、ステップＳ９のエッチングを行うと、ＳＯＩ領域１Ａとバルク領域１Ｂとの境界に存在している素子分離部ＳＴの上面には、段差ＤＳが形成される。この段差ＤＳは、素子分離部ＳＴの上面において、フォトレジストパターンＰＲ１で覆われている領域と覆われていない領域との境界に形成され、すなわち、フォトレジストパターンＰＲ１の側面に整合する位置に形成される。なお、ステップＳ９のエッチングを行う直前の段階までは、素子分離部ＳＴの上面には、そのような段差ＤＳは、形成されていない。
本実施の形態では、ステップＳ９は、バルク領域１Ｂの絶縁膜ＺＭ１をエッチングするためだけに行うのではなく、フォトレジストパターンＰＲ１で覆われていない素子分離部ＳＴの上面の高さ位置を低くすることも目的として、行っている。フォトレジストパターンＰＲ１で覆われていない素子分離部ＳＴの上面の高さ位置を低くすることは、フォトレジストパターンＰＲ１で覆われていない素子分離部ＳＴのエッチング厚さ（エッチング量）を大きくすることに対応している。
本実施の形態では、ステップＳ９において、フォトレジストパターンＰＲ１で覆われずに露出している素子分離部ＳＴのエッチング厚さ（エッチング量）を大きくするために、バルク領域１Ｂの絶縁膜ＺＭ１が除去されてバルク領域１Ｂの半導体層ＳＭの上面が露出した後も、エッチングを所定の時間継続する（すなわちオーバーエッチングを長くする）。具体的には、ステップＳ９における素子分離部ＳＴのエッチング厚さ（エッチング量）Ｔ３が、ステップＳ９を行う直前でのバルク領域１Ｂの絶縁膜ＺＭ１の厚さ（第１厚さ）Ｔ１と半導体層ＳＭの厚さ（第２厚さ）Ｔ２との合計以上となるようにする（すなわちＴ３≧Ｔ１＋Ｔ２）。
ここで、エッチング厚さＴ３は、フォトレジストパターンＰＲ１で覆われずに露出していた素子分離部ＳＴが、ステップＳ９でエッチングされた厚さに対応している。このため、ステップＳ９のエッチングを終了した段階での段差ＤＳの大きさが、エッチング厚さＴ３に対応している。すなわち、フォトレジストパターンＰＲ１の側面が位置する付近の素子分離部ＳＴにおいて、ステップＳ９のエッチングを終了した段階での、フォトレジストパターンＰＲ１で覆われている素子分離部ＳＴの上面と、フォトレジストパターンＰＲ１で覆われていない素子分離部ＳＴの上面との高さの差が、段差ＤＳの大きさに対応し、従って、エッチング厚さＴ３に対応している。
但し、ステップＳ９では、バルク領域１Ｂの半導体層ＳＭ全体が除去されて絶縁層ＢＸが露出することは、防ぐ必要がある。このため、ステップＳ９では、バルク領域１Ｂの絶縁層ＢＸが露出する前に、エッチングを終了する。これにより、ステップＳ９を行うと、バルク領域１Ｂの半導体層ＳＭもエッチングされてその半導体層ＳＭの厚さは薄くなり得るが、薄くなったとしても、バルク領域１Ｂの半導体層ＳＭは絶縁層ＢＸ上に層状に残存しており、バルク領域１Ｂの絶縁層ＢＸは露出されない。
ステップＳ９では、絶縁膜ＺＭ１および素子分離部ＳＴに比べて半導体層ＳＭがエッチングされにくい条件で、エッチングを行う。言い換えると、ステップＳ９では、絶縁膜ＺＭ１および素子分離部ＳＴのエッチング速度に比べて半導体層ＳＭのエッチング速度が小さくなる条件で、エッチングを行う。これにより、ステップＳ９でバルク領域１Ｂの絶縁膜ＺＭ１をエッチングして除去するとともに、半導体層ＳＭをエッチングストッパとして機能させることができ、バルク領域１Ｂの絶縁層ＢＸが露出するのを防止できる。
本実施の形態とは異なり、ステップＳ９でバルク領域１Ｂの絶縁層ＢＸが露出してしまうと、ステップＳ９でバルク領域１Ｂの絶縁層ＢＸもエッチングされてしまい、半導体基板ＳＢが露出する虞がある。バルク領域１Ｂの絶縁層ＢＸは、後述のステップＳ１４でＳＯＩ領域１Ａの絶縁膜ＺＭ１とともに除去するが、もしもステップＳ１４よりも前にバルク領域１Ｂの絶縁層ＢＸが除去されて半導体基板ＳＢが露出してしまうと、その後のエッチング工程などでバルク領域１Ｂの半導体基板ＳＢにダメージが生じる虞がある。このため、後述のステップＳ１４を行う直前までは、バルク領域１Ｂの半導体基板ＳＢ上に絶縁層ＢＸを層状に残存させて、バルク領域１Ｂの半導体基板ＳＢが露出しないようにする必要がある。
このため、ステップＳ９では、半導体層ＳＭがエッチングされにくいエッチング条件を設定することで、バルク領域１Ｂにおいて、半導体層ＳＭを層状に残存させて、絶縁層ＢＸが露出しないようにする。
また、半導体層ＳＭの厚さによっては、ステップＳ９を終了した段階で、フォトレジストパターンＰＲ１で覆われていない領域の素子分離部ＳＴの上面の高さ位置が、バルク領域１Ｂの半導体層ＳＭの上面よりも高い場合と、同じである場合と、低い場合とがあり得る。但し、ステップＳ９を終了した段階で、フォトレジストパターンＰＲ１で覆われていない領域の素子分離部ＳＴの上面の高さ位置は、バルク領域１Ｂの絶縁層ＢＸの上面よりも低くならないようにすることが好ましい。言い換えると、ステップＳ９を終了した段階で、フォトレジストパターンＰＲ１で覆われていない領域の素子分離部ＳＴの上面の高さ位置は、バルク領域１Ｂの絶縁層ＢＸの上面の高さ位置とほぼ同じか、あるいはバルク領域１Ｂの絶縁層ＢＸの上面よりも高くなっていることが、好ましい。更に言うと、ステップＳ９を終了した段階で、フォトレジストパターンＰＲ１で覆われていない領域の素子分離部ＳＴの上面の高さ位置は、バルク領域１Ｂの絶縁層ＢＸの上面よりも高くなっていれば、より好ましい。これは、後述のステップＳ１４でバルク領域１Ｂの絶縁層ＢＸを除去した際に、バルク領域１Ｂの半導体基板ＳＢの上面が素子分離部ＳＴの上面よりも突出するのを防ぎ、バルク領域１Ｂの半導体基板ＳＢの側面が露出しないようにするためである。
次に、酸素プラズマ処理を行う（図２のステップＳ１０）。ステップＳ１０の酸素プラズマ処理は、ステップＳ９のドライエッチングで発生した堆積物（エッチング堆積物、反応生成物）を除去するために行われる。
ステップＳ１０は、酸素ガスをプラズマ化することにより生成された酸素プラズマ雰囲気中に、ＳＯＩ基板１をさらすことにより、行うことができる。ステップＳ１０を行うと、バルク領域１Ｂの半導体層ＳＭの表面と、フォトレジストパターンＰＲ１で覆われていない領域の素子分離部ＳＴの表面とが、酸素プラズマ雰囲気中にさらされる。これにより、半導体層ＳＭの表面や素子分離部ＳＴの表面に付着していた上記堆積物（ステップＳ９のドライエッチングで発生した堆積物）も酸素プラズマ雰囲気中にさらされるため、上記堆積物を酸素プラズマと反応させて除去することができる。ステップＳ１０で使用するガスには、フルオロカーボンガスやＳＦ６ガスのようなフッ素系のガス（分子中にフッ素原子を含有するガス）は含まれていない。
ステップＳ９のドライエッチングで発生した堆積物は、ドライエッチングに伴って生成された反応生成物であり、例えば、ステップＳ９で使用したエッチングガス中に含まれていた炭素（Ｃ）およびフッ素（Ｆ）を含有したポリマからなる。ステップＳ９でドライエッチングに伴う堆積物が発生しても、ステップＳ１０の酸素プラズマ処理を行うことにより、その堆積物を除去することができる。すなわち、フルオロカーボン系のガスを用いたプラズマエッチングで生成された堆積物は、炭素（Ｃ）およびフッ素（Ｆ）を含有しているが、そのような堆積物は、酸素プラズマ処理により的確に除去できることから、ステップＳ９のエッチングの後に、ステップＳ１０の酸素プラズマ処理を行うようにしている。
次に、図１２に示されるように、フォトレジストパターンＰＲ１をエッチングマスクとして用いて、バルク領域１Ｂの半導体層ＳＭをドライエッチングして除去する（図２のステップＳ１１）。このステップＳ１１のドライエッチングには、等方性のドライエッチングを用いることが好ましく、フッ素ラジカル主体の等方性エッチングを用いることがより好ましい。ステップＳ１１におけるエッチングガスとしては、ＳＦ６（六フッ化硫黄）ガスなどを好適に用いることができる。このため、ステップＳ１１のドライエッチングには、ＳＦ６ガスを含有するガスを好適に用いることができる。
他の形態として、ステップＳ１１におけるエッチングガスとして、ＮＦ３（三フッ化窒素）ガスまたはＣｌＦ３（三フッ化塩素）ガスを用いることも可能である。このため、ステップＳ１１のドライエッチングには、ＳＦ６ガス、ＮＦ３ガスまたはＣｌＦ３ガスを含有するガスを用いることができる。
ステップＳ１１の等方性エッチングは、例えば、プラズマ生成領域と基板（ＳＯＩ基板）との間に荷電粒子の遮蔽板を配置した状態でエッチングを行うＣＤＥ（Chemical Dry Etching：ケミカルドライエッチング）装置により、好適に行うことができる。また、プラズマ生成用の高周波電源と荷電粒子加速用の高周波電源との２つの高周波電源を有するプラズマエッチング装置を用い、ステージ（基板配置用のステージ）に印加する電源（荷電粒子加速用の高周波電源）の出力をゼロ（０）に設定した状態でエッチングを行うことでも、ステップＳ１１の等方性エッチングを行うことができる。
ステップＳ１１では、バルク領域１Ｂにおいて、半導体層ＳＭがエッチングされて除去され、絶縁層ＢＸの上面が露出する。一方、ＳＯＩ領域１Ａにおいては、絶縁膜ＺＭ１および半導体層ＳＭはフォトレジストパターンＰＲ１で覆われているため、エッチングされずにそのまま残存する。
ステップＳ１１では、半導体層ＳＭに比べて絶縁層ＢＸおよび素子分離部ＳＴがエッチングされにくい条件で、バルク領域１Ｂの半導体層ＳＭをエッチングして除去することが好ましい。言い換えると、ステップＳ１１では、半導体層ＳＭのエッチング速度に比べて絶縁層ＢＸおよび素子分離部ＳＴの各エッチング速度が小さくなる条件で、エッチングを行うことが好ましい。これにより、ステップＳ１１において、バルク領域１Ｂの半導体層ＳＭを選択的にエッチングして除去するとともに、バルク領域１Ｂの絶縁層ＢＸをエッチングストッパとして機能させることができ、また、素子分離部ＳＴがエッチングされるのを抑制または防止することができる。
ステップＳ９とステップＳ１１とでは、エッチング対象が相違しているため、ステップＳ１１で使用するエッチングガスは、ステップＳ９で使用するエッチングガスとは相違している。すなわち、ステップＳ９は、バルク領域１Ｂの絶縁膜ＺＭ１とフォトレジストパターンＰＲ１で覆われていない部分の素子分離部ＳＴとを積極的に（意図的に）エッチングする工程であり、ステップＳ１１は、バルク領域１Ｂの半導体層ＳＭを積極的に（意図的に）エッチングする工程である。
また、ステップＳ９，Ｓ１０，Ｓ１１の各工程を行っても、ＳＯＩ領域１Ａの絶縁膜ＺＭ１は、フォトレジストパターンＰＲ１で覆われているため、エッチングされない。
ステップＳ９のエッチング工程と、ステップＳ１０の酸素プラズマ処理と、ステップＳ１１のエッチング工程とは、ＳＯＩ基板１を大気中にさらすことなく、連続的に行うことが好ましい。
ステップＳ１１のエッチング工程を行った後、図１３に示されるように、フォトレジストパターンＰＲ１をアッシングなどにより除去する。この段階では、図１３に示されるように、ＳＯＩ領域１Ａでは、絶縁膜ＺＭ１が残存して絶縁膜ＺＭ１の上面が露出された状態になっており、一方、バルク領域１Ｂでは、絶縁層ＢＸの上面が露出された状態になっている。
また、この段階で、バルク領域１Ｂの半導体基板ＳＢに隣接する素子分離部ＳＴの上面の高さ位置は、バルク領域１Ｂの絶縁層ＢＸの上面よりも低くならないようにすることが好ましい。このため、この段階で、バルク領域１Ｂの半導体基板ＳＢに隣接する素子分離部ＳＴの上面の高さ位置は、バルク領域１Ｂの絶縁層ＢＸの上面の高さ位置とほぼ同じか、あるいはバルク領域１Ｂの絶縁層ＢＸの上面よりも高くなっており、バルク領域１Ｂの絶縁層ＢＸの上面よりも高くなっている方が、より好ましい。
次に、図１４に示されるように、マスク層として、バルク領域１Ｂを覆いかつＳＯＩ領域１Ａを露出するようなフォトレジストパターン（レジストパターン、マスク層）ＰＲ２を、フォトリソグラフィ技術を用いてＳＯＩ基板１上に形成する。バルク領域１Ｂの絶縁層ＢＸは、フォトレジストパターンＰＲ２で覆われるが、ＳＯＩ領域１Ａの絶縁膜ＺＭ１は、フォトレジストパターンＰＲ２で覆われずに露出される。
次に、フォトレジストパターンＰＲ２をマスク（イオン注入阻止マスク）として用いて、ＳＯＩ領域１Ａの半導体基板ＳＢに対してイオン注入を行なう（図２のステップＳ１２）。このイオン注入を、以下ではステップＳ１２のイオン注入と称することとする。また、図１４では、ステップＳ１２のイオン注入で不純物が導入された領域を、符号ＧＰを付して半導体領域（不純物拡散層）ＧＰとして示してある。ステップＳ１２のイオン注入により、ＳＯＩ領域１Ａの半導体基板ＳＢに不純物（ｐ型不純物またはｎ型不純物）が導入されて半導体領域ＧＰが形成される。半導体領域ＧＰは、ｐ型半導体領域またはｎ型半導体領域であり、絶縁層ＢＸに隣接している。ステップＳ１２のイオン注入では、ＳＯＩ領域１Ａにおいて、半導体基板ＳＢに不純物イオンが導入されるが、半導体層ＳＭには不純物イオンが導入されないようにすることが望ましい。また、ステップＳ１２のイオン注入では、フォトレジストパターンＰＲ２がイオン注入阻止マスクとして機能するため、ＳＯＩ基板１のバルク領域１Ｂには不純物は導入されない。ステップＳ１２のイオン注入の後、フォトレジストパターンＰＲ２は除去する。
半導体領域ＧＰは、ＳＯＩ領域１Ａに形成されるＭＩＳＦＥＴのしきい値電圧を制御するために形成される。製造された半導体装置においては、ＳＯＩ領域１Ａの半導体基板ＳＢに形成された半導体領域ＧＰに所定の電圧を印加することによって、ＳＯＩ領域１Ａに形成されたＭＩＳＦＥＴのしきい値電圧を制御することができる。
また、半導体層ＳＭの表面（シリコン面）上や、半導体基板ＳＢの表面（シリコン面）上に、フォトレジストパターンを直接的に形成することは望ましくない。本実施の形態では、フォトレジストパターンＰＲ１，ＰＲ２や後述のフォトレジストパターンＰＲ３は、半導体層ＳＭや半導体基板ＳＢが露出していない状態で形成しているため、これらのフォトレジストパターンＰＲ１，ＰＲ２、ＰＲ３は、半導体基板ＳＢの表面（シリコン面）や半導体層ＳＭの表面（シリコン面）には接しないで済む。
次に、図１５に示されるように、マスク層として、ＳＯＩ領域１Ａを覆いかつバルク領域１Ｂを露出するようなフォトレジストパターン（レジストパターン、マスク層）ＰＲ３を、フォトリソグラフィ技術を用いてＳＯＩ基板１上に形成する。ＳＯＩ領域１Ａの絶縁膜ＺＭ１は、フォトレジストパターンＰＲ３で覆われるが、バルク領域１Ｂの絶縁層ＢＸは、フォトレジストパターンＰＲ３で覆われずに露出される。
次に、フォトレジストパターンＰＲ３をマスク（イオン注入阻止マスク）として用いて、バルク領域１Ｂの半導体基板ＳＢに対してｐ型不純物（例えばホウ素など）をイオン注入することによって、ｐ型ウエル（ｐ型半導体領域）ＰＷを形成する（図２のステップＳ１３）。このイオン注入を、以下ではステップＳ１３のイオン注入と称することとする。ｐ型ウエルＰＷは、ｐ型不純物が導入されたｐ型の半導体領域である。
ステップＳ１３のイオン注入では、フォトレジストパターンＰＲ３がイオン注入阻止マスクとして機能するため、ＳＯＩ基板１のＳＯＩ領域１Ａには不純物が導入されない。ｐ型ウエルＰＷは、バルク領域１Ｂの半導体基板ＳＢに形成される。ステップＳ１３のイオン注入の後、図１６に示されるように、フォトレジストパターンＰＲ３を除去する。
また、ｐ型ウエルＰＷを形成するためのイオン注入の前または後に、フォトレジストパターンＰＲ３をマスクとして用いて、バルク領域１Ｂの半導体基板ＳＢに対してチャネルドープイオン注入を行うこともできる。また、ここでは、ステップＳ１２の後にステップＳ１３を行う場合について説明したが、他の形態として、ステップＳ１２とステップＳ１３との順番を入れ替えることもできる。
ステップＳ１２，Ｓ１３を終了した段階でも、ＳＯＩ領域１Ａでは、絶縁膜ＺＭ１が層状に残存して絶縁膜ＺＭ１の上面が露出された状態が維持されており、また、バルク領域１Ｂでは、絶縁層ＢＸが層状に残存して絶縁層ＢＸの上面が露出された状態が維持されている。ＳＯＩ領域１Ａでは、半導体層ＳＭは露出されておらず、バルク領域１Ｂでは、半導体基板ＳＢは露出されていない。
次に、図１７に示されるように、ＳＯＩ領域１Ａの絶縁膜ＺＭ１とバルク領域１Ｂの絶縁層ＢＸとをエッチングして除去する（図２のステップＳ１４）。ステップＳ１４のエッチングには、ウェットエッチングを好適に用いることができる。
ステップＳ１４では、絶縁膜ＺＭ１および絶縁層ＢＸに比べて半導体層ＳＭおよび半導体基板ＳＢがエッチングされにくい条件で、ＳＯＩ領域１Ａの絶縁膜ＺＭ１とバルク領域１Ｂの絶縁層ＢＸとをエッチングして除去することが好ましい。言い換えると、ステップＳ１４では、絶縁膜ＺＭ１のエッチング速度および絶縁層ＢＸのエッチング速度に比べて半導体層ＳＭのエッチング速度および半導体基板ＳＢのエッチング速度が小さくなる条件で、エッチングを行うことが好ましい。これにより、ＳＯＩ領域１Ａの絶縁膜ＺＭ１とバルク領域１Ｂの絶縁層ＢＸをエッチングして除去するとともに、ＳＯＩ領域１Ａの半導体層ＳＭとバルク領域１Ｂの半導体基板ＳＢとをエッチングストッパとして機能させることができ、ＳＯＩ領域１Ａの半導体層ＳＭとバルク領域１Ｂの半導体基板ＳＢとがエッチングされるのを抑制または防止することができる。絶縁膜ＺＭ１および絶縁層ＢＸが酸化シリコンからなる場合は、ステップＳ１４においては、エッチング液としてフッ酸を好適に用いることができる。
ステップＳ１４のエッチングは、素子分離部ＳＴの上面と、ＳＯＩ領域１Ａの絶縁膜ＺＭ１の上面と、バルク領域１Ｂの絶縁層ＢＸの上面とが露出した状態で行われるため、ステップＳ１４で、素子分離部ＳＴの表層部と、ＳＯＩ領域１Ａの絶縁膜ＺＭ１と、バルク領域１Ｂの絶縁層ＢＸとがエッチングされて除去される。ステップＳ１４のエッチングは、ＳＯＩ領域１Ａで絶縁膜ＺＭ１が除去されて半導体層ＳＭの上面が露出され、かつ、バルク領域１Ｂで絶縁層ＢＸが除去されて半導体基板ＳＢの上面が露出された段階で終了する。ステップＳ１４では、ＳＯＩ領域１Ａの絶縁膜ＺＭ１やバルク領域１Ｂの絶縁層ＢＸのエッチング厚さ（エッチング量）と同程度、素子分離部ＳＴもエッチングされ得る。
ステップＳ１４を終了した段階では、図１７に示されるように、ＳＯＩ領域１Ａでは、絶縁膜ＺＭ１が除去されて半導体層ＳＭの上面が露出された状態になっており、バルク領域１Ｂでは、絶縁層ＢＸが除去されて半導体基板ＳＢ（ｐ型ウエルＰＷ）の上面が露出された状態になっている。ステップＳ１４では、ドライエッチングではなくウェットエッチングを用いることが好ましく、これにより、半導体層ＳＭおよび半導体基板ＳＢが露出するまでエッチングを行っても、半導体層ＳＭおよび半導体基板ＳＢがダメージを受けるのを防止できる。
このようにして、ＳＯＩ基板１に素子分離部ＳＴが形成され、バルク領域１Ｂでは、半導体層ＳＭと絶縁層ＢＸとが除去されて半導体基板ＳＢの上面が露出し（ＳＯＩ構造ではなくなり）、ＳＯＩ領域１Ａでは、半導体層ＳＭと絶縁層ＢＸとが残存してＳＯＩ構造が維持される。この段階のＳＯＩ基板１を基板１Ｃと称することとする。以下では、基板１Ｃの主面と言うときは、ＳＯＩ領域１Ａの半導体層ＳＭの主面およびバルク領域１Ｂの半導体基板ＳＢの主面と同義である。
基板１ＣはＳＯＩ領域１Ａとバルク領域１Ｂとを有しているが、ＳＯＩ領域１Ａは、絶縁層ＢＸが埋め込まれたＳＯＩ構造を有する領域とみなすことができ、バルク領域１Ｂは、絶縁層ＢＸが埋め込まれておらずＳＯＩ構造を有していない領域とみなすことができる。具体的には、基板１ＣのＳＯＩ領域１Ａは、半導体基板ＳＢと半導体基板ＳＢ上の絶縁層ＢＸと絶縁層ＢＸ上の半導体層ＳＭとが積層された積層構造（ＳＯＩ構造）を有した領域であり、基板１Ｃのバルク領域１Ｂは、厚み全体が半導体基板ＳＢで構成された領域である。但し、ＳＯＩ領域１Ａおよびバルク領域１Ｂには、素子分離部ＳＴが存在している領域も含まれ得る。バルク領域１Ｂでは、素子分離部ＳＴの一部（絶縁層ＢＸの下面よりも下方に位置していた部分）が、半導体層ＳＭおよび絶縁層ＢＸの除去後も、半導体基板ＳＢに埋め込まれた状態で残存し、これがバルク領域１Ｂの素子分離部ＳＴとなる。
この段階で、ＳＯＩ領域１Ａの半導体層ＳＭに隣接する素子分離部ＳＴの上面の高さ位置は、ＳＯＩ領域１Ａの半導体層ＳＭの上面よりも低くならないようにすることが好ましく、また、バルク領域１Ｂの半導体基板ＳＢに隣接する素子分離部ＳＴの上面の高さ位置は、バルク領域１Ｂの絶縁層ＢＸの上面よりも低くならないようにすることが好ましい。このため、この段階で、ＳＯＩ領域１Ａの半導体層ＳＭに隣接する素子分離部ＳＴの上面の高さ位置は、ＳＯＩ領域１Ａの半導体層ＳＭの上面の高さ位置とほぼ同じか、あるいはＳＯＩ領域１Ａの半導体層ＳＭの上面よりも高くなっており、ＳＯＩ領域１Ａの半導体層ＳＭの上面よりも高くなっている方が、より好ましい。また、バルク領域１Ｂの半導体基板ＳＢに隣接する素子分離部ＳＴの上面の高さ位置は、バルク領域１Ｂの半導体基板ＳＢの上面の高さ位置とほぼ同じか、あるいはバルク領域１Ｂの半導体基板ＳＢの上面よりも高くなっており、バルク領域１Ｂの半導体基板ＳＢの上面よりも高くなっている方が、より好ましい。但し、本実施の形態では、上記ステップＳ９における素子分離部ＳＴのエッチング厚さを大きくしたことで、ステップＳ１４を終了した段階での、バルク領域１Ｂの半導体基板ＳＢに隣接する素子分離部ＳＴの上面と、バルク領域１Ｂの半導体基板ＳＢの上面との高低差（すなわち分離部段差ＴＤ２）を、小さくすることができる。
次に、ＳＯＩ領域１Ａとバルク領域１Ｂとに、それぞれＭＩＳＦＥＴ（トランジスタ）などの半導体素子を形成する（図２のステップＳ１５）。
基板１ＣのＳＯＩ領域１Ａにおいて、半導体層ＳＭは、平面視において素子分離部ＳＴで囲まれた複数の領域（活性領域）に区画されており、各活性領域の半導体層ＳＭにＭＩＳＦＥＴが形成される。基板１ＣのＳＯＩ領域１Ａにおいて、各活性領域の半導体層ＳＭは、平面視において周囲を素子分離部ＳＴで囲まれ、下面が絶縁層ＢＸに隣接している。このため、各活性領域の半導体層ＳＭは、素子分離部ＳＴと絶縁層ＢＸとで囲まれた状態になっている。また、基板１Ｃのバルク領域１Ｂにおいて、半導体基板ＳＢは、平面視において素子分離部ＳＴで囲まれた複数の領域（活性領域）に区画されており、各活性領域の半導体基板ＳＢにＭＩＳＦＥＴが形成される。基板１Ｃのバルク領域１Ｂにおいて、各活性領域は、平面視において周囲を素子分離部ＳＴで囲まれている。
ステップＳ１５の一例について、以下に具体的に説明する。
まず、図１８に示されるように、ＳＯＩ領域１Ａの半導体層ＳＭの上面と、バルク領域１Ｂの半導体基板ＳＢの上面とに、ゲート絶縁膜ＧＦ１を形成する。ゲート絶縁膜ＧＦ１は、酸化シリコン膜などからなり、熱酸化法などを用いて形成することができる。
次に、図１９に示されるように、バルク領域１Ｂのゲート絶縁膜ＧＦ１を覆い、かつＳＯＩ領域１Ａのゲート絶縁膜ＧＦ１を露出するようなフォトレジストパターンＰＲ４を、フォトリソグラフィ技術を用いてＳＯＩ基板１上に形成する。それから、このフォトレジストパターンＰＲ４をエッチングマスクとして用いてＳＯＩ領域１Ａのゲート絶縁膜ＧＦ１をエッチングして除去する。この際、バルク領域１Ｂのゲート絶縁膜ＧＦ１は、フォトレジストパターンＰＲ４で覆われているため、エッチングされずに残存する。図１９には、この段階が示されている。その後、フォトレジストパターンＰＲ４は除去する。
次に、図２０に示されるように、ＳＯＩ領域１Ａの半導体層ＳＭの上面に、ゲート絶縁膜ＧＦ２を形成する。ゲート絶縁膜ＧＦ２は、酸化シリコン膜などからなり、熱酸化法などを用いて形成することができる。ゲート絶縁膜ＧＦ２を形成するための熱酸化処理時に、バルク領域１Ｂのゲート絶縁膜ＧＦ１の厚さが厚くなる場合もあり得る。
このようにして、ＳＯＩ領域１Ａの半導体層ＳＭの上面にゲート絶縁膜ＧＦ２が形成され、バルク領域１Ｂの半導体基板ＳＢの上面にゲート絶縁膜ＧＦ１が形成された状態が得られる。この段階において、ゲート絶縁膜ＧＦ１は、ゲート絶縁膜ＧＦ２よりも厚い。なお、ゲート絶縁膜ＧＦ１，ＧＦ２は素子分離部ＳＴ上には形成されない。ＳＯＩ領域１Ａの半導体層ＳＭ上に形成されているゲート絶縁膜ＧＦ２は、ＳＯＩ領域１Ａに形成するＭＩＳＦＥＴ（第１トランジスタ）のゲート絶縁膜用の絶縁膜であり、バルク領域１Ｂの半導体基板ＳＢ上に形成されているゲート絶縁膜ＧＦ１は、バルク領域１Ｂに形成するＭＩＳＦＥＴ（第２トランジスタ）のゲート絶縁膜用の絶縁膜である。
次に、図２１に示されるように、基板１Ｃの主面上に、すなわち、ゲート絶縁膜ＧＦ１，ＧＦ２および素子分離部ＳＴ上に、ゲート電極形成用の導電膜として、ドープトポリシリコン膜のようなシリコン膜ＰＳを形成してから、シリコン膜ＰＳ上に窒化シリコン膜などの絶縁膜ＣＰＺを形成する。それから、図２２に示されるように、フォトリソグラフィ法およびドライエッチング法を用いて絶縁膜ＣＰＺをパターニングしてから、パターニングされた絶縁膜ＣＰＺをエッチングマスクとして用いてシリコン膜ＰＳをドライエッチングしてパターニングする。
図２２に示されるように、パターニングされたシリコン膜ＰＳにより、ゲート電極ＧＥ１，ＧＥ２が形成される。ゲート電極ＧＥ１は、ＳＯＩ領域１Ａにおいて、半導体層ＳＭ上にゲート絶縁膜ＧＦ２を介して形成される。また、ゲート電極ＧＥ２は、バルク領域１Ｂにおいて、半導体基板ＳＢ（ｐ型ウエルＰＷ）上にゲート絶縁膜ＧＦ１を介して形成される。ゲート電極ＧＥ１上には、パターニングされた絶縁膜ＣＰＺからなるキャップ絶縁膜ＣＰ１が形成され、ゲート電極ＧＥ２上には、パターニングされた絶縁膜ＣＰＺからなるキャップ絶縁膜ＣＰ２が形成される。キャップ絶縁膜ＣＰ１は、ゲート電極ＧＥ１とほぼ同じ平面形状を有し、キャップ絶縁膜ＣＰ２は、ゲート電極ＧＥ２とほぼ同じ平面形状を有している。ゲート電極ＧＥ１，ＧＥ２で覆われない部分のゲート絶縁膜ＧＦ１，ＧＦ２は、シリコン膜ＰＳをパターニングする際のドライエッチングまたはその後のウェットエッチングなどにより除去され得る。
ここで、ＳＯＩ領域１Ａに形成された、ゲート絶縁膜ＧＦ２とゲート電極ＧＥ１とキャップ絶縁膜ＣＰ１との積層構造体を、以下では積層体ＬＴ１と称することとする。また、バルク領域１Ｂに形成された、ゲート絶縁膜ＧＦ１とゲート電極ＧＥ２とキャップ絶縁膜ＣＰ２との積層構造体を、以下では積層体ＬＴ２と称することとする。
図２３および図２４は、図２２と同じ工程段階の要部平面図であり、図２２には、ＳＯＩ領域１Ａが示され、図２３には、バルク領域１Ｂが示されている。図２２および図２３からも分かるように、積層体ＬＴ１，ＬＴ２（ゲート電極ＧＥ１，ＧＥ２）のそれぞれは、ゲート幅方向の両端部が素子分離部ＳＴ上に位置しているが、上記段差ＤＳには積層体ＬＴ１，ＬＴ２（ゲート電極ＧＥ１，ＧＥ２）は到達していない。なお、バルク領域１Ｂにおいて、後述の図４６のように複数（例えば２本）のゲート電極ＧＥ２（積層体ＬＴ２）を同じ活性領域上に並んで配置する場合もあり得る。また、ＳＯＩ領域１Ａにおいて、複数（例えば２本）のゲート電極ＧＥ１（積層体ＬＴ１）を同じ活性領域上に並んで配置する場合もあり得る。
次に、積層体ＬＴ１の側面上に、側壁絶縁膜としてサイドウォールスペーサＳＷ１を形成する。サイドウォールスペーサＳＷ１形成工程は、次のようにして行うことができる。
まず、図２５に示されるように、基板１Ｃの主面全面上に、積層体ＬＴ１，ＬＴ２を覆うように、絶縁膜ＩＬ１とその上の絶縁膜ＩＬ２とからなる積層膜ＬＭを形成する。絶縁膜ＩＬ１は例えば酸化シリコン膜からなり、絶縁膜ＩＬ２は例えば窒化シリコン膜からなる。それから、バルク領域１Ｂの積層膜ＬＭを覆いかつＳＯＩ領域１Ａの積層膜ＬＭを露出するようなフォトレジストパターンＰＲ５を積層膜ＬＭ上に形成する。それから、異方性エッチング技術により積層膜ＬＭをエッチバックすることにより、積層体ＬＴ１の両方の側面上にサイドウォールスペーサＳＷ１を形成する。図２６には、この段階が示されている。バルク領域１Ｂの積層膜ＬＭは、フォトレジストパターンＰＲ５覆われていたため、エッチングされずに残存する。バルク領域１Ｂに残存する積層膜ＬＭを、以下では、積層膜ＬＭ１と称することとする。その後、フォトレジストパターンＰＲ５は除去する。サイドウォールスペーサＳＷ１は、半導体層ＳＭ上から積層体ＬＴ１の側面上にかけてほぼ一様な厚みで連続的に延在する絶縁膜ＩＬ１と、絶縁膜ＩＬ１を介して半導体層ＳＭおよび積層体ＬＴ１から離間する絶縁膜ＩＬ２とで形成されている。
次に、図２７に示されるように、エピタキシャル成長により、ＳＯＩ領域１Ａの半導体層ＳＭ上に半導体層ＥＰを形成する。半導体層ＥＰは、例えば単結晶シリコンからなる。
エピタキシャル成長により半導体層ＥＰを形成するため、半導体層ＳＭの露出面上にエピタキシャル層（半導体層ＥＰ）が選択的に成長し、絶縁膜上にはエピタキシャル層は成長しない。このため、ＳＯＩ領域１Ａの半導体層ＳＭの表面のうち、積層体ＬＴ１およびサイドウォールスペーサＳＷ１で覆われていない領域（露出面）上に、半導体層ＥＰが選択的に成長することになる。このため、半導体層ＥＰは、ＳＯＩ領域１Ａにおいて、積層体ＬＴ１とサイドウォールスペーサＳＷ１とからなる構造体の両側に形成される。また、バルク領域１Ｂでは、半導体基板ＳＢは積層膜ＬＭ１で覆われているため、エピタキシャル層（半導体層ＥＰ）は形成されない。
なお、ＳＯＩ領域１Ａの半導体層ＳＭとその半導体層ＳＭ上に形成された半導体層ＥＰとを合わせたものを、以下では、半導体層ＳＭ１と称することとする。
次に、図２８に示されるように、ＳＯＩ領域１Ａを覆いかつバルク領域１Ｂを露出するようなフォトレジストパターン（図示せず）を形成してから、異方性エッチング技術によりバルク領域１Ｂの積層膜ＬＭ１をエッチバックすることにより、積層体ＬＴ２の両方の側面上にサイドウォールスペーサＳＷ２を形成する。ＳＯＩ領域１Ａの積層体ＬＴ１およびサイドウォールスペーサＳＷ１は、フォトレジストパターンで覆われていたため、エッチングされずに残存する。その後、フォトレジストパターンは除去し、図２８にはこの段階が示されている。サイドウォールスペーサＳＷ２の構成も、サイドウォールスペーサＳＷ１の構成と基本的には同じである。
次に、図２９に示されるように、サイドウォールスペーサＳＷ１，ＳＷ２を構成する絶縁膜ＩＬ２を、エッチングにより除去する。この際、絶縁膜ＩＬ２に比べて絶縁膜ＩＬ１がエッチングされにくい条件で絶縁膜ＩＬ２をエッチングして除去するため、サイドウォールスペーサＳＷ１，ＳＷ２を構成していた絶縁膜ＩＬ１は、ほとんどエッチングされずに残存する。また、絶縁膜ＩＬ２は、キャップ絶縁膜ＣＰ１，ＣＰ２と同じ材料により形成されていたため、この際のエッチングにより、キャップ絶縁膜ＣＰ１，ＣＰ２も除去することができる。
次に、図３０に示されるように、ＳＯＩ領域１Ａの半導体層ＳＭ１におけるゲート電極ＧＥ１の両側の領域に、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することにより、ｎ−型半導体領域（エクステンション領域）ＥＸ１を形成する。また、バルク領域１Ｂの半導体基板ＳＢ（ｐ型ウエルＰＷ）におけるゲート電極ＧＥ２の両側の領域に、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することにより、ｎ−型半導体領域（エクステンション領域）ＥＸ２を形成する。図３０においては、この際のイオン注入で不純物が注入された領域を、ドットのハッチングを付して示してある。
ｎ−型半導体領域ＥＸ１を形成するためのイオン注入では、ゲート電極ＧＥ１とその側面上に延在する部分の絶縁膜ＩＬ１とが、イオン注入阻止マスクとして機能することができる。また、ｎ−型半導体領域ＥＸ２を形成するためのイオン注入では、ゲート電極ＧＥ２とその側面上に延在する部分の絶縁膜ＩＬ１とが、イオン注入阻止マスクとして機能することができる。ｎ−型半導体領域ＥＸ１とｎ−型半導体領域ＥＸ２とは、同じイオン注入工程で形成しても、あるいは異なるイオン注入工程で形成してもよい。
次に、図３１に示されるように、ゲート電極ＧＥ１，ＧＥ２の側面上に、側壁絶縁膜としてサイドウォールスペーサＳＷ３を形成する。サイドウォールスペーサＳＷ３形成工程は、次のようにして行うことができる。
すなわち、基板１Ｃの主面上に、ゲート電極ＧＥ１，ＧＥ２および絶縁膜ＩＬ１を覆うように、サイドウォールスペーサＳＷ３形成用の絶縁膜（例えば窒化シリコン膜）を形成してから、異方性エッチング技術により、この絶縁膜をエッチバックすることにより、ゲート電極ＧＥ１，ＧＥ２の側面上にサイドウォールスペーサＳＷ３を形成することができる。ＳＯＩ領域１Ａにおいて、サイドウォールスペーサＳＷ３は、ゲート電極ＧＥ１の側面上に絶縁膜ＩＬ１を介して形成され、また、バルク領域１Ｂにおいて、サイドウォールスペーサＳＷ３は、ゲート電極ＧＥ２の側面上に絶縁膜ＩＬ１を介して形成される。
次に、図３２に示されるように、ＳＯＩ領域１Ａの半導体層ＳＭ１におけるゲート電極ＧＥ１およびサイドウォールスペーサＳＷ３の両側の領域に、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することにより、ｎ＋型半導体領域（ソース・ドレイン領域）ＳＤ１を形成する。また、バルク領域１Ｂの半導体基板ＳＢ（ｐ型ウエルＰＷ）におけるゲート電極ＧＥ２およびサイドウォールスペーサＳＷ３の両側の領域に、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することにより、ｎ＋型半導体領域（ソース・ドレイン領域）ＳＤ２を形成する。図３２においては、この際のイオン注入で不純物が注入された領域を、ドットのハッチングを付して示してある。
ｎ＋型半導体領域ＳＤ１を形成するためのイオン注入では、ゲート電極ＧＥ１とその両側のサイドウォールスペーサＳＷ３とが、イオン注入阻止マスクとして機能することができる。また、ｎ＋型半導体領域ＳＤ２を形成するためのイオン注入では、ゲート電極ＧＥ２とその両側のサイドウォールスペーサＳＷ３とが、イオン注入阻止マスクとして機能することができる。ｎ＋型半導体領域ＳＤ１は、ｎ−型半導体領域ＥＸ１よりも不純物濃度が高く、また、ｎ＋型半導体領域ＳＤ２は、ｎ−型半導体領域ＥＸ２よりも不純物濃度が高い。ｎ＋型半導体領域ＳＤ１とｎ＋型半導体領域ＳＤ２とは、同じイオン注入工程で形成しても、あるいは異なるイオン注入工程で形成してもよい。
ＳＯＩ領域１Ａの半導体層ＳＭ１において、ｎ−型半導体領域ＥＸ１およびｎ＋型半導体領域ＳＤ１により、ＬＤＤ構造のソース・ドレイン領域（ソースまたはドレイン用の半導体領域）が形成され、バルク領域１Ｂの半導体基板ＳＢ（ｐ型ウエルＰＷ）において、ｎ−型半導体領域ＥＸ２およびｎ＋型半導体領域ＳＤ２により、ＬＤＤ構造のソース・ドレイン領域が形成される。
次に、ｎ＋型半導体領域ＳＤ１，ＳＤ２およびｎ−型半導体領域ＥＸ１，ＥＸ２などに導入された不純物を活性化するための熱処理である活性化アニールを行う。イオン注入領域がアモルファス化された場合は、この活性化アニール時に、結晶化させることができる。
次に、図３３に示されるように、サリサイド（Salicide：Self Aligned Silicide）技術により、ｎ＋型半導体領域ＳＤ１，ＳＤ２およびゲート電極ＧＥ１，ＧＥ２の各上部（表層部）に、低抵抗の金属シリサイド層ＳＬを形成する。
金属シリサイド層ＳＬは、具体的には次のようにして形成することができる。すなわち、基板１Ｃの主面上に、ゲート電極ＧＥ１，ＧＥ２およびサイドウォールスペーサＳＷ３を覆うように、金属シリサイド層ＳＬ形成用の金属膜を形成する。それから、基板１Ｃに対して熱処理を施すことによって、ｎ＋型半導体領域ＳＤ１，ＳＤ２およびゲート電極ＧＥ１，ＧＥ２の各上部を上記金属膜と反応させることにより、金属シリサイド層ＳＬを形成することができる。その後、未反応の金属膜を除去し、図３３には、この段階が示されている。
このようにして、ステップＳ１５が行われ、ＳＯＩ領域１Ａとバルク領域１Ｂとに、それぞれＭＩＳＦＥＴ（トランジスタ）などの半導体素子を形成することができる。
次に、図３４に示されるように、基板１Ｃの主面上に、ゲート電極ＧＥ１，ＧＥ２およびサイドウォールスペーサＳＷ３を覆うように、層間絶縁膜として絶縁膜ＳＺ１を形成する。絶縁膜ＳＺ１としては、酸化シリコン膜の単体膜、あるいは、窒化シリコン膜とその上の厚い酸化シリコン膜との積層膜などを用いることができる。絶縁膜ＳＺ１の形成後、必要に応じて、絶縁膜ＳＺ１の上面をＣＭＰ法で研磨することもできる。
次に、絶縁膜ＳＺ１上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして用いて、絶縁膜ＳＺ１をドライエッチングすることにより、絶縁膜ＳＺ１にコンタクトホール（貫通孔）を形成する。
次に、コンタクトホール内に、タングステン（Ｗ）などからなる導電性のプラグＰＧを形成する。例えば、コンタクトホール内を含む絶縁膜ＳＺ１上にバリア導体膜とタングステン膜とを順に形成してから、コンタクトホールの外部の不要な主導体膜およびバリア導体膜をＣＭＰ法またはエッチバック法などによって除去することにより、プラグＰＧを形成することができる。
次に、プラグＰＧが埋め込まれた絶縁膜ＳＺ１上に絶縁膜ＳＺ２を形成してから、絶縁膜ＳＺ２の所定の領域に配線溝を形成した後、配線溝内にシングルダマシン技術を用いて配線Ｍ１を埋め込む。配線Ｍ１は、例えば、銅を主成分とする銅配線（埋込銅配線）である。配線Ｍ１は、プラグＰＧを介して、ｎ＋型半導体領域ＳＤ１、ｎ＋型半導体領域ＳＤ２、ゲート電極ＧＥ１あるいはゲート電極ＧＥ２などと電気的に接続される。
その後、デュアルダマシン法などにより２層目以降の配線を形成するが、ここでは図示およびその説明は省略する。また、配線Ｍ１およびそれよりも上層の配線は、ダマシン配線に限定されず、配線用の導電体膜をパターニングして形成することもでき、例えばタングステン配線またはアルミニウム配線などとすることもできる。
以上のようにして、本実施の形態の半導体装置が製造される。
また、本実施の形態では、ＭＩＳＦＥとして、ｎチャネル型のＭＩＳＦＥＴを形成する場合について説明したが、導電型を逆にして、ｐチャネル型のＭＩＳＦＥＴを形成することもできる。また、ＳＯＩ領域１Ａにｎチャネル型のＭＩＳＦＥＴとｐチャネル型のＭＩＳＦＥＴのいずれか一方または両方を形成することもでき、また、バルク領域１Ｂにｎチャネル型のＭＩＳＦＥＴとｐチャネル型のＭＩＳＦＥＴのいずれか一方または両方を形成することもできる。
＜検討例について＞
本発明者が検討した検討例について、図３５〜図４６を参照して説明する。図３５は検討例の半導体装置の製造工程を示すプロセスフロー図であり、上記図２に相当するものである。図３５〜図４５は、検討例の半導体装置の製造工程中の要部断面図であり、図４６は、検討例の半導体装置の製造工程中の要部平面図である。
上記ステップＳ１〜Ｓ８の工程を行って上記図９の構造を得た後、検討例の場合も、上記図１０に相当する図３６に示されるように、ＳＯＩ領域１Ａを覆いかつバルク領域１Ｂを露出するようなフォトレジストパターンＰＲ１を形成する。
次に、図３７に示されるように、フォトレジストパターンＰＲ１をエッチングマスクとして用いて、バルク領域１Ｂの絶縁膜ＺＭ１をドライエッチングして除去する（図３５のステップＳ１０９）。エッチングガスとしては、フルオロカーボンガスを用いる。
バルク領域１Ｂにおいては、ステップＳ１０９で絶縁膜ＺＭ１が除去されて、半導体層ＳＭの上面が露出する。一方、ＳＯＩ領域１Ａにおいては、絶縁膜ＺＭ１はエッチングされずにそのまま残存する。また、素子分離部ＳＴのうち、フォトレジストパターンＰＲ１で覆われずに露出していた領域も、ステップS１０９でエッチングされる。このため、ステップＳ１０９のエッチングを行うと、ＳＯＩ領域１Ａとバルク領域１Ｂとの境界に存在している素子分離部ＳＴの上面において、フォトレジストパターンＰＲ１の側面に整合する位置に段差ＤＳ１０１が形成される。
上記ステップＳ９とは異なり、検討例の場合は、ステップＳ１０９において、バルク領域１Ｂの絶縁膜ＺＭ１が除去されてバルク領域１Ｂの半導体層ＳＭの上面が露出した段階で、エッチングを終了する。このため、ステップＳ１０９における素子分離部ＳＴのエッチング厚さＴ１０３は、ステップＳ１０９を行う直前でのバルク領域１Ｂの絶縁膜ＺＭ１の厚さＴ１とほぼ同じである（すなわちＴ１０３＝Ｔ１）。このため、ステップＳ１０９のエッチングを終了した段階での段差ＤＳ１０１の大きさは、ステップＳ１０９を行う直前でのバルク領域１Ｂの絶縁膜ＺＭ１の厚さＴ１とほぼ同じになる。
次に、検討例の場合は、上記ステップＳ１０の酸素プラズマ処理を行うことなく、図３８に示されるように、フォトレジストパターンＰＲ１をエッチングマスクとして用いて、バルク領域１Ｂの半導体層ＳＭを選択的にドライエッチングして除去する（図３５のステップＳ１１１）。これにより、バルク領域１Ｂにおいて、絶縁層ＢＸの上面が露出する。このステップＳ１１１のエッチングには、等方性のドライエッチングを用い、エッチングガスとしては、ＳＦ６ガスなどを用いる。ステップＳ１１１のエッチング工程を行った後、図３９に示されるように、フォトレジストパターンＰＲ１をアッシングなどにより除去する。
この段階では、ＳＯＩ領域１Ａでは、絶縁膜ＺＭ１が残存して絶縁膜ＺＭ１の上面が露出された状態になっており、一方、バルク領域１Ｂでは、絶縁層ＢＸの上面が露出された状態になっている。
次に、図３９に示されるように、上記フォトレジストパターンＰＲ２（ここでは図示せず）を形成してからイオン注入を行うことにより、ＳＯＩ領域１Ａの半導体基板ＳＢに半導体領域ＧＰを形成する（図３５のステップＳ１１２）。それから、上記フォトレジストパターンＰＲ３（ここでは図示せず）を形成してからイオン注入を行うことにより、バルク領域１Ｂの半導体基板ＳＢにｐ型ウエルＰＷを形成する（図３５のステップＳ１１３）。
次に、図４０に示されるように、ＳＯＩ領域１Ａの絶縁膜ＺＭ１とバルク領域１Ｂの絶縁層ＢＸとをウェットエッチングして除去する（図３５のステップＳ１１４）。これにより、ＳＯＩ領域１Ａでは、半導体層ＳＭの上面が露出され、バルク領域１Ｂでは、半導体基板ＳＢ（ｐ型ウエルＰＷ）の上面が露出される。エッチング液としては、フッ酸を用いる。
次に、図４１に示されるように、ＳＯＩ領域１Ａの半導体層ＳＭの上面とバルク領域１Ｂの半導体基板ＳＢの上面とに、熱酸化法などを用いてゲート絶縁膜ＧＦ１を形成する。それから、図４２に示されるように、上記フォトレジストパターンＰＲ４を形成してから、そのフォトレジストパターンＰＲ４をエッチングマスクとして用いて、ＳＯＩ領域１Ａのゲート絶縁膜ＧＦ１をエッチングして除去する。その後、フォトレジストパターンＰＲ４を除去してから、図４３に示されるように、ＳＯＩ領域１Ａの半導体層ＳＭの上面に、熱酸化法などを用いてゲート絶縁膜ＧＦ２を形成する。このようにして、ＳＯＩ領域１Ａの半導体層ＳＭの上面にゲート絶縁膜ＧＦ２が形成され、バルク領域１Ｂの半導体基板ＳＢの上面にゲート絶縁膜ＧＦ１が形成された状態が得られる。
次に、図４４に示されるように、ゲート絶縁膜ＧＦ１，ＧＦ２および素子分離部ＳＴ上にシリコン膜ＰＳを形成してから、シリコン膜ＰＳ上に絶縁膜ＣＰＺを形成する。それから、絶縁膜ＣＰＺおよびシリコン膜ＰＳをドライエッチングによりパターニングする。これにより、図４５に示されるように、ゲート絶縁膜ＧＦ２とゲート電極ＧＥ１とキャップ絶縁膜ＣＰ１との積層体ＬＴ１がＳＯＩ領域１Ａに形成され、ゲート絶縁膜ＧＦ１とゲート電極ＧＥ２とキャップ絶縁膜ＣＰ２との積層体ＬＴ２がバルク領域１Ｂに形成される。
以降の工程は、検討例の場合も、上記図２５〜図３４の場合と同様であるので、ここではその図示および説明は省略する。
図３５〜図４４の検討例の製造工程の場合は、次のような課題が生じることが、本発明者の検討により分かった。
すなわち、検討例の場合は、ステップＳ１１４を終了した段階（図４０の段階）において、ＳＯＩ領域１Ａの分離部段差ＴＤ１に比べて、バルク領域１Ｂの分離部段差ＴＤ２がかなり大きくなる。
ここで、ＳＯＩ領域１Ａの分離部段差ＴＤ１は、ＳＯＩ領域１Ａの半導体層ＳＭの上面と、ＳＯＩ領域１Ａの半導体層ＳＭに隣接する素子分離部ＳＴと、で構成される段差である。ＳＯＩ領域１Ａの分離部段差ＴＤ１の大きさは、ＳＯＩ領域１Ａの半導体層ＳＭの上面と、ＳＯＩ領域１Ａの半導体層ＳＭに隣接する素子分離部ＳＴの上面との、高低差に対応している。また、バルク領域１Ｂの分離部段差ＴＤ２は、バルク領域１Ｂの半導体基板ＳＢの上面と、バルク領域１Ｂの半導体基板ＳＢに隣接する素子分離部ＳＴと、で構成される段差である。バルク領域１Ｂの分離部段差ＴＤ２の大きさは、バルク領域１Ｂの半導体基板ＳＢの上面と、バルク領域１Ｂの半導体基板ＳＢに隣接する素子分離部ＳＴの上面との、高低差に対応している。
ＳＯＩ領域１Ａの分離部段差ＴＤ１に比べて、バルク領域１Ｂの分離部段差ＴＤ２がかなり大きくなる理由について、以下に説明する。
ステップＳ１０９でバルク領域１Ｂの絶縁膜ＺＭ１を除去した際には、フォトレジストパターンＰＲ１で覆われずに露出した素子分離部ＳＴは、絶縁膜ＺＭ１の厚さとほぼ同程度エッチングされる。また、ステップＳ１１４でＳＯＩ領域１Ａの絶縁膜ＺＭ１とバルク領域１Ｂの絶縁層ＢＸとを除去した際には、露出する素子分離部ＳＴは、ＳＯＩ領域１Ａの半導体層ＳＭに隣接する位置と、バルク領域１Ｂの半導体基板ＳＢに隣接する位置とで、ほぼ同程度エッチングされる。このため、ステップＳ１０９のエッチング工程とステップＳ１１４のエッチング工程とは、分離部段差ＴＤ１に比べて分離部段差ＴＤ２がかなり大きくなることには、ほとんど寄与していない。
それに対して、ステップＳ１１１でバルク領域１Ｂの半導体層ＳＭを除去した際には、フォトレジストパターンＰＲ１で覆われずに露出した素子分離部ＳＴは、ほとんどエッチングされない。このため、ステップＳ１１１の直前（図３７）における、バルク領域１Ｂの絶縁膜ＺＭ１の上面とそれに隣接する素子分離部ＳＴの上面との高低差Ｈ１０１に比べて、ステップＳ１１１の終了時点（図３８）における、バルク領域１Ｂの半導体層ＳＭの上面とそれに隣接する素子分離部ＳＴの上面との高低差Ｈ１０２は、ステップＳ１１１で除去した半導体層ＳＭの厚さＴ１０１の分だけ大きくなる。すなわち、Ｈ１０２＝Ｈ１０１＋Ｔ１０１が成り立つ。これが原因となって、ステップＳ１１４を終了した段階（図４０）において、ＳＯＩ領域１Ａの分離部段差ＴＤ１に比べて、バルク領域１Ｂの分離部段差ＴＤ２が、かなり大きくなる。
また、図４１のようにＳＯＩ領域１Ａの半導体層ＳＭの上面とバルク領域１Ｂの半導体基板ＳＢの上面とにゲート絶縁膜ＧＦ１を形成してから、図４２のようにＳＯＩ領域１Ａのゲート絶縁膜ＧＦ１をエッチングして除去するが、そのエッチングにより、ＳＯＩ領域１Ａの半導体層ＳＭに隣接する素子分離部ＳＴの上面もエッチングされる。これにより、ＳＯＩ領域１Ａの分離部段差ＴＤ１は更に小さくなる。しかしながら、そのエッチングの際には、バルク領域１ＢはフォトレジストパターンＰＲ４で覆われているため、バルク領域１Ｂの半導体基板ＳＢに隣接する素子分離部ＳＴの上面もエッチングされず、それゆえ、バルク領域１Ｂの分離部段差ＴＤ２は小さくはならない。このため、ＳＯＩ領域１Ａの分離部段差ＴＤ１はかなり小さいのに比べて、バルク領域１Ｂの分離部段差ＴＤ２は、かなり大きな状態となる。
ＳＯＩ領域１Ａの分離部段差ＴＤ１は小さいことから、ＳＯＩ領域１Ａの分離部段差ＴＤ１に起因した不具合は生じないで済む。しかしながら、バルク領域１Ｂの分離部段差ＴＤ２はかなり大きいことから、バルク領域１Ｂの分離部段差ＴＤ２に起因した不具合が生じる虞がある。
バルク領域１Ｂの分離部段差ＴＤ２に起因した不具合の例としては、ゲート電極ＧＥ１，ＧＥ２形成用の導電膜、ここではシリコン膜ＰＳを形成した後、このシリコン膜ＰＳをエッチングによりパターニングした際に、バルク領域１Ｂの分離部段差ＴＤ２に隣接する位置に、シリコン膜ＰＳのエッチング残り（エッチング残渣）ＰＳ１が生じることが挙げられる。すなわち、図４５に示されるように、バルク領域１Ｂの半導体基板ＳＢの上面から突出する部分の素子分離部ＳＴの側壁上に、シリコン膜ＰＳのエッチング残りＰＳ１が発生してしまう。このエッチング残りＰＳ１が発生してしまうと、このエッチング残りＰＳ１が導電性を有していることから、半導体装置の信頼性を低下させる虞がある。例えば、図４６のように複数（ここでは２本）のゲート電極ＧＥ２（積層体ＬＴ２）が同じ活性領域上に並んで配置されていた場合には、その複数（ここでは２本）のゲート電極ＧＥ２同士が、分離部段差ＴＤ２に沿って残存するシリコン膜ＰＳのエッチング残りＰＳ１を介して繋がってしまう虞がある。このため、バルク領域１Ｂの分離部段差ＴＤ２に隣接する位置に、シリコン膜ＰＳのエッチング残りＰＳ１が発生することは、防ぐ必要がある。なお、図４６は、平面図であるが、図面を見やすくするために、シリコン膜ＰＳのエッチング残りＰＳ１にハッチングを付してある。
バルク領域１Ｂの分離部段差ＴＤ２に隣接する位置に、シリコン膜ＰＳのエッチング残りＰＳ１が発生するのを防ぐには、分離部段差ＴＤ２の大きさを小さくすることが有効である。分離部段差ＴＤ２が小さければ、分離部段差ＴＤ２に隣接する位置に、シリコン膜ＰＳのエッチング残りＰＳ１は生じにくくなる。
また、分離部段差ＴＤ２を小さくすることを目的として、ステップＳ１１４のオーバーエッチングを大きくすることも考えられる。しかしながら、この場合は、バルク領域１Ｂの半導体基板ＳＢに隣接する位置の素子分離部ＳＴのエッチング厚さを大きくして、分離部段差ＴＤ２を小さくすることはできても、ＳＯＩ領域１Ａの半導体層ＳＭに隣接する位置の素子分離部ＳＴのエッチング厚さも大きくなってしまう。このため、ＳＯＩ領域１Ａの半導体層ＳＭの上面の高さ位置が素子分離部ＳＴの上面よりも高くなってしまい、ＳＯＩ領域１Ａの半導体層ＳＭの側面が露出する虞があるが、これは、ゲート電極用のシリコン膜ＰＳをパターニングした際に、ＳＯＩ領域１Ａにおいてシリコン膜ＰＳのエッチング残りの発生を招く虞があるため、望ましくない。
＜本実施の形態の主要な特徴について＞
本実施の形態では、ステップＳ９において、フォトレジストパターンＰＲ１（第１マスク層）をエッチングマスクとして用いて、バルク領域１Ｂ（第２領域）の絶縁膜ＺＭ１（第１絶縁膜）をドライエッチング（第１ドライエッチング）により除去して、バルク領域１Ｂの半導体層ＳＭを露出させる。このステップＳ９のドライエッチング（第１ドライエッチング）には、フルオロカーボンガスを含有するガス（第１ガス）が用いられる。
本実施の形態の主要な特徴のうちの一つ（第１の特徴）は、ステップＳ９のドライエッチングにおける、フォトレジストパターンＰＲ１で覆われない素子分離部ＳＴのエッチング厚さＴ３は、ステップＳ９のドライエッチングを開始する直前の段階でのＳＯＩ領域１Ａの絶縁膜ＺＭ１の厚さＴ１と半導体層ＳＭの厚さＴ２との合計以上（Ｔ３≧Ｔ１＋Ｔ２）であることである。Ｔ３≧Ｔ１＋Ｔ２が成り立つようにステップＳ９のドライエッチングを行うのは、上述したバルク領域１Ｂの分離部段差ＴＤ２を小さくするためである。
すなわち、上記検討例の場合は、ステップＳ１０９において、バルク領域１Ｂの絶縁膜ＺＭ１が除去されてバルク領域１Ｂの半導体層ＳＭの上面が露出した段階で、エッチングを終了する。このため、ステップＳ１０９における素子分離部ＳＴのエッチング厚さＴ１０３は、ステップＳ１０９を行う直前でのバルク領域１Ｂの絶縁膜ＺＭ１の厚さＴ１とほぼ同じである（すなわちＴ１０３＝Ｔ１）。その後、ステップＳ１１４を終了した段階（図４０）においては、バルク領域１Ｂの分離部段差ＴＤ２が、かなり大きくなっている。
それに対して、本実施の形態では、ステップＳ９において、バルク領域１Ｂの絶縁膜ＺＭ１が除去されてバルク領域１Ｂの半導体層ＳＭの上面が露出した後も、ドライエッチングをしばらく継続し、フォトレジストパターンＰＲ１で覆われていない素子分離部ＳＴのドライエッチングを所定の時間継続する。すなわち、ステップＳ９において、バルク領域１Ｂの半導体層ＳＭが露出された後のオーバーエッチングで、素子分離部ＳＴが半導体層ＳＭの厚さＴ２と同じかそれ以上エッチングされるように、オーバーエッチング時間を設定する。つまり、後で行うステップＳ１１では素子分離部ＳＴがほとんどエッチングされないため、これを予め勘案して、ステップＳ９で、半導体層ＳＭが露出した後のオーバーエッチングを大きくして、このオーバーエッチングで、素子分離部ＳＴが半導体層ＳＭの厚さＴ２と同じかそれ以上エッチングされるようにしている。これにより、ステップＳ１４を終了した段階（図１７）において、バルク領域１Ｂの分離部段差ＴＤ２を小さくすることができる。
上記検討例の場合は、ステップＳ１０９とステップＳ１１１とでの素子分離部ＳＴの合計のエッチング厚さが、ステップＳ１０９とステップＳ１１１とで除去されたバルク領域１Ｂの絶縁膜ＺＭ１および半導体層ＳＭの合計の厚さよりも、半導体層ＳＭの厚さの分だけ小さく、これが、ステップＳ１１４を終了した段階において、バルク領域１Ｂの分離部段差ＴＤ２が大きくなることを招いていた。それに対して、本実施の形態では、ステップＳ９とステップＳ１１とでの素子分離部ＳＴの合計のエッチング厚さが、ステップＳ９とステップＳ１１とで除去されたバルク領域１Ｂの絶縁膜ＺＭ１および半導体層ＳＭの合計の厚さ（すなわちＴ１＋Ｔ２）に近くなるため、ステップＳ１４を終了した段階において、バルク領域１Ｂの分離部段差ＴＤ２を小さくすることができる。
従って、本実施の形態では、ステップＳ１４を終了した段階（図１７の段階）や、ゲート絶縁膜ＧＦ１，ＧＦ２を形成した段階（図２０の段階）において、ＳＯＩ領域１Ａの分離部段差ＴＤ１だけでなく、バルク領域１Ｂの分離部段差ＴＤ２も小さくすることができる。例えば、ＳＯＩ領域１Ａの分離部段差ＴＤ１とバルク領域１Ｂの分離部段差ＴＤ２とを、ほぼ同程度とすることができる。
本実施の形態では、ステップＳ９での素子分離部ＳＴのエッチング厚さＴ３を大きくしたことにより、バルク領域１Ｂの分離部段差ＴＤ２を小さくすることができるため、バルク領域１Ｂの分離部段差ＴＤ２に起因した不具合が生じるのを防止することができる。例えば、ゲート電極ＧＥ１，ＧＥ２形成用の導電膜、ここではシリコン膜ＰＳを形成した後、このシリコン膜ＰＳをエッチングによりパターニングした際に、バルク領域１Ｂの分離部段差ＴＤ２に隣接する位置に、シリコン膜ＰＳのエッチング残り（エッチング残渣）が生じるのを防止することができる。このため、半導体装置の信頼性を向上させることができる。また、半導体装置の製造歩留まりを向上させることができる。また、半導体装置の製造工程の管理が容易になり、半導体装置を製造しやすくなる。
本実施の形態の主要な特徴のうちの他の一つ（第２の特徴）は、ステップＳ９のドライエッチングの後に、ステップＳ１０で基板（ＳＯＩ基板１）に対して酸素プラズマ処理を行うことである。このステップＳ１０の酸素プラズマ処理の後に、ステップＳ１１でフォトレジストパターンＰＲ１をエッチングマスクとして用いて、バルク領域１Ｂの半導体層ＳＭをドライエッチングにより除去してバルク領域１Ｂの絶縁層ＢＸを露出させる。
ステップＳ９とステップＳ１１との間にステップＳ１０の酸素プラズマ処理を導入した理由について、以下に説明する。
ドライエッチングでのエッチング量が多いと、そのドライエッチングに伴う堆積物が発生しやすくなり、その堆積物の発生量が多くなる。ドライエッチングに伴う堆積物は、ドライエッチングに伴って生成された反応生成物であり、ドライエッチングで使用したガス分子中に含まれていた原子を含有している。ステップＳ９では、フルオロカーボンガスを含有するガスが用いられているため、ステップＳ９でドライエッチングに伴って発生する堆積物は、炭素（Ｃ）原子およびフッ素（Ｆ）原子を含んでおり、より特定的には、炭素（Ｃ）およびフッ素（Ｆ）を含有したポリマからなる。
上記検討例のステップＳ１０９に比べて、本実施の形態のステップＳ９では、オーバーエッチング（オーバーエッチング量、オーバーエッチング時間）を大きくしているため、ステップＳ９でドライエッチングに伴って発生する堆積物の量が多くなりやすい。ステップＳ９でドライエッチングに伴って発生した堆積物が残存したままで、ステップＳ１１のエッチング工程を行ってしまうと、ステップＳ９のドライエッチングに伴って発生した堆積物が邪魔になり、その堆積物で遮蔽された半導体層ＳＭが部分的に残存してしまい、半導体層ＳＭのエッチング残り（エッチング残渣）が発生する虞がある。例えば、ステップＳ９のドライエッチングを終了した段階で、バルク領域１Ｂにおいて、半導体層ＳＭの上面よりも素子分離部ＳＴの上面が高い位置にある場合には、半導体層ＳＭの上面から突出する部分の素子分離部ＳＴの側壁上に上記堆積物が付着してしまい、その堆積物が邪魔になってステップＳ１１で半導体層ＳＭのエッチング残りが発生する虞がある。また、ステップＳ９のドライエッチングを終了した段階で、バルク領域１Ｂにおいて、半導体層ＳＭの上面よりも素子分離部ＳＴの上面が低い位置にある場合には、素子分離部ＳＴの上面から突出する部分の半導体層ＳＭの側壁上に上記堆積物が付着してしまい、その堆積物が邪魔になってステップＳ１１で半導体層ＳＭのエッチング残りが発生する虞がある。いずれにしろ、ステップＳ９でドライエッチングに伴って発生した堆積物が残存したままで、ステップＳ１１のエッチング工程を行ってしまうと、半導体層ＳＭのエッチング残りが発生する虞がある。半導体層ＳＭは絶縁体ではないため、半導体装置の信頼性を高めるためには、そのような半導体層ＳＭのエッチング残りは、できるだけ防止することが望ましい。
そこで、本実施の形態では、ステップＳ９でフルオロカーボンガスを含有するガスを用いたドライエッチングを行った後に、ステップＳ１０で酸素プラズマ処理を行う。酸素プラズマ処理は、フルオロカーボンガスを用いたドライエッチングに伴って発生する堆積物（炭素原子およびフッ素原子を含むポリマ）を除去するのに適している。このため、ステップＳ９のドライエッチングで発生した堆積物を、ステップＳ１０の酸素プラズマ処理で除去することができる。これにより、ステップＳ１１は、ステップＳ９のドライエッチングに伴う堆積物が除去された状態で行われるため、ステップＳ１１でバルク領域１Ｂの半導体層ＳＭをエッチングにより除去した際に、半導体層ＳＭのエッチング残り（エッチング残渣）が発生するのを的確に防止することができる。従って、半導体装置の信頼性を向上させることができる。また、半導体装置の製造歩留まりを向上させることができる。また、半導体装置の製造工程の管理が容易になり、半導体装置を製造しやすくなる。
上記検討例の場合は、ステップＳ１０９でのオーバーエッチングが少ないため、ステップＳ１０９のドライエッチングに伴って発生する堆積物は少なくて済み、それゆえ、本実施の形態とは異なり、ステップＳ１０で酸素プラズマ処理を行わずとも、ステップＳ１１４で半導体層ＳＭのエッチング残りは発生しにくい。それに対して、本実施の形態では、バルク領域１Ｂの分離部段差ＴＤ２を小さくするためにステップＳ９でのオーバーエッチングを大きくしたことで、ステップＳ９のドライエッチングに伴って発生する堆積物の量が多くなることに気付き、その堆積物に起因した不具合がステップＳ１１で発生しないように、ステップＳ１０の酸素プラズマ処理を導入している。このため、上記第１の特徴と上記第２の特徴とを組み合わせることは、極めて重要であり、それにより、バルク領域１Ｂの分離部段差ＴＤ２に起因した不具合の防止と、ステップＳ９のドライエッチングで発生する堆積物に起因した不具合の防止とを、達成することができる。本実施の形態では、ステップＳ９における素子分離部ＳＴのエッチング厚さＴ３を大きくしたことで、分離部段差ＴＤ２を小さくすることができるとともに、ステップＳ１０の酸素プラズマ処理を追加したことで、ステップＳ９における素子分離部ＳＴのエッチング厚さＴ３を大きくしたことによる不具合を解消できるため、半導体装置の信頼性を向上させることができる。
本実施の形態の更に他の特徴について、以下に説明する。
ステップＳ９では、バルク領域１Ｂの半導体層ＳＭ全体が除去されて絶縁層ＢＸが露出することは防ぐ必要がある。すなわち、ステップＳ９のドライエッチングが終了した段階およびステップＳ１０の酸素プラズマ処理が終了した段階で、バルク領域１Ｂの半導体層ＳＭが絶縁層ＢＸ上に層状に残存し、バルク領域１Ｂの絶縁層ＢＸが露出されない状態である必要がある。しかしながら、ステップＳ９では、バルク領域１Ｂの半導体層ＳＭが露出された後のオーバーエッチングを大きくしているため、半導体層ＳＭに対する素子分離部ＳＴおよび絶縁膜ＺＭ１のエッチング選択比を高くしておかないと、バルク領域１Ｂの半導体層ＳＭがステップＳ９で過剰にエッチングされてしまい、バルク領域１Ｂの半導体層ＳＭが消失してしまう虞がある。このため、ステップＳ９では、絶縁膜ＺＭ１および素子分離部ＳＴに比べて半導体層ＳＭがエッチングされにくい条件でドライエッチングを行うが、半導体層ＳＭに対する絶縁層ＢＸおよび素子分離部ＳＴのエッチング選択比ができるだけ高くなるようなエッチング条件を設定することが望ましい。なお、半導体層ＳＭに対する絶縁層ＢＸおよび素子分離部ＳＴのエッチング選択比とは、半導体層ＳＭのエッチング速度に対する絶縁層ＢＸおよび素子分離部ＳＴのエッチング速度の比に対応している。
そこで、ステップＳ９では、エッチングガスとしてフルオロカーボンガスを用いているが、ステップＳ９で用いられるフルオロカーボンガスは、ガス分子中に２つ以上の炭素（Ｃ）原子を含んでいるか、あるいは、ガス分子中に１つ以上の水素（Ｈ）原子を含んでいることが好ましい。これにより、半導体層ＳＭに対する絶縁層ＢＸおよび素子分離部ＳＴのエッチング選択比を高くすることができるため、ステップＳ９において、半導体層ＳＭのエッチングを抑制しながら、絶縁層ＢＸおよび素子分離部ＳＴを高い選択比でエッチングすることができる。
なお、ガス分子中に２つ以上の炭素（Ｃ）原子を含んでいるフルオロカーボンガスは、例えば、Ｃ２Ｆ６ガス、Ｃ４Ｆ８ガス、またはＣ４Ｆ６ガスなどである。また、ガス分子中に１つ以上の水素（Ｈ）原子を含んでいるフルオロカーボンガスは、例えば、ＣＨＦ３ガス、またはＣＨ２Ｆ２ガスなどである。これらのガスの一種以上を、ステップＳ９のドライエッチングに好適に用いることができる。
ステップＳ９では、ＣＦ４ガスではなく、ガス分子中に２つ以上の炭素（Ｃ）原子を含んでいるか、あるいは、ガス分子中に１つ以上の水素（Ｈ）原子を含んでいるようなフルオロカーボンガスを用いることが好ましいが、そのようなガスを用いてドライエッチングを行った場合は、ドライエッチングに伴う堆積物（反応生成物）が、更に発生しやすくなる。しかしながら、本実施の形態では、ステップＳ９の後にステップＳ１０の酸素プラズマ処理を行っているため、そのようなガスを用いてステップＳ９を行ったことで、ドライエッチングに伴う堆積物の生成量が多くなっても、その堆積物はステップＳ１０の酸素プラズマ処理で的確に除去することができる。このため、ガス分子中に２つ以上の炭素（Ｃ）原子を含んでいるか、あるいは、ガス分子中に１つ以上の水素（Ｈ）原子を含んでいるようなフルオロカーボンガスを、不具合が生じることなく、ステップＳ９のドライエッチングに用いることができる。
また、ステップＳ９のエッチング工程は、異方性のドライエッチングを行うことが好ましい。また、ステップＳ１１のエッチング工程は、等方性のドライエッチングを行うことが好ましい。その理由について、以下に説明する。
すなわち、ステップＳ１１では、エッチング対象が半導体層ＳＭであるため、異方性のドライエッチングを行った場合は、バルク領域１Ｂにおいて、素子分離部ＳＴの側壁上に半導体層ＳＭのエッチング残りが残存する虞があるが、半導体層ＳＭは絶縁体ではないため、そのような半導体層ＳＭのエッチング残りはできるだけ防止することが望ましい。また、上記溝ＴＲ（の断面形状）はテーパ形状を有しやすく、それゆえ、素子分離部ＳＴ（の断面形状）もテーパ形状を有しやすい。素子分離部ＳＴがテーパ形状を有している場合は、異方性のドライエッチングで半導体層ＳＭを除去しようとしても、テーパ形状の素子分離部ＳＴで遮蔽される部分の半導体層ＳＭが、素子分離部ＳＴの側壁上にエッチング残りとして残存しやすい。このため、ステップＳ１１のエッチング工程は、等方性のドライエッチングを行うことが好ましく、それにより、バルク領域１Ｂにおいて、素子分離部ＳＴの側壁上に半導体層ＳＭのエッチング残りが残存するのを、より的確に防止することができる。
また、ステップＳ９のエッチング工程に、等方性のドライエッチングを用いた場合は、フォトレジストパターンＰＲ１の側面の下方において、素子分離部ＳＴがサイドエッチングされてしまう。このため、ステップＳ９のエッチング工程には、異方性のドライエッチングを用いることが好ましく、それにより、フォトレジストパターンＰＲ１の側面の下方において、素子分離部ＳＴがサイドエッチングされてしまうのを防止できる。これにより、素子分離部ＳＴの平面寸法が小さくなった場合にも、本実施の形態の製造工程を適用しやすくなる。このため、半導体装置の小型化に有利になる。また、絶縁膜ＺＭ１および素子分離部ＳＴを異方性ドライエッチングするためには、フルオロカーボンガスを用いたドライエッチングが好適であり、ステップＳ９ではフルオロカーボンガスを含有するガスを用いることにより、絶縁膜ＺＭ１および素子分離部ＳＴを的確に異方性ドライエッチングすることができる。
また、ステップＳ１１では、半導体層ＳＭを選択的に除去するため、フッ素ラジカル主体の等方性ドライエッチング（例えばＳＦ６ガスを用いた等方性ドライエッチング）を行うが、そのような等方性ドライエッチングでは、ステップＳ９のフルオロカーボンガスを用いたドライエッチングに伴って発生した堆積物は、除去しにくい。しかしながら、本実施の形態では、ステップＳ９の後にステップＳ１０の酸素プラズマ処理を行うことで、ステップＳ９のドライエッチングに伴う堆積物を除去し、その後で、ステップＳ１１を行っている。このため、ステップＳ９のドライエッチングに伴って発生した堆積物が悪影響を及ぼすことなく、ステップＳ１１の等方性ドライエッチングを的確に行うことができる。
（実施の形態２）
図４７は、本実施の形態２の半導体装置の製造工程を示すプロセスフロー図であり、上記図２に対応するものである。
本実施の形態２の製造工程が、上記実施の形態１の製造工程と相違しているのは、上記ステップＳ１０（酸素プラズマ処理）と上記ステップＳ１１（半導体層ＳＭのドライエッチング）との間に、ステップＳ１０ａを追加した点である（図４７参照）。
すなわち、本実施の形態２においても、上記実施の形態１と同様にして上記ステップＳ９（絶縁膜ＺＭ１のドライエッチング）までの工程を行って上記図１１の構造を得る。それから、本実施の形態２においても、上記実施の形態１と同様にして上記ステップＳ１０の酸素プラズマ処理を行った後、上記実施の形態１とは異なり、本実施の形態２では、ＳＯＩ基板１に対して、フルオロカーボンガスと酸素ガスとを含有するガス（混合ガス）を用いたプラズマ処理を行う（図４７のステップＳ１０ａ）。ステップＳ１０ａのプラズマ処理を行った後、本実施の形態２においても、上記実施の形態１と同様にして上記ステップＳ１１（半導体層ＳＭのドライエッチング）を行うことで、上記図１２の構造を得る。ステップＳ９とステップＳ１０とステップＳ１０ａとステップＳ１１とは、ＳＯＩ基板１を大気中にさらすことなく、連続的に行うことが好ましい。その後の工程は、本実施の形態２も上記実施の形態１と同様であるので、ここではその繰り返しの説明は省略する。
本実施の形態２と上記実施の形態１との相違点であるステップＳ１０ａのプラズマ処理について、以下に説明する。
ステップＳ１０の酸素プラズマ処理で、ステップＳ９のドライエッチングに伴って発生した堆積物は除去できるが、バルク領域１Ｂの半導体層ＳＭの表面が、ステップＳ１０の酸素プラズマ処理によってわずかに酸化される虞がある。そして、ステップＳ１１のエッチング工程は、半導体層ＳＭ（シリコン層）に比べて酸化シリコン（絶縁層ＢＸおよび素子分離部ＳＴ）がエッチングされにくい条件で行う。このため、バルク領域１Ｂの半導体層ＳＭの表面が酸化された状態で半導体層ＳＭのエッチング工程（ステップＳ１１）を行うよりも、バルク領域１Ｂの半導体層ＳＭの表面が露出された状態で半導体層ＳＭのエッチング工程（ステップＳ１１）を行うことが望ましい。
そこで、本実施の形態２では、ステップＳ１０（酸素プラズマ処理）の後で、ステップＳ１１（半導体層ＳＭのドライエッチング工程）の前に、バルク領域１Ｂの半導体層ＳＭの表面の酸化膜（酸化シリコン膜）を除去可能なステップＳ１０ａを行う。ステップＳ１０ａは、ステップＳ１０でバルク領域１Ｂの半導体層ＳＭの表面に酸化膜が形成された場合に、その酸化膜をエッチングして除去する作用を有している。このため、ステップＳ１０ａは、ドライエッチング工程とみなすこともできる。ステップＳ１０ａでは、フォトレジストパターンＰＲ１で覆われずに露出している素子分離部ＳＴの表層部も、エッチングされる。
ステップＳ１０ａで使用するガスは、バルク領域１Ｂの半導体層ＳＭの表面の酸化膜を除去可能とするために、フルオロカーボンガスを含有している。しかしながら、ステップＳ９は、酸化シリコン（絶縁膜ＺＭ１および素子分離部ＳＴ）のエッチング選択性を高めることが重要であったが、それに比べると、ステップＳ１０ａは、酸化シリコンのエッチング選択性をそれほど高めなくとも問題は無い。これは、ステップＳ９は、上述したようにエッチング量が大きく、酸化シリコンのエッチング選択比を高くしておかないとバルク領域１Ｂの半導体層ＳＭが消失する虞があるのに対して、ステップＳ１０ａでは、半導体層ＳＭの表面の酸化膜を除去できる程度のエッチングを行えばよく、エッチング量が小さいため、酸化シリコンのエッチング選択性をそれほど高めなくとも問題は無いからである。つまり、ステップＳ９に比べてステップＳ１０ａの方が、酸化シリコンのエッチング厚さが小さいため、ステップＳ９よりもステップＳ１０ａの方が、半導体層ＳＭに対する素子分離部ＳＴのエッチング選択比を小さくすることができる。また、ステップＳ９に比べてステップＳ１０ａの方が、素子分離部ＳＴのエッチング速度を小さくすることができる。
このため、ステップＳ９とステップＳ１０ａは、いずれも素子分離部ＳＴに対するエッチング作用を有しているが、ステップＳ９における素子分離部ＳＴ（フォトレジストパターンＰＲ１で覆われていない素子分離部ＳＴ）のエッチング厚さに比べて、ステップＳ１０ａにおける素子分離部ＳＴ（フォトレジストパターンＰＲ１で覆われていない素子分離部ＳＴ）のエッチング厚さの方が小さくなる。一例を挙げると、ステップＳ１０ａにおける素子分離部ＳＴのエッチング厚さは、ステップＳ９における素子分離部ＳＴのエッチング厚さの３０％以下であり、例えば２〜６ｎｍ程度である。ステップＳ１０ａは、ステップＳ１０で形成された酸化膜を除去するために行っているので、ステップＳ１０ａのドライエッチングは、等方性であっても、異方性であってもよい。
一方、ステップＳ９に伴う堆積物をステップＳ１０でせっかく除去しても、ステップＳ１０ａに伴う堆積物が発生してしまうと、ステップＳ１０ａで発生した堆積物が残存した状態で、ステップＳ１１を行うことになってしまうため、ステップＳ１０ａで発生した堆積物に起因した半導体層ＳＭのエッチング残りが、ステップＳ１１で発生する虞がある。そこで、ステップＳ１０ａでは、ステップＳ１０ａに伴う堆積物（反応生成物）ができるだけ発生しないようにしながら、バルク領域１Ｂの半導体層ＳＭの表面の酸化膜を除去できるようにする必要がある。
酸化膜を除去するには、フルオロカーボンガスを用いることが有効であり、一方、フルオロカーボンガスを用いたドライエッチングに伴う堆積物の発生を抑制するには、使用するエッチングガス中に酸素ガスも含有させ、その酸素ガスの比率を高めることが有効である。このため、ステップＳ１０ａでは、フルオロカーボンガスと酸素ガスとを含む混合ガスを用いたプラズマ処理（ドライエッチング）を行い、それにより、堆積物（反応生成物）の発生を抑えながら、バルク領域１Ｂの半導体層ＳＭの表面の酸化膜を除去する。
ステップＳ９で使用するガスは、フルオロカーボンガスを含有しており、更に酸素ガスを含有することも可能である。しかしながら、フルオロカーボンガスに対する酸素ガスの比率を大きくすると、エッチング速度が下がることと、エッチング選択比が下がることとが、発生してしまう。ステップＳ９は、素子分離部ＳＴのエッチング厚さが大きく、また、素子分離部ＳＴのエッチング選択比を高くする必要があるため、ステップＳ９で使用するガスは、酸素ガスを含まないか、含んでいたとしても、酸素ガスの比率をある程度小さくすることが望ましい。ステップＳ９で使用するガスが、酸素ガスを含まないか、酸素ガスを含んでいても酸素ガスの比率が小さいことに付随して、ステップＳ９での堆積物の発生量が多くなったとしても、ステップＳ１０でその堆積物を除去するため、問題は無い。
一方、ステップＳ１０ａは、酸化シリコンのエッチング厚さが小さいため、酸化シリコンのエッチング速度はそれほど高くする必要はなく、また、酸化シリコンのエッチング選択比をそれほど高くする必要もない反面、ステップＳ１１に悪影響を及ぼさないように、ステップＳ１０ａでは、エッチングに伴う堆積物の発生を抑制する必要がある。このため、ステップＳ１０ａで使用するガスは、フルオロカーボンガスに対する酸素ガスの比率を、ある程度高くする方が望ましい。
このため、本実施の形態２の場合、ステップＳ９では、フルオロカーボンを含有するガスを用い、ステップＳ１０ａでは、フルオロカーボンガスと酸素ガスとを含有するガスを用いる。そして、ステップＳ９で用いられるガスが酸素ガスを含有しないようにするか、あるいは、ステップＳ９で用いられるガスが酸素ガスを含有している場合は、ステップＳ９で用いられるガスにおけるフルオロカーボンガスに対する酸素ガスの比率が、ステップＳ１０ａで用いられるガスにおけるフルオロカーボンガスに対する酸素ガスの比率よりも小さくなるようにする。つまり、ステップＳ９で用いられるガスは、ステップＳ９で用いられるガスにおけるフルオロカーボンガスに対する酸素ガスの比率が、ステップＳ１０ａで用いられるガスにおけるフルオロカーボンガスに対する酸素ガスの比率よりも小さくなるように、酸素ガスを含有するか、あるいは、酸素ガスを含有していない。従って、ステップＳ９で使用するガスが酸素ガスを含まない場合と酸素ガスを含む場合とがあり得るが、ステップＳ９で使用するガスが酸素ガスを含む場合は、フルオロカーボンガスに対する酸素ガスの比率は、ステップＳ９よりもステップＳ１０ａの方が大きい。
これにより、ステップＳ９では、使用するガスが酸素ガスを含まないか、酸素ガスを含んでいたとしても酸素ガスの比率が小さいことで、バルク領域１Ｂの半導体層ＳＭのエッチングを抑制しながら、絶縁層ＢＸおよび素子分離部ＳＴを高い選択比でエッチングすることができる。ステップＳ９では、ドライエッチングに伴う堆積物が発生しやすいが、その堆積物はステップＳ１０で除去することができる。そして、ステップＳ１０ａでは、使用するガスがフルオロカーボンガスと酸素ガスとを含むとともに、酸素ガスの比率が大きいことで、ステップＳ１０ａに伴う堆積物の発生を抑制または防止しながら、ステップＳ１０でバルク領域１Ｂの半導体層ＳＭの表面に形成された酸化膜をステップＳ１０ａで除去することができる。これにより、バルク領域１Ｂの半導体層ＳＭの表面が的確に露出された状態でステップＳ１１を行うことができるため、ステップＳ１１のエッチング工程を、より的確に行うことができる。これにより、半導体装置の信頼性を向上させることができる。また、半導体装置の製造歩留まりを向上させることができる。また、半導体装置の製造工程の管理が容易になり、半導体装置を製造しやすくなる。
また、ステップＳ９では、絶縁膜ＺＭ１および素子分離部ＳＴに対するエッチング作用を高めてエッチング選択比を高くするために、使用するフルオロカーボンガスは、ガス分子中に２つ以上の炭素原子を含んでいるか、あるいは、ガス分子中に１つ以上の水素原子を含んでいることが好ましい。一方、ステップＳ１０ａは、半導体層ＳＭの表面の酸化膜や素子分離部ＳＴに対するエッチング作用はそれほど高くする必要はない反面、エッチングに伴う堆積物を生じにくくするために、ステップＳ１０ａで使用するフルオロカーボンガスは、ＣＦ４ガスを用いることが好ましい。ステップＳ１０ａにおいて、フルオロカーボンガスとしてＣＦ４ガスを用いることにより、エッチングに伴う堆積物の発生をより的確に抑制または防止することができ、ステップＳ１０ａで発生する堆積物がステップＳ１１に悪影響を及ぼすのを、より的確に防止することができる。
なお、フルオロカーボンガスと酸素ガスとを含むガス（混合ガス）における、フルオロカーボンガスに対する酸素ガスの比率とは、プラズマ装置に導入する際のフルオロカーボンガスの流量に対する酸素ガスの流量の比率と定義する。例えば、プラズマ装置に導入する際のフルオロカーボンガスの流量がＸ１ｓｃｃｍで酸素ガスの流量がＸ２ｓｃｃｍの場合は、フルオロカーボンガスに対する酸素ガスの比率は、Ｘ２／Ｘ１となる。このため、ステップＳ９でプラズマ装置（ドライエッチング装置）に導入するフルオロカーボンガスの流量をＸ３ｓｃｃｍで酸素ガスの流量をＸ４ｓｃｃｍとし、ステップＳ１０ａでプラズマ装置（ドライエッチング装置）に導入するフルオロカーボンガスの流量をＸ５ｓｃｃｍで酸素ガスの流量をＸ６ｓｃｃｍとしたときには、（Ｘ４／Ｘ３）＜（Ｘ６／Ｘ５）が成り立つ。但し、Ｘ３＞０、Ｘ４≧０、Ｘ５＞０、Ｘ６＞０も成り立つ。これは、後述の実施の形態３におけるステップＳ９，Ｓ１０ｂについても同様である。
（実施の形態３）
図４８は、本実施の形態３の半導体装置の製造工程を示すプロセスフロー図であり、上記図２に対応するものである。
本実施の形態３の製造工程が、上記実施の形態１の製造工程と相違しているのは、上記ステップＳ１０（酸素プラズマ処理）の代わりに、ステップＳ１０ｂを行う点である（図４８参照）。
すなわち、本実施の形態３においても、上記実施の形態１と同様にして上記ステップＳ９（絶縁膜ＺＭ１のドライエッチング）までの工程を行って上記図１１の構造を得る。それから、本実施の形態３においては、上記実施の形態１とは異なり、上記ステップＳ１０を行わず、その代わりに、ＳＯＩ基板１に対して、フルオロカーボンガスと酸素ガスとを含有するガス（混合ガス）を用いたプラズマ処理（ドライエッチング）を行う（図４８のステップＳ１０ｂ）。なお、上記実施の形態１，２のステップＳ１０では、酸素ガスをプラズマ化しており、フルオロカーボンガスは使用していない。
ステップＳ１０ｂのプラズマ処理を行った後、本実施の形態３においても、上記実施の形態１と同様にして上記ステップＳ１１（半導体層ＳＭのドライエッチング）を行うことで、上記図１２の構造を得る。ステップＳ９とステップＳ１０ｂとステップＳ１１とは、ＳＯＩ基板１を大気中にさらすことなく、連続的に行うことが好ましい。その後の工程は、本実施の形態３も上記実施の形態１と同様であるので、ここではその繰り返しの説明は省略する。
本実施の形態３と上記実施の形態１との相違点であるステップＳ１０ｂのプラズマ処理について、以下に説明する。
ステップＳ１０ｂは、ステップＳ９のドライエッチングに伴って発生した堆積物（反応生成物）を除去するために行われる。このため、ステップＳ１０ｂで使用するガスは、酸素ガスを含有している。これにより、ステップＳ１０ｂのプラズマ雰囲気中には、酸素プラズマが存在するため、ステップＳ１０ｂでは、ステップＳ９のドライエッチングに伴う堆積物を、酸素プラズマの作用により除去することができる。
そして、本実施の形態３では、ステップＳ１０ｂでバルク領域１Ｂの半導体層ＳＭの表面に酸化膜（酸化シリコン膜）が形成されないようにするために、ステップＳ１０ｂで使用するガスに、フルオロカーボンガスも含有させている。ステップＳ１０ｂで使用するガスが、フルオロカーボンガスも含有していることで、ステップＳ１０ｂのプラズマ処理では、酸化膜に対するエッチング作用が発生するため、バルク領域１Ｂの半導体層ＳＭの表面に酸化膜が形成されるのを防止できる。
このため、ステップＳ１０ｂに使用するガスは、フルオロカーボンガスと酸素ガスとを含有している。但し、ステップＳ１０ｂに伴う堆積物（反応生成物）が発生しにくくなり、かつ、ステップＳ９のドライエッチングに伴って発生した堆積物（反応生成物）をステップＳ１０ｂで除去しやすくなるように、ステップＳ１０ｂで使用するガスにおけるフルオロカーボンガスに対する酸素ガスの比率を高くしている。
一方、ステップＳ９で使用するガスは、フルオロカーボンガスを含有しており、更に酸素ガスを含有することも可能であるが、酸素ガスを含有する場合であっても、フルオロカーボンガスに対する酸素ガスの比率は、あまり高くしない方が望ましい。その理由は、上記実施の形態２で説明したのと同様である。簡単に言うと、ステップＳ１０ｂに比べてステップＳ９では、素子分離部ＳＴのエッチング厚さが大きいため、半導体層ＳＭに対する素子分離部ＳＴのエッチング選択比を高くする必要があるからである。
このため、本実施の形態３では、ステップＳ９では、フルオロカーボンを含有するガスを用い、ステップＳ１０ｂでは、フルオロカーボンガスと酸素ガスとを含有するガスを用いる。そして、ステップＳ９で用いられるガスが酸素ガスを含有しないようにするか、あるいは、ステップＳ９で用いられるガスが酸素ガスを含有している場合は、ステップＳ９で用いられるガスにおけるフルオロカーボンガスに対する酸素ガスの比率が、ステップＳ１０ｂで用いられるガスにおけるフルオロカーボンガスに対する酸素ガスの比率よりも小さくなるようにする。つまり、ステップＳ９で用いられるガスは、ステップＳ９で用いられるガスにおけるフルオロカーボンガスに対する酸素ガスの比率が、ステップＳ１０ｂで用いられるガスにおけるフルオロカーボンガスに対する酸素ガスの比率よりも小さくなるように、酸素ガスを含有するか、あるいは、酸素ガスを含有していない。従って、ステップＳ９で使用するガスが酸素ガスを含まない場合と酸素ガスを含む場合とがあり得るが、ステップＳ９で使用するガスが酸素ガスを含む場合は、フルオロカーボンガスに対する酸素ガスの比率は、ステップＳ９よりもステップＳ１０ｂの方が大きい。
これにより、ステップＳ９では、使用するガスが酸素ガスを含まないか、酸素ガスを含んでいたとしても酸素ガスの比率が小さいことで、バルク領域１Ｂの半導体層ＳＭのエッチングを抑制しながら、絶縁層ＢＸおよび素子分離部ＳＴを高い選択比でエッチングすることができる。ステップＳ９では、ドライエッチングに伴う堆積物が発生しやすいが、その堆積物はステップＳ１０ｂで除去することができる。ステップＳ１０ｂでは、使用するガスがフルオロカーボンガスと酸素ガスとを含むとともに、酸素ガスの比率が大きいことで、ステップＳ１０ｂに伴う堆積物の発生を抑制または防止しながら、ステップＳ９で発生した堆積物を除去することができる。また、ステップＳ１０ｂでは、使用するガスがフルオロカーボンガスも含有していることで、バルク領域１Ｂの半導体層ＳＭの表面に酸化膜が形成されるのを防止できる。これにより、ステップＳ９で発生した堆積物が除去され、かつ、バルク領域１Ｂの半導体層ＳＭの表面が的確に露出された状態でステップＳ１１を行うことができるため、ステップＳ１１のエッチング工程を、より的確に行うことができる。これにより、半導体装置の信頼性を向上させることができる。また、半導体装置の製造歩留まりを向上させることができる。また、半導体装置の製造工程の管理が容易になり、半導体装置を製造しやすくなる。
ステップＳ９とステップＳ１０ｂとは、いずれも素子分離部ＳＴに対するエッチング作用を有しているが、ステップＳ９における素子分離部ＳＴ（フォトレジストパターンＰＲ１で覆われていない素子分離部ＳＴ）のエッチング厚さに比べて、ステップＳ１０ｂにおける素子分離部ＳＴ（フォトレジストパターンＰＲ１で覆われていない素子分離部ＳＴ）のエッチング厚さの方が小さくなる。一例を挙げると、ステップＳ１０ｂにおける素子分離部ＳＴのエッチング厚さは、ステップＳ９における素子分離部ＳＴのエッチング厚さの３０％以下であり、例えば２〜６ｎｍ程度である。ステップＳ１０ｂは、ドライエッチング工程とみなすこともできる。ステップＳ１０ｂは、ステップＳ９で発生した堆積物を除去するために行っているので、ステップＳ１０ｂのドライエッチング（プラズマ処理）は、等方性であることが望ましい。
また、ステップＳ９に比べてステップＳ１０ｂの方が、素子分離部ＳＴのエッチング厚さが小さいため、ステップＳ９に比べてステップＳ１０ｂの方が、半導体層ＳＭに対する素子分離部ＳＴのエッチング選択比を小さくすることができ、また、ステップＳ９に比べてステップＳ１０ｂの方が、素子分離部ＳＴのエッチング速度を小さくすることができる。
また、ステップＳ９では、絶縁膜ＺＭ１および素子分離部ＳＴに対するエッチング作用を高めてエッチング選択比を高くするために、使用するフルオロカーボンガスは、ガス分子中に２つ以上の炭素原子を含んでいるか、あるいは、ガス分子中に１つ以上の水素原子を含んでいることが好ましい。一方、ステップＳ１０ｂは、素子分離部ＳＴに対するエッチング作用はそれほど高くする必要はない反面、エッチングに伴う堆積物を生じにくくするために、ステップＳ１０ｂで使用するフルオロカーボンガスは、ＣＦ４ガスを用いることが好ましい。ステップＳ１０ｂにおいて、フルオロカーボンガスとしてＣＦ４ガスを用いることにより、エッチングに伴う堆積物の発生をより的確に抑制または防止することができ、ステップＳ１０ｂで発生する堆積物がステップＳ１１に悪影響を及ぼすのを、より的確に防止することができる。
本実施の形態３におけるステップＳ１０ｂは、上記実施の形態２における上記ステップＳ１０と上記ステップＳ１０ａとをまとめて１つの工程（プラズマ処理）として行う場合に相当している。このため、本実施の形態３の場合は、半導体装置の製造工程数を低減できるという利点がある。一方、上記実施の形態２は、ステップＳ９で発生した堆積物の除去を目的としたステップＳ１０と、ステップＳ１０でバルク領域１Ｂの半導体層ＳＭの表面に形成された不要な酸化膜を除去することを目的としたステップＳ１０ａとについて、それぞれの目的に合わせた最適な条件で行うことができる。このため、上記実施の形態２の場合は、ステップＳ１０とステップＳ１０ａとの制御が容易であり、また、エッチングに伴う堆積物の除去と不要な酸化膜の除去とを、より的確に行うことができるという利点がある。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
その他、上記実施の形態に記載された内容の一部を以下に記載する。
［付記１］
（ａ）半導体基板と、前記半導体基板上の絶縁層と、前記絶縁層上の半導体層と、前記半導体層上の第１絶縁膜と、前記第１絶縁膜、前記半導体層および前記絶縁層を貫通して前記半導体基板に達する溝と、前記溝内に埋め込まれた素子分離部と、を有する基板を準備する工程、
ここで、
前記絶縁層と前記第１絶縁膜と前記素子分離部とは同じ材料からなり、
（ｂ）前記（ａ）工程後、前記基板の第１領域の前記第１絶縁膜を覆いかつ前記基板の前記第１領域とは異なる第２領域の前記第１絶縁膜を露出する第１マスク層を形成する工程、
ここで、
前記第１領域と前記第２領域との境界には、前記素子分離部が配置されており、
前記第１マスク層の側面は、前記素子分離部上に位置しており、
（ｃ）前記（ｂ）工程後、前記第１マスク層をエッチングマスクとして用いて、前記第２領域の前記第１絶縁膜を第１ドライエッチングにより除去して、前記第２領域の前記半導体層を露出させる工程、
（ｄ）前記（ｃ）工程後、前記基板に対してプラズマ処理を行う工程、
（ｅ）前記（ｄ）工程後、前記第１マスク層をエッチングマスクとして用いて、前記第２領域の前記半導体層を第２ドライエッチングにより除去して前記第２領域の前記絶縁層を露出させる工程、
（ｆ）前記（ｅ）工程後、前記第１マスク層を除去する工程、
（ｇ）前記（ｆ）工程後、前記第１領域の前記第１絶縁膜と前記第２領域の前記絶縁層とをエッチングにより除去して、前記第１領域の前記半導体層と前記第２領域の前記半導体基板とを露出させる工程、
（ｈ）前記（ｇ）工程後、前記第１領域の前記半導体層に第１トランジスタを形成し、前記第２領域の前記半導体基板に第２トランジスタを形成する工程、
を有し、
前記（ｃ）工程の前記第１ドライエッチングには、フルオロカーボンガスを含有する第１ガスが用いられ、
前記（ｄ）工程の前記プラズマ処理には、フルオロカーボンガスと酸素ガスとを含有する第２ガスが用いられ、
前記（ｃ）工程において、前記第１マスク層で覆われない前記素子分離部の前記第１ドライエッチングによるエッチング厚さは、前記第１ドライエッチングを開始する直前の段階での前記第１絶縁膜の第１厚さと前記半導体層の第２厚さとの合計以上であり、
前記第１ガスは、前記第１ガスにおけるフルオロカーボンガスに対する酸素ガスの比率が、前記第２ガスにおけるフルオロカーボンガスに対する酸素ガスの比率よりも小さくなるように、酸素ガスを含有するか、あるいは、酸素ガスを含有していない、半導体装置の製造方法。
［付記２］
付記１記載の半導体装置の製造方法において、
前記第１ガスに含まれるフルオロカーボンガスは、ガス分子中に２つ以上の炭素原子を含んでいるか、あるいは、ガス分子中に１つ以上の水素原子を含んでおり、
前記第２ガスに含まれるフルオロカーボンガスは、ＣＦ４ガスである、半導体装置の製造方法。
［付記３］
付記１記載の半導体装置の製造方法において、
前記（ｃ）工程では、前記第１絶縁膜および前記素子分離部に比べて前記半導体層がエッチングされにくい条件で、前記第２領域の前記第１絶縁膜を前記第１ドライエッチングにより除去して前記第２領域の前記半導体層を露出させ、
前記（ｅ）工程では、前記半導体層に比べて前記絶縁層および前記素子分離部がエッチングされにくい条件で、前記第２領域の前記半導体層を前記第２ドライエッチングにより除去して前記第２領域の前記絶縁層を露出させ、
前記第１ドライエッチングは、異方性のドライエッチングであり、
前記第２ドライエッチングは、等方性のドライエッチングである、半導体装置の製造方法。
［付記４］
付記１記載の半導体装置の製造方法において、
前記第１絶縁膜と前記絶縁層と前記素子分離部とは、酸化シリコンからなり、
前記半導体層は、シリコンからなる、半導体装置の製造方法。
［付記５］
付記１記載の半導体装置の製造方法において、
前記第１ドライエッチングは、断面視において前記第１マスク層で覆われない前記素子分離部の上面が前記第２領域の前記絶縁層の上面よりも低くならないように、行われる、半導体装置の製造方法。
１ ＳＯＩ基板
１Ａ ＳＯＩ領域
１Ｂ バルク領域
１Ｃ 基板
ＢＸ 絶縁層
ＣＰ１，ＣＰ２ キャップ絶縁膜
ＣＰＺ 絶縁膜
ＥＰ 半導体層
ＥＸ１，ＥＸ２ ｎ−型半導体領域
ＧＥ１，ＧＥ２ ゲート電極
ＧＦ１，ＧＦ２ ゲート絶縁膜
ＧＰ 半導体領域
ＩＬ１，ＩＬ２ 絶縁膜
ＬＭ，ＬＭ１ 積層膜
ＬＴ１，ＬＴ２ 積層体
Ｍ１ 配線
ＰＧ プラグ
ＰＳ シリコン膜
ＰＲ１，ＰＲ２，ＰＲ３，ＰＲ４，ＰＲ５ フォトレジストパターン
ＰＷ ｐ型ウエル
ＳＢ 半導体基板
ＳＤ１，ＳＤ２ ｎ＋型半導体領域
ＳＬ 金属シリサイド層
ＳＭ，ＳＭ１ 半導体層
ＳＴ 素子分離部
ＳＷ１，ＳＷ２，ＳＷ３ サイドウォールスペーサ
ＳＺ１，ＳＺ２ 絶縁膜
ＴＲ 溝
ＺＭ１，ＺＭ２，ＺＭ３ 絶縁膜

Claims (17)

  1. （ａ）半導体基板と、前記半導体基板上の絶縁層と、前記絶縁層上の半導体層と、前記半導体層上の第１絶縁膜と、前記第１絶縁膜、前記半導体層および前記絶縁層を貫通して前記半導体基板に達する溝と、前記溝内に埋め込まれた素子分離部と、を有する基板を準備する工程、
    ここで、
    前記絶縁層と前記第１絶縁膜と前記素子分離部とは同じ材料からなり、
    （ｂ）前記（ａ）工程後、前記基板の第１領域の前記第１絶縁膜を覆いかつ前記基板の前記第１領域とは異なる第２領域の前記第１絶縁膜を露出する第１マスク層を形成する工程、
    ここで、
    前記第１領域と前記第２領域との境界には、前記素子分離部が配置されており、
    前記第１マスク層の側面は、前記素子分離部上に位置しており、
    （ｃ）前記（ｂ）工程後、前記第１マスク層をエッチングマスクとして用いて、前記第２領域の前記第１絶縁膜を第１ドライエッチングにより除去して、前記第２領域の前記半導体層を露出させる工程、
    ここで、
    前記第１ドライエッチングには、フルオロカーボンガスを含有する第１ガスが用いられ、
    前記第１マスク層で覆われない前記素子分離部の前記第１ドライエッチングによるエッチング厚さは、前記第１ドライエッチングを開始する直前の段階での前記第１絶縁膜の第１厚さと前記半導体層の第２厚さとの合計以上であり、
    （ｄ）前記（ｃ）工程後、前記基板に対して酸素プラズマ処理を行う工程、
    （ｅ）前記（ｄ）工程後、前記第１マスク層をエッチングマスクとして用いて、前記第２領域の前記半導体層を第２ドライエッチングにより除去して前記第２領域の前記絶縁層を露出させる工程、
    （ｆ）前記（ｅ）工程後、前記第１マスク層を除去する工程、
    （ｇ）前記（ｆ）工程後、前記第１領域の前記第１絶縁膜と前記第２領域の前記絶縁層とをエッチングにより除去して、前記第１領域の前記半導体層と前記第２領域の前記半導体基板とを露出させる工程、
    （ｈ）前記（ｇ）工程後、前記第１領域の前記半導体層に第１トランジスタを形成し、前記第２領域の前記半導体基板に第２トランジスタを形成する工程、
    を有する、半導体装置の製造方法。
  2. 請求項１記載の半導体装置の製造方法において、
    前記（ｃ）工程では、前記第１絶縁膜および前記素子分離部に比べて前記半導体層がエッチングされにくい条件で、前記第２領域の前記第１絶縁膜を前記第１ドライエッチングにより除去して前記第２領域の前記半導体層を露出させ、
    前記（ｅ）工程では、前記半導体層に比べて前記絶縁層および前記素子分離部がエッチングされにくい条件で、前記第２領域の前記半導体層を前記第２ドライエッチングにより除去して前記第２領域の前記絶縁層を露出させる、半導体装置の製造方法。
  3. 請求項２記載の半導体装置の製造方法において、
    前記第１ドライエッチングは、異方性のドライエッチングであり、
    前記第２ドライエッチングは、等方性のドライエッチングである、半導体装置の製造方法。
  4. 請求項１記載の半導体装置の製造方法において、
    前記第１ガスに含まれるフルオロカーボンガスは、ガス分子中に２つ以上の炭素原子を含んでいるか、あるいは、ガス分子中に１つ以上の水素原子を含んでいる、半導体装置の製造方法。
  5. 請求項１記載の半導体装置の製造方法において、
    前記第１絶縁膜と前記絶縁層と前記素子分離部とは、酸化シリコンからなる、半導体装置の製造方法。
  6. 請求項５記載の半導体装置の製造方法において、
    前記半導体層は、シリコンからなる、半導体装置の製造方法。
  7. 請求項１記載の半導体装置の製造方法において、
    （ｆ１）前記（ｆ）工程後で、前記（ｇ）工程前に、前記第１領域の前記半導体基板に不純物をイオン注入して第１半導体領域を形成し、前記第２領域の前記半導体基板に不純物をイオン注入して第２半導体領域を形成する工程、
    を更に有する、半導体装置の製造方法。
  8. 請求項１記載の半導体装置の製造方法において、
    前記（ｇ）工程では、前記第１領域の前記第１絶縁膜と前記第２領域の前記絶縁層とをウェットエッチングにより除去して、前記第１領域の前記半導体層と前記第２領域の前記半導体基板とを露出させる、半導体装置の製造方法。
  9. 請求項１記載の半導体装置の製造方法において、
    前記（ａ）工程は、
    （ａ１）前記半導体基板と、前記半導体基板上の前記絶縁層と、前記絶縁層上の前記半導体層と、前記半導体層上の前記第１絶縁膜と、前記第１絶縁膜上の第２絶縁膜とを有する前記基板を準備する工程、
    （ａ２）前記（ａ１）工程後、前記第２絶縁膜、前記第１絶縁膜、前記半導体層および前記絶縁層を貫通して前記半導体基板に達する前記溝を形成する工程、
    （ａ３）前記（ａ２）工程後、前記第２絶縁膜上に、前記溝内を埋めるように、第３絶縁膜を形成する工程、
    （ａ４）前記（ａ３）工程後、前記溝の外部の前記第３絶縁膜を除去し、前記溝内に、前記第３絶縁膜からなる前記素子分離部を形成する工程、
    （ａ５）前記（ａ４）工程後、前記第２絶縁膜をエッチングにより除去する工程、
    を有し、
    前記第２絶縁膜は、前記第１絶縁膜とは異なる材料からなる、半導体装置の製造方法。
  10. 請求項９記載の半導体装置の製造方法において、
    前記絶縁層と前記第１絶縁膜と前記第３絶縁膜とは、酸化シリコンからなり、
    前記第２絶縁膜は、窒化シリコンからなり、
    前記（ａ４）工程では、前記第３絶縁膜を研磨することにより、前記溝の外部の前記第３絶縁膜を除去し、前記溝内に前記第３絶縁膜からなる前記素子分離部を形成する、半導体装置の製造方法。
  11. 請求項１記載の半導体装置の製造方法において、
    前記（ｈ）工程は、
    （ｈ１）前記第１領域の前記半導体層上と前記第２領域の前記半導体基板上とに、それぞれ第４絶縁膜を形成する工程、
    （ｈ２）前記（ｈ１）工程後、前記第１領域の前記半導体層上の前記第４絶縁膜を除去し、前記第２領域の前記半導体基板上の前記第４絶縁膜を残す工程、
    （ｈ３）前記（ｈ２）工程後、前記第１領域の前記半導体層上に第５絶縁膜を形成する工程、
    を有し、
    前記第１領域の前記半導体層上の前記第５絶縁膜は、前記第１トランジスタのゲート絶縁膜用の絶縁膜であり、
    前記第２領域の前記半導体基板上の前記第４絶縁膜は、前記第２トランジスタのゲート絶縁膜用の絶縁膜である、半導体装置の製造方法。
  12. 請求項１記載の半導体装置の製造方法において、
    （ｄ１）前記（ｄ）工程後で、前記（ｅ）工程前に、前記基板に対して、フルオロカーボンガスと酸素ガスとを含有する第２ガスを用いたプラズマ処理を行う工程、
    を更に有し、
    前記（ｃ）工程で用いられる前記第１ガスは、前記第１ガスにおけるフルオロカーボンガスに対する酸素ガスの比率が、前記第２ガスにおけるフルオロカーボンガスに対する酸素ガスの比率よりも小さくなるように、酸素ガスを含有するか、あるいは、酸素ガスを含有していない、半導体装置の製造方法。
  13. 請求項１２記載の半導体装置の製造方法において、
    前記第１ガスに含まれるフルオロカーボンガスは、ガス分子中に２つ以上の炭素原子を含んでいるか、あるいは、ガス分子中に１つ以上の水素原子を含んでおり、
    前記第２ガスに含まれるフルオロカーボンガスは、ＣＦ４ガスである、半導体装置の製造方法。
  14. 請求項１２記載の半導体装置の製造方法において、
    前記（ｄ１）工程における前記第１マスク層で覆われない前記素子分離部のエッチング厚さは、前記（ｃ）工程における前記第１マスク層で覆われない前記素子分離部のエッチング厚さよりも小さい、半導体装置の製造方法。
  15. 請求項１記載の半導体装置の製造方法において、
    前記（ｅ）工程の前記第２ドライエッチングには、ＳＦ６ガス、ＮＦ３ガスまたはＣｌＦ３ガスを含有する第３ガスが用いられる、半導体装置の製造方法。
  16. 請求項１記載の半導体装置の製造方法において、
    前記（ｃ）工程、前記（ｄ）工程および前記（ｅ）工程は、前記基板を大気中にさらすことなく、連続的に行われる、半導体装置の製造方法。
  17. 請求項１記載の半導体装置の製造方法において、
    前記第１ドライエッチングは、断面視において前記第１マスク層で覆われない前記素子分離部の上面が前記第２領域の前記絶縁層の上面よりも低くならないように、行われる、半導体装置の製造方法。
JP2017253643A 2017-12-28 2017-12-28 半導体装置の製造方法 Active JP6867283B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2017253643A JP6867283B2 (ja) 2017-12-28 2017-12-28 半導体装置の製造方法
US16/192,435 US10529630B2 (en) 2017-12-28 2018-11-15 Method of manufacturing semiconductor device
TW107141797A TWI770315B (zh) 2017-12-28 2018-11-23 半導體裝置之製造方法
CN201811612371.XA CN109994489B (zh) 2017-12-28 2018-12-27 制造半导体装置的方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2017253643A JP6867283B2 (ja) 2017-12-28 2017-12-28 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2019121632A JP2019121632A (ja) 2019-07-22
JP6867283B2 true JP6867283B2 (ja) 2021-04-28

Family

ID=67058496

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2017253643A Active JP6867283B2 (ja) 2017-12-28 2017-12-28 半導体装置の製造方法

Country Status (4)

Country Link
US (1) US10529630B2 (ja)
JP (1) JP6867283B2 (ja)
CN (1) CN109994489B (ja)
TW (1) TWI770315B (ja)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6629159B2 (ja) * 2016-09-16 2020-01-15 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US10714577B2 (en) * 2018-10-02 2020-07-14 Globalfoundries Inc. Etch stop layer for use in forming contacts that extend to multiple depths
US10811422B2 (en) * 2018-11-20 2020-10-20 Globalfoundries Inc. Semiconductor recess to epitaxial regions and related integrated circuit structure
CN110416162A (zh) * 2019-08-29 2019-11-05 上海华力集成电路制造有限公司 Fd-soi的工艺方法
US12125703B2 (en) 2022-03-17 2024-10-22 Renesas Electronics Corporation Method of manufacturing semiconductor device
CN119040853B (zh) * 2023-05-29 2025-11-11 北京北方华创微电子装备有限公司 外延生长方法、尺寸补偿方法及形成掩膜图案的方法
CN118712132B (zh) * 2024-08-30 2024-11-15 合肥晶合集成电路股份有限公司 半导体器件及其制备方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW376551B (en) * 1996-08-07 1999-12-11 Matsushita Electric Industrial Co Ltd Aftertreatment method of dry etching and process of manufacturing semiconductor device
TW486733B (en) * 1999-12-28 2002-05-11 Toshiba Corp Dry etching method and manufacturing method of semiconductor device for realizing high selective etching
JP2001203185A (ja) 2000-01-18 2001-07-27 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JP3914452B2 (ja) * 2001-08-07 2007-05-16 株式会社ルネサステクノロジ 半導体集積回路装置の製造方法
JP2003078034A (ja) * 2001-09-06 2003-03-14 Hitachi Ltd 半導体集積回路装置の製造方法
KR100607198B1 (ko) * 2005-02-21 2006-08-01 삼성전자주식회사 반도체소자의 트렌치 소자 분리 방법
JP2008166335A (ja) * 2006-12-27 2008-07-17 Matsushita Electric Ind Co Ltd 半導体装置の製造方法およびプラズマ処理装置
CN101599419B (zh) * 2008-06-03 2011-10-05 中芯国际集成电路制造(北京)有限公司 沟槽的形成方法
JP5167052B2 (ja) * 2008-09-30 2013-03-21 パナソニック株式会社 ドライエッチング方法
JP5067584B2 (ja) * 2009-03-02 2012-11-07 オムロン株式会社 半導体センサ及びその製造方法
JP5551887B2 (ja) * 2009-03-31 2014-07-16 ラピスセミコンダクタ株式会社 半導体素子の製造方法
JP2011086679A (ja) * 2009-10-13 2011-04-28 Elpida Memory Inc 半導体装置および半導体装置の製造方法
JP5859758B2 (ja) * 2011-07-05 2016-02-16 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP5837387B2 (ja) * 2011-10-11 2015-12-24 ルネサスエレクトロニクス株式会社 半導体集積回路装置および半導体集積回路装置の製造方法
JP6275559B2 (ja) * 2014-06-13 2018-02-07 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US9368394B1 (en) * 2015-03-31 2016-06-14 Taiwan Semiconductor Manufacturing Company Ltd. Dry etching gas and method of manufacturing semiconductor device
JP6573792B2 (ja) 2015-07-10 2019-09-11 ルネサスエレクトロニクス株式会社 半導体装置
JP6591347B2 (ja) * 2016-06-03 2019-10-16 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US9847347B1 (en) * 2016-11-07 2017-12-19 Globalfoundries Inc. Semiconductor structure including a first transistor at a semiconductor-on-insulator region and a second transistor at a bulk region and method for the formation thereof

Also Published As

Publication number Publication date
CN109994489B (zh) 2024-09-03
US20190206744A1 (en) 2019-07-04
TWI770315B (zh) 2022-07-11
JP2019121632A (ja) 2019-07-22
CN109994489A (zh) 2019-07-09
TW201937711A (zh) 2019-09-16
US10529630B2 (en) 2020-01-07

Similar Documents

Publication Publication Date Title
JP6867283B2 (ja) 半導体装置の製造方法
US11004688B2 (en) FinFET device and method of forming
KR101496518B1 (ko) 고유전율 및 금속 게이트 구조를 갖는 ｍｏｓｆｅｔ를 위한 구조 및 방법
TWI622129B (zh) 半導體結構及其製造方法
CN102456579B (zh) 具有局部的极薄绝缘体上硅沟道区的半导体器件
TWI411109B (zh) 半導體裝置及製造半導體裝置之方法
CN107039436B (zh) 半导体器件及其制造方法
CN108122980B (zh) 半导体装置与半导体装置形成方法
JP5944285B2 (ja) 半導体装置およびその製造方法
CN109427678B (zh) 半导体结构及其形成方法
US20160197075A1 (en) Fin field effect transistors and fabrication method thereof
TWI801859B (zh) 半導體裝置及其形成方法
US20150311111A1 (en) Fin Structure of Semiconductor Device
CN107464784B (zh) 半导体器件的制造方法
TWI740857B (zh) 鰭式場效電晶體的製作方法
TWI713220B (zh) 半導體結構及其製造方法
TWI685108B (zh) 半導體裝置及其製造方法
TWI757509B (zh) 在鰭式場效電晶體中形成磊晶結構
JP2011003788A (ja) 半導体装置及びその製造方法
JP6649190B2 (ja) 半導体装置およびその製造方法
US20120049201A1 (en) Semiconductor device and manufacturing method of the same
US9147744B2 (en) Semiconductor device and manufacturing method of semiconductor device
TWI722240B (zh) 半導體裝置之製造方法
KR20170013722A (ko) 반도체 소자 및 그 제조 방법
TW202217972A (zh) 半導體裝置的形成方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20200513

TRDD Decision of grant or rejection written
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20210311

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20210316

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20210408

R150 Certificate of patent or registration of utility model

Ref document number: 6867283

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150