JP6867582B2 - 信号処理システム - Google Patents

Description

本発明は、信号処理システムに関する。

プリンタカートリッジ、電池等のバッテリー、ゲーム機のカートリッジといった製品のクローン品（偽造品）を防止するために、正規品に認証機能を付与することが行われている。認証機能を実現するためには、正規品であることを保証する秘密情報が必要である。一般に、秘密情報はＩＣチップ内の不揮発性メモリに書き込まれている。しかし、ＩＣチップの内部構造を顕微鏡で詳細に観察し、不揮発性メモリの構造を解析することによって、格納されている秘密情報の値を特定する攻撃の手口が知られている。

そこで、ＩＣチップ内の不揮発性メモリに秘密情報を格納することなく、認証機能をセキュアに実現する有効な手段がＰＵＦ（Ｐｈｙｓｉｃａｌｌｙ Ｕｎｃｌｏｎａｂｌｅ Ｆｕｎｃｔｉｏｎ：物理的クローン作製不能機能）である（例えば、特許文献１、２参照）。物理的クローン作製不能機能を有するＰＵＦ回路は、回路レイアウト構造が同じであるが、デバイス内の信号遅延や素子特性のわずかな違いを利用することで、出力値がデバイス毎に異なる値となる。つまり、ＰＵＦ回路は、回路レイアウト構造が同じであるにもかかわらず、出力値がデバイス固有の値となる。

ＰＵＦ回路には、ラッチＰＵＦ回路やＳＲＡＭ ＰＵＦ回路等のメモリ型ＰＵＦ回路、及びアービターＰＵＦ回路やリングオシレータＰＵＦ回路等の遅延型ＰＵＦ回路がある。図５に、メモリ型ＰＵＦ回路の１つであるラッチＰＵＦ回路５０１の構成例を示す。ＰＵＦ回路５０１は、複数のＲＳラッチ５０２−０、５０２−１、５０２−２、・・・を有する。ＲＳラッチ５０２−０、５０２−１、５０２−２、・・・の各々は、２つのＮＡＮＤゲート（否定論理積演算ゲート）５０３、５０４を有する。

各ＲＳラッチ５０２−０、５０２−１、５０２−２、・・・において、ＮＡＮＤゲート５０３に信号ＳＩＮ及びＮＡＮＤゲート５０４の出力が入力され、ＮＡＮＤゲート５０４に信号ＳＩＮ及びＮＡＮＤゲート５０３の出力が入力される。図５に示した例では、各ＲＳラッチ５０２−０、５０２−１、５０２−２、・・・のＮＡＮＤゲート５０３の出力を、ＰＵＦ回路５０１の出力（レスポンス）ＳＯＵＴ［０］、ＳＯＵＴ［１］、ＳＯＵＴ［２］、・・・とする。

図５に示したＰＵＦ回路５０１において、信号ＳＩＮが“０”であるとき、ＮＡＮＤゲート５０３、５０４の出力はともに“１”で安定している。しかし、信号ＳＩＮが“０”から“１”へと変化すると、ＮＡＮＤゲート５０３の出力が“１”となりＮＡＮＤゲート５０４の出力が“０”となる場合もあれば、ＮＡＮＤゲート５０３の出力が“０”となりＮＡＮＤゲート５０４の出力が“１”となる場合もある。これは、ＮＡＮＤゲート５０３、５０４で構成されたＲＳラッチ５０２がメタステーブルとなり、出力が不確定となるためである。

したがって、信号ＳＩＮが“０”から“１”へと変化したとき、ＮＡＮＤゲート５０３、５０４の出力は、ＮＡＮＤゲート５０３、５０４に係る信号遅延や素子特性のわずかな違いによって、どちらかの状態に確定する。つまり、各ＲＳラッチ５０２−０、５０２−１、５０２−２、・・・のＮＡＮＤゲート５０３、５０４に係る信号遅延や素子特性のわずかな違いによって、ＰＵＦ回路５０１の出力ＳＯＵＴ［０］、ＳＯＵＴ［１］、ＳＯＵＴ［２］、・・・が“０”もしくは“１”にそれぞれ決定する。ＰＵＦ回路５０１は、この不確定性を利用し、物理的クローン作製不能機能を実現する。

図６に、遅延型ＰＵＦ回路の１つであるアービターＰＵＦ回路６０１の構成例を示す。アービターＰＵＦ回路は回路遅延を利用したＰＵＦ回路である。ＰＵＦ回路６０１は、ｎビットの入力（チャレンジ）ｃｈ［０］〜ｃｈ［ｎ−１］に対して、１ビットの出力（レスポンス）ＳＯＵＴを出力するＰＵＦ回路であり、ｎ個の経路制御回路６０２−ｉ（ｉは添え字であり、０〜ｎ−１の整数）及びアービター（Ｄフリップフロップ、Ｄ−ＦＦ）６０５を有する。経路制御回路６０２−ｉの各々は、２つのセレクタ６０３、６０４を有する。

経路制御回路６０２−ｉのセレクタ６０３、６０４には、制御信号として入力ｃｈ［ｉ］が入力されるとともに、前段の経路制御回路６０２−（ｉ−１）のセレクタ６０３、６０４のそれぞれの出力が入力される。なお、経路制御回路６０２−０のセレクタ６０３、６０４には、信号ＳＩＮが入力される。アービター６０５は、経路制御回路６０２−（ｎ−１）のセレクタ６０３の出力がデータ入力端子Ｄに入力され、経路制御回路６０２−（ｎ−１）のセレクタ６０４の出力がクロック入力端子ＣＬＫに入力され、ＰＵＦ回路６０１の出力ＳＯＵＴを出力する。

経路制御回路６０２−ｉのセレクタ６０３は、入力ｃｈ［ｉ］が“０”であれば経路制御回路６０２−（ｉ−１）のセレクタ６０３の出力を選択して出力し、入力ｃｈ［ｉ］が“１”であれば経路制御回路６０２−（ｉ−１）のセレクタ６０４の出力を選択して出力する。また、経路制御回路６０２−ｉのセレクタ６０４は、入力ｃｈ［ｉ］が“０”であれば経路制御回路６０２−（ｉ−１）のセレクタ６０４の出力を選択して出力し、入力ｃｈ［ｉ］が“１”であれば経路制御回路６０２−（ｉ−１）のセレクタ６０３の出力を選択して出力する。すなわち、経路制御回路６０２−ｉは、入力ｃｈ［ｉ］が“０”である場合、前段からの信号をそのままストレートに出力し、入力ｃｈ［ｉ］が“１”である場合、前段からの信号をクロスさせるように出力する。

図６に示したＰＵＦ回路６０１において、立ち上がり（“０”→“１”）信号ＳＩＮが入力されると、ｎ個の経路制御回路６０２−ｉを経由して、アービター６０５に信号が到達する。このとき、入力ｃｈの値に応じて、信号経路が変化し、信号遅延や素子特性の違いによって、アービター６０５のデータ入力端子Ｄ及びクロック入力端子ＣＬＫに信号が到達するまでの時間に差が発生する。その結果、アービター６０５のデータ入力端子Ｄ及びクロック入力端子ＣＬＫに入力される信号のうち、どちらの信号が先にアービター６０５に到達するかで、ＰＵＦ回路６０１の出力ＳＯＵＴの値が決定する。データ入力端子Ｄに入力される信号が先に到達すればＰＵＦ回路６０１の出力ＳＯＵＴは“１”となり、クロック入力端子ＣＬＫに入力される信号が先に到達すればＰＵＦ回路６０１の出力ＳＯＵＴは“０”となる。ＰＵＦ回路６０１は、この不確定性を利用し、物理的クローン作製不能機能を実現する。

このようにＰＵＦ回路は、デバイス内の信号遅延や素子特性のわずかな違いを利用することで、出力値がデバイス毎に異なる値となる。ＰＵＦ回路は、回路レイアウト構造と出力値に相関性がないため、ＰＵＦ回路が実装されたチップの構造解析により回路情報を入手できたとしてもクローン品を作成することはできない。このチップ毎に固有の出力値を持つことを利用し、デバイスが正規品であるか認証機能を持つ認証チップが実現できる。

例えば、図７（Ａ）に示すようにデバイス（電子機器）Ａ７０１において、デバイスＡの機能を実現する各種モジュールや電子部品が搭載されている電子基板上に、ＰＵＦ回路７０３を有する認証チップ７０２が搭載されているとする。このデバイスＡ７０１を認証しようとする場合、デバイスＡを認証する検証部（エンティティ）７０４が、まずデバイスＡ７０１に搭載する認証チップ７０２の製造時などに、認証チップ７０２が有するＰＵＦ回路７０３の出力値（レスポンス）を取得し登録する。そして、デバイスＡ７０１の認証を行うとき、検証部（エンティティ）７０４が、デバイスＡ７０１に搭載されている認証チップ７０２のＰＵＦ回路７０３の出力値（レスポンス）を取得し、予め登録しておいたＰＵＦ回路７０３の出力値（レスポンス）と比較する。その結果、ＰＵＦ回路７０３の出力値（レスポンス）の一致度が所定のレベルを越えていれば、デバイスＡ７０１が正規品であると認証される。

国際公開第２０１１／１５５０１１号 特開２０１５−１３９０１０号公報

前述のようにＰＵＦ回路を有するチップを用いて、デバイスを認証する認証機能が実現できる。しかし、ＰＵＦ回路で認証機能を実現するには、ＰＵＦ回路を有するチップとそれを搭載するデバイスとが不可分であることが前提となる。例えば、図７（Ｂ）に示すように、正規品であるデバイスＡ７０１から搾取した認証チップ７０２を、偽造品であるデバイスＢ７１０に搭載すると、認証チップ７０２自体は同じものであるため、ＰＵＦ回路７０３の出力値（レスポンス）は変わらず、デバイスＢ７１０が正規品であると認識してしまう。１つの側面では、本発明の目的は、ＰＵＦ回路を有するチップとそれを搭載するデバイスとの一体性を実現し偽造耐性を向上させた信号処理システムを提供することにある。

信号処理システムの一態様は、物理的クローン作製不能機能を有する第１の回路の論理ゲートをそれぞれ有する複数のチップと、複数のチップを搭載した基板に形成され、複数のチップを接続し第１の回路の信号経路の一部を形成する信号線とを有する。複数のチップの内の１つのチップであって、第１の回路の出力を出力するチップは、第１の回路の信号経路に挿入された遅延回路と、第１の回路の出力を検出しその出力に応じて遅延回路の遅延量を制御する制御回路とを有する。

発明の一態様においては、偽造耐性を向上させた信号処理システムを提供することができる。

図１は、第１の実施形態における信号処理システムの構成例を示す図である。 図２は、第１の実施形態における遅延回路の構成例を示す図である。 図３は、第１の実施形態における制御回路の処理例を示すフローチャートである。 図４は、第２の実施形態における信号処理システムの構成例を示す図である。 図５は、ＰＵＦ回路の構成例を示す図である。 図６は、ＰＵＦ回路の他の構成例を示す図である。 図７は、ＰＵＦ回路を用いたデバイスの認証を説明する図である。 図８は、ＰＵＦ回路を分割して実装する例を示す図である。 図９は、ＰＵＦ回路を分割して実装する例を説明する図である。

以下、本発明の実施形態を図面に基づいて説明する。

ＰＵＦ回路を有するチップとそれを搭載するデバイスとの一体性を実現する技術として、１つの遅延型ＰＵＦ回路を分割して複数のチップに分けて実装する技術がある（例えば、特許文献１参照）。例えば、図８に示すように、デバイス８０１に搭載される複数のチップ８１１、８２１、８３１に１つの遅延型ＰＵＦ回路を分割して実装する。図８においては、遅延型ＰＵＦ回路の一部である部分回路（ＰＵＦ−Ａ）８１２、部分回路（ＰＵＦ−Ｂ）８２２、部分回路（ＰＵＦ−Ｃ）８３２が、それぞれチップ（ＬＳＩ−Ａ）８１１、チップ（ＬＳＩ−Ｂ）８２１、チップ（ＬＳＩ−Ｃ）８３１に実装されている。

また、部分回路（ＰＵＦ−Ａ）８１２と部分回路（ＰＵＦ−Ｂ）８２２とがデバイス８０１の基板上の信号線Ｗ８１により接続され、部分回路（ＰＵＦ−Ｂ）８２２と部分回路（ＰＵＦ−Ｃ）８３２とがデバイス８０１の基板上の信号線Ｗ８２により接続されている。このデバイス８０１の基板上の信号線Ｗ８１、Ｗ８２もＰＵＦ回路の一部を構成しており、部分回路８１２、８２２、８３２と信号線Ｗ８１、Ｗ８２とで１つの遅延型ＰＵＦ回路を構成している。

したがって、デバイス８０１から部分回路８１２、８２２、８３２を有するチップ８１１、８２１、８３１だけを搾取して他のデバイスに搭載しても、ＰＵＦ回路の特性が変化するため、ＰＵＦ回路の出力（レスポンス）が変化することとなる。その結果、チップ８１１、８２１、８３１だけを他のデバイスに搭載しても、そのデバイスが正規品と認識されることを防止できる。このように移し変えることが不能なデバイスの基板上の信号線Ｗ８１、Ｗ８２をＰＵＦ回路の一部とすることで、ＰＵＦ回路を有するチップとそれを搭載するデバイスとを不可分にし一体性を実現している。

遅延型ＰＵＦ回路は、メモリ型ＰＵＦ回路と比較して回路規模が大きくなる傾向があり、さらに機械学習攻撃などに弱いことが知られている。そこで、ＰＵＦ回路を分割して複数のチップに分けて実装する前述の技術をメモリ型ＰＵＦ回路に適用することが考えられるが、前述した技術をメモリ型ＰＵＦ回路に単純に適用することができない。図９を参照して、ＰＵＦ回路を分割して複数のチップに分けて実装する前述の技術をメモリ型ＰＵＦ回路に単純に適用することができないことを、ラッチＰＵＦ回路を例に説明する。なお、図９においては、説明の便宜上、ラッチＰＵＦ回路における１つのＲＳラッチだけを示している。

例えば、図９に示すように、デバイス９０１に搭載されるチップ９１１、９２１に１つのラッチＰＵＦ回路を分割して実装するとする。ラッチＰＵＦ回路の一部である部分回路（ＰＵＦ−Ａ）９１２、部分回路（ＰＵＦ−Ｂ）９２２が、それぞれチップ（ＬＳＩ−Ａ）９１１、チップ（ＬＳＩ−Ｂ）９２１に実装され、部分回路（ＰＵＦ−Ａ）９１２がＮＡＮＤゲート９１３を有し、部分回路（ＰＵＦ−Ｂ）９２２がＮＡＮＤゲート９２３を有している。

また、ＮＡＮＤゲート９１３に信号ＳＩＮ及びＮＡＮＤゲート９２３の出力が入力され、ＮＡＮＤゲート９２３に信号ＳＩＮ及びＮＡＮＤゲート９１３の出力が入力されるように、部分回路（ＰＵＦ−Ａ）９１２と部分回路（ＰＵＦ−Ｂ）９２２とがデバイス９０１の基板上の信号線Ｗ９１により接続されている。部分回路９１２、９２２と信号線Ｗ９１とで１つのラッチＰＵＦ回路が構成される。このような構成とすることで、ＰＵＦ回路を有するチップとそれを搭載するデバイスとの一体性を実現することは可能である。

このとき、ＰＵＦ回路の出力は、デバイス９０１の基板上の信号線Ｗ９１の物理特性Ｐ１、及びチップ９１１、９２１内の物理特性Ｐ２に依存することとなる。しかし、基板上の配線（例えばｍｍオーダ）の方がチップ内の微小な配線やゲート（例えばｎｍオーダ）よりもスケールが大きいため、信号線Ｗ９１の物理特性Ｐ１とチップ９１１、９２１内の物理特性Ｐ２とがＰＵＦ回路の出力に与える影響がアンバランスとなる問題が生じる。つまり、チップ９１１、９２１内の物理特性Ｐ２の微小差ではなく、信号線Ｗ９１の長さ、抵抗、容量等の信号線Ｗ９１の物理特性Ｐ１の違いが支配的にＰＵＦ回路の出力に影響を与えることがある。

この問題を解決しない場合、信号線Ｗ９１の物理特性Ｐ１の情報はデバイスの基板上に測定機器のプローブを接触させ測定することで入手可能であるので、攻撃者がチップを物理的に解析することなく、デバイスの外見観察や簡単な測定で容易にＰＵＦ回路の出力値を推測できてしまう可能性がある。つまり、同じ出力値を持つＰＵＦ回路を製造することが可能となり、結果としてデバイスを偽造することが可能となる。

そこで、以下に説明する実施形態では、前述した問題を解決するため、デバイスの製造時に、ＰＵＦ回路の部分回路を接続するデバイスの基板上の信号線を調整してそれぞれの信号線の物理特性の差を極小化し、配線の長さや容量等の差をできるだけ小さくする。また、チップに実装されたＰＵＦ回路の部分回路の物理特性を調整する機能回路をチップ内に設け、初期設定時（製造時）に部分回路の物理特性を調整することで、ＰＵＦ回路の出力に与える影響がアンバランスな状況を解消する。

（第１の実施形態）
本発明の第１の実施形態について説明する。第１の実施形態では、メモリ型ＰＵＦ回路を分割して複数のチップに分けて実装する。以下では、メモリ型ＰＵＦ回路としてラッチＰＵＦ回路を例に説明するが、これに限らず、ＳＲＡＭ ＰＵＦ回路等の他のメモリ型ＰＵＦ回路についても同様に適用可能である。

図１は、第１の実施形態における信号処理システムとしてのデバイス１００の構成例を示す図である。デバイス１００は、例えばプリンタのカートリッジ、電池等のバッテリー、ゲーム機のカートリッジ、スマートカード、携帯電話のＳＩＭカード、無線インターネット接続の端末等の暗号機能を備えた組み込み機器などである。図１に示すように、デバイス１００に搭載されるチップ１１１、１１２に１つのラッチＰＵＦ回路１１５が分割して実装される。

ラッチＰＵＦ回路１１５は、複数のＲＳラッチ１２０と制御回路１３０とを有する。なお、１つのＲＳラッチ１２０を図示しているが、例えばラッチＰＵＦ回路１１５の出力ＳＯＵＴがＮビットであれば、ラッチＰＵＦ回路１１５はＮ個のＲＳラッチ１２０を有する。また、複数のＲＳラッチ１２０が制御回路１３０を共有するようにしても良いし、複数のＲＳラッチ１２０のそれぞれに対して制御回路１３０を設けるようにしても良い。

ラッチＰＵＦ回路１１５が有するＲＳラッチ１２０の各々は、ＮＡＮＤゲート（否定論理積演算ゲート）１２１、１２２、Ｄフリップフロップ１２３、及び遅延回路１２４、１２５を有する。ＲＳラッチ１２０のＮＡＮＤゲート１２１は、チップ（ＬＳＩ−Ａ）１１１内に収容される。また、ＲＳラッチ１２０のＮＡＮＤゲート１２２、Ｄフリップフロップ１２３、及び遅延回路１２４、１２５と制御回路１３０とは、ＰＵＦ回路１１５の出力側であるチップ（ＬＳＩ−Ｂ）１１２内に収容される。

各ＲＳラッチ１２０において、ＮＡＮＤゲート１２１には、信号ＳＩＮが入力されるとともに、ＮＡＮＤゲート１２２の出力が遅延回路Ａ１２４及びデバイス１００の基板上の信号線Ｗ１２を介して入力される。また、ＮＡＮＤゲート１２２には、信号ＳＩＮが入力されるとともに、ＮＡＮＤゲート１２１の出力が遅延回路Ｂ１２５及びデバイス１００の基板上の信号線Ｗ１１を介して入力される。したがって、デバイス１００の基板上の信号線Ｗ１１、Ｗ１２もラッチＰＵＦ回路１１５の一部である。なお、信号ＳＩＮに係る信号線（配線）は、同じタイミングでＮＡＮＤゲート１２１、１２２に入力されるように形成されている。

Ｄフリップフロップ１２３は、ＮＡＮＤゲート１２２の出力がデータ入力端子Ｄに入力され、信号ＳＩＮがクロック入力端子ＣＫに入力され、ＰＵＦ回路１１５の出力ＳＯＵＴを出力する。遅延回路Ａ１２４は、入力されるＮＡＮＤゲート１２２の出力を、制御回路１３０からの制御信号Ｚ１に応じて遅延させ出力する。また、遅延回路Ｂ１２５は、入力されるＮＡＮＤゲート１２１の出力を、制御回路１３０からの制御信号Ｚ２に応じて遅延させ出力する。

遅延回路１２４、１２５は、例えば図２に示すような遅延回路２００である。図２は、遅延回路の構成例を示す図である。遅延回路２００は、デマルチプレクサ２０１、マルチプレクサ２０２、及び複数のディレイチェーンＤＬ０、ＤＬ１、ＤＬ２、・・・、ＤＬＮを有する。各ディレイチェーンＤＬ０、ＤＬ１、ＤＬ２、・・・、ＤＬＮは、互いに異なる数の偶数個のインバータが直列接続されている。図２に示す例では、ディレイチェーンＤＬｋ（ｋは添え字であり、０〜Ｎの整数）は、２ｋ個のインバータを有する。すなわち、ディレイチェーンＤＬｋは、（１個のインバータの遅延量）×２ｋの遅延量を有する。

これら複数のディレイチェーンＤＬ０、ＤＬ１、ＤＬ２、・・・、ＤＬＮが、デマルチプレクサ２０１とマルチプレクサ２０２との間に並列に接続されている。デマルチプレクサ２０１は、ディレイチェーンＤＬ０、ＤＬ１、ＤＬ２、・・・、ＤＬＮの内の制御信号Ｚ１（又はＺ２）に応じた１つのディレイチェーンに入力信号Ｓ１を出力する。また、マルチプレクサ２０２は、ディレイチェーンＤＬ０、ＤＬ１、ＤＬ２、・・・、ＤＬＮの内の制御信号Ｚ１（又はＺ２）に応じた１つのディレイチェーンにより入力される信号を出力信号Ｓ２として出力する。

つまり、遅延回路２００は、入力される制御信号Ｚ１（又はＺ２）によってディレイチェーンＤＬ０、ＤＬ１、ＤＬ２、・・・、ＤＬＮの内の１つのディレイチェーンを選択し、選択したディレイチェーンに応じた遅延量で入力信号Ｓ１を遅延させた出力信号Ｓ２を出力する。なお、遅延回路１２４、１２５は、図２に示した構成に限られるものではなく、入力される制御信号Ｚ１、Ｚ２に応じて遅延量を変化させることができる様々な回路が適用可能である。

図１に戻り、信号線Ｗ１１、Ｗ１２は、チップ１１１、１１２に分割して実装したラッチＰＵＦ回路１１５を接続するデバイス１００の基板上の配線である。例えば、信号線Ｗ１１、Ｗ１２は、デバイスの製造時に調整が行われ、信号線Ｗ１１と信号線Ｗ１２とで配線の長さ、抵抗、容量等の差ができるだけ小さくなるように形成されている。

制御回路１３０は、Ｄフリップフロップ１２３の出力、すなわちＰＵＦ回路１１５の出力ＳＯＵＴを検出し、ＰＵＦ回路１１５の出力ＳＯＵＴに基づいて遅延回路１２４、１２５の遅延量を制御する。図３は、第１の実施形態における制御回路の処理例を示すフローチャートである。なお、ラッチＰＵＦ回路からの出力は、パラレル出力される複数ビットとなるが、図３には、パラレル出力される複数ビットの内の１ビットについての処理を示している。したがって、デバイス１００に搭載されるラッチＰＵＦ回路１１５においては、ラッチＰＵＦ回路１１５からパラレル出力される各ビットに対して図３に示す処理が実行されることとなる。

まず、ステップＳ３０１にて、制御回路１３０は、ラッチＰＵＦ回路１１５に対して信号ＳＩＮにクロック信号（もしくは所定数の立ち上がり信号）を入力することによって取得されるＲＳラッチ１２０の出力列（ＰＵＦ回路の一連の出力）をバッファＸに格納する。次に、ステップＳ３０２にて、制御回路１３０は、バッファＸに格納されたデータ列の判定を行う。その結果、バッファＸに格納されたデータがすべて“０”である場合にはステップＳ３１１へ進み、データがすべて“１”である場合にはステップＳ３２１へ進む。また、バッファＸに格納されたデータ列が“０”と“１”とが混在している状態である場合には、制御回路１３０は、ＮＡＮＤゲート１２１、１２２に係る信号経路の特性の違いがわずかであると判断し処理を終了する。

ステップＳ３０２においてバッファＸに格納されたデータがすべて“０”であると判定した場合に進むステップＳ３１１にて、制御回路１３０は、制御信号Ｚ１、Ｚ２の値を０に初期化する。次に、ステップＳ３１２にて、制御回路１３０は、遅延回路Ａへの制御信号Ｚ１の値をインクリメントする。つまり、制御回路１３０は、ＲＳラッチ１２０の出力が“１”となる方向に遅延回路Ａの遅延量を増加させるよう制御する。

続いて、ステップＳ３１３にて、制御回路１３０は、インクリメントした制御信号Ｚ１の値の基で、信号ＳＩＮにクロック信号（もしくは所定数の立ち上がり信号）を入力することによって取得されるＲＳラッチ１２０の出力列をバッファＸに格納する。そして、ステップＳ３１４にて、制御回路１３０は、ステップＳ３１３においてバッファＸに格納されたデータがすべて“１”であるか否かの判定を行い、バッファＸに格納されたデータがすべて“１”になるまでステップＳ３１２〜Ｓ３１４の処理を繰り返す。

このようにして、信号ＳＩＮに立ち上がり信号を入力することによって得られるＲＳラッチ１２０の出力が“０”から“１”に反転するような遅延回路Ａに対する制御信号Ｚ１の値の最小値を取得する。ステップＳ３１５にて、制御回路１３０は、前述のようにして取得した制御信号Ｚ１の最小値を変数Ｔとして保存する。

次に、ステップＳ３１６にて、制御回路１３０は、信号ＳＩＮに立ち上がり信号を入力したときのＲＳラッチ１２０の出力を“０”にするか“１”にするか設定するための１ビット乱数を生成し変数Ｙとして保存する。続いて、ステップＳ３１７にて、制御回路１３０は、変数Ｙの値を判定し、変数Ｙの値が“０”である場合にはステップＳ３１８へ進み、変数Ｙの値が“１”である場合にはステップＳ３１９へ進む。

変数Ｙの値が“０”である場合に進むステップＳ３１８にて、制御回路１３０は、信号ＳＩＮに立ち上がり信号を入力したときのＲＳラッチ１２０の出力を“０”に維持するよう変数Ｔ未満の値をランダムに１つ選択して制御信号Ｚ１の設定値として記憶する。一方、変数Ｙの値が“１”である場合に進むステップＳ３１９にて、制御回路１３０は、信号ＳＩＮに立ち上がり信号を入力したときのＲＳラッチ１２０の出力を“１”に変更するよう変数Ｔの値を制御信号Ｚ１の設定値として記憶する。そして、処理を終了する。

ステップＳ３０２においてバッファＸに格納されたデータがすべて“１”であると判定した場合に進むステップＳ３２１にて、制御回路１３０は、制御信号Ｚ１、Ｚ２の値を０に初期化する。次に、ステップＳ３２２にて、制御回路１３０は、遅延回路Ｂへの制御信号Ｚ２の値をインクリメントする。つまり、制御回路１３０は、ＲＳラッチ１２０の出力が“０”となる方向に遅延回路Ｂの遅延量を増加させるよう制御する。

続いて、ステップＳ３２３にて、制御回路１３０は、インクリメントした制御信号Ｚ２の値の基で、信号ＳＩＮにクロック信号（もしくは所定数の立ち上がり信号）を入力することによって取得されるＲＳラッチ１２０の出力列をバッファＸに格納する。そして、ステップＳ３２４にて、制御回路１３０は、ステップＳ３２３においてバッファＸに格納されたデータがすべて“０”であるか否かの判定を行い、バッファＸに格納されたデータがすべて“０”になるまでステップＳ３２２〜Ｓ３２４の処理を繰り返す。

このようにして、信号ＳＩＮに立ち上がり信号を入力することによって得られるＲＳラッチ１２０の出力が“１”から“０”に反転するような遅延回路Ｂに対する制御信号Ｚ２の値の最小値を取得する。ステップＳ３２５にて、制御回路１３０は、前述のようにして取得した制御信号Ｚ２の最小値を変数Ｔとして保存する。

次に、ステップＳ３２６にて、制御回路１３０は、信号ＳＩＮに立ち上がり信号を入力したときのＲＳラッチ１２０の出力を“０”にするか“１”にするか設定するための１ビット乱数を生成し変数Ｙとして保存する。続いて、ステップＳ３２７にて、制御回路１３０は、変数Ｙの値を判定し、変数Ｙの値が“１”である場合にはステップＳ３２８へ進み、変数Ｙの値が“０”である場合にはステップＳ３２９へ進む。

変数Ｙの値が“１”である場合に進むステップＳ３２８にて、制御回路１３０は、信号ＳＩＮに立ち上がり信号を入力したときのＲＳラッチ１２０の出力を“１”に維持するよう変数Ｔ未満の値をランダムに１つ選択して制御信号Ｚ２の設定値として記憶する。一方、変数Ｙの値が“０”である場合に進むステップＳ３２９にて、制御回路１３０は、信号ＳＩＮに立ち上がり信号を入力したときのＲＳラッチ１２０の出力を“０”に変更するよう変数Ｔの値を制御信号Ｚ２の設定値として記憶する。そして、処理を終了する。

第１の実施形態におけるデバイス１００では、ラッチＰＵＦ回路１１５の出力値（レスポンス）の登録時には、まず制御回路１３０により図３に示した処理を行い、各ＲＳラッチ１２０に対する制御信号Ｚ１、Ｚ２の値を決定し設定する。制御信号Ｚ１、Ｚ２の値を設定した後、デバイス１００を認証する検証部（エンティティ）が、ラッチＰＵＦ回路１１５の出力値（レスポンス）を取得し登録する。デバイス１００の検証時には、検証部（エンティティ）が、デバイス１００に搭載されているラッチＰＵＦ回路１１５の出力値（レスポンス）を取得し、予め登録しておいたラッチＰＵＦ回路１１５の出力値（レスポンス）と比較する。その結果、ラッチＰＵＦ回路１１５の出力値（レスポンス）の一致度が所定のレベルを越えていれば、デバイス１００が正規品であると認証される。

第１の実施形態によれば、ＰＵＦ回路を構成する回路を接続するデバイスのそれぞれの信号線の物理特性の差を極小化して配線の長さや容量等の差をできるだけ小さくし、初期設定時にＰＵＦ回路を構成する回路の物理特性を調整することで、ＰＵＦ回路を有するチップとそれを搭載するデバイスとの一体性を実現しＰＵＦ回路の出力に与える影響がアンバランスな状況を解消することができる。これにより、ＰＵＦ回路を有するチップとそれを搭載するデバイスとの一体性を実現し偽造耐性を向上させた信号処理システムを提供することが可能になる。

なお、ＮＡＮＤゲート１２１、１２２を用いたＲＳラッチ１２０を例に説明したが、これに限定されるものではない。本実施形態は、ＮＯＲゲート（否定論理和演算ゲート）を用いたＲＳラッチも適用可能である。すなわち、図１に示したＮＡＮＤゲート１２１、１２２のそれぞれをＮＯＲゲートに置き換えた構成も適用可能である。ＲＳラッチにＮＯＲゲートを用いた場合には、信号ＳＩＮに立ち下がり信号を入力することによって得られるＲＳラッチの出力をラッチＰＵＦ回路の出力とすればよい。

（第２の実施形態）
次に、本発明の第２の実施形態について説明する。第１の実施形態ではメモリ型ＰＵＦ回路を分割して複数のチップに分けて実装する例を示したが、遅延型ＰＵＦ回路にも同様に適用することができる。以下に説明する第２の実施形態では、遅延型ＰＵＦ回路であるアービターＰＵＦ回路を分割して複数のチップに分けて実装する例を示すが、これに限らず、リングオシレータＰＵＦ回路等の他の遅延型ＰＵＦ回路についても同様に適用可能である。

図４は、第２の実施形態における信号処理システムとしてのデバイス４００の構成例を示す図である。デバイス４００は、例えばプリンタのカートリッジ、電池等のバッテリー、ゲーム機のカートリッジ、スマートカード、携帯電話のＳＩＭカード、無線インターネット接続の端末等の暗号機能を備えた組み込み機器などである。図４に示すように、デバイス４００に搭載されるチップ４１１、４１２に１つのアービターＰＵＦ回路４１５が分割して実装される。

アービターＰＵＦ回路４１５は、ｎビットの入力（チャレンジ）ｃｈ［０］〜ｃｈ［ｎ−１］に対して１ビットの出力（レスポンス）ＳＯＵＴを出力する。アービターＰＵＦ回路４１５は、複数の経路制御回路４２１、アービター（Ｄフリップフロップ、Ｄ−ＦＦ）４２４、遅延回路４２５、４２６、及び制御回路４３０を有する。図４には、ｎ個の経路制御回路４２１を有する例を示している。

図４に示した例では、入力ｃｈ［０］〜ｃｈ［ｍ−１］（０＜ｍ＜ｎ）が入力される経路制御回路４２１がチップ（ＬＳＩ−Ａ）４１１に収容される。入力ｃｈ［０］〜ｃｈ［ｍ−１］が入力される経路制御回路４２１は縦続接続される。また、入力ｃｈ［ｍ］〜ｃｈ［ｎ−１］が入力される経路制御回路４２１、アービター４２４、遅延回路４２５、４２６、及び制御回路４３０がＰＵＦ回路４１５の出力側であるチップ（ＬＳＩ−Ｂ）４１２に収容される。入力ｃｈ［ｍ］〜ｃｈ［ｎ−１］が入力される経路制御回路４２１は縦続接続される。

チップ４１１、４１２に分割して実装したアービターＰＵＦ回路４１５は、デバイス４００の基板上の信号線Ｗ４１、Ｗ４２で接続されている。したがって、信号線Ｗ４１、Ｗ４２は、アービターＰＵＦ回路４１５の一部である。例えば、信号線Ｗ４１、Ｗ４２は、デバイスの製造時に調整が行われ、信号線Ｗ４１と信号線Ｗ４２とで配線の長さ、抵抗、容量等の差ができるだけ小さくなるように形成されている。

経路制御回路４２１の各々は、２つのセレクタ４２２、４２３を有する。経路制御回路４２１のセレクタ４２２、４２３には、制御信号として入力ｃｈが入力されるとともに、前段の経路制御回路４２１のセレクタ４２２、４２３のそれぞれの出力が入力される。経路制御回路４２１の各々は、例えば入力ｃｈの値が“０”である場合、前段からの信号をそのままストレートに出力し、入力ｃｈの値が“１”である場合、前段からの信号をクロスさせるように出力する。

なお、入力ｃｈ［０］が入力される初段の経路制御回路４２１のセレクタ４２２、４２３には、信号ＳＩＮが入力される。また、チップ４１１内の入力ｃｈ［ｍ−１］が入力される最終段の経路制御回路４２１のセレクタ４２２の出力は、信号線Ｗ４１及び遅延回路Ａ４２５を介して、チップ４１２内の入力ｃｈ［ｍ］が入力される初段の経路制御回路４２１のセレクタ４２２、４２３に入力される。また、チップ４１１内の入力ｃｈ［ｍ−１］が入力される最終段の経路制御回路４２１のセレクタ４２３の出力は、信号線Ｗ４２及び遅延回路Ｂ４２６を介して、チップ４１２内の入力ｃｈ［ｍ］が入力される初段の経路制御回路４２１のセレクタ４２２、４２３に入力される。

アービター４２４は、入力ｃｈ［ｎ−１］が入力される経路制御回路４２１のセレクタ４２２の出力がデータ入力端子に入力され、入力ｃｈ［ｎ−１］が入力される経路制御回路４２１のセレクタ４２２の出力がクロック入力端子に入力され、ＰＵＦ回路４１５の出力ＳＯＵＴを出力する。アービター４２４は、信号ＳＩＮに立ち上がり信号を入力したとき、信号がクロック入力端子より先にデータ入力端子に到達すれば出力ＳＯＵＴに“１”を出力し、信号がデータ入力端子より先にクロック入力端子に到達すれば出力ＳＯＵＴに“０”を出力する。

遅延回路４２５、４２６は、例えば図２に示したような遅延回路２００である。遅延回路Ａ４２５は、入力ｃｈ［ｍ−１］が入力される経路制御回路４２１のセレクタ４２２の出力を、制御回路４３０からの制御信号Ｚ１に応じて遅延させ出力する。また、遅延回路Ｂ４２６は、入力ｃｈ［ｍ−１］が入力される経路制御回路４２１のセレクタ４２３の出力を、制御回路４３０からの制御信号Ｚ２に応じて遅延させ出力する。制御回路４３０は、ＰＵＦ回路４１５（アービター４２４）の出力ＳＯＵＴを検出し、検出した出力ＳＯＵＴに基づいて遅延回路４２５、４２６の遅延量を制御する。

なお、第２の実施形態におけるデバイス４００の動作については、制御信号Ｚ１、Ｚ２の設定値を決定する際に、ＲＳラッチ１２０の出力列ではなく、ＰＵＦ回路４１５（アービター４２４）の出力列を基に決定する点が異なるだけで、その他は同様であるので説明は省略する。

第２の実施形態によれば、第１の実施形態と同様に、ＰＵＦ回路の出力に与える影響がアンバランスな状況を解消することができ、ＰＵＦ回路を有するチップとそれを搭載するデバイスとの一体性を実現し偽造耐性を向上させた信号処理システムを提供することが可能になる。

なお、前述した実施形態では、２つのチップに分割してＰＵＦ回路を実装する例について示したが、３以上のチップに分割してＰＵＦ回路を実装するようにしても良い。また、前記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
以上の第１〜第２の実施形態を含む実施形態に関し、さらに以下の付記を開示する。

（付記１）
物理的クローン作製不能機能を有する第１の回路の論理ゲートをそれぞれ有する複数のチップと、
前記複数のチップを搭載した基板に形成され、前記複数のチップを接続し前記第１の回路の信号経路の一部を形成する信号線とを有し、
前記複数のチップの内の前記第１の回路の出力を出力する第１の前記チップは、
前記第１の回路の信号経路に挿入された遅延回路と、
前記第１の回路の出力を検出し該出力に応じて前記遅延回路の遅延量を制御する制御回路とを有することを特徴とする信号処理システム。
（付記２）
前記遅延回路は、前記第１のチップが有する前記論理ゲートと前記第１のチップとは異なる他の前記チップが有する前記論理ゲートとの間で入出力される信号の前記信号経路にそれぞれ挿入されることを特徴とする付記１記載の信号処理システム。
（付記３）
前記制御回路は、検出した前記第１の回路の出力に応じて、前記第１の回路の信号経路に挿入された遅延回路の内の１つの前記遅延回路の遅延量を制御することを特徴とする付記２記載の信号処理システム。
（付記４）
前記第１の回路は、物理的クローン作製不能機能を有するメモリ型の回路であることを特徴とする付記１〜３の何れか１項に記載の信号処理システム。
（付記５）
前記第１の回路は、前記第１のチップが有し前記第１の回路の出力を供給する第１の否定論理積演算ゲートと、前記第１のチップとは異なる他の前記チップが有し前記第１の否定論理積演算ゲートの出力を受けるとともに前記第１の否定論理積演算ゲートに出力を供給する第２の否定論理積演算ゲートとを有するラッチを有することを特徴とする付記１〜３の何れか１項に記載の信号処理システム。
（付記６）
前記第１のチップは、
第１の否定論理積演算ゲートと、
前記第１の否定論理積演算ゲートの出力が入力され前記第１の回路の出力を出力するフリップフロップと、
第１の遅延回路と、
第２の遅延回路とを有し、
前記第１のチップとは異なる第２のチップは、
前記第１の遅延回路を介して前記第１の否定論理積演算ゲートの出力が入力され、出力が前記第２の遅延回路を介して前記第１の否定論理積演算ゲートに入力される第２の否定論理積演算ゲートを有することを特徴とする付記１〜３の何れか１項に記載の信号処理システム。
（付記７）
前記第１の回路は、前記第１のチップが有し前記第１の回路の出力を供給する第１の否定論理和演算ゲートと、前記第１のチップとは異なる他の前記チップが有し前記第１の否定論理和演算ゲートの出力を受けるとともに前記第１の否定論理和演算ゲートに出力を供給する第２の否定論理和演算ゲートとを有するラッチを有することを特徴とする付記１〜３の何れか１項に記載の信号処理システム。
（付記８）
前記第１のチップは、
第１の否定論理和演算ゲートと、
前記第１の否定論理和演算ゲートの出力が入力され前記第１の回路の出力を出力するフリップフロップと、
第１の遅延回路と、
第２の遅延回路とを有し、
前記第１のチップとは異なる第２のチップは、
前記第１の遅延回路を介して前記第１の否定論理和演算ゲートの出力が入力され、出力が前記第２の遅延回路を介して前記第１の否定論理和演算ゲートに入力される第２の否定論理和演算ゲートを有することを特徴とする付記１〜３の何れか１項に記載の信号処理システム。
（付記９）
前記第１の回路は、物理的クローン作製不能機能を有する遅延型の回路であることを特徴とする付記１〜３の何れか１項に記載の信号処理システム。
（付記１０）
前記第１のチップは、
第１の遅延回路と、
第２の遅延回路と、
２つのセレクタをそれぞれ有し、縦続接続された複数の経路制御回路と、
前記第１のチップ内で最終段の前記経路制御回路が有する一方の前記セレクタの出力がデータ入力端子に入力され、他方の前記セレクタの出力がクロック入力端子に入力され、前記第１の回路の出力を出力するフリップフロップとを有し、
前記第１のチップとは異なる第２のチップは、
２つのセレクタをそれぞれ有し、縦続接続された複数の経路制御回路を有し、
前記第１のチップ内の初段の前記経路制御回路が有する一方の前記セレクタに、前記第１の遅延回路を介して前記第２のチップ内の最終段の前記経路制御回路が有する一方の前記セレクタの出力が入力され、
前記第１のチップ内の初段の前記経路制御回路が有する他方の前記セレクタに、前記第２の遅延回路を介して前記第２のチップ内の最終段の前記経路制御回路が有する他方の前記セレクタの出力が入力されることを特徴とする付記１〜３の何れか１項に記載の信号処理システム。

１００、４００ デバイス
１１１、１１２、４１１、４１２ チップ
１１５ ラッチＰＵＦ回路
１２０ ＲＳラッチ
１２１、１２２ ＮＡＮＤゲート
１２３ Ｄフリップフロップ
１２４、１２５、４２５、４２６ 遅延回路
１３０、４３０ 制御回路
４１５ アービターＰＵＦ回路
４２１ 経路制御回路
４２２、４２３ セレクタ
４２４ アービター
Ｗ１１、Ｗ１２、Ｗ４１、Ｗ４２ 信号線（配線）

Claims (8)

1. 物理的クローン作製不能機能を有する第１の回路の論理ゲートをそれぞれ有する複数のチップと、
   前記複数のチップを搭載した基板に形成され、前記複数のチップを接続し前記第１の回路の信号経路の一部を形成する信号線とを有し、
   前記複数のチップの内の１つのチップであって、前記第１の回路の出力を出力する第１のチップは、
   前記第１の回路の信号経路に挿入された遅延回路と、
   前記第１の回路の出力を検出し該出力に応じて前記遅延回路の遅延量を制御する制御回路とを有することを特徴とする信号処理システム。
2. 前記遅延回路は、前記第１のチップが有する前記論理ゲートと前記第１のチップとは異なる他の前記チップが有する前記論理ゲートとの間で入出力される信号の前記信号経路にそれぞれ挿入されることを特徴とする請求項１記載の信号処理システム。
3. 前記制御回路は、検出した前記第１の回路の出力に応じて、前記第１の回路の信号経路に挿入された遅延回路の内の１つの前記遅延回路の遅延量を制御することを特徴とする請求項２記載の信号処理システム。
4. 前記第１の回路は、前記第１のチップが有し前記第１の回路の出力を供給する第１の否定論理積演算ゲートと、前記第１のチップとは異なる他の前記チップが有し前記第１の否定論理積演算ゲートの出力を受けるとともに前記第１の否定論理積演算ゲートに出力を供給する第２の否定論理積演算ゲートとを有するラッチを有することを特徴とする請求項１〜３の何れか１項に記載の信号処理システム。
5. 前記第１のチップは、
   第１の否定論理積演算ゲートと、
   前記第１の否定論理積演算ゲートの出力が入力され前記第１の回路の出力を出力するフリップフロップと、
   第１の遅延回路と、
   第２の遅延回路とを有し、
   前記複数のチップの内の１つのチップであって、前記第１のチップとは異なる第２のチップは、
   前記第１の遅延回路を介して前記第１の否定論理積演算ゲートの出力が入力され、出力が前記第２の遅延回路を介して前記第１の否定論理積演算ゲートに入力される第２の否定論理積演算ゲートを有することを特徴とする請求項１〜３の何れか１項に記載の信号処理システム。
6. 前記第１の回路は、前記第１のチップが有し前記第１の回路の出力を供給する第１の否定論理和演算ゲートと、前記第１のチップとは異なる他の前記チップが有し前記第１の否定論理和演算ゲートの出力を受けるとともに前記第１の否定論理和演算ゲートに出力を供給する第２の否定論理和演算ゲートとを有するラッチを有することを特徴とする請求項１〜３の何れか１項に記載の信号処理システム。
7. 前記第１のチップは、
   第１の否定論理和演算ゲートと、
   前記第１の否定論理和演算ゲートの出力が入力され前記第１の回路の出力を出力するフリップフロップと、
   第１の遅延回路と、
   第２の遅延回路とを有し、
   前記複数のチップの内の１つのチップであって、前記第１のチップとは異なる第２のチップは、
   前記第１の遅延回路を介して前記第１の否定論理和演算ゲートの出力が入力され、出力が前記第２の遅延回路を介して前記第１の否定論理和演算ゲートに入力される第２の否定論理和演算ゲートを有することを特徴とする請求項１〜３の何れか１項に記載の信号処理システム。
8. 前記第１のチップは、
   第１の遅延回路と、
   第２の遅延回路と、
   ２つのセレクタをそれぞれ有し、縦続接続された複数の経路制御回路と、
   前記第１のチップ内で最終段の前記経路制御回路が有する一方の前記セレクタの出力がデータ入力端子に入力され、他方の前記セレクタの出力がクロック入力端子に入力され、前記第１の回路の出力を出力するフリップフロップとを有し、
   前記複数のチップの内の１つのチップであって、前記第１のチップとは異なる第２のチップは、
   ２つのセレクタをそれぞれ有し、縦続接続された複数の経路制御回路を有し、
   前記第１のチップ内の初段の前記経路制御回路が有する一方の前記セレクタに、前記第１の遅延回路を介して前記第２のチップ内の最終段の前記経路制御回路が有する一方の前記セレクタの出力が入力され、
   前記第１のチップ内の初段の前記経路制御回路が有する他方の前記セレクタに、前記第２の遅延回路を介して前記第２のチップ内の最終段の前記経路制御回路が有する他方の前記セレクタの出力が入力されることを特徴とする請求項１〜３の何れか１項に記載の信号処理システム。

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