JP6880451B2

JP6880451B2 - How to make a capacitor structure

Info

Publication number: JP6880451B2
Application number: JP2017152645A
Authority: JP
Inventors: 武司五十嵐; 泰代倉知
Original assignee: Sumitomo Electric Device Innovations Inc
Current assignee: Sumitomo Electric Device Innovations Inc
Priority date: 2017-08-07
Filing date: 2017-08-07
Publication date: 2021-06-02
Anticipated expiration: 2037-08-07
Also published as: JP2019033154A

Description

本発明は、キャパシタ構造の作製方法に関する。 The present invention relates to a method for producing a capacitor structure.

近年、例えばヒ素ガリウム（ＧａＡｓ）系材料もしくは窒化ガリウム（ＧａＮ）系材料等を用いた半導体装置には、整合回路等に利用されるキャパシタ、配線、及び電極が作り込まれている。例えば、下記特許文献１には、電界効果トランジスタを覆う層間絶縁膜上に設けられ、下部電極層と絶縁膜と上部電極層とによって構成されるＭＩＭ（Metal Insulator Metal）キャパシタが記載されている。この特許文献１には、上部電極層上の残渣をドライエッチングによって除去することが記載されている。 In recent years, for example, a semiconductor device using a gallium arsenide (GaAs) -based material or a gallium nitride (GaN) -based material has a capacitor, wiring, and an electrode used for a matching circuit or the like. For example, Patent Document 1 below describes a MIM (Metal Insulator Metal) capacitor provided on an interlayer insulating film covering a field effect transistor and composed of a lower electrode layer, an insulating film, and an upper electrode layer. This Patent Document 1 describes that the residue on the upper electrode layer is removed by dry etching.

特開２０１０−８０７８０号公報JP-A-2010-80780

上述したＭＩＭキャパシタを作製する際には、下部電極層上に層間絶縁膜を形成し、更に層間絶縁膜上に上部電極層を形成する。層間絶縁膜上への上部電極層の形成は、絶縁膜の表面の損傷を低減するために真空蒸着法によって行われる。このとき、層間絶縁膜上に飛散した蒸着用材料の塊（スプラッシュ）が上部電極層に混在することがある。マスクを除去する際等にこの塊が取り除かれると、その痕が孔（ピンホール）となって上部電極層に残存する。その後に、上部電極層を覆う保護絶縁膜を形成し、該保護絶縁膜を部分的にエッチングして上部電極層を露出させ、上部電極層上に金属膜（例えば金属配線）を形成する場合、保護絶縁膜をエッチングする際にピンホールを介して層間絶縁膜がエッチングされると、金属膜を形成する際に金属材料が該ピンホールを通って下部電極層に達し、下部電極層と上部電極層とがショート（短絡）してしまうおそれがある。 When the above-mentioned MIM capacitor is produced, an interlayer insulating film is formed on the lower electrode layer, and an upper electrode layer is further formed on the interlayer insulating film. The formation of the upper electrode layer on the interlayer insulating film is performed by a vacuum vapor deposition method in order to reduce damage to the surface of the insulating film. At this time, a lump (splash) of the vapor deposition material scattered on the interlayer insulating film may be mixed in the upper electrode layer. When this mass is removed when the mask is removed or the like, the mark becomes a hole (pinhole) and remains in the upper electrode layer. After that, when a protective insulating film covering the upper electrode layer is formed, the protective insulating film is partially etched to expose the upper electrode layer, and a metal film (for example, metal wiring) is formed on the upper electrode layer, When the interlayer insulating film is etched through the pinholes when etching the protective insulating film, the metal material reaches the lower electrode layer through the pinholes when forming the metal film, and the lower electrode layer and the upper electrode There is a risk that the layers will be short-circuited.

本発明は、上部電極層と下部電極層との短絡を低減できるキャパシタ構造の作製方法を提供することを目的とする。 An object of the present invention is to provide a method for manufacturing a capacitor structure capable of reducing a short circuit between an upper electrode layer and a lower electrode layer.

本発明の一形態に係るキャパシタ構造の作製方法は、キャパシタの誘電体を構成する層間絶縁膜を第１導電層上に形成する工程と、真空蒸着法により層間絶縁膜上に第２導電層を形成する工程と、第２導電層の表面に接する第３導電層を形成する工程と、第３導電層上に保護絶縁膜を形成する工程と、保護絶縁膜の一部を除去することによって保護絶縁膜に第３導電層が露出する開口を形成する工程と、保護絶縁膜の開口を介して第３導電層と電気的に接続される金属膜を形成する工程と、を含む。第２導電層を形成する工程では、複数の開口部を有するマスクを形成して真空蒸着法により第２導電層の部分を形成したのちマスクを除去する部分形成工程を、複数の開口部の位置を移動させながら少なくとも２回繰り返すことによって全ての第２導電層を形成する。 The method for producing the capacitor structure according to one embodiment of the present invention includes a step of forming an interlayer insulating film constituting a dielectric of the capacitor on the first conductive layer and a second conductive layer on the interlayer insulating film by a vacuum vapor deposition method. A step of forming, a step of forming a third conductive layer in contact with the surface of the second conductive layer, a step of forming a protective insulating film on the third conductive layer, and protection by removing a part of the protective insulating film. The step of forming an opening in which the third conductive layer is exposed in the insulating film and a step of forming a metal film electrically connected to the third conductive layer through the opening of the protective insulating film are included. In the step of forming the second conductive layer, a partial forming step of forming a mask having a plurality of openings, forming a portion of the second conductive layer by a vacuum vapor deposition method, and then removing the mask is performed at the positions of the plurality of openings. All the second conductive layers are formed by repeating at least twice while moving the above.

本発明によるキャパシタ構造の作製方法によれば、上部電極層と下部電極層との短絡を低減できる。 According to the method for producing a capacitor structure according to the present invention, a short circuit between the upper electrode layer and the lower electrode layer can be reduced.

図１は、一実施形態に係るキャパシタ構造を示す断面図である。FIG. 1 is a cross-sectional view showing a capacitor structure according to an embodiment. 図２は、金属層の平面図である。FIG. 2 is a plan view of the metal layer. 図３は、一実施形態に係るキャパシタ構造の作製方法を示すフローチャートである。FIG. 3 is a flowchart showing a method of manufacturing a capacitor structure according to an embodiment. 図４は、キャパシタ構造の作製方法における各工程を説明する図である。FIG. 4 is a diagram illustrating each step in the method for manufacturing the capacitor structure. 図５は、キャパシタ構造の作製方法における各工程を説明する図である。FIG. 5 is a diagram illustrating each step in the method for manufacturing the capacitor structure. 図６は、キャパシタ構造の作製方法における各工程を説明する図である。FIG. 6 is a diagram illustrating each step in the method for manufacturing the capacitor structure. 図７は、キャパシタ構造の作製方法における各工程を説明する図である。FIG. 7 is a diagram illustrating each step in the method for manufacturing the capacitor structure. 図８は、キャパシタ構造の作製方法における各工程を説明する図である。FIG. 8 is a diagram illustrating each step in the method for manufacturing the capacitor structure. 図９は、キャパシタ構造の作製方法における各工程を説明する図である。FIG. 9 is a diagram illustrating each step in the method for manufacturing the capacitor structure. 図１０（ａ）及び図１０（ｂ）は、レジストマスクの平面形状を示す。10 (a) and 10 (b) show the planar shape of the resist mask. 図１１（ａ）及び図１１（ｂ）は、部分金属膜を形成した後における層間絶縁膜上の平面図である。11 (a) and 11 (b) are plan views on the interlayer insulating film after the partial metal film is formed. 図１２（ａ）及び図１２（ｂ）は、部分金属膜を形成した後における層間絶縁膜上の平面図である。12 (a) and 12 (b) are plan views on the interlayer insulating film after the partial metal film is formed. 図１３（ａ）は、比較例として、層間絶縁膜上の全面にスパッタリング法により金属層を形成し、その上にレジストマスクを形成した状態を示す断面図である。図１３（ｂ）は、レジストマスクから露出した金属層をエッチングにより除去した状態を示す断面図である。FIG. 13A is a cross-sectional view showing a state in which a metal layer is formed on the entire surface of the interlayer insulating film by a sputtering method and a resist mask is formed on the metal layer as a comparative example. FIG. 13B is a cross-sectional view showing a state in which the metal layer exposed from the resist mask is removed by etching. 図１４（ａ）及び図１４（ｂ）は、比較例に係るキャパシタ構造の作製方法の一部を説明する図である。14 (a) and 14 (b) are diagrams for explaining a part of the method for manufacturing the capacitor structure according to the comparative example. 図１５は、一実施形態の作製方法による効果を説明するための図である。FIG. 15 is a diagram for explaining the effect of the production method of one embodiment. 図１６は、変形例に係る金属層（第２導電層）の平面図である。FIG. 16 is a plan view of the metal layer (second conductive layer) according to the modified example. 図１７（ａ）及び図１７（ｂ）は、変形例の部分形成工程において用いられるレジストマスクの平面形状をそれぞれ示す平面図である。17 (a) and 17 (b) are plan views showing the plan shapes of the resist masks used in the partial forming step of the modified example. 図１８（ａ）は、図１７（ａ）のレジストマスクを用いた真空蒸着法により部分金属膜を形成した後の状態を示す平面図である。図１８（ｂ）は、その後、図１７（ｂ）のレジストマスクを用いた真空蒸着法により部分金属膜を形成した後の状態を示す平面図である。FIG. 18A is a plan view showing a state after forming a partial metal film by a vacuum vapor deposition method using the resist mask of FIG. 17A. FIG. 18 (b) is a plan view showing a state after the partial metal film is formed by the vacuum vapor deposition method using the resist mask of FIG. 17 (b). 図１９（ａ）及び図１９（ｂ）は、部分金属膜を形成した後における層間絶縁膜上の平面図である。19 (a) and 19 (b) are plan views on the interlayer insulating film after the partial metal film is formed. 図２０（ａ）及び図２０（ｂ）は、部分金属膜を形成した後における層間絶縁膜上の平面図である。20 (a) and 20 (b) are plan views on the interlayer insulating film after the partial metal film is formed. 図２１（ａ）は、部分金属膜を形成した後の一つの単位領域の拡大図である。図２１（ｂ）〜図２１（ｆ）は、図２１（ａ）の断面図である。FIG. 21A is an enlarged view of one unit region after forming the partial metal film. 21 (b) to 21 (f) are cross-sectional views of FIG. 21 (a).

［本願発明の実施形態の説明］
最初に本発明の実施形態の内容を列記して説明する。本発明の一形態に係るキャパシタ構造の作製方法は、キャパシタの誘電体を構成する層間絶縁膜を第１導電層上に形成する工程と、真空蒸着法により層間絶縁膜上に第２導電層を形成する工程と、第２導電層の表面に接する第３導電層を形成する工程と、第３導電層上に保護絶縁膜を形成する工程と、保護絶縁膜の一部を除去することによって保護絶縁膜に第３導電層が露出する開口を形成する工程と、保護絶縁膜の開口を介して第３導電層と電気的に接続される金属膜を形成する工程と、を含む。第２導電層を形成する工程では、複数の開口部を有するマスクを形成して真空蒸着法により第２導電層の部分を形成したのちマスクを除去する部分形成工程を、複数の開口部の位置を移動させながら少なくとも２回繰り返すことによって全ての第２導電層を形成する。 [Explanation of Embodiments of the Invention]
First, the contents of the embodiments of the present invention will be listed and described. The method for producing the capacitor structure according to one embodiment of the present invention includes a step of forming an interlayer insulating film constituting a dielectric of the capacitor on the first conductive layer and a second conductive layer on the interlayer insulating film by a vacuum vapor deposition method. A step of forming, a step of forming a third conductive layer in contact with the surface of the second conductive layer, a step of forming a protective insulating film on the third conductive layer, and protection by removing a part of the protective insulating film. The step of forming an opening in which the third conductive layer is exposed in the insulating film and a step of forming a metal film electrically connected to the third conductive layer through the opening of the protective insulating film are included. In the step of forming the second conductive layer, a partial forming step of forming a mask having a plurality of openings, forming a portion of the second conductive layer by a vacuum vapor deposition method, and then removing the mask is performed at the positions of the plurality of openings. All the second conductive layers are formed by repeating at least twice while moving the above.

この作製方法では、第２導電層（上部電極層）を真空蒸着法により形成する際に、複数の開口部を有するマスクを用いて第２導電層を部分的に形成する工程を繰り返す。この場合、第２導電層全体に相当する一つの開口部を有するマスクを用いる場合と比較して、マスクの開口部の幅が小さくなる。故に、飛散した蒸着用材料の塊（スプラッシュ）は、マスクの開口部を通過しにくくなり、層間絶縁膜上に到達し難くなる。そして、マスクの開口部上に留まった蒸着用材料の塊は、マスクを除去する際にマスクとともに取り除かれる。従って、上記作製方法によれば、第２導電層に形成されるピンホールを低減し、第２導電層と第１導電層（下部電極層）との短絡を低減できる。更に、この作製方法では、第２導電層を形成したのちに、第２導電層の表面に接する第３導電層を形成する。これにより、蒸着用材料の塊に起因して形成されたピンホールを第３導電層によって埋めることができ、第２導電層と第１導電層との短絡を更に低減できる。 In this manufacturing method, when the second conductive layer (upper electrode layer) is formed by the vacuum vapor deposition method, the step of partially forming the second conductive layer using a mask having a plurality of openings is repeated. In this case, the width of the opening of the mask is smaller than that of using a mask having one opening corresponding to the entire second conductive layer. Therefore, the scattered lumps (splashes) of the vapor deposition material are less likely to pass through the opening of the mask and are less likely to reach the interlayer insulating film. Then, the lump of the vapor deposition material remaining on the opening of the mask is removed together with the mask when the mask is removed. Therefore, according to the above-mentioned manufacturing method, the pinholes formed in the second conductive layer can be reduced, and the short circuit between the second conductive layer and the first conductive layer (lower electrode layer) can be reduced. Further, in this manufacturing method, after the second conductive layer is formed, the third conductive layer in contact with the surface of the second conductive layer is formed. As a result, the pinholes formed due to the lump of the vapor deposition material can be filled with the third conductive layer, and the short circuit between the second conductive layer and the first conductive layer can be further reduced.

上記の作製方法において、各開口部の最小幅は１μｍ以上３μｍ以下であってもよい。本発明者の知見によれば、直径が１μｍよりも小さい蒸着用材料の塊はマスクを除去する際に取り除かれず、第２導電層に残存する傾向がある。従って、直径が１μｍよりも小さい蒸着用材料の塊は各開口部を通過しても短絡を生じさせる虞は少ない。そして、各開口部の最小幅を１μｍ以上とすることにより、部分形成工程の回数が過度に増加することを抑制し、キャパシタ構造の作製に要する時間の増加を抑えることができる。また、本発明者が蒸着用材料の塊の直径を実測したところ、直径１μｍ以上の塊の直径分布は、３μｍ以上が約７０％、４μｍ以上が約５０％であった。従って、各開口部の最小幅が３μｍ以下であることにより、約７０％の蒸着用材料の塊が開口部を通過することを防ぎ、ピンホールの形成をより効果的に低減できる。 In the above manufacturing method, the minimum width of each opening may be 1 μm or more and 3 μm or less. According to the findings of the present inventor, lumps of thin-film deposition material having a diameter of less than 1 μm are not removed when the mask is removed and tend to remain in the second conductive layer. Therefore, a mass of thin-film deposition material having a diameter of less than 1 μm is unlikely to cause a short circuit even if it passes through each opening. By setting the minimum width of each opening to 1 μm or more, it is possible to suppress an excessive increase in the number of partial forming steps and suppress an increase in the time required for manufacturing the capacitor structure. Further, when the present inventor actually measured the diameter of the mass of the material for vapor deposition, the diameter distribution of the mass having a diameter of 1 μm or more was about 70% for 3 μm or more and about 50% for 4 μm or more. Therefore, when the minimum width of each opening is 3 μm or less, it is possible to prevent about 70% of the lumps of the vapor deposition material from passing through the openings, and it is possible to more effectively reduce the formation of pinholes.

上記の作製方法において、互いに異なる部分形成工程によって形成された、互いに隣り合う第２導電層の部分の縁同士が重なり合ってもよい。これにより、各部分形成工程によって形成された第２導電層の部分間の隙間を低減し、該隙間に起因する第２導電層と第１導電層との短絡を抑制することができる。 In the above-mentioned manufacturing method, the edges of the portions of the second conductive layers that are adjacent to each other and formed by different partial forming steps may overlap each other. As a result, the gap between the portions of the second conductive layer formed by each partial forming step can be reduced, and the short circuit between the second conductive layer and the first conductive layer due to the gap can be suppressed.

上記の作製方法において、マスクの複数の開口部は、第１方向に沿って各々延びるとともに第１方向と交差する第２方向に並んで形成され、複数の開口部の位置を第２方向に移動させながら部分形成工程を繰り返してもよい。或いは、上記の作製方法において、マスクの複数の開口部は、第１方向及び第１方向と交差する第２方向に沿って格子状に並んで形成され、複数の開口部の位置を第１方向及び第２方向のうち少なくとも一方向に移動させながら部分形成工程を繰り返してもよい。例えばこれらのうち何れかの方法により、上述した効果を好適に得ることができる。 In the above manufacturing method, the plurality of openings of the mask are formed side by side in the second direction which extends along the first direction and intersects the first direction, and the positions of the plurality of openings are moved in the second direction. The partial forming step may be repeated while allowing the parts to be formed. Alternatively, in the above-mentioned manufacturing method, the plurality of openings of the mask are formed in a grid pattern along the first direction and the second direction intersecting the first direction, and the positions of the plurality of openings are set in the first direction. And the partial forming step may be repeated while moving in at least one of the second directions. For example, the above-mentioned effect can be preferably obtained by any of these methods.

［本願発明の実施形態の詳細］
本発明の実施形態に係るキャパシタ構造の作製方法の具体例を、以下に図面を参照しつつ説明する。なお、本発明はこれらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味及び範囲内でのすべての変更が含まれることが意図される。以下の説明では、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。 [Details of Embodiments of the present invention]
Specific examples of the method for manufacturing the capacitor structure according to the embodiment of the present invention will be described below with reference to the drawings. It should be noted that the present invention is not limited to these examples, and is indicated by the scope of claims, and is intended to include all modifications within the meaning and scope equivalent to the scope of claims. In the following description, the same elements will be designated by the same reference numerals in the description of the drawings, and duplicate description will be omitted.

図１は、本実施形態に係るキャパシタ構造１０を示す断面図である。図１に示されるように、キャパシタ構造１０は、基板２上の絶縁膜３の表面上に設けられている。キャパシタ構造１０は、絶縁膜３上に設けられる下部電極層４と、下部電極層４上に設けられる層間絶縁膜５と、層間絶縁膜５上に設けられる上部電極層６と、層間絶縁膜５及び上部電極層６上に設けられる保護絶縁膜７と、保護絶縁膜７の開口部７ａ上に設けられ上部電極層６と電気的に接続される金属配線８とを備えている。なお、後述するように、本実施形態では下部電極層４及び上部電極層６は金属を含む導電層であることから、キャパシタ構造１０はＭＩＭキャパシタである。 FIG. 1 is a cross-sectional view showing a capacitor structure 10 according to the present embodiment. As shown in FIG. 1, the capacitor structure 10 is provided on the surface of the insulating film 3 on the substrate 2. The capacitor structure 10 includes a lower electrode layer 4 provided on the insulating film 3, an interlayer insulating film 5 provided on the lower electrode layer 4, an upper electrode layer 6 provided on the interlayer insulating film 5, and an interlayer insulating film 5. A protective insulating film 7 provided on the upper electrode layer 6 and a metal wiring 8 provided on the opening 7a of the protective insulating film 7 and electrically connected to the upper electrode layer 6 are provided. As will be described later, in the present embodiment, since the lower electrode layer 4 and the upper electrode layer 6 are conductive layers containing metal, the capacitor structure 10 is a MIM capacitor.

基板２は、例えば結晶成長用の半導体基板であり、平面視にて例えば円形状又は矩形状を有する。基板２として、例えばＧａＮ基板、ＧａＡｓ基板、又はＳｉ基板等が挙げられる。基板２上には、キャパシタ構造１０に加えて、トランジスタ等の半導体素子が形成されてもよい。なお、本実施形態における「平面視」とは、キャパシタ構造１０を構成する下部電極層４、層間絶縁膜５、及び上部電極層６の積層方向から見ることである。 The substrate 2 is, for example, a semiconductor substrate for crystal growth, and has, for example, a circular shape or a rectangular shape in a plan view. Examples of the substrate 2 include a GaN substrate, a GaAs substrate, a Si substrate, and the like. In addition to the capacitor structure 10, a semiconductor element such as a transistor may be formed on the substrate 2. The "plan view" in the present embodiment is viewed from the stacking direction of the lower electrode layer 4, the interlayer insulating film 5, and the upper electrode layer 6 constituting the capacitor structure 10.

絶縁膜３は、基板２とキャパシタ構造１０との接触を防ぐ膜であって、基板２とキャパシタ構造１０との間に介在している。絶縁膜３は、例えば酸化ケイ素（ＳｉＯｘ）、又は窒化ケイ素（ＳｉＮ）によって構成される。下部電極層４の酸化を防止する観点から、絶縁膜３は窒化ケイ素膜であってもよい。絶縁膜３の厚さは、例えば５０ｎｍ〜４００ｎｍの範囲内である。 The insulating film 3 is a film that prevents contact between the substrate 2 and the capacitor structure 10, and is interposed between the substrate 2 and the capacitor structure 10. The insulating film 3 is made of, for example, silicon oxide (SiOx) or silicon nitride (SiN). From the viewpoint of preventing oxidation of the lower electrode layer 4, the insulating film 3 may be a silicon nitride film. The thickness of the insulating film 3 is, for example, in the range of 50 nm to 400 nm.

下部電極層４は、キャパシタ構造１０の一方の電極であり、一又は複数の金属を含む導電層（第１導電層）である。下部電極層４は、例えばＴｉ／Ａｕ／Ｔｉの積層構造を有する。一例では、第１層のＴｉ膜の厚さは０ｎｍ〜１０ｎｍの範囲内であり、第２層のＴｉ膜の厚さは０ｎｍ〜５０ｎｍの範囲内であり、Ａｕ膜の厚さは１００ｎｍ〜４００ｎｍの範囲内である。 The lower electrode layer 4 is one electrode of the capacitor structure 10 and is a conductive layer (first conductive layer) containing one or more metals. The lower electrode layer 4 has, for example, a Ti / Au / Ti laminated structure. In one example, the thickness of the Ti film of the first layer is in the range of 0 nm to 10 nm, the thickness of the Ti film of the second layer is in the range of 0 nm to 50 nm, and the thickness of the Au film is in the range of 100 nm to 400 nm. Is within the range of.

層間絶縁膜５は、キャパシタ構造１０の誘電体を構成する膜であり、下部電極層４を覆っている。層間絶縁膜５は、下部電極層４の基板２とは反対側の表面と接している。層間絶縁膜５は、例えば窒化ケイ素によって構成される。層間絶縁膜５の厚さは、例えば２５０ｎｍ程度である。下部電極層４は、層間絶縁膜５に形成された図示しない開口を介して、金属配線８とは別の金属配線と電気的に接続されている。層間絶縁膜５の厚さは、例えば５０ｎｍ〜４００ｎｍの範囲内である。 The interlayer insulating film 5 is a film constituting the dielectric of the capacitor structure 10 and covers the lower electrode layer 4. The interlayer insulating film 5 is in contact with the surface of the lower electrode layer 4 on the opposite side of the substrate 2. The interlayer insulating film 5 is made of, for example, silicon nitride. The thickness of the interlayer insulating film 5 is, for example, about 250 nm. The lower electrode layer 4 is electrically connected to a metal wiring other than the metal wiring 8 through an opening (not shown) formed in the interlayer insulating film 5. The thickness of the interlayer insulating film 5 is, for example, in the range of 50 nm to 400 nm.

上部電極層６は、一又は複数の金属を含む導電層である。上部電極層６は、層間絶縁膜５の下部電極層４とは反対側の表面に接しており、層間絶縁膜５を介して下部電極層４と重なっている。上部電極層６は、基板２側から金属層２１と金属層２２とが順に積層された積層構造を有する。金属層２１は本実施形態における第２導電層であり、金属層２２は本実施形態における第３導電層である。金属層２１は、例えばＴｉ／Ａｕの積層構造を有する。一例では、金属層２１のＴｉ膜の厚さは３ｎｍ〜１０ｎｍの範囲内であり、Ａｕ膜の厚さは２０ｎｍ〜１００ｎｍの範囲内である。同様に、金属層２２は、例えばＴｉ／Ａｕの積層構造を有する。一例では、金属層２２のＴｉ膜の厚さは３ｎｍ〜１０ｎｍの範囲内であり、Ａｕ膜の厚さは５０ｎｍ〜２００ｎｍの範囲内である。 The upper electrode layer 6 is a conductive layer containing one or more metals. The upper electrode layer 6 is in contact with the surface of the interlayer insulating film 5 opposite to the lower electrode layer 4, and overlaps the lower electrode layer 4 via the interlayer insulating film 5. The upper electrode layer 6 has a laminated structure in which the metal layer 21 and the metal layer 22 are laminated in order from the substrate 2 side. The metal layer 21 is the second conductive layer in the present embodiment, and the metal layer 22 is the third conductive layer in the present embodiment. The metal layer 21 has, for example, a Ti / Au laminated structure. In one example, the thickness of the Ti film of the metal layer 21 is in the range of 3 nm to 10 nm, and the thickness of the Au film is in the range of 20 nm to 100 nm. Similarly, the metal layer 22 has, for example, a Ti / Au laminated structure. In one example, the thickness of the Ti film of the metal layer 22 is in the range of 3 nm to 10 nm, and the thickness of the Au film is in the range of 50 nm to 200 nm.

ここで、図２は、金属層２１の平面図である。図２に示されるように、本実施形態の金属層２１は、第１方向Ａ１及び第１方向Ａ１と交差する第２方向Ａ２に沿って二次元状に並ぶ複数の単位領域Ｄを含んでいる。各単位領域Ｄでは、Ｎ個（Ｎは２以上の整数、本実施形態ではＮ＝４）の部分金属膜２１ａ〜２１ｄが設けられている。なお、図２において、部分金属膜２１ａ〜２１ｄはハッチングの種類によって識別される。部分金属膜２１ａ〜２１ｄは、各単位領域Ｄ内において一定の規則で並んでいる。例えば、部分金属膜２１ａと部分金属膜２１ｂとは第１方向Ａ１に沿って並び、部分金属膜２１ｃと部分金属膜２１ｄとは第１方向Ａ１に沿って並んでいる。また、部分金属膜２１ａと部分金属膜２１ｄとは第２方向Ａ２に沿って並び、部分金属膜２１ｂと部分金属膜２１ｃとは第２方向Ａ２に沿って並んでいる。換言すれば、金属層２１は、互いに間隔をあけて格子状に配列された複数の部分金属膜２１ａと、互いに間隔をあけて格子状に配列された複数の部分金属膜２１ｂと、互いに間隔をあけて格子状に配列された複数の部分金属膜２１ｃと、互いに間隔をあけて格子状に配列された複数の部分金属膜２１ｄとによって構成されている。そして、互いに隣接する部分金属膜２１ａ〜２１ｄの縁同士は重なり合っている。これにより、部分金属膜２１ａ〜２１ｄが金属層２１の全体を隙間なく構成している。 Here, FIG. 2 is a plan view of the metal layer 21. As shown in FIG. 2, the metal layer 21 of the present embodiment includes a plurality of unit regions D arranged in a two-dimensional manner along a second direction A2 intersecting the first direction A1 and the first direction A1. .. In each unit region D, N partial metal films 21a to 21d (N is an integer of 2 or more, N = 4 in this embodiment) are provided. In FIG. 2, the partial metal films 21a to 21d are identified by the type of hatching. The partial metal films 21a to 21d are arranged in a certain rule within each unit region D. For example, the partial metal film 21a and the partial metal film 21b are arranged along the first direction A1, and the partial metal film 21c and the partial metal film 21d are arranged along the first direction A1. Further, the partial metal film 21a and the partial metal film 21d are arranged along the second direction A2, and the partial metal film 21b and the partial metal film 21c are arranged along the second direction A2. In other words, the metal layers 21 are spaced from each other by a plurality of partial metal films 21a arranged in a grid pattern at intervals from each other and a plurality of partial metal films 21b arranged in a grid pattern at intervals from each other. It is composed of a plurality of partial metal films 21c arranged in a grid pattern with an interval, and a plurality of partial metal films 21d arranged in a grid pattern at intervals from each other. The edges of the partial metal films 21a to 21d adjacent to each other overlap each other. As a result, the partial metal films 21a to 21d form the entire metal layer 21 without any gaps.

再び図１を参照する。保護絶縁膜７は、大気中の水蒸気等のキャパシタ構造１０への浸入を抑制する保護膜である。保護絶縁膜７には、上部電極層６に重なる開口部７ａが形成されている。開口部７ａ上及び開口部７ａ内には金属配線８が設けられている。保護絶縁膜７は、例えば窒化ケイ素によって構成される。保護絶縁膜７の厚さは、例えば５０ｎｍ〜４００ｎｍの範囲内である。 See FIG. 1 again. The protective insulating film 7 is a protective film that suppresses the infiltration of water vapor in the atmosphere into the capacitor structure 10. The protective insulating film 7 is formed with an opening 7a that overlaps with the upper electrode layer 6. Metal wiring 8 is provided on the opening 7a and in the opening 7a. The protective insulating film 7 is made of, for example, silicon nitride. The thickness of the protective insulating film 7 is, for example, in the range of 50 nm to 400 nm.

金属配線８は、キャパシタ構造１０の上部電極層６と電気的に接続された金属膜である。金属配線８は、保護絶縁膜７に設けられた開口部７ａを介して上部電極層６の表面と接触し、電気的に接続されている。金属配線８は、例えばＡｕめっきによって構成される。金属配線８の厚さは、例えば０．５μｍ〜３μｍの範囲内である。 The metal wiring 8 is a metal film electrically connected to the upper electrode layer 6 of the capacitor structure 10. The metal wiring 8 is in contact with the surface of the upper electrode layer 6 through the opening 7a provided in the protective insulating film 7 and is electrically connected. The metal wiring 8 is composed of, for example, Au plating. The thickness of the metal wiring 8 is, for example, in the range of 0.5 μm to 3 μm.

次に、本実施形態に係るキャパシタ構造１０の作製方法を説明する。図３は、本実施形態に係るキャパシタ構造１０の作製方法を示すフローチャートである。また、図４〜図９は、キャパシタ構造１０の作製方法における各工程を説明する図である。 Next, a method of manufacturing the capacitor structure 10 according to the present embodiment will be described. FIG. 3 is a flowchart showing a method of manufacturing the capacitor structure 10 according to the present embodiment. 4 to 9 are views for explaining each step in the method for manufacturing the capacitor structure 10.

まず、図４（ａ）に示されるように、絶縁膜３及び導電層３１が予め積層された基板２の当該導電層３１上に、パターニングされたレジストマスク３２を形成する（工程Ｓ１）。例えば、フォトリソグラフィーによってレジストマスク３２をパターニングする。絶縁膜３は、ＣＶＤ法（化学気相成長法）等によって基板２上に予め形成された膜であり、導電層３１は、真空蒸着法、スパッタリング法あるいはめっき法によって絶縁膜３上に予め形成された金属層である。レジストマスク３２は、熱処理又は紫外線照射などによって硬化してもよい。次に、導電層３１を選択的にエッチングし、図４（ｂ）に示されるように、下部電極層４を形成する（工程Ｓ２）。導電層３１においてレジストマスク３２に重ならない部分は、例えばドライエッチングによって除去される。その後、レジストマスク３２を除去する。 First, as shown in FIG. 4A, a patterned resist mask 32 is formed on the conductive layer 31 of the substrate 2 on which the insulating film 3 and the conductive layer 31 are laminated in advance (step S1). For example, the resist mask 32 is patterned by photolithography. The insulating film 3 is a film pre-formed on the substrate 2 by a CVD method (chemical vapor deposition method) or the like, and the conductive layer 31 is pre-formed on the insulating film 3 by a vacuum vapor deposition method, a sputtering method or a plating method. It is a metal layer. The resist mask 32 may be cured by heat treatment, ultraviolet irradiation, or the like. Next, the conductive layer 31 is selectively etched to form the lower electrode layer 4 as shown in FIG. 4 (b) (step S2). The portion of the conductive layer 31 that does not overlap the resist mask 32 is removed by, for example, dry etching. After that, the resist mask 32 is removed.

続いて、図５（ａ）に示されるように、キャパシタ構造１０の誘電体を構成する層間絶縁膜５を下部電極層４上に形成する（工程Ｓ３、本実施形態における第１工程）。この工程Ｓ３では、下部電極層４を埋め込むように層間絶縁膜５を形成する。層間絶縁膜５は、例えばプラズマＣＶＤ法により形成される。 Subsequently, as shown in FIG. 5A, an interlayer insulating film 5 constituting the dielectric of the capacitor structure 10 is formed on the lower electrode layer 4 (step S3, first step in the present embodiment). In this step S3, the interlayer insulating film 5 is formed so as to embed the lower electrode layer 4. The interlayer insulating film 5 is formed by, for example, a plasma CVD method.

続いて、真空蒸着法により層間絶縁膜５上に金属層２１を形成する（工程Ｓ４、本実施形態における第２工程）。この工程Ｓ４では、部分形成工程Ｓ４０を少なくとも２回（本実施形態では４回）繰り返す。 Subsequently, the metal layer 21 is formed on the interlayer insulating film 5 by the vacuum vapor deposition method (step S4, the second step in the present embodiment). In this step S4, the partial forming step S40 is repeated at least twice (four times in this embodiment).

最初の部分形成工程Ｓ４０では、図５（ｂ）に示されるように、複数の開口部３３ａを有するレジストマスク３３を層間絶縁膜５上に形成する（工程Ｓ４１）。図１０（ａ）は、レジストマスク３３の平面形状を示す。図１０（ａ）に示されるように、レジストマスク３３の複数の開口部３３ａは、第１方向Ａ１及び第２方向Ａ２に沿って格子状に並んで形成されている。これら複数の開口部３３ａは、例えばフォトリソグラフィー又は電子ビーム露光等により形成される。各開口部３３ａの最小幅Ｗは、例えば１μｍ以上であり、また３μｍ以下である。各開口部３３ａが正方形である場合、最小幅Ｗは各辺の長さに相当する。また、各開口部３３ａが長方形である場合、最小幅Ｗは短辺の長さに相当する。 In the first partial forming step S40, as shown in FIG. 5B, a resist mask 33 having a plurality of openings 33a is formed on the interlayer insulating film 5 (step S41). FIG. 10A shows the planar shape of the resist mask 33. As shown in FIG. 10A, the plurality of openings 33a of the resist mask 33 are formed in a grid pattern along the first direction A1 and the second direction A2. These plurality of openings 33a are formed by, for example, photolithography or electron beam exposure. The minimum width W of each opening 33a is, for example, 1 μm or more and 3 μm or less. When each opening 33a is square, the minimum width W corresponds to the length of each side. When each opening 33a is rectangular, the minimum width W corresponds to the length of the short side.

次に、図６（ａ）に示されるように、レジストマスク３３の複数の開口部３３ａを介して、真空蒸着法により複数の部分金属膜２１ａを形成する（工程Ｓ４２）。その後、レジストマスク３３を除去することにより、レジストマスク３３上に堆積した不要な金属材料を除去する（工程Ｓ４３）。図１１（ａ）は、複数の部分金属膜２１ａを形成した後における層間絶縁膜５上の平面図である。 Next, as shown in FIG. 6A, a plurality of partial metal films 21a are formed by a vacuum vapor deposition method through the plurality of openings 33a of the resist mask 33 (step S42). Then, by removing the resist mask 33, the unnecessary metal material deposited on the resist mask 33 is removed (step S43). FIG. 11A is a plan view on the interlayer insulating film 5 after forming the plurality of partial metal films 21a.

続いて、２回目の部分形成工程Ｓ４０では、図６（ｂ）に示されるように、複数の開口部３４ａを有するレジストマスク３４を層間絶縁膜５上に形成する（工程Ｓ４４）。図１０（ｂ）は、レジストマスク３４の平面形状を示す。図１０（ｂ）に示されるように、レジストマスク３４の複数の開口部３４ａは、上述したレジストマスク３３の複数の開口部３３ａと同様に、第１方向Ａ１及び第２方向Ａ２に沿って格子状に並んで形成されている。但し、複数の開口部３４ａの位置は、複数の開口部３３ａ（図１０（ｂ）に仮想線で示す）に対して第１方向Ａ１に移動（シフト）している。そして、図７（ａ）に示されるように、レジストマスク３４の複数の開口部３４ａを介して、真空蒸着法により複数の部分金属膜２１ｂを形成する（工程Ｓ４５）。その後、レジストマスク３４を除去することにより、レジストマスク３４上に堆積した不要な金属材料を除去する（工程Ｓ４６）。図１１（ｂ）は、複数の部分金属膜２１ｂを形成した後における層間絶縁膜５上の平面図である。 Subsequently, in the second partial forming step S40, as shown in FIG. 6B, a resist mask 34 having a plurality of openings 34a is formed on the interlayer insulating film 5 (step S44). FIG. 10B shows the planar shape of the resist mask 34. As shown in FIG. 10B, the plurality of openings 34a of the resist mask 34 are latticed along the first direction A1 and the second direction A2, similarly to the plurality of openings 33a of the resist mask 33 described above. They are formed side by side. However, the positions of the plurality of openings 34a are moved (shifted) in the first direction A1 with respect to the plurality of openings 33a (shown by virtual lines in FIG. 10B). Then, as shown in FIG. 7A, a plurality of partial metal films 21b are formed by a vacuum vapor deposition method through the plurality of openings 34a of the resist mask 34 (step S45). Then, by removing the resist mask 34, the unnecessary metal material deposited on the resist mask 34 is removed (step S46). FIG. 11B is a plan view on the interlayer insulating film 5 after forming the plurality of partial metal films 21b.

以降、上記と同様の部分形成工程Ｓ４０を繰り返すことによって、複数の部分金属膜２１ｃ及び複数の部分金属膜２１ｄを形成する。図１２（ａ）は複数の部分金属膜２１ｃを形成後の平面図であり、図１２（ｂ）は複数の部分金属膜２１ｄを形成後の平面図である。このとき、レジストマスクの複数の開口部の位置を、前の部分形成工程Ｓ４０における複数の開口部の位置に対して第１方向Ａ１及び第２方向Ａ２のうち少なくとも一方向に移動（シフト）させながら、部分金属膜２１ｃ及び２１ｄを形成するとよい。こうして、全ての金属層２１が形成される。なお、各部分形成工程Ｓ４０では、部分金属膜２１ａ〜２１ｄの縁同士が互いに重なるように、レジストマスクの複数の開口部の大きさ及びシフト量を設定するとよい。 After that, by repeating the same partial forming step S40 as described above, the plurality of partial metal films 21c and the plurality of partial metal films 21d are formed. FIG. 12A is a plan view after forming the plurality of partial metal films 21c, and FIG. 12B is a plan view after forming the plurality of partial metal films 21d. At this time, the positions of the plurality of openings of the resist mask are moved (shifted) in at least one of the first direction A1 and the second direction A2 with respect to the positions of the plurality of openings in the previous partial forming step S40. However, it is preferable to form the partial metal films 21c and 21d. In this way, all the metal layers 21 are formed. In each partial forming step S40, the sizes and shift amounts of the plurality of openings of the resist mask may be set so that the edges of the partial metal films 21a to 21d overlap each other.

上記の工程Ｓ４において、金属層２１を形成する際に真空蒸着法を用いる理由を説明する。図１３（ａ）は、比較例として、層間絶縁膜５上の全面にスパッタリング法により金属層１２１を形成し、その上にレジストマスク１２２を形成した状態を示す断面図である。図１３（ｂ）は、レジストマスク１２２から露出した金属層１２１をエッチングにより除去した状態を示す断面図である。金属層２１をスパッタリング法により形成する場合、一般的には、図１３（ａ）及び図１３（ｂ）に示されたように、層間絶縁膜５上の全面に金属層を形成したのち、エッチングにより不要な部分を除去する。しかしながら、この場合、エッチングにより金属層の周囲の層間絶縁膜５（図中のＢ部）にダメージ（損傷や膜厚減など）が生じるおそれがある。層間絶縁膜５にダメージが生じると、キャパシタ構造の耐圧性能の低下、素子寿命の劣化などの問題が生じることとなる。なお、メッキ法を用いて金属層２１を形成する場合、層間絶縁膜５上にシードメタルをスパッタリング法で形成する必要があり、層間絶縁膜５に上記と同様のダメージが生じるおそれがある。真空蒸着法によれば、層間絶縁膜５にダメージを与えることなく金属層２１を形成することが可能なので、キャパシタ構造の耐圧性能の低下や素子寿命の劣化を回避することができる。 The reason why the vacuum vapor deposition method is used when forming the metal layer 21 in the above step S4 will be described. FIG. 13A is a cross-sectional view showing a state in which a metal layer 121 is formed on the entire surface of the interlayer insulating film 5 by a sputtering method and a resist mask 122 is formed on the metal layer 121 as a comparative example. FIG. 13B is a cross-sectional view showing a state in which the metal layer 121 exposed from the resist mask 122 is removed by etching. When the metal layer 21 is formed by a sputtering method, generally, as shown in FIGS. 13A and 13B, a metal layer is formed on the entire surface of the interlayer insulating film 5 and then etched. Remove unnecessary parts by etching. However, in this case, etching may cause damage (damage, film thickness reduction, etc.) to the interlayer insulating film 5 (part B in the drawing) around the metal layer. If the interlayer insulating film 5 is damaged, problems such as deterioration of the withstand voltage performance of the capacitor structure and deterioration of the element life will occur. When the metal layer 21 is formed by the plating method, it is necessary to form the seed metal on the interlayer insulating film 5 by the sputtering method, and the interlayer insulating film 5 may be damaged in the same manner as described above. According to the vacuum vapor deposition method, since the metal layer 21 can be formed without damaging the interlayer insulating film 5, it is possible to avoid deterioration of the withstand voltage performance of the capacitor structure and deterioration of the device life.

続いて、図７（ｂ）に示されるように、金属層２１の表面に接する金属層２２を真空蒸着法により形成する（工程Ｓ５）。この工程Ｓ５では、まず、金属層２２の平面形状に応じた一つの開口部３５ａを有するレジストマスク３５を金属層２１の表面上に形成する。次に、真空蒸着法により、開口部３５ａを介して金属層２１上に金属層２２を堆積させる。その後、レジストマスク３５を除去することにより、レジストマスク３５上に堆積した不要な金属材料を除去する。これにより、金属層２１及び２２が順に積層された積層構造を有する上部電極層６が形成される。また、下部電極層４と、層間絶縁膜５と、上部電極層６とにより、基板２上にキャパシタ構造が形成される。 Subsequently, as shown in FIG. 7B, the metal layer 22 in contact with the surface of the metal layer 21 is formed by a vacuum vapor deposition method (step S5). In this step S5, first, a resist mask 35 having one opening 35a corresponding to the planar shape of the metal layer 22 is formed on the surface of the metal layer 21. Next, the metal layer 22 is deposited on the metal layer 21 through the opening 35a by a vacuum vapor deposition method. Then, by removing the resist mask 35, the unnecessary metal material deposited on the resist mask 35 is removed. As a result, the upper electrode layer 6 having a laminated structure in which the metal layers 21 and 22 are laminated in order is formed. Further, the lower electrode layer 4, the interlayer insulating film 5, and the upper electrode layer 6 form a capacitor structure on the substrate 2.

続いて、図８（ａ）に示されるように、金属層２１上（本実施形態では金属層２１上）に保護絶縁膜７を形成する（工程Ｓ６、本実施形態における第３工程）。この工程Ｓ６では、例えば金属層２２を埋め込むように保護絶縁膜７を形成する。保護絶縁膜７は、例えばＣＶＤ法により形成される。 Subsequently, as shown in FIG. 8A, the protective insulating film 7 is formed on the metal layer 21 (on the metal layer 21 in the present embodiment) (step S6, the third step in the present embodiment). In this step S6, for example, the protective insulating film 7 is formed so as to embed the metal layer 22. The protective insulating film 7 is formed by, for example, a CVD method.

続いて、図８（ｂ）に示されるように、保護絶縁膜７の一部を除去することによって保護絶縁膜７に開口部７ａを形成する（工程Ｓ７、本実施形態における第４工程）。開口部７ａの形成は、例えば開口部７ａの形成位置に開口部を有するレジストマスクを保護絶縁膜７上に形成し、該レジストマスクの開口部を介して保護絶縁膜７をエッチングすることにより行われる。エッチングは、例えばフッ素系ガスを用いたドライエッチングである。 Subsequently, as shown in FIG. 8B, an opening 7a is formed in the protective insulating film 7 by removing a part of the protective insulating film 7 (step S7, fourth step in the present embodiment). The opening 7a is formed, for example, by forming a resist mask having an opening at the forming position of the opening 7a on the protective insulating film 7 and etching the protective insulating film 7 through the opening of the resist mask. It is said. Etching is, for example, dry etching using a fluorine-based gas.

続いて、図９に示されるように、保護絶縁膜７の開口部７ａ上に、金属層２１及び２２と電気的に接続される金属配線８を形成する（工程Ｓ８、本実施形態における第５工程）。この工程では、まずＴｉＷ等のシード層を例えば真空蒸着法あるいはスパッタリング法により形成し、その上に、Ａｕ膜を例えば種々のめっき法により形成する。以上の工程を経て、本実施形態のキャパシタ構造１０が作製される。 Subsequently, as shown in FIG. 9, a metal wiring 8 electrically connected to the metal layers 21 and 22 is formed on the opening 7a of the protective insulating film 7 (step S8, the fifth in the present embodiment). Process). In this step, a seed layer such as TiW is first formed by, for example, a vacuum deposition method or a sputtering method, and an Au film is formed on the seed layer by, for example, various plating methods. Through the above steps, the capacitor structure 10 of the present embodiment is manufactured.

以上に説明した本実施形態によるキャパシタ構造１０の作製方法によって得られる効果について、従来の作製方法が有する課題とともに説明する。図１４（ａ）及び図１４（ｂ）は、比較例に係るキャパシタ構造の作製方法の一部を説明する図である。 The effects obtained by the method for manufacturing the capacitor structure 10 according to the present embodiment described above will be described together with the problems of the conventional manufacturing method. 14 (a) and 14 (b) are diagrams for explaining a part of the method for manufacturing the capacitor structure according to the comparative example.

図１４（ａ）に示されるように、比較例に係るキャパシタ１１０は、下部電極層４、層間絶縁膜５、及び層間絶縁膜５上に設けられる上部電極１０６によって構成されている。上部電極１０６は、単一の金属層から構成されており、真空蒸着法等によって形成される。上部電極１０６の一部には、直径数μｍ程度のピンホール１０６ａが形成されている。例えば、上部電極１０６を真空蒸着法等によって形成する際に上部電極１０６の材料の塊が層間絶縁膜５上に飛散し、且つ、当該塊が上部電極１０６のパターニング時等に除去されることによって、上記ピンホール１０６ａが形成される。 As shown in FIG. 14A, the capacitor 110 according to the comparative example is composed of a lower electrode layer 4, an interlayer insulating film 5, and an upper electrode 106 provided on the interlayer insulating film 5. The upper electrode 106 is composed of a single metal layer and is formed by a vacuum vapor deposition method or the like. A pinhole 106a having a diameter of about several μm is formed in a part of the upper electrode 106. For example, when the upper electrode 106 is formed by a vacuum vapor deposition method or the like, a lump of material of the upper electrode 106 is scattered on the interlayer insulating film 5, and the lump is removed at the time of patterning of the upper electrode 106 or the like. , The pinhole 106a is formed.

上部電極１０６においてピンホール１０６ａが形成されると、上部電極１０６上に保護絶縁膜７を形成した後、当該ピンホール１０６ａには保護絶縁膜７が埋め込まれる。この場合、保護絶縁膜７の一部を除去して開口部７ａを形成する際に、保護絶縁膜７だけでなく、当該保護絶縁膜７の除去によって露出した層間絶縁膜５も除去される。このため、保護絶縁膜７の除去後に層間絶縁膜５に開口部５ｂが形成されてしまう。そして、図１４（ｂ）に示されるように金属配線８を上部電極１０６上に形成すると、金属配線８は上部電極１０６だけでなく開口部５ａを介して下部電極層４にも接触する。これにより、上部電極１０６と下部電極層４とが金属配線８を介して短絡し、キャパシタ１１０の不良の原因となってしまう。 When the pinhole 106a is formed in the upper electrode 106, the protective insulating film 7 is formed on the upper electrode 106, and then the protective insulating film 7 is embedded in the pinhole 106a. In this case, when a part of the protective insulating film 7 is removed to form the opening 7a, not only the protective insulating film 7 but also the interlayer insulating film 5 exposed by the removal of the protective insulating film 7 is removed. Therefore, the opening 5b is formed in the interlayer insulating film 5 after the protective insulating film 7 is removed. Then, when the metal wiring 8 is formed on the upper electrode 106 as shown in FIG. 14B, the metal wiring 8 contacts not only the upper electrode 106 but also the lower electrode layer 4 through the opening 5a. As a result, the upper electrode 106 and the lower electrode layer 4 are short-circuited via the metal wiring 8 and cause a defect in the capacitor 110.

このような課題に対し、本実施形態に係るキャパシタ構造１０の作製方法では、金属層２１（上部電極層６）を真空蒸着法により形成する際に、複数の開口部３３ａ，３４ａを有するレジストマスク３３，３４を用いて金属層２１を部分的に形成する部分形成工程Ｓ４０を繰り返す。この場合、金属層２１全体に相当する一つの開口部を有するレジストマスクを用いる場合と比較して、レジストマスク３３，３４の開口部３３ａ，３４ａの最小幅Ｗが小さくなる。故に、飛散した蒸着用材料の塊（スプラッシュ）は、レジストマスク３３，３４の開口部３３ａ，３４ａを通過しにくくなり、層間絶縁膜５上に到達し難くなる。そして、レジストマスク３３，３４の開口部３３ａ，３４ａ上に留まった蒸着用材料の塊は、レジストマスク３３，３４を除去する際に取り除かれる。従って、本実施形態の作製方法によれば、蒸着用材料の塊に起因して金属層２１に形成されるピンホールを低減し、上部電極層６と下部電極層４との短絡を低減できる。 In response to such a problem, in the method for producing the capacitor structure 10 according to the present embodiment, when the metal layer 21 (upper electrode layer 6) is formed by the vacuum vapor deposition method, a resist mask having a plurality of openings 33a and 34a is provided. The partial forming step S40 for partially forming the metal layer 21 using 33 and 34 is repeated. In this case, the minimum width W of the openings 33a, 34a of the resist masks 33, 34 is smaller than that in the case of using a resist mask having one opening corresponding to the entire metal layer 21. Therefore, the scattered lumps (splashes) of the vapor deposition material are less likely to pass through the openings 33a and 34a of the resist masks 33 and 34, and are less likely to reach the interlayer insulating film 5. Then, the lump of the vapor deposition material remaining on the openings 33a and 34a of the resist masks 33 and 34 is removed when the resist masks 33 and 34 are removed. Therefore, according to the manufacturing method of the present embodiment, the pinholes formed in the metal layer 21 due to the lump of the vapor deposition material can be reduced, and the short circuit between the upper electrode layer 6 and the lower electrode layer 4 can be reduced.

ここで、図１５は、本実施形態の作製方法による効果を説明するための図である。図１５に示されるように、蒸着用材料の塊Ｅの直径がレジストマスク３３，３４の開口部３３ａ，３４ａよりも小さい場合、蒸着用材料の塊Ｅは開口部３３ａ，３４ａを通って層間絶縁膜５上に達する。蒸着用材料の塊Ｅの直径が小さい場合、その質量が小さいため金属層２１に付着したまま残存する傾向がある。これに対し、蒸着用材料の塊Ｅの直径が大きい場合、その質量が大きいため金属層２１から除去され易い（すなわち、ピンホールを形成しやすい）傾向がある。しかしながら、蒸着用材料の塊Ｅの直径が大きい場合には、塊Ｅは開口部３３ａ，３４ａを通過できずに層間絶縁膜５から離れた状態で維持される。このような塊Ｅは、レジストマスク３３，３４を除去する際に取り除かれる。 Here, FIG. 15 is a diagram for explaining the effect of the production method of the present embodiment. As shown in FIG. 15, when the diameter of the vapor deposition material mass E is smaller than the openings 33a, 34a of the resist masks 33, 34, the vapor deposition material mass E passes through the openings 33a, 34a and is interlayer-insulated. It reaches on the film 5. When the diameter of the lump E of the vapor deposition material is small, the mass of the lump E is small, so that the mass E tends to remain attached to the metal layer 21. On the other hand, when the diameter of the lump E of the vapor deposition material is large, it tends to be easily removed from the metal layer 21 (that is, pinholes are easily formed) because of its large mass. However, when the diameter of the lump E of the thin-film deposition material is large, the lump E cannot pass through the openings 33a and 34a and is maintained in a state of being separated from the interlayer insulating film 5. Such a mass E is removed when the resist masks 33 and 34 are removed.

また、本実施形態では、工程Ｓ５において、金属層２１の表面に接する金属層２２を形成する。これにより、蒸着用材料の塊Ｅに起因して形成されたピンホールを金属層２２によって埋めることができ、上部電極層６と下部電極層４との短絡を更に低減できる。特に、本実施形態では、層間絶縁膜５上に到達した塊Ｅであっても、レジストマスク３３，３４の開口部３３ａ，３４ａ内において不安定となり、レジストマスク３３，３４を除去する際に脱落し易くなる。従って、金属層２１の形成時に付着した塊Ｅが金属層２２形成後に脱落して金属層２１，２２を貫通するピンホールを形成することを低減できる。 Further, in the present embodiment, in step S5, the metal layer 22 in contact with the surface of the metal layer 21 is formed. As a result, the pinholes formed due to the lump E of the vapor deposition material can be filled with the metal layer 22, and the short circuit between the upper electrode layer 6 and the lower electrode layer 4 can be further reduced. In particular, in the present embodiment, even the mass E that has reached the interlayer insulating film 5 becomes unstable in the openings 33a and 34a of the resist masks 33 and 34 and falls off when the resist masks 33 and 34 are removed. It becomes easier to do. Therefore, it is possible to reduce the possibility that the lump E attached at the time of forming the metal layer 21 falls off after the formation of the metal layer 22 to form a pinhole penetrating the metal layers 21 and 22.

また、本実施形態のように、各開口部３３ａ，３４ａの最小幅は１μｍ以上３μｍ以下であってもよい。本発明者の知見によれば、蒸着用材料の塊の直径が１μｍよりも小さいと、レジストマスク３３，３４を除去する際に取り除かれず、金属層２１に残存する傾向がある。故に、直径が１μｍよりも小さい蒸着用材料の塊は各開口部３３ａ，３４ａを通過してもピンホールが形成される虞は少ない。従って、各開口部３３ａ，３４ａの最小幅を１μｍ以上とすることにより、部分形成工程の回数が過度に増加することを抑制し、キャパシタ構造１０の作製に要する時間の増加を抑えることができる。また、本発明者が蒸着用材料の塊の直径を実測したところ、直径１μｍ以上の塊の直径分布は、３μｍ以上が約７０％、４μｍ以上が約５０％であった。従って、各開口部３３ａ，３４ａの最小幅が３μｍ以下であることにより、約７０％の蒸着用材料の塊が開口部３３ａ，３４ａを通過することを防ぎ、ピンホールの形成をより効果的に低減できる。 Further, as in the present embodiment, the minimum width of each of the openings 33a and 34a may be 1 μm or more and 3 μm or less. According to the findings of the present inventor, if the diameter of the mass of the vapor deposition material is smaller than 1 μm, it tends to remain in the metal layer 21 without being removed when the resist masks 33 and 34 are removed. Therefore, there is little possibility that pinholes will be formed even if the lump of the vapor deposition material having a diameter smaller than 1 μm passes through the openings 33a and 34a. Therefore, by setting the minimum width of each of the openings 33a and 34a to 1 μm or more, it is possible to suppress an excessive increase in the number of partial forming steps and suppress an increase in the time required for manufacturing the capacitor structure 10. Further, when the present inventor actually measured the diameter of the mass of the material for vapor deposition, the diameter distribution of the mass having a diameter of 1 μm or more was about 70% for 3 μm or more and about 50% for 4 μm or more. Therefore, when the minimum width of each of the openings 33a and 34a is 3 μm or less, about 70% of the lumps of the vapor deposition material are prevented from passing through the openings 33a and 34a, and the formation of pinholes is more effective. Can be reduced.

また、本実施形態のように、互いに異なる部分形成工程Ｓ４０によって形成された、互いに隣り合う部分金属膜２１ａ〜２１ｄの縁同士が重なり合ってもよい。これにより、部分金属膜２１ａ〜２１ｄ間の隙間を低減し、該隙間に起因する上部電極層６と下部電極層４との短絡を抑制できる。 Further, as in the present embodiment, the edges of the partially adjacent partial metal films 21a to 21d formed by the different partial forming steps S40 may overlap each other. As a result, the gap between the partial metal films 21a to 21d can be reduced, and a short circuit between the upper electrode layer 6 and the lower electrode layer 4 due to the gap can be suppressed.

（第１変形例）
ここで、上記実施形態の第１変形例について説明する。図１６は、本変形例に係る金属層２１Ａ（第２導電層）の平面図である。図１６に示されるように、本変形例の金属層２１Ａは、第２方向Ａ２に沿って並ぶ複数の単位領域ＤＡを含んでいる。各単位領域ＤＡでは、Ｎ個（Ｎは２以上の整数、本変形例ではＮ＝２）の部分金属膜２１ｅ，２１ｆが設けられている。なお、図１６において、部分金属膜２１ｅ，２１ｆはハッチングの種類によって識別される。部分金属膜２１ｅ，２１ｆは、各単位領域Ｄ内において一定の規則で並んでいる。例えば、部分金属膜２１ｅ，２１ｆが第１方向Ａ１を長手方向として第１方向Ａ１に沿って延びる細長形状を有しており、第２方向Ａ２に沿って交互に並んでいる。換言すれば、金属層２１Ａは、互いに間隔をあけて縞状に配列された複数の部分金属膜２１ｅと、互いに間隔をあけて縞状に配列された複数の部分金属膜２１ｆとによって構成されている。そして、互いに隣接する部分金属膜２１ｅ，２１ｆの縁同士は重なり合っている。これにより、部分金属膜２１ｅ，２１ｆが金属層２１Ａの全体を隙間なく構成している。 (First modification)
Here, a first modification of the above embodiment will be described. FIG. 16 is a plan view of the metal layer 21A (second conductive layer) according to the present modification. As shown in FIG. 16, the metal layer 21A of this modification includes a plurality of unit regions DA arranged along the second direction A2. In each unit region DA, N partial metal films 21e and 21f (N is an integer of 2 or more, N = 2 in this modification) are provided. In FIG. 16, the partial metal films 21e and 21f are identified by the type of hatching. The partial metal films 21e and 21f are arranged according to a certain rule in each unit region D. For example, the partial metal films 21e and 21f have an elongated shape extending along the first direction A1 with the first direction A1 as the longitudinal direction, and are arranged alternately along the second direction A2. In other words, the metal layer 21A is composed of a plurality of partial metal films 21e arranged in stripes at intervals from each other and a plurality of partial metal films 21f arranged in stripes at intervals from each other. There is. The edges of the partial metal films 21e and 21f adjacent to each other overlap each other. As a result, the partial metal films 21e and 21f form the entire metal layer 21A without any gaps.

図１７（ａ）及び図１７（ｂ）は、本変形例の部分形成工程Ｓ４０において用いられるレジストマスク３６，３７の平面形状をそれぞれ示す平面図である。レジストマスク３６は複数の開口部３６ａを有し、レジストマスク３７は複数の開口部３７ａを有する。図１７（ａ）及び図１７（ｂ）に示されるように、レジストマスク３６，３７の開口部３６ａ，３７ａは、第１方向Ａ１を長手方向として第１方向Ａ１に沿って延びる細長形状を有しており、その短手方向である第２方向Ａ２に沿って並んでいる。但し、開口部３７ａの位置は、開口部３６ａ（図１７（ｂ）に仮想線で示す）に対して第２方向Ａ２に移動（シフト）している。図１８（ａ）は、図１７（ａ）のレジストマスク３６を用いた真空蒸着法により部分金属膜２１ｅを形成した後の状態を示す平面図である。図１８（ｂ）は、その後、図１７（ｂ）のレジストマスク３７を用いた真空蒸着法により部分金属膜２１ｆを形成した後の状態を示す平面図である。なお、部分金属膜２１ｅ，２１ｆの縁同士が互いに重なるように、複数の開口部３６ａ，３７ａの幅および複数の開口部３７ａのシフト量を設定するとよい。本変形例においても、各開口部３６ａ，３７ａの最小幅（短手方向の幅）Ｗは、例えば１μｍ以上であり、また３μｍ以下である。 17 (a) and 17 (b) are plan views showing the plan shapes of the resist masks 36 and 37 used in the partial forming step S40 of this modification, respectively. The resist mask 36 has a plurality of openings 36a, and the resist mask 37 has a plurality of openings 37a. As shown in FIGS. 17A and 17B, the openings 36a and 37a of the resist masks 36 and 37 have an elongated shape extending along the first direction A1 with the first direction A1 as the longitudinal direction. And are lined up along the second direction A2, which is the short side. However, the position of the opening 37a is moved (shifted) in the second direction A2 with respect to the opening 36a (shown by a virtual line in FIG. 17B). FIG. 18A is a plan view showing a state after the partial metal film 21e is formed by the vacuum vapor deposition method using the resist mask 36 of FIG. 17A. FIG. 18B is a plan view showing a state after the partial metal film 21f is formed by the vacuum vapor deposition method using the resist mask 37 of FIG. 17B. The widths of the plurality of openings 36a and 37a and the shift amount of the plurality of openings 37a may be set so that the edges of the partial metal films 21e and 21f overlap each other. Also in this modification, the minimum width (width in the lateral direction) W of each of the openings 36a and 37a is, for example, 1 μm or more and 3 μm or less.

また、本変形例では部分金属膜を形成する部分形成工程Ｓ４０を２回繰り返すことにより金属層２１Ａを形成するが、レジストマスクの複数の開口部の第２方向Ａ２における幅をより狭くした上で、複数の開口部の位置を第２方向Ａ２に移動させながら部分形成工程Ｓ４０を３回以上繰り返すことにより金属層を形成してもよい。 Further, in this modification, the metal layer 21A is formed by repeating the partial forming step S40 for forming the partial metal film twice, but after narrowing the width of the plurality of openings of the resist mask in the second direction A2. The metal layer may be formed by repeating the partial forming step S40 three times or more while moving the positions of the plurality of openings in the second direction A2.

（第２変形例）
図１９及び図２０は、上記実施形態の第２変形例に係る作製方法の部分工程を示す図であって、部分金属膜を形成した後における層間絶縁膜上の平面図である。上記実施形態では、４つの部分金属膜２１ａ〜２１ｄ全てが重なる領域が金属層２１内に生じるので、金属層２１の厚さの均一性が低下してしまうという課題がある。そこで、本変形例では、上記実施形態の部分金属膜２１ａ〜２１ｄの位置を互いに隣接する単位領域Ｄ間で少しずつずらすことにより、３つ以上の部分金属膜が重なる領域を無くし、金属層２１の厚さの均一性（表面平坦性）を高める。 (Second modification)
19 and 20 are views showing partial steps of the manufacturing method according to the second modification of the above embodiment, and are plan views on the interlayer insulating film after the partial metal film is formed. In the above embodiment, since a region in which all four partial metal films 21a to 21d overlap is generated in the metal layer 21, there is a problem that the uniformity of the thickness of the metal layer 21 is lowered. Therefore, in this modification, the positions of the partial metal films 21a to 21d of the above embodiment are gradually shifted between the unit regions D adjacent to each other to eliminate the region where the three or more partial metal films overlap, and the metal layer 21 Improves thickness uniformity (surface flatness).

具体的には、まず、複数の開口部を有する第１のレジストマスクを用いて、図１９（ａ）に示すように、真空蒸着法により複数の部分金属膜２１ａを形成する。このとき、各部分金属膜２１ａに対して方向Ａ１に隣接する部分金属膜２１ａを、各部分金属膜２１ａに対して方向Ａ２に僅かにシフトさせる。また、各部分金属膜２１ａに対して方向Ａ２に隣接する部分金属膜２１ａを、各部分金属膜２１ａに対して方向Ａ１に僅かにシフトさせる。その後、第１のレジストマスクを除去する。 Specifically, first, as shown in FIG. 19A, a plurality of partial metal films 21a are formed by a vacuum vapor deposition method using a first resist mask having a plurality of openings. At this time, the partial metal film 21a adjacent to the direction A1 with respect to each partial metal film 21a is slightly shifted in the direction A2 with respect to each partial metal film 21a. Further, the partial metal film 21a adjacent to the direction A2 with respect to each partial metal film 21a is slightly shifted in the direction A1 with respect to each partial metal film 21a. After that, the first resist mask is removed.

次に、複数の開口部を有する第２のレジストマスクを用いて、図１９（ｂ）に示すように、真空蒸着法により複数の部分金属膜２１ｂを形成する。このとき、方向Ａ２における各部分金属膜２１ｂの位置が、方向Ａ１において隣接する２つの部分金属膜２１ａの間になるように各部分金属膜２１ｂを配置する。その後、第２のレジストマスクを除去する。 Next, as shown in FIG. 19B, a plurality of partial metal films 21b are formed by a vacuum vapor deposition method using a second resist mask having a plurality of openings. At this time, each partial metal film 21b is arranged so that the position of each partial metal film 21b in the direction A2 is between two adjacent partial metal films 21a in the direction A1. After that, the second resist mask is removed.

続いて、複数の開口部を有する第３のレジストマスクを用いて、図２０（ａ）に示すように、真空蒸着法により複数の部分金属膜２１ｃを形成する。このとき、方向Ａ１における各部分金属膜２１ｃの位置が、方向Ａ２において隣接する２つの部分金属膜２１ｂの間になるように、且つ、部分金属膜２１ａと重ならないように、各部分金属膜２１ｃを配置する。その後、第３のレジストマスクを除去する。この時、図２０（ａ）に示すように、隙間が生じる。 Subsequently, as shown in FIG. 20A, a plurality of partial metal films 21c are formed by a vacuum vapor deposition method using a third resist mask having a plurality of openings. At this time, each partial metal film 21c is positioned so that the position of each partial metal film 21c in the direction A1 is between the two adjacent partial metal films 21b in the direction A2 and does not overlap with the partial metal film 21a. To place. After that, the third resist mask is removed. At this time, as shown in FIG. 20A, a gap is generated.

続いて、複数の開口部を有する第４のレジストマスクを用いて、図２０（ｂ）に示すように、真空蒸着法により複数の部分金属膜２１ｄを形成する。このとき、方向Ａ２における各部分金属膜２１ｄの位置が、方向Ａ１において隣接する２つの部分金属膜２１ｃの間になるように、且つ、方向Ａ１における各部分金属膜２１ｄの位置が、方向Ａ２において隣接する２つの部分金属膜２１ａの間になるように、且つ、部分金属膜２１ｂと重ならないように、各部分金属膜２１ｄを配置する。その後、第４のレジストマスクを除去する。この時、図２０（ｂ）に示すように、隙間が生じる。 Subsequently, as shown in FIG. 20B, a plurality of partial metal films 21d are formed by a vacuum vapor deposition method using a fourth resist mask having a plurality of openings. At this time, the position of each partial metal film 21d in the direction A2 is between the two adjacent partial metal films 21c in the direction A1, and the position of each partial metal film 21d in the direction A1 is in the direction A2. Each partial metal film 21d is arranged so as to be between two adjacent partial metal films 21a and not to overlap with the partial metal film 21b. After that, the fourth resist mask is removed. At this time, as shown in FIG. 20 (b), a gap is generated.

図２１（ａ）は、部分金属膜２１ｄを形成した後の一つの単位領域Ｄの拡大図である。また、図２１（ｂ）〜図２１（ｆ）は、それぞれ、図２１（ａ）に示されたXXIｂ−XXIｂ線、XXIｃ−XXIｃ線、XXIｄ−XXIｄ線、XXIｅ−XXIｅ線、及びXXIｆ−XXIｆ線に沿った断面図である。図２１（ｂ）及び図２１（ｃ）に示されるように、XXIｂ−XXIｂ線及びXXIｃ−XXIｃ線に沿った断面においては、金属層２１の最も厚い部分は２つの部分金属膜２１ａ及び２１ｄが重なった部分である。図２１（ｅ）に示されるように、XXIｅ−XXIｅ線に沿った断面においては、金属層２１の最も厚い部分は２つの部分金属膜２１ａ及び２１ｂが重なった部分、並びに、２つの部分金属膜２１ｂ及び２１ｃが重なった部分である。図２１（ｆ）に示されるように、XXIｆ−XXIｆ線に沿った断面においては、金属層２１の最も厚い部分は２つの部分金属膜２１ｂ及び２１ｃが重なった部分である。これらのように、本変形例によれば、３つ以上の部分金属膜が重なる領域を無くし、金属層２１の厚さの均一性を高めることができる。なお、図２１（ｄ）に示されるように、XXIｄ−XXIｄ線に沿った断面においては、部分金属膜２１ａと部分金属膜２１ｃとの間に隙間が形成される。この隙間は、レジストマスクの開口部の位置誤差を考慮して設けられたものであって、金属層２２を形成する際に埋め込まれる。 FIG. 21A is an enlarged view of one unit region D after forming the partial metal film 21d. 21 (b) to 21 (f) show the XXIb-XXIb line, the XXIc-XXIc line, the XXId-XXId line, the XXIe-XXIe line, and the XXIf-XXIf line shown in FIG. 21 (a), respectively. It is sectional drawing along the line. As shown in FIGS. 21 (b) and 21 (c), in the cross section along the XXIb-XXIb line and the XXIc-XXIc line, the thickest portion of the metal layer 21 has two partial metal films 21a and 21d. It is an overlapping part. As shown in FIG. 21 (e), in the cross section along the XXIe-XXIe line, the thickest portion of the metal layer 21 is the portion where the two partial metal films 21a and 21b overlap, and the two partial metal films. It is a portion where 21b and 21c overlap. As shown in FIG. 21 (f), in the cross section along the XXIf-XXIf line, the thickest portion of the metal layer 21 is the portion where the two partial metal films 21b and 21c overlap. As described above, according to the present modification, it is possible to eliminate the region where the three or more partial metal films overlap and improve the uniformity of the thickness of the metal layer 21. As shown in FIG. 21D, a gap is formed between the partial metal film 21a and the partial metal film 21c in the cross section along the XXId-XXId line. This gap is provided in consideration of the positional error of the opening of the resist mask, and is embedded when the metal layer 22 is formed.

（実施例）
以下の表１は、（１）比較例として上部電極層が全面蒸着による単層膜（すなわち本実施形態の金属層２２のみ）である形態、（２）比較例として上部電極層が全面蒸着による２層膜（すなわち本実施形態の金属層２２を２層重ねたもの）である形態、（３）上記実施形態、及び（４）上記第１変形例、のそれぞれについて、各層の膜厚と不良率とを示す表である。表１に示されるように、形態（１）では不良率が２５００ｐｐｍと悪く、形態（２）では７００ｐｐｍまで改善するが、上記実施形態（３）及び上記第１変形例（４）では２００ｐｐｍ以下まで顕著に改善する。特に、上記実施形態（３）では１００ｐｐｍまで改善しており、上記実施形態の有利な効果が示された。

なお、この実施例では、キャパシタに１０Ｖを印加したときの特性評価において、短絡しているキャパシタの割合を不良率とした。この評価では、最初から短絡していたものと、耐圧１０Ｖ以下のものとを区別せずに不良としている。 (Example)
Table 1 below shows (1) a form in which the upper electrode layer is a single-layer film (that is, only the metal layer 22 of the present embodiment) by full-film deposition as a comparative example, and (2) an upper electrode layer by full-film deposition as a comparative example. The thickness and defects of each layer for each of the two-layer film (that is, two layers of the metal layers 22 of the present embodiment), (3) the above-described embodiment, and (4) the first modified example. It is a table showing the rate. As shown in Table 1, the defective rate is as bad as 2500 ppm in the embodiment (1) and improved to 700 ppm in the embodiment (2), but up to 200 ppm or less in the embodiment (3) and the first modification (4). Significant improvement. In particular, in the above embodiment (3), the improvement was made up to 100 ppm, showing the advantageous effect of the above embodiment.

In this embodiment, in the characteristic evaluation when 10 V was applied to the capacitor, the ratio of the short-circuited capacitor was defined as the defect rate. In this evaluation, the one that was short-circuited from the beginning and the one with a withstand voltage of 10 V or less are not distinguished and are regarded as defective.

本発明によるキャパシタ構造の作製方法は、上述した実施形態に限られるものではなく、他に様々な変形が可能である。例えば、上記実施形態において、部分金属膜は四角形状に形成されているが、他の形状、例えば六角形状に形成されてもよい。部分金属膜を六角形状に形成する場合、部分形成工程を少なくとも３回繰り返すことにより、第２導電層を好適に形成することができる。 The method for producing a capacitor structure according to the present invention is not limited to the above-described embodiment, and various other modifications are possible. For example, in the above embodiment, the partial metal film is formed in a quadrangular shape, but may be formed in another shape, for example, a hexagonal shape. When the partial metal film is formed into a hexagonal shape, the second conductive layer can be suitably formed by repeating the partial forming step at least three times.

また、下部電極層４は複数の金属層が積層された積層構造を有してもよい。下部電極層４は、例えばチタン層と金層との積層構造であってもよい。また、上記実施形態において、基板２上にキャパシタ構造１０以外の半導体素子が設けられる場合、キャパシタ構造１０は、当該半導体素子の形成前に設けられてもよいし、形成後に設けられてもよい。もしくは、キャパシタ構造１０と半導体素子とを同時に形成してもよい。 Further, the lower electrode layer 4 may have a laminated structure in which a plurality of metal layers are laminated. The lower electrode layer 4 may have, for example, a laminated structure of a titanium layer and a gold layer. Further, in the above embodiment, when a semiconductor element other than the capacitor structure 10 is provided on the substrate 2, the capacitor structure 10 may be provided before or after the formation of the semiconductor element. Alternatively, the capacitor structure 10 and the semiconductor element may be formed at the same time.

２…基板、３…絶縁膜、４…下部電極層、５…層間絶縁膜、５ａ，５ｂ…開口部、６…上部電極層、７…保護絶縁膜、７ａ…開口部、８…金属配線、１０…キャパシタ構造、２１，２１Ａ…金属層、２１ａ〜２１ｆ…部分金属膜、２２…金属層、３１…導電層、３２〜３７…レジストマスク、３３ａ〜３７ａ…開口部、Ａ１…第１方向、Ａ２…第２方向、Ｄ，ＤＡ…単位領域、Ｅ…蒸着用材料の塊。 2 ... substrate, 3 ... insulating film, 4 ... lower electrode layer, 5 ... interlayer insulating film, 5a, 5b ... opening, 6 ... upper electrode layer, 7 ... protective insulating film, 7a ... opening, 8 ... metal wiring, 10 ... Capacitor structure, 21,21A ... Metal layer, 21a to 21f ... Partial metal film, 22 ... Metal layer, 31 ... Conductive layer, 32 to 37 ... Resist mask, 33a to 37a ... Opening, A1 ... First direction, A2 ... Second direction, D, DA ... Unit area, E ... A mass of material for vapor deposition.

Claims

The process of forming the interlayer insulating film that constitutes the dielectric of the capacitor on the first conductive layer, and
A step of forming a second conductive layer on the interlayer insulating film by a vacuum vapor deposition method and
The step of forming the third conductive layer in contact with the surface of the second conductive layer, and
The step of forming a protective insulating film on the third conductive layer and
A step of forming an opening in the protective insulating film from which the third conductive layer is exposed by removing a part of the protective insulating film.
A step of forming a metal film electrically connected to the third conductive layer through the opening of the protective insulating film, and
Including
In the step of forming the second conductive layer, the plurality of partial forming steps of forming a mask having a plurality of openings, forming a portion of the second conductive layer by a vacuum vapor deposition method, and then removing the mask are performed. A method for producing a capacitor structure, in which all the second conductive layers are formed by repeating the process at least twice while moving the position of the opening.

The method for manufacturing a capacitor structure according to claim 1, wherein the minimum width of each opening is 1 μm or more and 3 μm or less.

The method for producing a capacitor structure according to claim 1 or 2, wherein the edges of the portions of the second conductive layer adjacent to each other, which are formed by the partial forming steps different from each other, overlap each other.

The plurality of openings of the mask are formed side by side in a second direction that extends along the first direction and intersects the first direction.
The method for producing a capacitor structure according to any one of claims 1 to 3, wherein the partial forming step is repeated while moving the positions of the plurality of openings in the second direction.

The plurality of openings of the mask are formed in a grid pattern along a first direction and a second direction intersecting the first direction.
The fabrication of the capacitor structure according to any one of claims 1 to 3, wherein the partial forming step is repeated while moving the positions of the plurality of openings in at least one of the first direction and the second direction. Method.