JP6895643B2 - Power converter - Google Patents
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Description
本発明は、直流電力を交流電力に変換する電力変換装置に関する。 The present invention relates to a power conversion device that converts DC power into AC power.
太陽電池、蓄電池、燃料電池などに接続されるパワーコンディショナは、高効率な電力変換と小型設計が望まれる。特に家庭用パワーコンディショナの系統連系単相インバータは、漏電電流を抑えるため、コモンモード電圧の変化が少ないスイッチングパターンにより電力変換を行う必要がある。 Power conditioners connected to solar cells, storage batteries, fuel cells, etc. are required to have high-efficiency power conversion and compact design. In particular, in the grid-connected single-phase inverter of a household power conditioner, in order to suppress the leakage current, it is necessary to perform power conversion by a switching pattern in which the change in the common mode voltage is small.
パワーコンディショナを小型化するには、出力段のリアクトルを小型化することが有効であり、出力段のリアクトルを小型化する方法の1つに、マルチレベル電力変換装置がある。マルチレベル電力変換装置では、出力段のリアクトルに、擬似的正弦波を出力できるため出力段のリアクトルを小型化できる。 In order to reduce the size of the power conditioner, it is effective to reduce the size of the reactor of the output stage, and one of the methods for reducing the size of the reactor of the output stage is a multi-level power converter. In the multi-level power converter, a pseudo sine wave can be output to the reactor of the output stage, so that the reactor of the output stage can be miniaturized.
一般的な電力変換装置は、電源電圧とグランド電圧の2レベルを、Hブリッジ回路と、リアクトルを含むフィルタで正弦波交流電力に変換する。一方、マルチレベル電力変換装置では、例えばフライングキャパシタ回路を用いて3レベル以上の電圧を生成し、リアクトルを含むフィルタで正弦波交流電力に変換する(例えば、特許文献1参照)。 A general power converter converts two levels of power supply voltage and ground voltage into sinusoidal AC power with an H-bridge circuit and a filter including a reactor. On the other hand, in a multi-level power converter, for example, a flying capacitor circuit is used to generate a voltage of 3 levels or more, and a filter including a reactor converts it into sinusoidal AC power (see, for example, Patent Document 1).
フライングキャパシタ回路を使用すると、その分、スイッチング素子を多く使用することになる。通常、フライングキャパシタ回路に含まれるスイッチング素子には、比較的低耐圧のスイッチング素子が使用され、インバータ部のその他の箇所のスイッチング素子には、比較的高耐圧のスイッチング素子が使用される。フライングキャパシタ回路に含まれるスイッチング素子は、直列接続されて使用され、キャパシタにより電圧が規定されるため、比較的低耐圧のスイッチング素子の使用が可能である。 If a flying capacitor circuit is used, more switching elements will be used accordingly. Usually, a switching element having a relatively low withstand voltage is used for the switching element included in the flying capacitor circuit, and a switching element having a relatively high withstand voltage is used for the switching element at other parts of the inverter section. Since the switching elements included in the flying capacitor circuit are used by being connected in series and the voltage is defined by the capacitor, it is possible to use a switching element having a relatively low withstand voltage.
低耐圧のスイッチング素子は、高耐圧のスイッチング素子と比較して安価であり、サイズも小さく、電力変換中の導通損失及びスイッチング損失も少ない。また高耐圧のスイッチング素子はスイッチング速度が遅く、基本的に高周波制御に不向きである。また高耐圧のスイッチング素子は高周波化によるスイッチング損失の増加が、低耐圧のスイッチング損失より大きくなる。 A low withstand voltage switching element is cheaper than a high withstand voltage switching element, has a small size, and has a small conduction loss and switching loss during power conversion. Further, a high withstand voltage switching element has a slow switching speed and is basically unsuitable for high frequency control. Further, in a high withstand voltage switching element, the increase in switching loss due to high frequency is larger than that of the low withstand voltage switching loss.
インバータ部のスイッチング素子は通常、PWM(Pulse Width Modulation)制御により駆動される。PWM制御される際、スイッチング周波数が高いほど、出力段のリアクトルを小型化できる。ただし、高耐圧のスイッチング素子では、スイッチング損失が大きく増加する。 The switching element of the inverter unit is usually driven by PWM (Pulse Width Modulation) control. When PWM control is performed, the higher the switching frequency, the smaller the reactor of the output stage can be. However, in a high withstand voltage switching element, the switching loss greatly increases.
本発明はこうした状況に鑑みなされたものであり、その目的は、高効率で小型の電力変換装置を提供することにある。 The present invention has been made in view of these circumstances, and an object of the present invention is to provide a highly efficient and compact power conversion device.
上記課題を解決するために、本発明のある態様の電力変換装置は、直流電源と並列に、第1スイッチング素子、第1フライングキャパシタ回路、第2スイッチング素子の順に直列接続された第1アーム回路と、前記直流電源及び前記第1アーム回路と並列に、第3スイッチング素子、第2フライングキャパシタ回路、第4スイッチング素子の順に直列接続された第2アーム回路と、前記第1スイッチング素子と前記第1フライングキャパシタ回路との接続点と、前記第2フライングキャパシタ回路と前記第4スイッチング素子との接続点との間に接続された第5スイッチング素子と、前記第3スイッチング素子と前記第2フライングキャパシタ回路との接続点と、前記第1フライングキャパシタ回路と前記第2スイッチング素子との接続点との間に接続された第6スイッチング素子と、を備える。前記第1フライングキャパシタ回路の中点と、前記第2フライングキャパシタ回路の中点から交流電力を出力する。 In order to solve the above problems, the power conversion device of one embodiment of the present invention is a first arm circuit in which a first switching element, a first flying capacitor circuit, and a second switching element are connected in series in parallel with a DC power supply. A second arm circuit in which a third switching element, a second flying capacitor circuit, and a fourth switching element are connected in series in parallel with the DC power supply and the first arm circuit, and the first switching element and the first arm circuit. The connection point with the 1-flying capacitor circuit, the 5th switching element connected between the connection point between the 2nd flying capacitor circuit and the 4th switching element, the 3rd switching element and the 2nd flying capacitor. It includes a connection point with the circuit and a sixth switching element connected between the connection point between the first flying capacitor circuit and the second switching element. AC power is output from the midpoint of the first flying capacitor circuit and the midpoint of the second flying capacitor circuit.
本発明によれば、高効率で小型の電力変換装置を実現することができる。 According to the present invention, a highly efficient and compact power conversion device can be realized.
図1は、本発明の実施の形態に係る電力変換装置1の構成を説明するための図である。電力変換装置1は、直流電源部2から供給される直流電力を交流電力に変換して、商用電力系統3(以下、単に系統3という)に出力する。直流電源部2は、太陽電池、蓄電池、燃料電池などの直流電源と、直流電源の出力電圧を調整可能なDC/DCコンバータを含む。
FIG. 1 is a diagram for explaining the configuration of the
電力変換装置1は、直交変換部10、フィルタ部20及び制御部30を備える。直交変換部10は、直流電源部2と並列に接続された第1アーム回路(U相)と、第2アーム回路(W相)を備える。第1アーム回路は、直流電源部2の正側配線と負側配線との間に、第1スイッチング素子Q1、第1フライングキャパシタ回路F1、第2スイッチング素子Q2の順に直列接続されて構成される。第2アーム回路は、直流電源部2の正側配線と負側配線との間に、第3スイッチング素子Q3、第2フライングキャパシタ回路F2、第4スイッチング素子Q4の順に直列接続されて構成される。
The
第1スイッチング素子Q1と第1フライングキャパシタ回路F1との接続点と、第2フライングキャパシタ回路F2と第4スイッチング素子Q4との接続点との間に、第5スイッチング素子Q5が接続される。第3スイッチング素子Q3と第2フライングキャパシタ回路F2との接続点と、第1フライングキャパシタ回路F1と第2スイッチング素子Q2との接続点との間に、第6スイッチング素子Q6が接続される。 The fifth switching element Q5 is connected between the connection point between the first switching element Q1 and the first flying capacitor circuit F1 and the connection point between the second flying capacitor circuit F2 and the fourth switching element Q4. The sixth switching element Q6 is connected between the connection point between the third switching element Q3 and the second flying capacitor circuit F2 and the connection point between the first flying capacitor circuit F1 and the second switching element Q2.
第1スイッチング素子Q1〜第6スイッチング素子Q6には例えば、IGBT(Insulated Gate Bipolar Transistor)を使用できる。第1ダイオードD1〜第6ダイオードD6は、第1スイッチング素子Q1〜第6スイッチング素子Q6にそれぞれ並列に、逆向きに接続される。なお第1スイッチング素子Q1〜第6スイッチング素子Q6にMOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor)を使用してもよい。この場合、第1ダイオードD1〜第6ダイオードD6は、ソースからドレイン方向に形成される寄生ダイオードを利用できる。第1ダイオードD1〜第6ダイオードD6は還流ダイオードとして作用する。 For example, an IGBT (Insulated Gate Bipolar Transistor) can be used for the first switching element Q1 to the sixth switching element Q6. The first diode D1 to the sixth diode D6 are connected to the first switching element Q1 to the sixth switching element Q6 in parallel and in opposite directions, respectively. A MOSFET (Metal-Oxide-Semiconductor Field-Effect Transistor) may be used for the first switching element Q1 to the sixth switching element Q6. In this case, the first diode D1 to the sixth diode D6 can utilize a parasitic diode formed in the drain direction from the source. The first diode D1 to the sixth diode D6 act as a freewheeling diode.
直交変換部10は、第1アーム回路及び第2アーム回路に並列接続された直流電源部2の直流電力を交流電力に変換し、当該交流電力を第1フライングキャパシタ回路F1及び第2フライングキャパシタ回路F2の中点から出力するインバータ回路として動作する。
The
フィルタ部20は、第1リアクトルL1、第2リアクトルL2及び第3コンデンサC3を含み、直交変換部10の出力電圧および出力電流の高調波成分を減衰させて、直交変換部10の出力電圧および出力電流を正弦波に近づける。
The
制御部30は、第1スイッチング素子Q1〜第6スイッチング素子Q6、並びに第1フライングキャパシタ回路F1及び第2フライングキャパシタ回路F2に含まれる複数のスイッチング素子をPWM制御する。制御部30は、ハードウェア資源とソフトウェア資源の協働、またはハードウェア資源のみにより実現できる。ハードウェア資源としてアナログ素子、マイクロコンピュータ、DSP、ROM、RAM、FPGA、その他のLSIを利用できる。ソフトウェア資源としてファームウェア等のプログラムを利用できる。
The
図2(a)−(c)は、フライングキャパシタ回路の構成例を示す図である。図2(a)は1段のフライングキャパシタ回路を示す。図2(a)に示すフライングキャパシタ回路は、直列接続された第7−1スイッチング素子Q71、第7−2スイッチング素子Q72、第7−3スイッチング素子Q73及び第7−4スイッチング素子Q74と、第1キャパシタC1を備える。第1キャパシタC1は、第7−1スイッチング素子Q71と第7−2スイッチング素子Q72との接続点と、第7−3スイッチング素子Q73と第7−4スイッチング素子Q74との接続点との間に接続される。 2 (a)-(c) are diagrams showing a configuration example of a flying capacitor circuit. FIG. 2A shows a one-stage flying capacitor circuit. The flying capacitor circuit shown in FIG. 2A includes a 7-1 switching element Q71, a 7-2 switching element Q72, a 7-3 switching element Q73, and a 7-4 switching element Q74 connected in series. 1 Capacitor C1 is provided. The first capacitor C1 is located between the connection point between the 7-1 switching element Q71 and the 7-2 switching element Q72 and the connection point between the 7-3 switching element Q73 and the 7-4 switching element Q74. Be connected.
第7−1スイッチング素子Q71〜第7−4スイッチング素子Q74には、IGBT又はMOSFETを使用できる。第7−1ダイオードD71〜第7−4ダイオードD74は、第7−1スイッチング素子Q71〜第7−4スイッチング素子Q74にそれぞれ並列に、逆向きに接続または形成される。 An IGBT or MOSFET can be used for the 7-1st switching element Q71 to the 7-4th switching element Q74. The 7-1 diode D71 to the 7-4 diode D74 are connected or formed in parallel and in opposite directions to the 7-1 switching element Q71 to the 7-4 switching element Q74, respectively.
図2(b)は2段のフライングキャパシタ回路を示す。2段のフライングキャパシタ回路では、第7−1スイッチング素子Q71の高電位側に第7−5スイッチング素子Q75がさらに接続され、第7−4スイッチング素子Q74の低電位側に第7−6スイッチング素子Q76がさらに接続される。第7−5スイッチング素子Q75と第7−1スイッチング素子Q71との接続点と、第7−4スイッチング素子Q74と第7−6スイッチング素子Q76との接続点との間に、第1−2キャパシタC1bがさらに接続される。 FIG. 2B shows a two-stage flying capacitor circuit. In the two-stage flying capacitor circuit, the 7-5 switching element Q75 is further connected to the high potential side of the 7-1 switching element Q71, and the 7-6 switching element is further connected to the low potential side of the 7-4 switching element Q74. Q76 is further connected. A 1-2 capacitor between the connection point between the 7th-5th switching element Q75 and the 7-1 switching element Q71 and the connection point between the 7th-4th switching element Q74 and the 7-6th switching element Q76. C1b is further connected.
図2(c)は3段のフライングキャパシタ回路を示す。3段のフライングキャパシタ回路では、第7−5スイッチング素子Q75の高電位側に第7−7スイッチング素子Q77がさらに接続され、第7−6スイッチング素子Q76の低電位側に第7−8スイッチング素子Q78がさらに接続される。第7−7スイッチング素子Q77と第7−5スイッチング素子Q75との接続点と、第7−6スイッチング素子Q76と第7−8スイッチング素子Q78との接続点との間に、第1−3キャパシタC1cがさらに接続される。 FIG. 2C shows a three-stage flying capacitor circuit. In the three-stage flying capacitor circuit, the 7-7 switching element Q77 is further connected to the high potential side of the 7-5 switching element Q75, and the 7-8 switching element is further connected to the low potential side of the 7-6 switching element Q76. Q78 is further connected. A 1-3 capacitor between the connection point between the 7th-7th switching element Q77 and the 7-5 switching element Q75 and the connection point between the 7-6th switching element Q76 and the 7-8 switching element Q78. C1c is further connected.
図2(a)−(c)のいずれかのフライングキャパシタ回路を直流電源部2に対して2アーム、並列接続し、コモンモード電圧を一定に保つように2アームを対象にスイッチング制御する場合、N段のフライングキャパシタから(2N+1)レベルの電圧を出力可能である。
When two arms of the flying capacitor circuit shown in FIGS. 2A to 2C are connected in parallel to the DC
図3は、図1の第1フライングキャパシタ回路F1及び第2フライングキャパシタ回路F2に、1段のフライングキャパシタ回路を使用した場合の構成を示す図である。第1フライングキャパシタ回路F1は、第7−1スイッチング素子Q71〜第7−4スイッチング素子Q74及び第1キャパシタC1を含む。第2フライングキャパシタ回路F2は、第8−1スイッチング素子Q81〜第8−4スイッチング素子Q84及び第2キャパシタC2を含む。それぞれの接続関係は、図2(a)に示した1段のフライングキャパシタ回路の接続関係と同じである。第7−2スイッチング素子Q72と第7−3スイッチング素子Q73との接続点、及び第8−2スイッチング素子Q82と第8−3スイッチング素子Q83との接続点が、直交変換部10の出力点となる。
FIG. 3 is a diagram showing a configuration when a one-stage flying capacitor circuit is used for the first flying capacitor circuit F1 and the second flying capacitor circuit F2 of FIG. The first flying capacitor circuit F1 includes a 7-1 switching element Q71 to a 7-4 switching element Q74 and a first capacitor C1. The second flying capacitor circuit F2 includes the 8-1st switching element Q81 to the 8-4th switching element Q84 and the second capacitor C2. Each connection relationship is the same as the connection relationship of the one-stage flying capacitor circuit shown in FIG. 2 (a). The connection point between the 7-2 switching element Q72 and the 7-3 switching element Q73 and the connection point between the 8-2 switching element Q82 and the 8-3 switching element Q83 are the output points of the
図3に示す回路構成では、第1アーム回路と第2アーム回路がたすき掛け接続されているため、直交変換部10からフィルタ部20に5レベル(+Vdc、+Vdc/2、0、−Vdc/2、−Vdc)の電圧を出力可能である。
In the circuit configuration shown in FIG. 3, since the first arm circuit and the second arm circuit are cross-connected, there are five levels (+ Vdc, + Vdc / 2, 0, -Vdc / 2) from the
上述のように、第1スイッチング素子Q1、第6スイッチング素子Q6及び第4スイッチング素子Q4は、交流電力の正の半波を生成する期間、オン状態に固定され、負の半波を生成する期間、オフ状態に固定される。第2スイッチング素子Q2、第5スイッチング素子Q5及び第3スイッチング素子Q3は、交流電力の正の半波を生成する期間、オフ状態に固定され、負の半波を生成する期間、オン状態に固定される。日本では系統3の周波数は50/60Hzであるため、第1スイッチング素子Q1〜第6スイッチング素子Q6は50/60Hzの半分の周波数でスイッチング制御される。
As described above, the first switching element Q1, the sixth switching element Q6, and the fourth switching element Q4 are fixed in the on state for a period of generating a positive half wave of AC power and a period of generating a negative half wave. , Fixed to off state. The second switching element Q2, the fifth switching element Q5, and the third switching element Q3 are fixed in the off state during the period of generating a positive half wave of AC power, and fixed in the on state during the period of generating a negative half wave. Will be done. Since the frequency of the
一方、第1フライングキャパシタ回路F1に含まれる第7−1スイッチング素子Q71〜第7−4スイッチング素子Q74、及び第2フライングキャパシタ回路F2に含まれる第8−1スイッチング素子Q81〜第8−2スイッチング素子Q82は、高周波(例えば、20kHz)でスイッチング制御される。以下、図3に示す電力変換装置1の動作を、図面を参照しながら詳細に説明する。
On the other hand, the 7-1 switching elements Q71 to 7-4 switching elements Q74 included in the first flying capacitor circuit F1 and the 8-1 switching elements Q81 to 8-2 switching included in the second flying capacitor circuit F2. The element Q82 is switched and controlled at a high frequency (for example, 20 kHz). Hereinafter, the operation of the
以下の説明において、第1スイッチング素子Q1〜第6スイッチング素子Q6のオン状態は、定常的なオン状態を意味し、第1スイッチング素子Q1〜第6スイッチング素子Q6のオフ状態は、定常的なオフ状態を意味する。一方、第7−1スイッチング素子Q71〜第7−4スイッチング素子Q74、第8−1スイッチング素子Q81〜第8−2スイッチング素子Q82のオン状態は、PWMスイッチングされた状態を意味し、第7−1スイッチング素子Q71〜第7−4スイッチング素子Q74、第8−1スイッチング素子Q81〜第8−2スイッチング素子Q82のオフ状態は、定常的なオフ状態を意味する。 In the following description, the on state of the first switching element Q1 to the sixth switching element Q6 means a steady on state, and the off state of the first switching element Q1 to the sixth switching element Q6 is a steady off state. Means the state. On the other hand, the ON state of the 7-1st switching element Q71 to 7-4 switching element Q74 and the 8-1 switching element Q81 to 8-2 switching element Q82 means a PWM switched state, and the 7th- 1 The off state of the switching elements Q71 to 7-4 switching elements Q74 and the 8-1 switching elements Q81 to 8-2 switching elements Q82 means a steady off state.
図4(a)、(b)は、図3の直交変換部10の状態1及び状態2Aの電流経路を示す図である。図5(a)、(b)は、図3の直交変換部10の状態2B及び状態3Aの電流経路を示す図である。図6(a)、(b)は、図3の直交変換部10の状態5及び状態4Aの電流経路を示す図である。図7(a)、(b)は、図3の直交変換部10の状態4B及び状態3Bの電流経路を示す図である。図8は、状態1、状態2A、状態2B、状態3A、状態3B、状態4A、状態4B、状態5における、第1スイッチング素子Q1〜第6スイッチング素子Q6、第7−1スイッチング素子Q71〜第7−4スイッチング素子Q74、第8−1スイッチング素子Q81〜第8−4スイッチング素子Q84のオン/オフ状態をまとめた図である。
4 (a) and 4 (b) are diagrams showing the current paths of the
図4(a)に示す状態1は、直流電源部2の電圧Vdcを、極性を変えずにそのまま出力している状態である。制御部30は第1スイッチング素子Q1、第4スイッチング素子Q4、第6スイッチング素子Q6、第7−1スイッチング素子Q71、第7−2スイッチング素子Q72、第8−3スイッチング素子Q83、第8−4スイッチング素子Q84をオン状態に制御し、第2スイッチング素子Q2、第3スイッチング素子Q3、第5スイッチング素子Q5、第7−3スイッチング素子Q73、第7−4スイッチング素子Q74、第8−1スイッチング素子Q81、第8−2スイッチング素子Q82をオフ状態に制御する。状態1では、直流電源部2を介在し、第1キャパシタC1及び第2キャパシタC2を介在せずに電流が流れる。
図4(b)に示す状態2Aは、直流電源部2の電圧Vdcを、極性を変えずに半分にして出力している状態である。制御部30は第1スイッチング素子Q1、第4スイッチング素子Q4、第6スイッチング素子Q6、第7−1スイッチング素子Q71、第7−3スイッチング素子Q73、第8−2スイッチング素子Q82、第8−4スイッチング素子Q84をオン状態に制御し、第2スイッチング素子Q2、第3スイッチング素子Q3、第5スイッチング素子Q5、第7−2スイッチング素子Q72、第7−4スイッチング素子Q74、第8−1スイッチング素子Q81、第8−3スイッチング素子Q83をオフ状態に制御する。状態2Aでは、第1キャパシタC1及び第2キャパシタC2にそれぞれ、直流電源部2の電圧Vdcの1/4の電圧幅に相当する電荷が充電される。状態2Aでは、直流電源部2、第1キャパシタC1及び第2キャパシタC2を介在して電流が流れる。直流電源部2の正極側の電位が第1キャパシタC1により1/4の電圧幅分、プルダウンされ、直流電源部2の負極側の電位が第2キャパシタC2により1/4の電圧幅分、プルアップされることにより、+Vdc/2が出力される。
The state 2A shown in FIG. 4B is a state in which the voltage Vdc of the DC
図5(a)に示す状態2Bも、直流電源部2の電圧Vdcを、極性を変えずに半分にして出力している状態である。制御部30は第1スイッチング素子Q1、第4スイッチング素子Q4、第6スイッチング素子Q6、第7−2スイッチング素子Q72、第7−4スイッチング素子Q74、第8−1スイッチング素子Q81、第8−3スイッチング素子Q83をオン状態に制御し、第2スイッチング素子Q2、第3スイッチング素子Q3、第5スイッチング素子Q5、第7−1スイッチング素子Q71、第7−3スイッチング素子Q73、第8−2スイッチング素子Q82、第8−4スイッチング素子Q84をオフ状態に制御する。状態2Bでは、第1キャパシタC1及び第2キャパシタC2に充電された電荷がそれぞれ放電される。状態2Bでは、直流電源部2を介在せずに、第1キャパシタC1及び第2キャパシタC2を介在して還流電流が流れる。第1キャパシタC1及び第2キャパシタC2にはそれぞれ、直流電源部2の電圧Vdcの1/4の電圧幅に相当する電荷が充電されているため、+Vdc/2が出力される。
The state 2B shown in FIG. 5A is also a state in which the voltage Vdc of the DC
図5(b)に示す状態3Aは、0Vを出力している状態である。制御部30は第1スイッチング素子Q1、第4スイッチング素子Q4、第6スイッチング素子Q6、第7−3スイッチング素子Q73、第7−4スイッチング素子Q74、第8−1スイッチング素子Q81、第8−2スイッチング素子Q82をオン状態に制御し、第2スイッチング素子Q2、第3スイッチング素子Q3、第5スイッチング素子Q5、第7−1スイッチング素子Q71、第7−2スイッチング素子Q72、第8−3スイッチング素子Q83、第8−4スイッチング素子Q84をオフ状態に制御する。状態3Aでは、直流電源部2、第1キャパシタC1及び第2キャパシタC2を介在せずに、短絡経路が形成される。
The state 3A shown in FIG. 5B is a state in which 0V is output. The
図6(a)に示す状態5は、直流電源部2の電圧Vdcを、極性を反転させて出力している状態である。制御部30は第2スイッチング素子Q2、第3スイッチング素子Q3、第5スイッチング素子Q5、第7−3スイッチング素子Q73、第7−4スイッチング素子Q74、第8−1スイッチング素子Q81、第8−2スイッチング素子Q82をオン状態に制御し、第1スイッチング素子Q1、第4スイッチング素子Q4、第6スイッチング素子Q6、第7−1スイッチング素子Q71、第7−2スイッチング素子Q72、第8−3スイッチング素子Q83、第8−4スイッチング素子Q84をオフ状態に制御する。状態5では、直流電源部2を介在し、第1キャパシタC1及び第2キャパシタC2を介在せずに電流が流れる。図4(a)と比較して第1アーム回路と第2アーム回路に流れる電流の関係が反対になる。
The state 5 shown in FIG. 6A is a state in which the voltage Vdc of the DC
図6(b)に示す状態4Aは、直流電源部2の電圧Vdcを、極性を反転させ、かつ半分にして出力している状態である。制御部30は第2スイッチング素子Q2、第3スイッチング素子Q3、第5スイッチング素子Q5、第7−2スイッチング素子Q72、第7−4スイッチング素子Q74、第8−1スイッチング素子Q81、第8−3スイッチング素子Q83をオン状態に制御し、第1スイッチング素子Q1、第4スイッチング素子Q4、第6スイッチング素子Q6、第7−1スイッチング素子Q71、第7−3スイッチング素子Q73、第8−2スイッチング素子Q82、第8−4スイッチング素子Q84をオフ状態に制御する。状態4Aでは、第1キャパシタC1及び第2キャパシタC2にそれぞれ、直流電源部2の電圧Vdcの1/4の電圧幅に相当する電荷が充電される。状態4Aでは、直流電源部2、第1キャパシタC1及び第2キャパシタC2を介在して電流が流れる。直流電源部2の正極側の電位が第2キャパシタC2により1/4の電圧幅分、プルダウンされ、直流電源部2の負極側の電位が第1キャパシタC1により1/4の電圧幅分、プルアップされることにより、−Vdc/2が出力される。図4(b)と比較して第1アーム回路と第2アーム回路に流れる電流の関係が反対になる。
The state 4A shown in FIG. 6B is a state in which the voltage Vdc of the DC
図7(a)に示す状態4Bも、直流電源部2の電圧Vdcを、極性を反転させ、かつ半分にして出力している状態である。制御部30は第2スイッチング素子Q2、第3スイッチング素子Q3、第5スイッチング素子Q5、第7−1スイッチング素子Q71、第7−3スイッチング素子Q73、第8−2スイッチング素子Q82、第8−4スイッチング素子Q84をオン状態に制御し、第1スイッチング素子Q1、第4スイッチング素子Q4、第6スイッチング素子Q6、第7−2スイッチング素子Q72、第7−4スイッチング素子Q74、第8−1スイッチング素子Q81、第8−3スイッチング素子Q83をオフ状態に制御する。状態4Bでは、第1キャパシタC1及び第2キャパシタC2に充電された電荷がそれぞれ放電される。状態4Bでは、直流電源部2を介在せずに、第1キャパシタC1及び第2キャパシタC2を介在して還流電流が流れる。第1キャパシタC1及び第2キャパシタC2にはそれぞれ、直流電源部2の電圧Vdcの1/4に相当する電荷が充電されているため、−Vdc/2が出力される。図5(a)と比較して第1アーム回路と第2アーム回路に流れる電流の関係が反対になる。
The state 4B shown in FIG. 7A is also a state in which the voltage Vdc of the DC
図7(b)に示す状態3Bは、0Vを出力している状態である。制御部30は第2スイッチング素子Q2、第3スイッチング素子Q3、第5スイッチング素子Q5、第7−1スイッチング素子Q71、第7−2スイッチング素子Q72、第8−3スイッチング素子Q83、第8−4スイッチング素子Q84をオン状態に制御し、第1スイッチング素子Q1、第4スイッチング素子Q4、第6スイッチング素子Q6、第7−3スイッチング素子Q73、第7−4スイッチング素子Q74、第8−1スイッチング素子Q81、第8−2スイッチング素子Q82をオフ状態に制御する。状態3Bでは、直流電源部2、第1キャパシタC1及び第2キャパシタC2を介在せずに、短絡経路が形成される。図5(b)と比較して第1アーム回路と第2アーム回路に流れる電流の関係が反対になる。
The state 3B shown in FIG. 7B is a state in which 0V is output. The
図9は、5レベル(+Vdc、+Vdc/2、0、−Vdc/2、−Vdc)の電圧で生成される擬似的正弦波を示す図である。期間1では+Vdc/2と0を交互に出力し、期間2では+Vdcと+Vdc/2を交互に出力し、期間3では0と−Vdc/2を交互に出力し、期間4では−Vdc/2と−Vdcを交互に出力する。電圧指令値が正のとき、状態1、状態2A、状態2B、状態3Aが使用される。これらの状態では、第1スイッチング素子Q1、第6スイッチング素子Q6及び第4スイッチング素子Q4がオン状態に固定され、第2スイッチング素子Q2、第5スイッチング素子Q5及び第3スイッチング素子Q3がオフ状態に固定され、電力変換装置1は交流電力の正の半波を生成する。
FIG. 9 is a diagram showing a pseudo sine wave generated at a voltage of 5 levels (+ Vdc, + Vdc / 2, 0, −Vdc / 2, −Vdc). In
一方、電圧指令値が負のとき、状態5、状態4A、状態4B、状態3Bが使用される。これらの状態では、第2スイッチング素子Q2、第5スイッチング素子Q5及び第3スイッチング素子Q3がオン状態に固定され、第1スイッチング素子Q1、第6スイッチング素子Q6及び第4スイッチング素子Q4がオフ状態に固定され、電力変換装置1は交流電力の負の半波を生成する。
On the other hand, when the voltage command value is negative, the state 5, the state 4A, the state 4B, and the state 3B are used. In these states, the second switching element Q2, the fifth switching element Q5, and the third switching element Q3 are fixed in the on state, and the first switching element Q1, the sixth switching element Q6, and the fourth switching element Q4 are turned off. Fixed, the
以上に説明したように本実施の形態では、1段のフライングキャパシタ回路で5レベルの電圧を出力可能である。これは、第1アーム回路と第2アーム回路が、第5スイッチング素子Q5及び第6スイッチング素子Q6を介してたすき掛け接続されていることにより、正負2通りの電圧を出力可能になるためである。これに対して、第1アーム回路と第2アーム回路がたすき掛け接続されていない場合、3レベルの電圧しか出力できない。 As described above, in the present embodiment, a voltage of 5 levels can be output by a one-stage flying capacitor circuit. This is because the first arm circuit and the second arm circuit are connected by a cross via the fifth switching element Q5 and the sixth switching element Q6, so that two positive and negative voltages can be output. .. On the other hand, when the first arm circuit and the second arm circuit are not connected by crossing, only three levels of voltage can be output.
以上の知見は、2段以上のフライングキャパシタ回路でも同じである。N段のフライングキャパシタ回路を用いた、たすき掛け接続されていない第1アーム回路と第2アーム回路を用いた場合、(2N+1)レベルの電圧を出力可能である。一方、本実施の形態のように、N段のフライングキャパシタ回路を用いた、たすき掛け接続されている第1アーム回路と第2アーム回路を用いた場合、(2N+3)レベルの電圧を出力可能である。即ち、本実施の形態ではキャパシタの数を、1段削減することができる。フライングキャパシタ回路はキャパシタの充放電を制御するため、段数が多いほど、スイッチングパターンが複雑化する。これに対して本実施の形態では、同じマルチレベル出力を実現する際のキャパシタの数を削減することができる。 The above findings are the same for two or more stages of flying capacitor circuits. When the first arm circuit and the second arm circuit which are not connected by crossing are used, which uses the N-stage flying capacitor circuit, the voltage of (2N + 1) level can be output. On the other hand, as in the present embodiment, when the first arm circuit and the second arm circuit which are cross-connected using the N-stage flying capacitor circuit are used, a voltage of (2N + 3) level can be output. is there. That is, in this embodiment, the number of capacitors can be reduced by one step. Since the flying capacitor circuit controls the charging and discharging of the capacitor, the switching pattern becomes more complicated as the number of stages increases. On the other hand, in the present embodiment, the number of capacitors when achieving the same multi-level output can be reduced.
図9の各期間において、2通りのスイッチングパターンを有する。期間1はスイッチングパターンCとスイッチングパターンDを有し、期間2はスイッチングパターンAとスイッチングパターンBを有し、期間3はスイッチングパターンEとスイッチングパターンFを有し、期間4はスイッチングパターンGとスイッチングパターンHを有する。
Each period of FIG. 9 has two switching patterns.
図10(a)−(d)は、スイッチングパターンA−Dにおける、第1スイッチング素子Q1〜第6スイッチング素子Q6、第7−1スイッチング素子Q71〜第7−4スイッチング素子Q74、第8−1スイッチング素子Q81〜第8−4スイッチング素子Q84のオン/オフ状態をまとめた図である。図11(a)−(d)は、スイッチングパターンE−Hにおける、第1スイッチング素子Q1〜第6スイッチング素子Q6、第7−1スイッチング素子Q71〜第7−4スイッチング素子Q74、第8−1スイッチング素子Q81〜第8−4スイッチング素子Q84のオン/オフ状態をまとめた図である。 10 (a)-(d) show the first switching element Q1 to the sixth switching element Q6 and the 7-1 switching element Q71 to the 7-4 switching elements Q74 and 8-1 in the switching patterns AD. It is a figure which summarized the on / off state of the switching element Q81 to the 8-4th switching element Q84. 11 (a)-(d) show the first switching element Q1 to the sixth switching element Q6 and the 7-1 switching element Q71 to the 7-4 switching elements Q74 and 8-1 in the switching pattern EH. It is a figure which summarized the on / off state of the switching element Q81 to the 8-4th switching element Q84.
図10(a)に示すようにスイッチングパターンAは、状態1(+Vdc)と状態2A(+Vdc/2)を交互に繰り返すスイッチングパターンであり、両者の間にデッドタイム期間が挿入される。デッドタイム期間は、貫通電流を防止するために挿入される。当該デッドタイム期間中、制御部30は第1スイッチング素子Q1、第4スイッチング素子Q4、第6スイッチング素子Q6、第7−1スイッチング素子Q71、第8−4スイッチング素子Q84をオン状態に制御し、第2スイッチング素子Q2、第3スイッチング素子Q3、第5スイッチング素子Q5、第7−2スイッチング素子Q72、第7−3スイッチング素子Q73、第7−4スイッチング素子Q74、第8−1スイッチング素子Q81、第8−2スイッチング素子Q82、第8−3スイッチング素子Q83をオフ状態に制御する。
As shown in FIG. 10A, the switching pattern A is a switching pattern in which state 1 (+ Vdc) and state 2A (+ Vdc / 2) are alternately repeated, and a dead time period is inserted between them. The dead time period is inserted to prevent through current. During the dead time period, the
図10(b)に示すようにスイッチングパターンBは、状態1(+Vdc)と状態2B(+Vdc/2)を交互に繰り返すスイッチングパターンであり、両者の間にデッドタイム期間が挿入される。当該デッドタイム期間中、制御部30は第1スイッチング素子Q1、第4スイッチング素子Q4、第6スイッチング素子Q6、第7−2スイッチング素子Q72、第8−3スイッチング素子Q83をオン状態に制御し、第2スイッチング素子Q2、第3スイッチング素子Q3、第5スイッチング素子Q5、第7−1スイッチング素子Q71、第7−3スイッチング素子Q73、第7−4スイッチング素子Q74、第8−1スイッチング素子Q81、第8−2スイッチング素子Q82、第8−4スイッチング素子Q84をオフ状態に制御する。
As shown in FIG. 10B, the switching pattern B is a switching pattern in which state 1 (+ Vdc) and state 2B (+ Vdc / 2) are alternately repeated, and a dead time period is inserted between them. During the dead time period, the
図10(c)に示すようにスイッチングパターンCは、状態3A(0V)と状態2A(+Vdc/2)を交互に繰り返すスイッチングパターンであり、両者の間にデッドタイム期間が挿入される。当該デッドタイム期間中、制御部30は第1スイッチング素子Q1、第4スイッチング素子Q4、第6スイッチング素子Q6、第7−3スイッチング素子Q73、第8−2スイッチング素子Q82をオン状態に制御し、第2スイッチング素子Q2、第3スイッチング素子Q3、第5スイッチング素子Q5、第7−1スイッチング素子Q71、第7−2スイッチング素子Q72、第7−4スイッチング素子Q74、第8−1スイッチング素子Q81、第8−3スイッチング素子Q83、第8−4スイッチング素子Q84をオフ状態に制御する。
As shown in FIG. 10C, the switching pattern C is a switching pattern in which the state 3A (0V) and the state 2A (+ Vdc / 2) are alternately repeated, and a dead time period is inserted between them. During the dead time period, the
図10(d)に示すようにスイッチングパターンDは、状態3A(0V)と状態2B(+Vdc/2)を交互に繰り返すスイッチングパターンであり、両者の間にデッドタイム期間が挿入される。当該デッドタイム期間中、制御部30は第1スイッチング素子Q1、第4スイッチング素子Q4、第6スイッチング素子Q6、第7−4スイッチング素子Q74、第8−1スイッチング素子Q81をオン状態に制御し、第2スイッチング素子Q2、第3スイッチング素子Q3、第5スイッチング素子Q5、第7−1スイッチング素子Q71、第7−2スイッチング素子Q72、第7−3スイッチング素子Q73、第8−2スイッチング素子Q82、第8−3スイッチング素子Q83、第8−4スイッチング素子Q84をオフ状態に制御する。
As shown in FIG. 10D, the switching pattern D is a switching pattern in which the state 3A (0V) and the state 2B (+ Vdc / 2) are alternately repeated, and a dead time period is inserted between them. During the dead time period, the
図11(a)に示すようにスイッチングパターンEは、状態3B(0V)と状態4A(−Vdc/2)を交互に繰り返すスイッチングパターンであり、両者の間にデッドタイム期間が挿入される。当該デッドタイム期間中、制御部30は第2スイッチング素子Q2、第3スイッチング素子Q3、第5スイッチング素子Q5、第7−2スイッチング素子Q72、第8−3スイッチング素子Q83をオン状態に制御し、第1スイッチング素子Q1、第4スイッチング素子Q4、第6スイッチング素子Q6、第7−1スイッチング素子Q71、第7−3スイッチング素子Q73、第7−4スイッチング素子Q74、第8−1スイッチング素子Q81、第8−2スイッチング素子Q82、第8−4スイッチング素子Q84をオフ状態に制御する。
As shown in FIG. 11A, the switching pattern E is a switching pattern in which the state 3B (0V) and the state 4A (−Vdc / 2) are alternately repeated, and a dead time period is inserted between them. During the dead time period, the
図11(b)に示すようにスイッチングパターンFは、状態3B(0V)と状態4B(−Vdc/2)を交互に繰り返すスイッチングパターンであり、両者の間にデッドタイム期間が挿入される。当該デッドタイム期間中、制御部30は第2スイッチング素子Q2、第3スイッチング素子Q3、第5スイッチング素子Q5、第7−1スイッチング素子Q71、第8−4スイッチング素子Q84をオン状態に制御し、第1スイッチング素子Q1、第4スイッチング素子Q4、第6スイッチング素子Q6、第7−2スイッチング素子Q72、第7−3スイッチング素子Q73、第7−4スイッチング素子Q74、第8−1スイッチング素子Q81、第8−2スイッチング素子Q82、第8−3スイッチング素子Q83をオフ状態に制御する。
As shown in FIG. 11B, the switching pattern F is a switching pattern in which the state 3B (0V) and the state 4B (−Vdc / 2) are alternately repeated, and a dead time period is inserted between them. During the dead time period, the
図11(c)に示すようにスイッチングパターンGは、状態5B(−Vdc)と状態4A(−Vdc/2)を交互に繰り返すスイッチングパターンであり、両者の間にデッドタイム期間が挿入される。当該デッドタイム期間中、制御部30は第2スイッチング素子Q2、第3スイッチング素子Q3、第5スイッチング素子Q5、第7−4スイッチング素子Q74、第8−1スイッチング素子Q81をオン状態に制御し、第1スイッチング素子Q1、第4スイッチング素子Q4、第6スイッチング素子Q6、第7−1スイッチング素子Q71、第7−2スイッチング素子Q72、第7−3スイッチング素子Q73、第8−2スイッチング素子Q82、第8−3スイッチング素子Q83、第8−4スイッチング素子Q84をオフ状態に制御する。
As shown in FIG. 11 (c), the switching pattern G is a switching pattern in which the state 5B (-Vdc) and the state 4A (-Vdc / 2) are alternately repeated, and a dead time period is inserted between them. During the dead time period, the
図11(d)に示すようにスイッチングパターンHは、状態5B(−Vdc)と状態4B(−Vdc/2)を交互に繰り返すスイッチングパターンであり、両者の間にデッドタイム期間が挿入される。当該デッドタイム期間中、制御部30は第2スイッチング素子Q2、第3スイッチング素子Q3、第5スイッチング素子Q5、第7−3スイッチング素子Q73、第8−2スイッチング素子Q82をオン状態に制御し、第1スイッチング素子Q1、第4スイッチング素子Q4、第6スイッチング素子Q6、第7−1スイッチング素子Q71、第7−2スイッチング素子Q72、第7−4スイッチング素子Q74、第8−1スイッチング素子Q81、第8−3スイッチング素子Q83、第8−4スイッチング素子Q84をオフ状態に制御する。
As shown in FIG. 11D, the switching pattern H is a switching pattern in which the state 5B (−Vdc) and the state 4B (−Vdc / 2) are alternately repeated, and a dead time period is inserted between them. During the dead time period, the
図12は、図9の期間2におけるスイッチング状態遷移と出力電圧の一例を示す図である。図12において、「遷移」はデッドタイム期間に相当する。制御部30は、各期間における2通りのスイッチングパターンを、第1キャパシタC1の電圧、第2キャパシタC2の電圧、出力電流の極性に応じて切り替える。第1キャパシタC1の電圧値、及び第2キャパシタC2の電圧値は、電圧センサ(不図示)で計測した値を使用してもよい。使用するキャパシタの充電時間/放電時間と電圧との関係を規定した充放電特性をもとに推定した値を使用してもよい。第1キャパシタC1及び第2キャパシタC2が充電中か放電中かは、出力電流の極性により決定される。期間2における遷移中の出力電圧も、出力電流の極性により、VdcかVdc/2かが決定される。
FIG. 12 is a diagram showing an example of the switching state transition and the output voltage in the
制御部30は、設定された目標デューティ比をもとに、単位制御周期における状態1のオン時間T1と状態2のオン時間T2を決定する。なお目標デューティ比は、出力電流の目標値と、電流センサ(不図示)で実際に計測された出力電流の計測値との差分をもとに決定される。制御部30は、上記目標デューティ比をもとに決定された状態2のオン時間T2を、第1キャパシタC1の電圧、第2キャパシタC2の電圧、出力電流の極性に応じて、状態2Aのオン時間T2Aと状態2Bのオン時間T2Bに時分割する。制御部30は、状態2Aのオン時間T2Aと状態2Bのオン時間T2Bの合計が、上記目標デューティ比をもとに決定された状態2のオン時間T2と等しくなるように制御する。
The
図3に示した回路構成において、第5スイッチング素子Q5及び第6スイッチング素子Q6には、直流電源部2の電圧より高い耐圧のスイッチング素子が使用される。一方、第1スイッチング素子Q1〜第4スイッチング素子Q4、第7−1スイッチング素子Q71〜第7−4スイッチング素子Q74、及び第8−1スイッチング素子Q81〜第8−4スイッチング素子Q84には、直流電源部2の電圧より低い耐圧のスイッチング素子が使用される。
In the circuit configuration shown in FIG. 3, a switching element having a withstand voltage higher than the voltage of the DC
例えば、系統3の電圧がAC200Vの場合において、直流電源部2として太陽電池や蓄電池が1つの直流バスに並列接続されている場合、当該直流バスの電圧が最大450V程度まで上昇することがある。第5スイッチング素子Q5及び第6スイッチング素子Q6は、当該直流バスの電圧を1つのスイッチング素子で受ける経路が形成される可能性があるため、第5スイッチング素子Q5及び第6スイッチング素子Q6は、450V以上の耐圧が必要である。例えば、第1スイッチング素子Q1→第5スイッチング素子Q5→第4スイッチング素子Q4の経路が形成され、第1スイッチング素子Q1及び第4スイッチング素子Q4がオン状態の場合、第5スイッチング素子Q5には、450V印加される可能性がある。そこで第5スイッチング素子Q5及び第6スイッチング素子Q6に、450Vにマージンを加えた約600V耐圧のスイッチング素子を使用する。
For example, when the voltage of the
第1スイッチング素子Q1〜第4スイッチング素子Q4は、上記直流バスの電圧を2つのスイッチング素子で受ける経路が形成される可能性があるため、第1スイッチング素子Q1〜第4スイッチング素子Q4はそれぞれ、(450/2)V以上の耐圧が必要である。例えば、第1スイッチング素子Q1→第5スイッチング素子Q5→第4スイッチング素子Q4の経路が形成され、第5スイッチング素子Q5がオン状態の場合、第1スイッチング素子Q1及び第4スイッチング素子Q4にそれぞれ、(450/2)V印加される可能性がある。そこで第1スイッチング素子Q1〜第4スイッチング素子Q4に、(450/2)Vにマージンを加えた約300V耐圧のスイッチング素子を使用する。 Since the first switching element Q1 to the fourth switching element Q4 may form a path for receiving the voltage of the DC bus by the two switching elements, the first switching element Q1 to the fourth switching element Q4 are respectively. A withstand voltage of (450/2) V or higher is required. For example, when a path of the first switching element Q1 → the fifth switching element Q5 → the fourth switching element Q4 is formed and the fifth switching element Q5 is in the ON state, the first switching element Q1 and the fourth switching element Q4 are respectively. (450/2) V may be applied. Therefore, for the first switching element Q1 to the fourth switching element Q4, a switching element having a withstand voltage of about 300 V, which is obtained by adding a margin to (450/2) V, is used.
第7−1スイッチング素子Q71〜第7−4スイッチング素子Q74、及び第8−1スイッチング素子Q81〜第8−4スイッチング素子Q84は、上記直流バスの電圧を4つのスイッチング素子で受ける経路が形成される可能性があるため、第7−1スイッチング素子Q71〜第7−4スイッチング素子Q74、及び第8−1スイッチング素子Q81〜第8−4スイッチング素子Q84はそれぞれ、(450/4)V以上の耐圧が必要である。例えば、第1スイッチング素子Q1→第7−1スイッチング素子Q71→第7−2スイッチング素子Q72→第7−3スイッチング素子Q73→第7−4スイッチング素子Q74→第2スイッチング素子Q2の経路が形成され、第1スイッチング素子Q1及び第2スイッチング素子Q2がオン状態の場合、第7−1スイッチング素子Q71〜第7−4スイッチング素子Q74にそれぞれ、(450/4)V印加される可能性がある。そこで第7−1スイッチング素子Q71〜第7−4スイッチング素子Q74、及び第8−1スイッチング素子Q81〜第8−4スイッチング素子Q84に、(450/4)Vにマージンを加えた約150V耐圧のスイッチング素子を使用する。 The 7-1st switching element Q71 to 7-4 switching element Q74 and the 8-1st switching element Q81 to 8-4 switching element Q84 are formed with a path for receiving the voltage of the DC bus by the four switching elements. The 7-1st switching element Q71 to 7-4 switching element Q74 and the 8-1st switching element Q81 to 8-4 switching element Q84 are each (450/4) V or more. Withstand voltage is required. For example, a path of the first switching element Q1 → 7-1 switching element Q71 → 7-2 switching element Q72 → 7-3 switching element Q73 → 7-4 switching element Q74 → second switching element Q2 is formed. When the first switching element Q1 and the second switching element Q2 are in the ON state, (450/4) V may be applied to the 7-1 switching elements Q71 to 7-4 switching elements Q74, respectively. Therefore, the 7-1st switching element Q71 to 7-4 switching element Q74 and the 8-1st switching element Q81 to 8-4 switching element Q84 have a withstand voltage of about 150 V, which is obtained by adding a margin to (450/4) V. Use a switching element.
なお、第7−1スイッチング素子Q71と第7−2スイッチング素子Q72との接続点と、第7−3スイッチング素子Q73と第7−4スイッチング素子Q74との接続点との間には第1キャパシタC1が接続されており、第1キャパシタC1は直流電源部2の電圧の1/4に相当する電荷を充電可能であるため、第7−1スイッチング素子Q71〜第7−4スイッチング素子Q74間において、略1/4ずつの分圧が可能である。
A first capacitor is located between the connection point between the 7-1 switching element Q71 and the 7-2 switching element Q72 and the connection point between the 7-3 switching element Q73 and the 7-4 switching element Q74. Since C1 is connected and the first capacitor C1 can charge a charge corresponding to 1/4 of the voltage of the DC
上述のように高耐圧のスイッチング素子は、スイッチング速度の限界が低くなるが、図3の回路構成では、高耐圧の第5スイッチング素子Q5及び第6スイッチング素子Q6は、高周波スイッチングされない箇所に使用されており、スイッチング制御に対する追従遅れは基本的に発生しない。一方、第1フライングキャパシタ回路F1及び第2フライングキャパシタ回路F2に、低耐圧の第7−1スイッチング素子Q71〜第7−4スイッチング素子Q74、及び第8−1スイッチング素子Q81〜第8−4スイッチング素子Q84を使用することにより、導通損失及びスイッチング損失を低減でき、高効率化を図ることができる。 As described above, the high withstand voltage switching element has a low switching speed limit, but in the circuit configuration of FIG. 3, the high withstand voltage fifth switching element Q5 and sixth switching element Q6 are used in places where high frequency switching is not performed. Therefore, basically no follow-up delay with respect to switching control occurs. On the other hand, in the first flying capacitor circuit F1 and the second flying capacitor circuit F2, the low withstand voltage 7-1 switching element Q71 to 7-4 switching element Q74 and the 8-1 switching element Q81 to 8-4 switching By using the element Q84, conduction loss and switching loss can be reduced, and high efficiency can be achieved.
図13は、図3の回路構成の第1スイッチング素子Q1〜第4スイッチング素子Q4をそれぞれ、2直列のより低耐圧のスイッチング素子に置き換えた回路構成を示す図である。図3の第1スイッチング素子Q1は、第1−1スイッチング素子Q1aと第1−2スイッチング素子Q1bの直列回路に置き換えられる。第2スイッチング素子Q2−第4スイッチング素子Q4も同様である。 FIG. 13 is a diagram showing a circuit configuration in which the first switching element Q1 to the fourth switching element Q4 having the circuit configuration of FIG. 3 are replaced with two series of switching elements having a lower withstand voltage. The first switching element Q1 in FIG. 3 is replaced with a series circuit of the 1-1 switching element Q1a and the 1-2 switching element Q1b. The same applies to the second switching element Q2-fourth switching element Q4.
第1−1スイッチング素子Q1aと第1−2スイッチング素子Q1bのそれぞれには、第1スイッチング素子Q1の耐圧の約半分の耐圧のスイッチング素子が使用される。例えば、第1フライングキャパシタ回路F1に含まれる第7−1スイッチング素子Q71〜第7−4スイッチング素子Q74と同じスイッチング素子が使用される。第2−1スイッチング素子Q2aと第2−2スイッチング素子Q2b、第3−1スイッチング素子Q3aと第3−2スイッチング素子Q3b、及び第4−1スイッチング素子Q4aと第4−2スイッチング素子Q4bも同様である。 For each of the 1-1 switching element Q1a and the 1-2 switching element Q1b, a switching element having a withstand voltage about half the withstand voltage of the first switching element Q1 is used. For example, the same switching elements as the 7-1 switching elements Q71 to 7-4 switching elements Q74 included in the first flying capacitor circuit F1 are used. The same applies to the 2-1 switching element Q2a and the 2-2 switching element Q2b, the 3-1 switching element Q3a and the 3-2 switching element Q3b, and the 4-1 switching element Q4a and the 4-2 switching element Q4b. Is.
300V耐圧のスイッチング素子を150V耐圧のスイッチング素子に置き換えると、導通損失を1/2より小さくできる。従って、150V耐圧のスイッチング素子を2直列で使用した方が、導通損失を低減することができる。 If a switching element with a withstand voltage of 300 V is replaced with a switching element with a withstand voltage of 150 V, the conduction loss can be made smaller than 1/2. Therefore, it is possible to reduce the conduction loss by using two switching elements with a withstand voltage of 150 V in series.
なお300V耐圧のスイッチング素子を、2直列の150V耐圧のスイッチング素子(2個)に置き換えた場合、電流容量が不足する場合がある。その場合、300V耐圧のスイッチング素子を、2直2並列の150V耐圧のスイッチング素子(4個)に置き換える。 When the switching element with a withstand voltage of 300 V is replaced with two switching elements with a withstand voltage of 150 V in series (two), the current capacity may be insufficient. In that case, the switching elements with a withstand voltage of 300 V are replaced with switching elements (4) with a withstand voltage of 150 V in two series and two parallels.
第1スイッチング素子Q1〜第4スイッチング素子Q4は、高周波スイッチングされない箇所のスイッチング素子である。従って、2直列化/2直2並列化された複数のスイッチング素子間において、素子ばらつき等に起因するオン/オフタイミングの僅かなずれは許容される。 The first switching element Q1 to the fourth switching element Q4 are switching elements at locations where high frequency switching is not performed. Therefore, a slight deviation in on / off timing due to element variation or the like is allowed between a plurality of switching elements in which two series / two series / two parallels are arranged.
図14は、図3の回路構成の第5スイッチング素子Q5及び第6スイッチング素子Q6をそれぞれ、4直列のより低耐圧のスイッチング素子に置き換えた回路構成を示す図である。図3の第5スイッチング素子Q5は、第5−1スイッチング素子Q5a〜第5−4スイッチング素子Q5dの直列回路に置き換えられる。第6スイッチング素子Q6も同様である。 FIG. 14 is a diagram showing a circuit configuration in which the fifth switching element Q5 and the sixth switching element Q6 of the circuit configuration of FIG. 3 are replaced with four series of lower withstand voltage switching elements, respectively. The fifth switching element Q5 in FIG. 3 is replaced with a series circuit of the 5-1st switching element Q5a to the 5-4th switching element Q5d. The same applies to the sixth switching element Q6.
第5−1スイッチング素子Q5a〜第5−4スイッチング素子Q5dのそれぞれには、第5スイッチング素子Q5の耐圧の約1/4の耐圧のスイッチング素子が使用される。例えば、第1フライングキャパシタ回路F1に含まれる第7−1スイッチング素子Q71〜第7−4スイッチング素子Q74と同じスイッチング素子が使用される。第6−1スイッチング素子Q6a〜第6−4スイッチング素子Q6dも同様である。 For each of the 5-1st switching element Q5a to the 5th-4th switching element Q5d, a switching element having a withstand voltage of about 1/4 of the withstand voltage of the fifth switching element Q5 is used. For example, the same switching elements as the 7-1 switching elements Q71 to 7-4 switching elements Q74 included in the first flying capacitor circuit F1 are used. The same applies to the 6-1st switching element Q6a to the 6th-4th switching element Q6d.
図15は、図3の回路構成に短絡回路を追加した回路構成を示す図である。短絡回路は、第1フライングキャパシタ回路F1の中点と第2フライングキャパシタ回路F2の中点との間に接続される。即ち、直交変換部10の出力端子間に接続される。図15では、短絡回路が、第9−1スイッチング素子Q91と第9−2スイッチング素子Q92が逆向きに直列接続された双方向スイッチで構成される例を示している。なお短絡回路には、IGBT又はMOSFETの代わりに、GaN(窒化ガリウム)などのワイドバンドギャップの半導体スイッチを使用してもよい。
FIG. 15 is a diagram showing a circuit configuration in which a short circuit is added to the circuit configuration of FIG. The short circuit is connected between the midpoint of the first flying capacitor circuit F1 and the midpoint of the second flying capacitor circuit F2. That is, they are connected between the output terminals of the
図16は、図9に示した擬似的正弦波のゼロクロスを示す図である。図16に示すように期間1から期間3に遷移する際、出力電圧がゼロクロスする。期間3から期間1に遷移する際も、同様に出力電圧がゼロクロスする。制御部30は、電力変換装置1の出力する交流電力のゼロクロス付近で、第9−1スイッチング素子Q91及び第9−2スイッチング素子Q92をオン状態にして短絡回路を短絡させる。
FIG. 16 is a diagram showing a zero cross of the pseudo sine wave shown in FIG. As shown in FIG. 16, when transitioning from
図17(a)、(b)は、スイッチングパターンIにおける、第1スイッチング素子Q1〜第6スイッチング素子Q6、第7−1スイッチング素子Q71〜第7−4スイッチング素子Q74、第8−1スイッチング素子Q81〜第8−4スイッチング素子Q84、第9−1スイッチング素子Q91、第9−2スイッチング素子Q92のオン/オフ状態をまとめた図である。図17(a)は短絡回路が設けられない場合のスイッチングパターンIを示しており、図17(b)は短絡回路が設けられる場合のスイッチングパターンIを示している。なお状態3A及び状態3Bでは、第9−1スイッチング素子Q91及び第9−2スイッチング素子Q92はオフ状態に制御される。 17 (a) and 17 (b) show the first switching element Q1 to the sixth switching element Q6, the 7-1 switching element Q71 to the 7-4th switching element Q74, and the eighth switching element Q74 in the switching pattern I. It is the figure which summarized the on / off state of Q81-th8-4th switching element Q84, 9-1th switching element Q91, 9-2th switching element Q92. FIG. 17A shows a switching pattern I when a short-circuit circuit is not provided, and FIG. 17B shows a switching pattern I when a short-circuit circuit is provided. In the state 3A and the state 3B, the 9-1st switching element Q91 and the 9-2 switching element Q92 are controlled to the off state.
スイッチングパターンIは、状態3A(0V)と状態3B(0V)間の切り替え時におけるスイッチングパターンであり、両者の間にデッドタイム期間が挿入される。図17(a)に示す例では、当該デッドタイム期間中、制御部30は第1スイッチング素子Q1〜第6スイッチング素子Q6、第7−1スイッチング素子Q71〜第7−4スイッチング素子Q74、第8−1スイッチング素子Q81〜第8−4スイッチング素子Q84の全てをオフ状態(以下、全オフ状態という)に制御する。
The switching pattern I is a switching pattern at the time of switching between the state 3A (0V) and the state 3B (0V), and a dead time period is inserted between them. In the example shown in FIG. 17A, during the dead time period, the
全オフ状態では、第1フライングキャパシタ回路F1の中点と第2フライングキャパシタ回路F2の中点間が電気的に分離されるため、いずれかのアームの還流ダイオードに電流が流れると、第1フライングキャパシタ回路F1の中点または第2フライングキャパシタ回路F2の電位が変動して、0Vから離れてしまうことがある。 In the fully off state, the midpoint of the first flying capacitor circuit F1 and the midpoint of the second flying capacitor circuit F2 are electrically separated. Therefore, when a current flows through the freewheeling diode of either arm, the first flying The midpoint of the capacitor circuit F1 or the potential of the second flying capacitor circuit F2 may fluctuate and move away from 0V.
図17(b)に示す例では、状態3Aと全オフ状態との間に、第1スイッチング素子Q1〜第6スイッチング素子Q6、第7−1スイッチング素子Q71〜第7−4スイッチング素子Q74、第8−1スイッチング素子Q81〜第8−4スイッチング素子Q84のオン/オフ状態が状態3Aのオン/オフ状態と同じで、第9−1スイッチング素子Q91及び第9−2スイッチング素子Q92がオフ状態の短絡状態Aを設ける。 In the example shown in FIG. 17B, between the state 3A and the fully off state, the first switching element Q1 to the sixth switching element Q6, the 7-1 switching element Q71 to the 7-4 switching element Q74, and the first switching element Q74. The on / off state of the 8-1 switching element Q81 to 8-4 switching element Q84 is the same as the on / off state of the state 3A, and the 9-1 switching element Q91 and the 9-2 switching element Q92 are in the off state. A short-circuit state A is provided.
同様に状態3Bと全オフ状態との間に、第1スイッチング素子Q1〜第6スイッチング素子Q6、第7−1スイッチング素子Q71〜第7−4スイッチング素子Q74、第8−1スイッチング素子Q81〜第8−4スイッチング素子Q84のオン/オフ状態が状態3Bのオン/オフ状態と同じで、第9−1スイッチング素子Q91及び第9−2スイッチング素子Q92がオフ状態の短絡状態Bを設ける。 Similarly, between the state 3B and the all-off state, the first switching element Q1 to the sixth switching element Q6, the 7-1 switching element Q71 to the 7-4 switching element Q74, and the 8-1 switching element Q81 to the first. 8-4 The on / off state of the switching element Q84 is the same as the on / off state of the state 3B, and the short-circuit state B in which the 9-1 switching element Q91 and the 9-2 switching element Q92 are off is provided.
このように全オフ状態に移行する前に第9−1スイッチング素子Q91と第9−2スイッチング素子Q92をオフ状態に制御して、出力端子間を短絡させることにより、状態3A(0V)と状態3B(0V)間の切り替え時において、出力電圧が0Vから離れてしまうことを防止することができる。即ち、出力電圧を0Vに維持すべき期間において、短絡回路を短絡させることにより、出力電圧が0Vから離れてしまうことを防止することができる。 By controlling the 9-1st switching element Q91 and the 9-2 switching element Q92 to the off state and short-circuiting the output terminals before shifting to the all off state in this way, the state becomes the state 3A (0V). It is possible to prevent the output voltage from deviating from 0V when switching between 3B (0V). That is, it is possible to prevent the output voltage from deviating from 0V by short-circuiting the short-circuit circuit during the period when the output voltage should be maintained at 0V.
図18は、図3の回路構成に第1DC/DCコンバータ11及び第2DC/DCコンバータ12を追加した回路構成を示す図である。第1キャパシタC1及び第2キャパシタC2が充電された状態では、それぞれ直流電源部2の電圧の1/4の電圧幅で安定するはずである。しかしながら、系統3の過渡応答や位相跳躍などが発生すると、第1キャパシタC1の電圧と、第2キャパシタC2の電圧とのバランスが崩れるときがある。
FIG. 18 is a diagram showing a circuit configuration in which a first DC / DC converter 11 and a second DC /
図18に示す回路構成では、第1キャパシタC1と並列に第1DC/DCコンバータ11を接続して、第1キャパシタC1の電圧を安定させている。同様に第2キャパシタC2と並列に第2DC/DCコンバータ12を接続することにより、第2キャパシタC2の電圧を安定させている。第1DC/DCコンバータ11は、第1キャパシタC1が充電された状態において、第1キャパシタC1の正極電位を直流電源部2の正極電位に、第1キャパシタC1の負極電位を、直流電源部2の電圧の3/4の電位に制御する。第2DC/DCコンバータ12は、第1キャパシタC1が充電された状態において、第2キャパシタC2の正極電位を、直流電源部2の電圧の1/4の電位に、第2キャパシタC2の負極電位を直流電源部2の負極電位に制御する。
In the circuit configuration shown in FIG. 18, the first DC / DC converter 11 is connected in parallel with the first capacitor C1 to stabilize the voltage of the first capacitor C1. Similarly, the voltage of the second capacitor C2 is stabilized by connecting the second DC /
図19は、図3の回路構成に絶縁型DC/DCコンバータ13を追加した回路構成を示す図である。図19に示す回路構成では、第1キャパシタC1及び第2キャパシタC2と並列に絶縁型DC/DCコンバータ13が接続される。上述のように第1キャパシタC1の正極電位と第2キャパシタC2の正極電位、第1キャパシタC1の負極電位と第2キャパシタC2の負極電位はそれぞれ異なる。これに対して、絶縁型DC/DCコンバータ13は、トランスにより1次側と2次側が絶縁されているため、1次側と2次側の基準電位が揃っている必要がない。図19に示す回路構成では、第1キャパシタC1の電力と第2キャパシタC2の電力を、絶縁型DC/DCコンバータ13を介して融通し合うことが可能である。
FIG. 19 is a diagram showing a circuit configuration in which an isolated DC /
図20は、図3の回路構成にアクティブバッファ回路14を追加した回路構成を示す図である。図20に示す回路構成では、直流電源部2と並列にアクティブバッファ回路14が接続される。直流電源部2と直交変換部10を接続する直流バスの正側配線と負側配線間には、大容量の電解コンデンサが接続されることが多い。近年、当該電解コンデンサを、電解コンデンサより寿命が長いフィルムコンデンサに置き換える設計方法が、採用され始めている。
FIG. 20 is a diagram showing a circuit configuration in which the
フィルムコンデンサは、電解コンデンサより高価であり体積も大きい。同じ容量の場合、フィルムコンデンサの体積が、電解コンデンサの10倍以上の体積になる場合もある。そこでフィルムコンデンサの容量を小さくすることが考えられる。それにより直流バスの容量が小さくなると、リップルノイズの影響が大きくなる。これに対して、アクティブバッファ回路14を追加することにより、リップルノイズの影響を低減することができる。従って、大容量の電解コンデンサを、当該電解コンデンサより容量が小さいフィルムコンデンサに置き換えることができ、コンデンサの寿命を延ばすことができる。
Film capacitors are more expensive and have a larger volume than electrolytic capacitors. In the case of the same capacity, the volume of the film capacitor may be 10 times or more the volume of the electrolytic capacitor. Therefore, it is conceivable to reduce the capacity of the film capacitor. As a result, when the capacity of the DC bus becomes smaller, the influence of ripple noise becomes larger. On the other hand, by adding the
以上説明したように本実施の形態によれば、高効率で小型の電力変換装置1を実現することができる。第1フライングキャパシタ回路F1及び第2フライングキャパシタ回路F2を用いたマルチレベル電力変換装置であるため、フィルタ部20の第1リアクトルL1及び第2リアクトルL2のサイズを小さくすることができる。
As described above, according to the present embodiment, it is possible to realize a highly efficient and compact
また、擬似的正弦波の半波を実際に生成している第1フライングキャパシタ回路F1に含まれる第7−1スイッチング素子Q71〜第7−4スイッチング素子Q74、及び第2フライングキャパシタ回路F2に含まれる第8−1スイッチング素子Q81〜第8−4スイッチング素子Q84を高速(例えば、20kHz)にスイッチングすることにより、フィルタ部20の第1リアクトルL1及び第2リアクトルL2のサイズをさらに小さくすることができる。
Further, it is included in the 7-1 switching element Q71 to 7-4 switching element Q74 and the second flying capacitor circuit F2 included in the first flying capacitor circuit F1 that actually generates a half wave of a pseudo sine wave. By switching the 8-1st switching element Q81 to the 8-4th switching element Q84 at a high speed (for example, 20 kHz), the size of the first reactor L1 and the second reactor L2 of the
また、高速スイッチングされる第7−1スイッチング素子Q71〜第7−4スイッチング素子Q74、及び第8−1スイッチング素子Q81〜第8−4スイッチング素子Q84に、低耐圧のスイッチング素子を使用することにより、導通損失及びスイッチング損失を低減することができる。 Further, by using low withstand voltage switching elements for the 7-1 switching elements Q71 to 7-4 switching elements Q74 and the 8-1 switching elements Q81 to 8-4 switching elements Q84 that are switched at high speed. , Conduction loss and switching loss can be reduced.
また、導通損失及びスイッチング損失が相対的に大きい高耐圧のスイッチング素子は、第5スイッチング素子Q5及び第6スイッチング素子Q6の2個しか使用しない。また、相対的にスイッチング速度が遅い第5スイッチング素子Q5及び第6スイッチング素子Q6は、極性切替時にのみスイッチングする箇所に使用する。このように高耐圧のスイッチング素子が高周波スイッチングしないことにより、スイッチング損失の増大を抑制することができる。また電力変換装置1全体としては高周波化が容易に可能であり、高周波化することにより、第1リアクトルL1及び第2リアクトルL2のサイズを小さくすることができる。
Further, as the high withstand voltage switching element having a relatively large conduction loss and switching loss, only two, the fifth switching element Q5 and the sixth switching element Q6, are used. Further, the fifth switching element Q5 and the sixth switching element Q6, which have relatively slow switching speeds, are used at locations where switching is performed only at the time of polarity switching. Since the high-voltage switching element does not perform high-frequency switching in this way, an increase in switching loss can be suppressed. Further, the
また第5スイッチング素子Q5と第6スイッチング素子Q6は相補的に動作するため、直流電源部2から供給される電流が、高耐圧のスイッチング素子を2個通過するスイッチングパターンが発生しない。これに対してHブリッジ回路では、高耐圧のスイッチング素子を2個通過するスイッチングパターンが発生する。
Further, since the fifth switching element Q5 and the sixth switching element Q6 operate in a complementary manner, a switching pattern in which the current supplied from the DC
以上、本発明を実施の形態をもとに説明した。実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。 The present invention has been described above based on the embodiments. Embodiments are examples, and it will be understood by those skilled in the art that various modifications are possible for each of these components and combinations of each processing process, and that such modifications are also within the scope of the present invention. ..
上述の実施の形態では、第1フライングキャパシタ回路F1及び第2フライングキャパシタ回路F2に、1段のフライングキャパシタ回路を使用する例を示した。この点、2段以上のフライングキャパシタ回路を使用してもよい。 In the above-described embodiment, an example in which a one-stage flying capacitor circuit is used for the first flying capacitor circuit F1 and the second flying capacitor circuit F2 is shown. In this regard, a flying capacitor circuit having two or more stages may be used.
図21は、図13の回路構成の第1フライングキャパシタ回路F1及び第2フライングキャパシタ回路F2を、3段のフライングキャパシタ回路に置き換えた回路構成を示す図である。図21に示す回路構成では、9レベル(+Vdc、+Vdc*3/4、+Vdc/2、+Vdc/4、0、−Vdc*3/4、−Vdc/2、−Vdc/4、−Vdc)の電圧を出力可能である。 FIG. 21 is a diagram showing a circuit configuration in which the first flying capacitor circuit F1 and the second flying capacitor circuit F2 having the circuit configuration of FIG. 13 are replaced with a three-stage flying capacitor circuit. In the circuit configuration shown in FIG. 21, there are 9 levels (+ Vdc, + Vdc * 3/4, + Vdc / 2, + Vdc / 4, 0, -Vdc * 3/4, -Vdc / 2, -Vdc / 4, -Vdc). The voltage can be output.
図21の回路構成において、第1フライングキャパシタ回路F1に含まれる第7−1スイッチング素子Q71〜第7−8スイッチング素子Q78、及び第2フライングキャパシタ回路F2に含まれる第8−1スイッチング素子Q81〜第8−8スイッチング素子Q88に、約75V耐圧のスイッチング素子を使用する。 In the circuit configuration of FIG. 21, the 7-1 switching elements Q71 to 7-8 switching elements Q78 included in the first flying capacitor circuit F1 and the 8-1 switching elements Q81 to included in the second flying capacitor circuit F2. A switching element having a withstand voltage of about 75 V is used for the 8th-8th switching element Q88.
第5スイッチング素子Q5及び第6スイッチング素子Q6には、約600V耐圧のスイッチング素子を使用し、第1−1スイッチング素子Q1a、第1−2スイッチング素子Q1b、第2−1スイッチング素子Q2a、第2−2スイッチング素子Q2b、第3−1スイッチング素子Q3a、第3−2スイッチング素子Q3b、第4−1スイッチング素子Q4a、第4−2スイッチング素子Q4bには、約150V耐圧のスイッチング素子を使用する。図21に示すように9レベル出力の電力変換装置1を使用すれば、より滑らかな擬似的正弦波を生成することができる。
For the 5th switching element Q5 and the 6th switching element Q6, a switching element having a withstand voltage of about 600 V is used, and the 1-1 switching element Q1a, the 1-2 switching element Q1b, the 2-1 switching element Q2a, and the second A switching element having a withstand voltage of about 150 V is used for the -2 switching element Q2b, the 3-1 switching element Q3a, the 3-2 switching element Q3b, the 4-1 switching element Q4a, and the 4-2 switching element Q4b. As shown in FIG. 21, if the
なお、実施の形態は、以下の項目によって特定されてもよい。 The embodiment may be specified by the following items.
[項目1]
直流電源(2)と並列に、第1スイッチング素子(Q1)、第1フライングキャパシタ回路(F1)、第2スイッチング素子(Q2)の順に直列接続された第1アーム回路と、
前記直流電源(2)及び前記第1アーム回路と並列に、第3スイッチング素子(Q3)、第2フライングキャパシタ回路(F2)、第4スイッチング素子(Q4)の順に直列接続された第2アーム回路と、
前記第1スイッチング素子(Q1)と前記第1フライングキャパシタ回路(F1)との接続点と、前記第2フライングキャパシタ回路(F2)と前記第4スイッチング素子(Q4)との接続点との間に接続された第5スイッチング素子(Q5)と、
前記第3スイッチング素子(Q3)と前記第2フライングキャパシタ回路(F2)との接続点と、前記第1フライングキャパシタ回路(F1)と前記第2スイッチング素子(Q2)との接続点との間に接続された第6スイッチング素子(Q6)と、を備え、
前記第1フライングキャパシタ回路(F1)の中点と、前記第2フライングキャパシタ回路(F2)の中点から交流電力を出力することを特徴とする電力変換装置(1)。
これによれば、高効率で小型の電力変換装置(1)を実現することができる。
[項目2]
前記第1スイッチング素子(Q1)、前記第6スイッチング素子(Q6)、及び前記第4スイッチング素子(Q4)がオン状態、並びに前記第2スイッチング素子(Q2)、前記第5スイッチング素子(Q5)、及び前記第3スイッチング素子(Q3)がオフ状態で前記交流電力の半波を生成し、
前記第1スイッチング素子(Q1)、前記第6スイッチング素子(Q6)、及び前記第4スイッチング素子(Q4)がオフ状態、並びに前記第2スイッチング素子(Q2)、前記第5スイッチング素子(Q5)、及び前記第3スイッチング素子(Q3)がオン状態で前記交流電力の逆極性の半波を生成することを特徴とする項目1に記載の電力変換装置(1)。
このように第1スイッチング素子(Q1)〜第6スイッチング素子(Q6)が制御されることにより、交流電力の極性を切り替えることができる。
[項目3]
前記第1スイッチング素子(Q1)、前記第6スイッチング素子(Q6)、及び前記第4スイッチング素子(Q4)がオン状態、並びに前記第2スイッチング素子(Q2)、前記第5スイッチング素子(Q5)、及び前記第3スイッチング素子(Q3)がオフ状態と、
前記第1スイッチング素子(Q1)、前記第6スイッチング素子(Q6)、及び前記第4スイッチング素子(Q4)がオフ状態、並びに前記第2スイッチング素子(Q2)、前記第5スイッチング素子(Q5)、及び前記第3スイッチング素子(Q3)がオン状態の切替が、
前記第1フライングキャパシタ回路(F1)の中点と前記第2フライングキャパシタ回路(F2)の中点から出力される出力電圧の極性を切り替えるときに動作する項目1に記載の電力変換装置。
このように第1スイッチング素子(Q1)〜第6スイッチング素子(Q6)が制御されることにより、交流電力の極性を切り替えることができる。
[項目4]
前記第1フライングキャパシタ回路(F1)は、
直列接続された第7−1スイッチング素子(Q71)、第7−2スイッチング素子(Q72)、第7−3スイッチング素子(Q73)、及び第7−4スイッチング素子(Q74)と、
前記第7−1スイッチング素子(Q71)と第7−2スイッチング素子(Q72)との接続点と、第7−3スイッチング素子(Q73)と第7−4スイッチング素子(Q74)との接続点との間に接続された第1キャパシタ(C1)と、を含み、
前記第2フライングキャパシタ回路(F2)は、
直列接続された第8−1スイッチング素子(Q81)、第8−2スイッチング素子(Q82)、第8−3スイッチング素子(Q83)、及び第8−4スイッチング素子(Q84)と、
前記第8−1スイッチング素子(Q81)と第8−2スイッチング素子(Q82)との接続点と、第8−3スイッチング素子(Q83)と第8−4スイッチング素子(Q84)との接続点との間に接続された第2キャパシタ(C2)と、を含むことを特徴とする項目1から3のいずれか1項に記載の電力変換装置(1)。
これによれば、5レベルの電圧を生成することができる。
[項目5]
前記第5スイッチング素子(Q5)、及び前記第6スイッチング素子(Q6)には、前記直流電源(2)の電圧より高い耐圧の素子が使用され、
前記第1スイッチング素子(Q1)、前記第2スイッチング素子(Q2)、前記第3スイッチング素子(Q3)、前記第4スイッチング素子(Q4)、前記第7−1スイッチング素子(Q71)、前記第7−2スイッチング素子(Q72)、前記第7−3スイッチング素子(Q73)、前記第7−4スイッチング素子(Q74)、前記第8−1スイッチング素子(Q81)、前記第8−2スイッチング素子(Q82)、前記第8−3スイッチング素子(Q83)、及び前記第8−4スイッチング素子(Q84)には、前記直流電源(2)の電圧より低い耐圧の素子が使用されることを特徴とする項目4に記載の電力変換装置(1)。
高速スイッチングが不要な箇所に高耐圧のスイッチング素子を使用し、高速スイッチングが必要な箇所に低耐圧のスイッチング素子を使用することにより、安全性を確保しつつ、全体としての導通損失及びスイッチング損失を低減することができる。
[項目6]
前記第1フライングキャパシタ回路(F1)は、N(Nは自然数)個のキャパシタを含み、
前記第2フライングキャパシタ回路(F2)は、N(Nは自然数)個のキャパシタを含み、
前記第1フライングキャパシタ回路(F1)の中点と、前記第2フライングキャパシタ回路(F2)の中点から、(2N+3)レベルの電圧が出力されることを特徴とする項目1から3のいずれか1項に記載の電力変換装置(1)。
これによれば、少ないキャパシタの数で、より多くの電圧レベルを生成することができる。
[項目7]
前記第1スイッチング素子(Q1)、前記第2スイッチング素子(Q2)、前記第3スイッチング素子(Q3)、及び前記第4スイッチング素子(Q4)の少なくとも1つが、前記第1フライングキャパシタ回路(F1)、及び前記第2フライングキャパシタ回路(F2)に含まれるスイッチング素子の耐圧に対応する複数のスイッチング素子で構成される直列回路または直並列回路に置き換えられることを特徴とする項目1から6のいずれか1項に記載の電力変換装置(1)。
これによれば、導通損失及びスイッチング損失を低減することができる。
[項目8]
前記第1フライングキャパシタ回路(F1)の中点と、前記第2フライングキャパシタ回路(F2)の中点との間に接続された短絡回路(Q91、Q92)をさらに備えることを特徴とする項目1から7のいずれか1項に記載の電力変換装置(1)。
これによれば、マルチレベルの1つに含まれる0Vを高精度に生成することができる。
[項目9]
前記短絡回路(Q91、Q92)は、前記交流電力のゼロクロス付近において短絡することを特徴とする項目8に記載の電力変換装置(1)。
これによれば、交流電力がゼロクロスする際に、0V以外の電圧が出力されることを回避することができる。
[項目10]
前記短絡回路(Q91、Q92)は、前記電力変換装置(1)の出力電圧を0Vに維持すべき期間に短絡することを特徴とする項目8または9に記載の電力変換装置(1)。
これによれば、交流電力がゼロクロスする際に、0V以外の電圧が出力されることを回避することができる。
[項目11]
前記第1フライングキャパシタ回路(F1)、及び前記第2フライングキャパシタ回路(F2)に含まれる少なくとも1つのキャパシタと並列に接続されたDC/DCコンバータ(11、12、13)をさらに備えることを特徴とする項目1から10のいずれか1項に記載の電力変換装置(1)。
これによれば、第1キャパシタ(C1)及び/又は第2キャパシタ(C2)の電圧を安定化させることができる。
[項目12]
前記直流電源(2)と並列に接続されたアクティブバッファ回路(14)をさらに備えることを特徴とする項目1から11のいずれか1項に記載の電力変換装置(1)。
これによれば、直流バスに重畳されるリップルノイズを低減することができる。
[Item 1]
A first arm circuit in which the first switching element (Q1), the first flying capacitor circuit (F1), and the second switching element (Q2) are connected in series in parallel with the DC power supply (2).
A second arm circuit in which a third switching element (Q3), a second flying capacitor circuit (F2), and a fourth switching element (Q4) are connected in series in parallel with the DC power supply (2) and the first arm circuit. When,
Between the connection point between the first switching element (Q1) and the first flying capacitor circuit (F1) and the connection point between the second flying capacitor circuit (F2) and the fourth switching element (Q4). With the connected fifth switching element (Q5),
Between the connection point between the third switching element (Q3) and the second flying capacitor circuit (F2) and the connection point between the first flying capacitor circuit (F1) and the second switching element (Q2). It is equipped with a connected sixth switching element (Q6).
A power conversion device (1) characterized in that AC power is output from the midpoint of the first flying capacitor circuit (F1) and the midpoint of the second flying capacitor circuit (F2).
According to this, it is possible to realize a high-efficiency and compact power conversion device (1).
[Item 2]
The first switching element (Q1), the sixth switching element (Q6), and the fourth switching element (Q4) are in the ON state, and the second switching element (Q2), the fifth switching element (Q5), and the like. And when the third switching element (Q3) is off, a half wave of the AC power is generated.
The first switching element (Q1), the sixth switching element (Q6), and the fourth switching element (Q4) are in the off state, and the second switching element (Q2), the fifth switching element (Q5), and the like. The power conversion device (1) according to
By controlling the first switching element (Q1) to the sixth switching element (Q6) in this way, the polarity of the AC power can be switched.
[Item 3]
The first switching element (Q1), the sixth switching element (Q6), and the fourth switching element (Q4) are in the ON state, and the second switching element (Q2), the fifth switching element (Q5), and the like. And when the third switching element (Q3) is in the off state,
The first switching element (Q1), the sixth switching element (Q6), and the fourth switching element (Q4) are in the off state, and the second switching element (Q2), the fifth switching element (Q5), and the like. And switching in the ON state of the third switching element (Q3)
The power conversion device according to
By controlling the first switching element (Q1) to the sixth switching element (Q6) in this way, the polarity of the AC power can be switched.
[Item 4]
The first flying capacitor circuit (F1)
7-1 switching element (Q71), 7-2 switching element (Q72), 7-3 switching element (Q73), and 7-4 switching element (Q74) connected in series,
The connection point between the 7-1 switching element (Q71) and the 7-2 switching element (Q72), and the connection point between the 7-3 switching element (Q73) and the 7-4 switching element (Q74). Includes a first capacitor (C1) connected between
The second flying capacitor circuit (F2) is
8-1 switching element (Q81), 8-2 switching element (Q82), 8-3 switching element (Q83), and 8-4 switching element (Q84) connected in series,
The connection point between the 8-1 switching element (Q81) and the 8-2 switching element (Q82), and the connection point between the 8-3 switching element (Q83) and the 8-4 switching element (Q84). The power conversion device (1) according to any one of
According to this, a voltage of 5 levels can be generated.
[Item 5]
For the fifth switching element (Q5) and the sixth switching element (Q6), an element having a withstand voltage higher than the voltage of the DC power supply (2) is used.
The first switching element (Q1), the second switching element (Q2), the third switching element (Q3), the fourth switching element (Q4), the 7-1 switching element (Q71), the seventh. -2 switching element (Q72), the 7-3 switching element (Q73), the 7-4 switching element (Q74), the 8-1 switching element (Q81), the 8-2 switching element (Q82). ), The 8th-3 switching element (Q83), and the 8-4 switching element (Q84) are characterized in that an element having a withstand voltage lower than the voltage of the DC power supply (2) is used. The power conversion device (1) according to 4.
By using a high withstand voltage switching element in places where high speed switching is not required and a low withstand voltage switching element in places where high speed switching is required, overall conduction loss and switching loss can be reduced while ensuring safety. It can be reduced.
[Item 6]
The first flying capacitor circuit (F1) includes N (N is a natural number) capacitors.
The second flying capacitor circuit (F2) includes N (N is a natural number) capacitors.
Any of
According to this, more voltage levels can be generated with a smaller number of capacitors.
[Item 7]
At least one of the first switching element (Q1), the second switching element (Q2), the third switching element (Q3), and the fourth switching element (Q4) is the first flying capacitor circuit (F1). , And any of
According to this, the conduction loss and the switching loss can be reduced.
[Item 8]
According to this, 0V included in one of the multi-levels can be generated with high accuracy.
[Item 9]
The power conversion device (1) according to item 8, wherein the short-circuit circuits (Q91, Q92) are short-circuited in the vicinity of the zero cross of the AC power.
According to this, it is possible to prevent the output of a voltage other than 0V when the AC power is zero-crossed.
[Item 10]
The power conversion device (1) according to item 8 or 9, wherein the short-circuit circuits (Q91, Q92) are short-circuited during a period in which the output voltage of the power conversion device (1) should be maintained at 0V.
According to this, it is possible to prevent the output of a voltage other than 0V when the AC power is zero-crossed.
[Item 11]
A DC / DC converter (11, 12, 13) connected in parallel with at least one capacitor included in the first flying capacitor circuit (F1) and the second flying capacitor circuit (F2) is further provided. The power conversion device (1) according to any one of
According to this, the voltage of the first capacitor (C1) and / or the second capacitor (C2) can be stabilized.
[Item 12]
The power conversion device (1) according to any one of
According to this, the ripple noise superimposed on the DC bus can be reduced.
1 電力変換装置、 2 直流電源部、 3 系統、 10 直交変換部、 20 フィルタ部、 30 制御部、 F1 第1フライングキャパシタ回路、 F2 第2フライングキャパシタ回路、 Q1 第1スイッチング素子、 Q2 第2スイッチング素子、 Q3 第3スイッチング素子、 Q4 第4スイッチング素子、 Q5 第5スイッチング素子、 Q6 第6スイッチング素子、 Q71 第7−1スイッチング素子、 Q72 第7−2スイッチング素子、 Q73 第7−3スイッチング素子、 Q74 第7−4スイッチング素子、 Q81 第8−1スイッチング素子、 Q82 第8−2スイッチング素子、 Q83 第8−3スイッチング素子、 Q84 第8−4スイッチング素子、 Q91 第9−1スイッチング素子、 Q92 第9−2スイッチング素子、 D1 第1ダイオード、 D2 第2ダイオード、 D3 第3ダイオード、 D4 第4ダイオード、 D5 第5ダイオード、 D6 第6ダイオード、 D71 第7−1ダイオード、 D72 第7−2ダイオード、 D73 第7−3ダイオード、 D74 第7−4ダイオード、 D81 第8−1ダイオード、 D82 第8−2ダイオード、 D83 第8−3ダイオード、 D84 第8−4ダイオード、 D91 第9−1ダイオード、 D92 第9−2ダイオード、 C1 第1キャパシタ、 C2 第2キャパシタ、 L1 第1リアクトル、 L2 第2リアクトル、 L3 第3キャパシタ、 11 第1DC/DCコンバータ、 12 第2DC/DCコンバータ、 13 絶縁型DC/DCコンバータ、 14 アクティブバッファ回路。 1 Power converter, 2 DC power supply, 3 systems, 10 diode converter, 20 filter, 30 control, F1 1st flying capacitor circuit, F2 2nd flying capacitor circuit, Q1 1st switching element, Q2 2nd switching Elements, Q3 3rd switching element, Q4 4th switching element, Q5 5th switching element, Q6 6th switching element, Q71 7-1 switching element, Q72 7-2 switching element, Q73 7-3 switching element, Q74 7-4 switching element, Q81 8-1 switching element, Q82 8-2 switching element, Q83 8-3 switching element, Q84 8-4 switching element, Q91 9-1 switching element, Q92 9-2 Switching element, D1 1st diode, D2 2nd diode, D3 3rd diode, D4 4th diode, D5 5th diode, D6 6th diode, D71 7-1 diode, D72 7-2 diode, D73 7-3 diode, D74 7-4 diode, D81 8-1 diode, D82 8-2 diode, D83 8-3 diode, D84 8-4 diode, D91 9-1 diode, D92 9-2 diode, C1 1st capacitor, C2 2nd capacitor, L1 1st reactor, L2 2nd reactor, L3 3rd capacitor, 11 1st DC / DC converter, 12 2nd DC / DC converter, 13 Insulated DC / DC converter, 14 active buffer circuits.
Claims (11)
前記直流電源及び前記第1アーム回路と並列に、第3スイッチング素子、第2フライングキャパシタ回路、第4スイッチング素子の順に直列接続された第2アーム回路と、
前記第1スイッチング素子と前記第1フライングキャパシタ回路との接続点と、前記第2フライングキャパシタ回路と前記第4スイッチング素子との接続点との間に接続された第5スイッチング素子と、
前記第3スイッチング素子と前記第2フライングキャパシタ回路との接続点と、前記第1フライングキャパシタ回路と前記第2スイッチング素子との接続点との間に接続された第6スイッチング素子と、を備え、
前記第1フライングキャパシタ回路の中点と、前記第2フライングキャパシタ回路の中点から交流電力を出力し、
前記第1スイッチング素子、前記第6スイッチング素子、及び前記第4スイッチング素子がオン状態、並びに前記第2スイッチング素子、前記第5スイッチング素子、及び前記第3スイッチング素子がオフ状態で前記交流電力の半波を生成し、
前記第1スイッチング素子、前記第6スイッチング素子、及び前記第4スイッチング素子がオフ状態、並びに前記第2スイッチング素子、前記第5スイッチング素子、及び前記第3スイッチング素子がオン状態で前記交流電力の逆極性の半波を生成することを特徴とする電力変換装置。 A first arm circuit in which the first switching element, the first flying capacitor circuit, and the second switching element are connected in series in parallel with the DC power supply,
A second arm circuit in which a third switching element, a second flying capacitor circuit, and a fourth switching element are connected in series in parallel with the DC power supply and the first arm circuit.
A fifth switching element connected between the connection point between the first switching element and the first flying capacitor circuit and the connection point between the second flying capacitor circuit and the fourth switching element.
A sixth switching element connected between the connection point between the third switching element and the second flying capacitor circuit and the connection point between the first flying capacitor circuit and the second switching element is provided.
AC power is output from the midpoint of the first flying capacitor circuit and the midpoint of the second flying capacitor circuit.
Half of the AC power when the first switching element, the sixth switching element, and the fourth switching element are on, and the second switching element, the fifth switching element, and the third switching element are off. Generate waves,
The reverse of the AC power when the first switching element, the sixth switching element, and the fourth switching element are in the off state, and the second switching element, the fifth switching element, and the third switching element are in the on state. A power converter characterized by generating a half-wave of polarity.
前記直流電源及び前記第1アーム回路と並列に、第3スイッチング素子、第2フライングキャパシタ回路、第4スイッチング素子の順に直列接続された第2アーム回路と、
前記第1スイッチング素子と前記第1フライングキャパシタ回路との接続点と、前記第2フライングキャパシタ回路と前記第4スイッチング素子との接続点との間に接続された第5スイッチング素子と、
前記第3スイッチング素子と前記第2フライングキャパシタ回路との接続点と、前記第1フライングキャパシタ回路と前記第2スイッチング素子との接続点との間に接続された第6スイッチング素子と、を備え、
前記第1フライングキャパシタ回路の中点と、前記第2フライングキャパシタ回路の中点から交流電力を出力し、
前記第1スイッチング素子、前記第6スイッチング素子、及び前記第4スイッチング素子がオン状態、並びに前記第2スイッチング素子、前記第5スイッチング素子、及び前記第3スイッチング素子がオフ状態と、
前記第1スイッチング素子、前記第6スイッチング素子、及び前記第4スイッチング素子がオフ状態、並びに前記第2スイッチング素子、前記第5スイッチング素子、及び前記第3スイッチング素子がオン状態の切替が、
前記第1フライングキャパシタ回路の中点と前記第2フライングキャパシタ回路の中点から出力される出力電圧の極性を切り替えるときに動作することを特徴とする電力変換装置。 A first arm circuit in which the first switching element, the first flying capacitor circuit, and the second switching element are connected in series in parallel with the DC power supply,
A second arm circuit in which a third switching element, a second flying capacitor circuit, and a fourth switching element are connected in series in parallel with the DC power supply and the first arm circuit.
A fifth switching element connected between the connection point between the first switching element and the first flying capacitor circuit and the connection point between the second flying capacitor circuit and the fourth switching element.
A sixth switching element connected between the connection point between the third switching element and the second flying capacitor circuit and the connection point between the first flying capacitor circuit and the second switching element is provided.
AC power is output from the midpoint of the first flying capacitor circuit and the midpoint of the second flying capacitor circuit.
The first switching element, the sixth switching element, and the fourth switching element are in the on state, and the second switching element, the fifth switching element, and the third switching element are in the off state.
Switching that the first switching element, the sixth switching element, and the fourth switching element are in the off state, and the second switching element, the fifth switching element, and the third switching element are in the on state can be performed.
The first flying capacitor circuit at the midpoint between the second flying capacitor circuit operation to power conversion apparatus according to claim Rukoto when switching the polarity of the output voltage outputted from the midpoint of.
直列接続された第7−1スイッチング素子、第7−2スイッチング素子、第7−3スイッチング素子、及び第7−4スイッチング素子と、
前記第7−1スイッチング素子と第7−2スイッチング素子との接続点と、第7−3スイッチング素子と第7−4スイッチング素子との接続点との間に接続された第1キャパシタと、を含み、
前記第2フライングキャパシタ回路は、
直列接続された第8−1スイッチング素子、第8−2スイッチング素子、第8−3スイッチング素子、及び第8−4スイッチング素子と、
前記第8−1スイッチング素子と第8−2スイッチング素子との接続点と、第8−3スイッチング素子と第8−4スイッチング素子との接続点との間に接続された第2キャパシタと、を含むことを特徴とする請求項1または2に記載の電力変換装置。 The first flying capacitor circuit is
The 7-1 switching element, the 7-2 switching element, the 7-3 switching element, and the 7-4 switching element connected in series,
The connection point between the 7-1 switching element and the 7-2 switching element, and the first capacitor connected between the connection point between the 7-3 switching element and the 7-4 switching element. Including
The second flying capacitor circuit is
8-1 switching element, 8-2 switching element, 8-3 switching element, and 8-4 switching element connected in series,
The connection point between the 8-1 switching element and the 8-2 switching element and the second capacitor connected between the connection point between the 8-3 switching element and the 8-4 switching element are formed. The power conversion device according to claim 1 or 2 , wherein the power conversion device includes.
前記第1スイッチング素子、前記第2スイッチング素子、前記第3スイッチング素子、前記第4スイッチング素子、前記第7−1スイッチング素子、前記第7−2スイッチング素子、前記第7−3スイッチング素子、前記第7−4スイッチング素子、前記第8−1スイッチング素子、前記第8−2スイッチング素子、前記第8−3スイッチング素子、及び前記第8−4スイッチング素子には、前記直流電源の電圧より低い耐圧の素子が使用されることを特徴とする請求項3に記載の電力変換装置。 For the fifth switching element and the sixth switching element, an element having a withstand voltage higher than the voltage of the DC power supply is used.
The first switching element, the second switching element, the third switching element, the fourth switching element, the 7-1 switching element, the 7-2 switching element, the 7-3 switching element, the first. The 7-4 switching element, the 8-1 switching element, the 8-2 switching element, the 8-3 switching element, and the 8-4 switching element have a withstand voltage lower than the voltage of the DC power supply. The power conversion device according to claim 3 , wherein the element is used.
前記第2フライングキャパシタ回路は、N(Nは自然数)個のキャパシタを含み、
前記第1フライングキャパシタ回路の中点と、前記第2フライングキャパシタ回路の中点から、(2N+3)レベルの電圧が出力されることを特徴とする請求項1または2に記載の電力変換装置。 The first flying capacitor circuit includes N (N is a natural number) capacitors.
The second flying capacitor circuit includes N (N is a natural number) capacitors.
The power conversion device according to claim 1 or 2 , wherein a voltage of a (2N + 3) level is output from the midpoint of the first flying capacitor circuit and the midpoint of the second flying capacitor circuit.
前記直流電源及び前記第1アーム回路と並列に、第3スイッチング素子、第2フライングキャパシタ回路、第4スイッチング素子の順に直列接続された第2アーム回路と、
前記第1スイッチング素子と前記第1フライングキャパシタ回路との接続点と、前記第2フライングキャパシタ回路と前記第4スイッチング素子との接続点との間に接続された第5スイッチング素子と、
前記第3スイッチング素子と前記第2フライングキャパシタ回路との接続点と、前記第1フライングキャパシタ回路と前記第2スイッチング素子との接続点との間に接続された第6スイッチング素子と、を備え、
前記第1フライングキャパシタ回路の中点と、前記第2フライングキャパシタ回路の中点から交流電力を出力し、
前記第1フライングキャパシタ回路、及び前記第2フライングキャパシタ回路に含まれる少なくとも1つのキャパシタと並列に接続されたDC/DCコンバータをさらに備えることを特徴とする電力変換装置。 A first arm circuit in which the first switching element, the first flying capacitor circuit, and the second switching element are connected in series in parallel with the DC power supply,
A second arm circuit in which a third switching element, a second flying capacitor circuit, and a fourth switching element are connected in series in parallel with the DC power supply and the first arm circuit.
A fifth switching element connected between the connection point between the first switching element and the first flying capacitor circuit and the connection point between the second flying capacitor circuit and the fourth switching element.
A sixth switching element connected between the connection point between the third switching element and the second flying capacitor circuit and the connection point between the first flying capacitor circuit and the second switching element is provided.
AC power is output from the midpoint of the first flying capacitor circuit and the midpoint of the second flying capacitor circuit.
The first flying capacitor circuit, and the second flying capacitor circuit at least one capacitor further power converter, comprising the connected DC / DC converters in parallel included in.
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