JP6897628B2 - 半導体装置 - Google Patents

Description

本発明は、信号入力回路と、信号出力回路と、これらの間に接続される結合素子とを備える半導体装置に関する。

例えば特許文献１には、マルチチップモジュールにおいて電源，グランド，信号バンプなどの接続状態のテストを、製品稼働状態で検査可能とした半導体装置が開示されている。このようなマルチチップモジュールの半導体装置として、例えば信号入力回路と、信号出力回路と、これらの間に接続される結合素子とを備える磁気カプラがある。磁気カプラは、信号入力回路としての低圧側チップと、信号出力回路としての高圧側チップと、結合素子としてのトランスを備えたチップとからなる。

国際公開第２０１６／１７０６７８号パンフレット

しかしながら、上記の構成では、低圧側チップとトランスとの間，又はトランスと高圧側チップとの間の信号伝送状態を外部から確認する術がない。そのため、故障が発生した際に、どの部分に故障が発生しているかを外部より特定することが困難であった。
本発明は上記事情に鑑みてなされたものであり、その目的は、故障発生個所の特定を外部から容易に行うことができる半導体装置を提供することにある。

請求項１記載の半導体装置によれば、信号入力回路と信号出力回路との間に接続される結合素子を備え、これらが半導体チップ上に形成されてパッケージ化されている構成において、信号入力回路より結合素子を介すことなく検査信号を外部に出力させるための検査用出力回路，及び／又は信号出力回路に結合素子を介すことなく外部より検査信号を入力するための検査用入力回路を備える。

このように構成し、信号入力回路に外部から信号を入力すれば、検査用出力回路を介して前記信号を外部でモニタすることができる。また、検査用入力回路に外部から信号を入力すれば、信号出力回路を介して前記信号を外部でモニタすることができる。したがって、半導体装置がパッケージ化されていても、信号入力回路及び／又は信号出力回路の機能が正常か否かを外部より確認できる。

また、請求項１記載の半導体装置によれば、検査用入力回路をトライステート出力とするので、通常の信号入力回路→結合素子→信号出力回路の経路で信号を伝送する際に、外部より検査用入力回路の出力をハイインピーダンス状態に制御すれば、検査用入力回路が出力する信号の影響を簡単に排除できる。

第１実施形態であり、磁気カプラの構成を示す図 磁気カプラのパッケージを示す断面図 磁気カプラのパッケージ内部を示す平面図 第２実施形態であり、磁気カプラの構成を示す図 第３実施形態であり、磁気カプラの構成を示す図 第４実施形態であり、磁気カプラの構成を示す図 第５実施形態であり、磁気カプラの構成を示す図 第６実施形態であり、磁気カプラの構成を示す図 第７実施形態であり、磁気カプラの構成を示す図 第８実施形態であり、磁気カプラの構成を示す図 第９実施形態であり、磁気カプラの構成を示す図 第１０実施形態であり、磁気カプラの構成を示す図 第１１実施形態であり、磁気カプラの構成を示す図

（第１実施形態）
図１に示すように、半導体装置である磁気カプラ１は、入力側チップ２，トランスチップ３及び出力側チップ４を備えている。入力側チップ２には入力バッファ５が形成されており、その入力端子ＩＮに外部から信号が入力される。入力バッファ５は、例えば正転バッファで構成されており、信号入力回路に相当する。トランスチップ３には、結合素子であるトランス６が形成されており、入力バッファ５の出力端子は、パッドＰ１，Ｐ２を介してトランス６の１次側巻線６ａに接続されている。

出力側チップ４には出力バッファ７が形成されており、その入力端子はパッドＰ４，Ｐ３を介してトランス６の２次側巻線６ｂに接続されている。１次側巻線６ａ，２次側巻線６ｂの一端は、それぞれ独立したグランドに接続されている。

出力バッファ７も、例えば正転バッファで構成されており、信号入力回路に相当する。そして、出力バッファ７の出力端子ＯＵＴより、外部に信号が出力される。すなわち、磁気カプラ１は、入力端子ＩＮに外部から入力された信号が、トランス６を介して電気的に絶縁された状態で出力側チップ４に伝達され、出力端子ＯＵＴを介して外部にするものである。これを図１中では「通常経路」として示している。磁気カプラ１は、例えば、インバータ回路を構成するスイッチング素子のゲートに対し、ゲート信号を出力する経路中に使用される。その際には、トランス６の巻数比は例えば１：１に設定される。

また、本実施形態の磁気カプラ１は、入力側チップ２に出力バッファ８を備え、出力側チップ４に入力バッファ９を備えている。これらの回路８，９も、例えば正転バッファで構成される。出力バッファ８の入力端子は、入力バッファ５の出力端子に接続されており、出力バッファ８の出力端子は、テスト信号を外部に出力する端子ＴＥＳＴＯＵＴとなっている。入力バッファ９の入力端子は、テスト信号を外部より入力する端子ＴＥＳＴＩＮとなっており、入力バッファ９の出力端子は、出力バッファ７の入力端子に接続されている。出力バッファ８は検査用出力回路に相当し、入力バッファ９は検査用入力回路に相当する。

図２及び図３に示すように、例えば入力側チップ２及びトランスチップ３は、共にリードフレーム１１にダイボンディングされており、出力側チップ４は、リードフレーム１２にダイボンディングされている。リードフレーム１３ａ〜１３ｃは、入力側チップ２側の外部端子であり、リードフレーム１４ａ〜１４ｃは、出力側チップ４側の外部端子である。各チップ２〜４の間，リードフレーム１３と入力側チップ２との間、出力側チップ４とリードフレーム１４との間は、それぞれボンディングワイヤを介して接続されている。そして、全体が樹脂１５によりモールドされており、磁気カプラ１はワンパッケージで構成されている。

以上のように構成される磁気カプラ１では、入力端子ＩＮに外部から入力した信号を、出力端子ＴＥＳＴＯＵＴを介して外部でモニタすることができる。これを図１中では「入力側テスト経路」として示している。また、入力端子ＩＮに外部から信号を入力せずとも、入力端子ＴＥＳＴＩＮに外部から入力した信号を、出力端子ＯＵＴを介して外部でモニタすることができる。これを図中では「出力側テスト経路」として示している。このようにして、入力バッファ５，出力バッファ７の機能が正常か否かを外部より確認する。

尚、「通常経路」を使用する際に、入力バッファ９が出力バッファ７の入力端子を駆動することを回避するには、例えば入力バッファ９の出力側にスイッチを設ける等して、「通常経路」を使用する際には前記スイッチをオフすれば良い。

以上のように本実施形態によれば、磁気カプラ１は、入力バッファ５と出力バッファ７との間に接続されるトランス５を備え、これらがそれぞれ入力側チップ２，トランスチップ３，出力側チップ４上に形成されてパッケージ化されている。そして、磁気カプラ１は、入力バッファ５よりトランス６を介すことなく検査信号を外部に出力させるための出力バッファ８，及び出力バッファ７にトランス６を介すことなく外部より検査信号を入力するための入力バッファ９を備える。

このように構成すれば、入力バッファ５に外部から信号を入力すれば、出力バッファ８を介して前記信号を外部でモニタすることができる。また、入力バッファ９に外部から信号を入力すれば、出力バッファ７を介して前記信号を外部でモニタすることができる。したがって、磁気カプラ１がパッケージ化されていても、入力バッファ５又は出力バッファ７の機能が正常か否かを外部より確認できる。

（第２実施形態）
以下、第１実施形態と同一部分には同一の符号を付して説明を省略し、異なる部分について説明する。図４に示すように、第２実施形態の磁気カプラ２１は、出力側チップ４に替わる出力側チップ２１を備えており、出力側チップ２１には、検査用入力回路２３がトライステート出力の反転バッファとして形成されている。

検査用入力回路２３は、電源とグランドとの間に接続されるＰチャネルＭＯＳＦＥＴ２４及びＮチャネルＭＯＳＦＥＴ２５の直列回路を有している。ＰチャネルＭＯＳＦＥＴ２４のシンボルは、ゲートを負論理で示している。ＦＥＴ２４及び２５の共通接続点は、出力バッファ７の入力端子に接続されている。出力側チップ２２の入力端子ＴＥＳＴＥＮは、ＯＲゲート２６の入力端子の一方に接続されていると共に、ＮＯＴゲート２７を介してＡＮＤゲート２８の入力端子の一方に接続されている。また、入力端子ＴＥＳＴＩＮは、ＯＲゲート２６の入力端子の他方及びＡＮＤゲート２８の入力端子の他方に接続されている。

次に、第２実施形態の作用について説明する。「通常経路」を使用する際には、入力端子ＴＥＳＴＥＮをハイレベルに設定し、ＦＥＴ２４及び２５をオフにする。これにより、検査用入力回路２３の出力端子は、ハイインピーダンス状態となる。一方、「出力側テスト経路」を使用する際には、入力端子ＴＥＳＴＥＮをローレベルに設定する。すると、検査用入力回路２３の出力端子は、入力端子ＴＥＳＴInに与えられる二値信号のレベルを反転したものが出力される。

以上のように第２実施形態によれば、磁気カプラ２１の検査用入力回路２３をトライステート出力としたので、通常の入力バッファ５→トランス６→出力バッファ７の経路で信号を伝送する際に、検査用入力回路２３の出力をハイインピーダンス状態に制御すれば、当該回路２３が出力する信号の影響を簡単に排除できる。

（第３実施形態）
図５に示すように、第３実施形態の磁気カプラ３１は、入力側チップ３２，トランスチップ３３，出力側チップ３４を備えている。出力側チップ３４には、ＲＳフリップフロップであるラッチ回路３５が形成されている。入力側チップ３２には、ラッチ回路３５に対してセット信号，リセット信号を入力するためのパルス生成回路３６が形成されている。

パルス生成回路３６は、出力端子Ｓ，Ｒを備えており、入力信号ＩＮに与えられる信号レベルがハイになると出力端子Ｓがハイレベルとなり、出力端子Ｒがローレベルとなる。一方、前記信号レベルがローになると出力端子Ｓがローレベルとなり、出力端子Ｒがハイレベルとなる。セット信号は、出力バッファ３７Ｓ，パッドＰ１及びＰ２を介してトランスチップ３３に出力される。リセット信号は、出力バッファ３７Ｒ，パッドＰ３及びＰ４を介してトランスチップ３３に出力される。パルス生成回路３６及び出力バッファ３７は、信号入力回路３８を構成している。

トランスチップ３３は、２系統の信号に対応して２つのトランス３９Ｓ，３９Ｒを備えている。トランス３９Ｓの１次側巻線３９Ｓａの一端はパッドＰ２に接続され、２次側巻線３９Ｓｂの一端はパッドＰ５に接続されている。トランス３９Ｒの１次側巻線３９Ｒａの一端はパッドＰ４に接続され、２次側巻線３９Ｓｂの一端はパッドＰ７に接続されている。

トランスチップ３３のパッドＰ５は、出力側チップ３４のパッドＰ６に接続され、パッドＰ７は、出力側チップ３４のパッドＰ８に接続されている。パッドＰ６は、入力バッファ４０Ｓを介してラッチ回路３５の入力端子Ｓに接続され、パッドＰ８は、入力バッファ４０Ｒを介してラッチ回路３５の入力端子Ｒに接続されている。ラッチ回路３５，入力バッファ４０は、信号出力回路４１を構成している。

以上の構成において、パルス生成回路３６が出力したセット信号は、
出力バッファ３７Ｓ→パッドＰ１及びＰ２→トランス３９Ｓ
→パッドＰ５及びＰ６→入力バッファ４０Ｓ
を介してラッチ回路３５の入力端子Ｓに入力される。また、パルス生成回路３６が出力したリセット信号は、
出力バッファ３７Ｒ→パッドＰ３及びＰ４→トランス３９Ｒ
→パッドＰ５及びＰ６→入力バッファ４０Ｓ
を介してラッチ回路３５の入力端子Ｒに入力される。

そして、入力側チップ３２には、信号入力回路３８に対応して検査用出力回路４２が形成されており、出力側チップ３４には、信号出力回路４１に対応して検査用出力回路４３が形成されている。検査用出力回路４２は、出力バッファ４４Ｓ及び４４Ｒ，検査回路４５を備えている。出力バッファ４４Ｓ，４４Ｒの入力端子は、それぞれ出力バッファ３７Ｓ，３７Ｒの出力端子に接続され、出力バッファ４４Ｓ，４４Ｒの出力端子は、それぞれ検査回路４５の対応する入力端子に接続されている。検査回路４５の出力端子は、入力側チップ３２の出力端子ＴＥＳＴＯＵＴに接続されている。

検査用入力回路４３は、検査回路４６，入力バッファ４７Ｓ及び４７Ｒを備えている。検査回路４６の入力端子は、出力側チップ３４の入力端子ＴＥＳＴＩＮに接続されている。検査回路４６の２つの出力端子は、それぞれ入力バッファ４７Ｓ，４７Ｒの入力端子に接続されている。入力バッファ４７Ｓ，４７Ｒの出力端子は、それぞれ出力バッファ４０Ｓ，４０Ｒの入力端子に接続されている。検査回路４６は、パルス生成回路３６と同じ構成である。

尚、入力バッファ４７Ｓ，４７Ｒについては、第２実施形態と同様にトライステート出力となっているか、それらの出力端子を切り離すためのスイッチが配置されているが、これらについては図示を省略している。以降の実施形態についても同様である。

次に、本実施形態の作用について説明する。検査回路４５は、例えばＯＲゲートで構成されている。入力端子ＩＮに入力する信号レベルをハイにすると、それに伴いセット信号がトランスチップ３３を経由してラッチ回路３５に出力され、出力端子ＯＵＴのレベルがハイになる。また、セット信号は、入力バッファ４４Ｓ及び検査回路４５を介して出力端子ＴＥＳＴＯＵＴより出力される。

一方、入力端子ＩＮに入力する信号レベルをローにすると、それに伴いリセット信号がトランスチップ３３を経由してラッチ回路３５に出力され、出力端子ＯＵＴのレベルがローになる。すると同様に、リセット信号は、入力バッファ４４Ｒ及び検査回路４５を介して出力端子ＴＥＳＴＯＵＴより出力される。このようにして、パルス生成回路３６の機能が正常か否かを外部より確認できる。

また、入力端子ＴＥＳＴＩＮに入力する信号レベルをハイにすると、それに伴いセット信号が検査回路４６及び入力バッファ４７Ｓを介してラッチ回路３５に出力され、出力端子ＯＵＴのレベルがハイになる。一方、入力端子ＴＥＳＴＩＮに入力する信号レベルをローにすると、それに伴いリセット信号が検査回路４６及び入力バッファ４７Ｒを介してラッチ回路３５に出力され、出力端子ＯＵＴのレベルがローになる。このようにして、パルス生成回路３６の機能が正常か否かを外部より確認できる。
以上のように第３実施形態によれば、２種類の信号を伝送する磁気カプラ３１についても、内部の機能が正常か否かを外部において確認できる。

（第４〜第６実施形態）
図６から図８に示す第４〜第６実施形態の磁気カプラ１Ａ〜１Ｃは、機能的には第１実施形態の磁気カプラ１と同じであり、半導体チップの構成のみが相違している。図６に示す第４実施形態の磁気カプラ１Ａは、トランス６が入力バッファ５及び出力バッファ８と共に入力側チップ５１に形成されている。図７に示す第５実施形態の磁気カプラ１Ｂは、トランス６が出力バッファ７及び入力バッファ９と共に出力側チップ５２に形成されている。図８に示す第６実施形態の磁気カプラ１Ｃは、全ての回路及び素子が同一の半導体チップ５３に形成されている。

（第７実施形態）
図９に示す第７実施形態の磁気カプラ６１は、第１実施形態の磁気カプラ１の入力バッファ９の出力端子とグランドとの間に、抵抗素子６２及び６３の直列回路が接続されている。そして、抵抗素子６２及び６３の共通接続点が出力バッファ７の入力端子に接続されている。これらが検査用入力回路６４を構成している。このように構成される磁気カプラ６１によれば、出力バッファ７の入力端子に、バッファ７及び９に供給される電源電圧レベルと異なるハイレベル信号を与えることができる。

（第８実施形態）
図１０に示す第８実施形態は容量カプラ７１であり、トランスチップ３に替えて、結合素子であるコンデンサ７２が形成されているキャパシタチップ７３を備えている。容量カプラ７１では、入力側チップ２に入力された信号は、容量結合により出力側チップ４に伝送される。

（第９実施形態）
図１１に示す第９実施形態の磁気カプラ８１は、入力バッファ５にスイッチ回路８２を並列に接続し、出力バッファ７にもスイッチ回路８３を並列に接続したものである。それに対応して、入力側チップ８４，出力側チップ８５には、図示しないがスイッチ回路８２，８３のオンオフを制御するための端子が設けられている。以上のように構成される磁気カプラ８１によれば、スイッチ回路８２，８３をオンにしてバッファ５，７を短絡することで、トランス６が正常か否かを外部より確認できる。

（第１０実施形態）
図１２に示す第１０実施形態の磁気カプラ９１は、出力側チップ４より入力バッファ９を削除したものを、半導体チップ９２としている。
（第１１実施形態）
図１３に示す第１１実施形態の磁気カプラ１０１は、トランスチップ３の二次側に入力側チップ２を接続し、一次側に出力側チップ４を接続した構成である。

（その他の実施形態）
第１実施形態の磁気カプラ１より、入力バッファ９を削除しても良い。
トランスの巻数比は１：１に限ることは無い。
出力バッファ８を入力バッファ５と別の半導体チップに構成しても良い。また、入力バッファ９を出力バッファ７と別の半導体チップに構成しても良い。
スイッチ回路８２，８３を、それぞれ入力バッファ５，出力バッファ７と別の半導体チップに構成しても良い。
信号入力回路，信号出力回路に搭載する回路は、個別の設計に応じて適宜変更すれば良い。

全ての半導体チップを１パッケージにモールドする必要は無く、それぞれ個別のパッケージにモールドしたり、何れか２つの共通のパッケージにモールドしても良い。
結合素子にフォトカプラを用いても良い。
本開示は、実施例に準拠して記述されたが、本開示は当該実施例や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。

図面中、１は磁気カプラ、２は入力側チップ、３はトランスチップ、４は出力側チップ、５は入力バッファ、６はトランス、７，８は出力バッファ、９は入力バッファを示す。

Claims (10)

1. 外部より信号が入力される信号入力回路（５，３８）と、
   外部に信号を出力する信号出力回路（７，４１）と、
   前記信号入力回路と前記信号出力回路との間に接続される結合素子（６，７２）とを備え、これらが半導体チップ（２〜４，２１，２２，３２〜３４，５１〜５３，７３，８４，８５，９２）上に形成されてパッケージ化されている半導体装置において、
   前記信号入力回路より前記結合素子を介すことなく検査信号を外部に出力させるための検査用出力回路（８，４２），及び／又は前記信号出力回路に前記結合素子を介すことなく外部より検査信号を入力するための検査用入力回路（９，２３，４２，６４）を備え、
   前記検査用入力回路（２３）は、トライステート出力である半導体装置。
2. 外部より信号が入力される信号入力回路（５，３８）と、
   外部に信号を出力する信号出力回路（７，４１）と、
   前記信号入力回路と前記信号出力回路との間に接続される結合素子（６，７２）とを備え、これらが半導体チップ（２〜４，２１，２２，３２〜３４，５１〜５３，７３，８４，８５，９２）上に形成されてパッケージ化されている半導体装置において、
   前記信号入力回路より前記結合素子を介すことなく検査信号を外部に出力させるための検査用出力回路（８，４２），及び／又は前記信号出力回路に前記結合素子を介すことなく外部より検査信号を入力するための検査用入力回路（９，２３，４２，６４）を備え、
   前記検査用入力回路（６４）は、前記信号出力回路に供給される電源電圧とは異なるハイレベル信号を出力可能に構成される半導体装置。
3. 外部より信号が入力される信号入力回路（５，３８）と、
   外部に信号を出力する信号出力回路（７，４１）と、
   前記信号入力回路と前記信号出力回路との間に接続される結合素子（６，７２）とを備え、これらが半導体チップ（２〜４，２１，２２，３２〜３４，５１〜５３，７３，８４，８５，９２）上に形成されてパッケージ化されている半導体装置において、
   前記信号入力回路より前記結合素子を介すことなく検査信号を外部に出力させるための検査用出力回路（８，４２），及び／又は前記信号出力回路に前記結合素子を介すことなく外部より検査信号を入力するための検査用入力回路（９，２３，４２，６４）を備え、
   前記信号入力回路に入力される信号をバイパスして前記結合素子に出力するための送信側スイッチ（８２），及び／又は前記信号出力回路に入力される信号をバイパスして外部に出力するための受信側スイッチ（８３）を備える半導体装置。
4. 前記送信側スイッチ及び／又は前記受信側スイッチは、前記半導体チップ（８４，８５）上に形成されている請求項３記載の半導体装置。
5. 外部より信号が入力される信号入力回路（５，３８）と、
   外部に信号を出力する信号出力回路（７，４１）と、
   前記信号入力回路と前記信号出力回路との間に接続される結合素子（６，７２）とを備え、これらが半導体チップ（２〜４，２１，２２，３２〜３４，５１〜５３，７３，８４，８５，９２）上に形成されてパッケージ化されている半導体装置において、
   前記信号入力回路より前記結合素子を介すことなく検査信号を外部に出力させるための検査用出力回路（８，４２），及び／又は前記信号出力回路に前記結合素子を介すことなく外部より検査信号を入力するための検査用入力回路（９，２３，４２，６４）を備え、
   前記信号入力回路，前記信号出力回路及び前記結合素子それぞれが、異なる半導体チップ（２〜４，２２，３２〜３４，７３，８４，８５，９２）に形成されており、
   前記信号入力回路，前記信号出力回路及び前記結合素子それぞれが、異なるパッケージにモールドされている半導体装置。
6. 前記結合素子がトランス（６）である請求項１から５の何れか一項に記載の半導体装置。
7. 前記信号入力回路，前記信号出力回路及び前記結合素子のうち、少なくとも２つが同一の半導体チップ（５１〜５３）に形成されている請求項１から４の何れか一項に記載の半導体装置。
8. 前記結合素子と、前記信号入力回路及び前記信号出力回路との少なくとも２つが、１つのパッケージにモールドされている請求項７記載の半導体装置。
9. 前記検査用出力回路が前記信号入力回路と同じ半導体チップ（２，３２，５１，５３，８４）に形成されている，及び／又は前記検査用入力回路が前信号出力回路と同じ半導体チップ（４，２２，３４，５２，５３，８５）に形成されている請求項１から８の何れか一項に記載の半導体装置。
10. 前記結合素子は、前記信号入力回路を介して入力される信号を、電気的に絶縁した状態で前記信号出力回路に伝達する請求項１から９の何れか一項に記載の半導体装置。

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