JP6900433B2 - 表示装置 - Google Patents

Description

本発明は、表示装置に関し、より詳細には、フォトセンシングが可能な表示装置に関する。

本格的な情報化時代の到来とともに、電気的情報信号を視覚的に表現するディスプレイ（ｄｉｓｐｌａｙ）分野が急速に発展してきており、それに応じて薄型化、軽量化、低消費電力化に関する優れた性能を有する様々な表示装置が開発されている。

このような表示装置の例としては、液晶表示装置（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ ｄｅｖｉｃｅ：ＬＣＤ）、有機発光表示装置（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｓｐｌａｙ ｄｅｖｉｃｅ：ＯＬＥＤ）等が挙げられる。

近年、表示装置は、ボタン、キーボード、マウス等の通常の入力方式から離れ、ユーザが容易に、情報あるいは命令を、直観的かつ便利に入力できるタッチスクリーン（ｔｏｕｃｈ ｓｃｒｅｅｎ）を備えている。

一方、ディスプレイされる映像の特定部分を指示するためのポインタがある。従来は、レーザ光を放射させるレーザポインタ（ｌａｓｅｒ ｐｏｉｎｔｅｒ）が多く使用されてきた。ユーザは、レーザポインタを利用して表示装置上の所望の箇所にレーザ光を照らすことで自分の所望の部分を指示することができた。
ただし、表示装置の映像がレーザ光と類似するか、またはそれ以上の輝度を有するため、視認性の高いポインティング技術が要求される。

特開２０１５−０１８２４３

近年、光を受けると漏れ電流（ｏｆｆ ｃｕｒｒｅｎｔ）が増加する非晶質シリコン薄膜トランジスタの特性を利用し、レーザ光が薄膜トランジスタに入射する時に発生する電流をリードアウト（ｌｅａｄ ｏｕｔ）配線を通してセンシング（ｓｅｎｓｉｎｇ）してレーザポイント（ｐｏｉｎｔ）部分を映像に具現する技術が開発されている。

ただし、この場合、フォトセンサの出力を処理するためのリードアウト（ｌｅａｄ ｏｕｔ）配線等の別途の回路が必要である。また、リードアウト配線にディスプレイ信号、即ち、データ信号変化（ｔｒａｎｓｉｔｉｏｎ）による共通電圧のリップル（ｒｉｐｐｌｅ）が伝達されてノイズ（ｎｏｉｓｅ）が発生し得る。このようなノイズは、パネルを大型化しようとするほど増加し、パネルの大型化に制約を加えている。

そこで、本発明が解決しようとする課題は、リードアウト配線等の別途の回路や信号処理なしにパネルの大きさに制約のないフォトセンシング及び自己イメージ（ｓｅｌｆ−ｉｍａｇｅ）表現が可能な表示装置を提供することである。
本発明の課題は、以上において言及した課題に制限されず、言及されていないまた他の課題は、下記の記載から当業者に明確に理解され得るだろう。

前述したような課題を解決するために、本発明の一実施例に係る表示装置は、第１方向に配置される複数のゲート配線と、前記第１方向と異なる第２方向に配置され、前記複数のゲート配線と共に複数のサブ画素を定義する複数のデータ配線と、前記第１方向に配置されるセンシングストレージ配線と、前記第２方向に配置されるセンシングデータ配線と、前記複数のゲート配線のうちの１つに連結された第１ゲート電極、前記複数のデータ配線のうちの１つに接続された第１ソース電極、及び前記第１ソース電極と離隔して配置された第１ドレイン電極とを含む画素薄膜トランジスタと、前記センシングストレージ配線に連結された第２ゲート電極、前記センシングデータ配線に電気的に接続された第２ソース電極、及び前記第２ソース電極と離隔して配置された第２ドレイン電極とを含むセンサ薄膜トランジスタとを含み、前記第２ドレイン電極は、前記第１ドレイン電極に電気的に接続され、画素ストレージキャパシタを共有し得る。

前述したような課題を解決するために、本発明の他の一実施例に係る表示装置は、互いに交差して複数のサブ画素を定義する複数のゲート配線と複数のデータ配線と、前記サブ画素に配置される画素薄膜トランジスタと、前記サブ画素に配置される画素ストレージキャパシタと、前記画素ストレージキャパシタを共有し、入射した所定光源に応答して該当する前記サブ画素に所定のイメージを具現するセンサ薄膜トランジスタを含むことができる。
その他の実施例の具体的な事項は、詳細な説明及び図面に含まれている。

本発明は、フォトセンシング及び自己イメージ（ｓｅｌｆ−ｉｍａｇｅ）表現が可能であり、レーザポインタの視認性を向上させることができる効果を提供する。特に、本発明は、別途の回路追加や信号処理なしにセンサ薄膜トランジスタだけを追加すればよいため、工程及びコストが節減される利点がある。

本発明は、データ信号の変化によるノイズの影響を受けずパネルのインチ及び解像度の増加に有利であり、サブ画素当たりにセンサ薄膜トランジスタを配置し、フォトセンシングの高い正確度を有する効果を提供する。

本発明に係る効果は、以上において例示された内容により制限されず、さらに様々な効果が本明細書内に含まれている。

本発明に係る表示装置を例示的に示すブロック図である。 本発明の第１実施例に係る表示パネルの一部を例で示す等価回路図である。 本発明の第１実施例に係る表示パネルの一部を例で示す平面図である。 図３に示された表示パネルのＡ−Ａ’線に沿った断面図である。 図３に示された表示パネルのＢ−Ｂ’線に沿った断面図である。 本発明の第２実施例に係る表示パネルの一部を例で示す等価回路図である。 本発明の第２実施例に係る表示パネルの一部を例で示す平面図である。 センシングデータ配線の配置を例で示す図である。 本発明の第１、第２実施例に係る表示装置において、センシングデータ電圧条件によるイメージ結果を示す表である。 センシングデータ配線の他の配置を例で示す図である。 本発明の第１実施例に係る表示装置において、センシングデータ電圧条件によるイメージ結果を示す表である。 背景（ｂａｃｋｇｒｏｕｎｄ）１２７グレーの場合、時間による電圧の変動を例で示すグラフである。 図９の場合に予想されるイメージを例で示す図である。 図９の場合に予想されるイメージを例で示す図である。 図９の場合に予想されるイメージを例で示す図である。 背景０グレーの場合、時間による電圧の変動を例で示すグラフである。 図１１の場合に予想されるイメージを例で示す図である。 図１１の場合に予想されるイメージを例で示す図である。 図１１の場合に予想されるイメージを例で示す図である。 背景２５５グレーの場合、時間による電圧の変動を例に挙げて示すグラフである。 図１３の場合に予想されるイメージを例で示す図である。 背景１２７グレーの場合、時間による電圧の変動を例に挙げて示すグラフである。 図１５の場合に予想されるイメージを例で示す図である。

本発明の利点及び特徴、そして、それらを達成する方法は、添付の図面と共に詳細に後述されている実施例を参照すると、明確になるだろう。しかし、本発明は、以下において開示される実施例に限定されるものではなく、互いに異なる様々な形態で具現され、単に、本実施例は、本発明の開示が完全なものとなるようにし、本発明の属する技術の分野における通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものであり、本発明は、請求項の範疇により定義されるだけである。

本発明の実施例を説明するための図面に開示された形状、大きさ、比率、角度、個数等は、例示的なものであるので、本発明は、図示された事項に限定されるものではない。また、本発明を説明するにあたって、関連した公知技術についての具体的な説明が本発明の要旨を不要に濁す恐れがあると判断される場合、その詳細な説明は省略する。本明細書上で「含む」、「有する」、「なされる」等が使用される場合、「〜だけ」が使用されない以上、他の部分が加えられ得る。構成要素を単数で表現した場合、特に明示的な記載事項がない限り、複数を含む場合を含む。

構成要素を解釈するにあたって、別途の明示的な記載がなくても誤差範囲を含むものと解釈する。

位置関係についての説明である場合、例えば、「〜上に」、「〜上部に」、「〜下部に」、「〜隣に」等と二部分の位置関係が説明される場合、「すぐ」または「直接」が使用されない以上、二部分の間に一つ以上の他の部分が位置してもよい。

素子または層が異なる素子または層の上（ｏｎ）と称されるものは、他の素子のすぐ上または中間に他の層または他の素子を介在した場合をいずれも含む。

第１、第２等が様々な構成要素を述べるために使用されるが、これらの構成要素は、これらの用語により制限されない。これらの用語は、単に一つの構成要素を他の構成要素と区別するために使用するものである。従って、以下において言及される第１構成要素は、本発明の技術的思想内で第２構成要素であってもよい。

明細書全体にわたって、同じ参照符号は、同じ構成要素を指す。

図面で示された各構成の大きさ及び厚さは、説明の便宜のために示されたものであり、本発明は、示された構成の大きさ及び厚さに必ずしも限定されるものではない。

本発明の様々な実施例のそれぞれの特徴は、部分的または全体的に互いに結合または組み合わせ可能であり、当業者が十分に理解できるように技術的に多様な連動及び駆動が可能であり、各実施例が互いに対して独立して実施可能であっても、関連関係で共に実施可能であってもよい。

以下、添付の図面を参照して、本発明の様々な実施例を詳細に説明する。

図１は、本発明に係る表示装置を例示的に示すブロック図である。

図１を参照すると、本発明に係る表示装置は、大きく、表示パネル１００、ゲート駆動回路（ｇａｔｅ ｄｒｉｖｅ ｃｉｒｃｕｉｔ）２００、データ駆動回路（ｄａｔａ ｄｒｉｖｅ ｃｉｒｃｕｉｔ）３００、タイミングコントローラ（ｔｉｍｉｎｇ ｃｏｎｔｒｏｌｌｅｒ）４００、及びタッチ駆動回路５００を含んで構成され得る。

表示パネル１００には、第１方向にゲート配線ＧＬ１、…、ＧＬｎと共通配線（図示しない）が配置され、第１方向と異なる方向である第２方向にデータ配線ＤＬ１、…、ＤＬｍが配置され得る。

また、表示パネル１００には、データ配線ＤＬ１、…、ＤＬｍの間に第２方向にセンシングデータ配線Ｖｄｒ１、…、Ｖｄｒｓが配置され得る。また、ゲート配線ＧＬ１、…、ＧＬｎの間には、第１方向にセンシングストレージ配線Ｖｓｔ１、…、Ｖｓｔｐが配置され得る。

一例として、複数のゲート配線ＧＬ１、…、ＧＬｎと複数のデータ配線ＤＬ１、…、ＤＬｍが交差して複数のサブ画素Ｐを定義することができる。

複数のサブ画素Ｐは、ゲート配線ＧＬ１、…、ＧＬｎ、データ配線ＤＬ１、…、ＤＬｍ及び共通配線と電気的に連結され、ゲート配線ＧＬ１、…、ＧＬｎ、データ配線ＤＬ１、…、ＤＬｍ及び共通配線を通して印加された画素駆動信号または画素駆動電圧により画像を表示できる。

本発明に係る表示パネル１００は、隣接するように配置された一対のサブ画素Ｐが一つのデータ配線ＤＬ１、…、ＤＬｍに共通して接続されるＤＲＤ（Ｄｏｕｂｌｅ Ｒａｔｅ Ｄｒｉｖｉｎｇ）構造で構成され得る。ただし、本発明は、これに限定されるものではない。参考までに、ＤＲＤ構造とは、一般的な表示パネルに比べてゲート配線の数は２倍に増やす代わりに、データ配線の数を１／２倍に減らし、データ駆動回路をなすデータ集積回路（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ；ＩＣ）の数を減らしながら同一の解像度を具現するための方式である。

このように、本発明に係る表示パネル１００は、ＤＲＤ構造を有することで、既存のデータ配線ＤＬ１、…、ＤＬｍが配置された一部の領域を利用してセンシングデータ配線Ｖｄｒ１、…、Ｖｄｒｓを配置でき、ゲート配線ＧＬ１、…、ＧＬｎが隣接するように配置された一部の領域にフォトタッチセンサ（図示しない）を配置することで、一般的な表示装置と比べて開口率の減少なしにフォトタッチを感知するためのフォトタッチセンサを備えることができる。

表示パネル１００は、複数のサブ画素Ｐを含み、それぞれのサブ画素Ｐが表示する階調を基盤に画像を表示できる。このとき、表示パネル１００の例として液晶パネルの場合、複数のサブ画素Ｐそれぞれは、ゲート配線ＧＬ１、…、ＧＬｎとデータ配線ＤＬ１、…、ＤＬｍを通して印加された信号により駆動される画素電極及び共通配線を通して駆動される共通電極を含められる。複数のサブ画素Ｐそれぞれは、画素電極と共通電極の電圧差により液晶がチルト（ｔｉｌｔ）されて映像を表示することができる。ただし、本発明は、液晶パネルに限定されるものではない。

図１に示された複数のサブ画素Ｐそれぞれは、互いに異なる色を表示することができ、複数のサブ画素Ｐが単位をなして一つの画素を構成できる。例えば、サブ画素Ｐは、赤色、緑色、及び青色のいずれか一つの色を表示するか、赤色、緑色、青色及び白色のいずれか一つの色を表示できる。

表示パネル１００には、複数のセンサ画素ユニットが定義され得る。

センサ画素ユニットは、複数のサブ画素Ｐからなり得る。

センサ画素ユニットは、光の強さによって変わるセンサ薄膜トランジスタの漏れ電流（ｏｆｆ ｃｕｒｒｅｎｔ）の変化によってタッチを認識するフォトタッチセンサを含むことができる。より具体的に、フォトタッチセンサは、センサ薄膜トランジスタとセンサストレージキャパシタを含み、光の強さによってセンサ薄膜トランジスタがターンオン（ｔｕｒｎ ｏｎ）され、センサストレージキャパシタに電圧が充電される。また、センシングを解析、または検出するための外部回路構成がないので、イメージ表現は、外部光源の直径のみにより決定され得る。そこで、視認性及びセンシングの正確度を向上させるために、ドットサブ画素毎にセンサ薄膜トランジスタを配置できるが、本発明は、これに限定されるものではない。

このとき、本発明は、画素薄膜トランジスタとセンサ薄膜トランジスタのストレージキャパシタを共有することで、別途の信号処理なしにサブ画素にイメージが出力されてタッチを認識できる。センサ薄膜トランジスタは、画素ストレージキャパシタに直接連結され、液晶キャパシタと画素ストレージキャパシタに蓄積されたサブ画素の電圧を充電、または放電できる。

このように、本発明は、リードアウト配線等の別途の回路や信号処理なしフォトセンシング及び自己イメージ（ｓｅｌｆ−ｉｍａｇｅ）表現が可能であり、レーザポインタの視認性を向上できる効果を奏する。特に、別途の回路追加や信号処理なしにセンサ薄膜トランジスタだけを追加すればよいため、工程及びコストを節減できる。

また、本発明は、データ信号の変化によるノイズの影響を受けず、パネルのインチ及び解像度の増加に有利であり、サブ画素当たりにセンサ薄膜トランジスタを配置し、フォトセンシングの正確度を高める効果を奏する。
このようなセンサ画素ユニットの構造は、後述する図面を参照してより詳細に説明される。

ゲート駆動回路２００は、タイミングコントローラ４００から伝送されたゲート駆動制御信号ＧＣＳによって順次にゲート配線ＧＬ１、…、ＧＬｎにゲート信号を供給できる。ゲート駆動回路２００は、シフトレジスタ及びレベルシフタ等を含んでもよい。

ゲート駆動回路２００は、表示パネル１００と独立して配置されてもよく、表示パネル１００の基板製造時、薄膜形態で表示パネル１００のサブ画素Ｐが配置されない非表示領域にゲート−イン−パネル（Ｇａｔｅ Ｉｎ Ｐａｎｅｌ；ＧＩＰ）方式で組み込まれてもよい。

データ駆動回路３００は、タイミングコントローラ４００から伝送されたデータ駆動制御信号ＤＣＳによりサンプリング信号を生成し、タイミングコントローラ４００から入力される映像データをサンプリング信号によってラッチ（ｌａｔｃｈ）してデータ信号に変更した後、ソース出力イネーブル（Ｓｏｕｒｃｅ Ｏｕｔｐｕｔ Ｅｎａｂｌｅ；ＳＯＥ）信号に応答してデータ信号をデータ配線ＤＬ１、…、ＤＬｍに供給できる。

データ駆動回路３００は、チップ−オン−グラス（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ；ＣＯＧ）方式で表示パネル１００のボンディングパッドに連結されるか、表示パネル１００に直接配置されてもよく、場合によって表示パネル１００に集積化されて配置されてもよい。また、データ駆動回路３００は、チップ−オン−フィルム（Ｃｈｉｐ Ｏｎ Ｆｉｌｍ；ＣＯＦ）方式で配置されてもよい。

タイミングコントローラ４００は、ホストシステム（図示しない）から受信された入力映像信号ＲＧＢをデータ駆動回路３００に伝送できる。

また、タイミングコントローラ４００は、入力映像信号ＲＧＢと共に受信されるクロック信号ＤＣＬＫ、水平同期信号Ｈｓｙｎｃ、垂直同期信号Ｖｓｙｎｃ、及びデータイネーブル信号ＤＥ等のタイミング信号を利用してゲート駆動回路２００とデータ駆動回路３００の動作タイミングを制御するためのタイミング制御信号を生成できる。タイミングコントローラ４００は、タイミング信号に同期してゲート駆動回路２００の制御信号ＧＣＳ及びデータ駆動回路３００の制御信号ＤＣＳを生成できる。

また、タイミングコントローラ４００は、フォトタッチセンサの駆動のためのタッチ駆動信号を生成してタッチ駆動回路５００に伝送できる。タイミングコントローラ４００は、タッチ駆動回路５００からタッチ感知信号の入力を受けてタッチ情報を算出できる。

タッチ駆動回路５００は、タイミングコントローラ４００から伝送されたタッチ駆動信号をフォトタッチセンサに印加できる。

図２は、本発明の第１実施例に係る表示パネルの一部を例で示す等価回路図である。

図２に示された本発明の第１実施例は、１個のサブ画素毎に１個のセンサ薄膜トランジスタが備えられた場合を例に挙げているが、本発明は、これに限定されるものではない。

図３は、本発明の第１実施例に係る表示パネルの一部を例で示す平面図である。図３では、図２のＡ部分に対する表示パネルの平面構造を概略的に示す。一例として、図３では、８個のサブ画素の一部を示す。図３は、青色サブ画素Ｂ、緑色サブ画素Ｇ、及び赤色サブ画素Ｒが順に繰り返し配列されたものを例に挙げているが、本発明は、これに限定されるものではない。

まず、図２を参照すると、本発明の第１実施例に係る表示パネルは、複数のサブ画素が配置されて画像を表示し、サブ画素それぞれには一つのセンサ薄膜トランジスタＴｓｓが配置され、入射した光を感知してタッチを認識できる。このとき、図２は、１個のサブ画素毎に１個のセンサ薄膜トランジスタＴｓｓが備えられた場合を例に挙げている。

詳細に図示しないが、表示パネルには、複数のサブ画素が配置され、サブ画素それぞれは、赤色、緑色、及び青色のサブ画素のいずれか一つであってよい。

複数のサブ画素は、ＤＲＤ（Ｄｏｕｂｌｅ Ｒａｔｅ Ｄｒｉｖｉｎｇ）方式で配置され得る。より詳細には、複数のサブ画素のうち隣接するように配置されたサブ画素、例えば、第１列（ｃｏｌｕｍｎ）のサブ画素と第２列のサブ画素は、同一のデータ配線ＤＬ１、ＤＬ２、ＤＬ３である第１データ配線ＤＬ１と電気的に接続され、第１行（ｒｏｗ）のサブ画素と第２行のサブ画素は、互いに異なるゲート配線ＧＬ１、ＧＬ２、ＧＬ３、ＧＬ４、例えば、それぞれ第１ゲート配線ＧＬ１と第２ゲート配線ＧＬ２に連結され得る。

このとき、ＤＲＤ構造であるので、共通配線ＣＬ１、ＣＬ２、ＣＬ３、ＣＬ４以外にデータ配線ＤＬ１、ＤＬ２、ＤＬ３の間に垂直共通配線を配置する場合、共通配線ＣＬ１、ＣＬ２、ＣＬ３、ＣＬ４の総抵抗を画期的に減らすことができる。ただし、本発明は、これに限定されるものではない。

このように、第１方向に共通配線ＣＬ１、ＣＬ２、ＣＬ３、ＣＬ４とゲート配線ＧＬ１、ＧＬ２、ＧＬ３、ＧＬ４及びセンシングストレージ配線Ｖｓｔ１、Ｖｓｔ２、Ｖｓｔ３が備えられ得る。

センシングストレージ配線Ｖｓｔ１、Ｖｓｔ２、Ｖｓｔ３は、共通配線に隣接するように配置され得、水平方向に各ライン毎に電圧を配分できる。

また、第１方向と異なる第２方向にデータ配線ＤＬ１、ＤＬ２、ＤＬ３及びセンシングデータ配線Ｖｄｒ１、Ｖｄｒ２、Ｖｄｒ３、Ｖｄｒ４が備えられ得る。

センシングデータ配線Ｖｄｒ１、Ｖｄｒ２、Ｖｄｒ３、Ｖｄｒ４は、センサ薄膜トランジスタＴｓｓにセンサデータ信号、即ち、フォトタッチセンサ駆動信号を伝達する配線である。

センシングデータ配線Ｖｄｒ１、Ｖｄｒ２、Ｖｄｒ３、Ｖｄｒ４は、データパッド上側で赤色、緑色、及び青色サブ画素別に束ねて３個の外部配線に出力できるが、本発明は、これに限定されるものではない。配線を分離する場合、赤色、緑色、及び青色サブ画素別に印加されるセンシングデータ電圧レベルによって様々なカラーを具現できる。

図示はしないが、ＤＣ印加が可能なパッドをリンクダミー（ｌｉｎｋ ｄｕｍｍｙ）部に構成し、それと同時にＤ−ＩＣダミー（ｄｕｍｍｙ）ＰＩＮに信号印加が可能であるようにラインを独立して構成できる。

図２を参照すると、複数のサブ画素それぞれは、画素薄膜トランジスタＴＰｘ、画素薄膜トランジスタＴＰｘと並列接続された画素キャパシタＣｌｃ及び画素ストレージキャパシタＣｓｔを含むことができる。

また、本発明の第１実施例に係るサブ画素それぞれは、画素ストレージキャパシタＣｓｔに連結されたセンサ薄膜トランジスタＴｓｓをさらに含むことを特徴とする。

図示はしないが、それぞれのサブ画素は、画素薄膜トランジスタＴＰｘと電気的に接続された画素電極、共通電圧を供給する共通電極、及び画素電極と共通電極により垂直電界または水平電界によってチルトされる液晶が配置された液晶層で構成され得る。

このとき、画素薄膜トランジスタＴＰｘは、該当するゲート配線ＧＬ１、ＧＬ２、ＧＬ３、ＧＬ４から印加されるゲート信号に応答して該当するデータ配線ＤＬ１、ＤＬ２、ＤＬ３から印加されるデータ信号を画素キャパシタＣｌｃ及び画素ストレージキャパシタＣｓｔに格納できる。

このように画素キャパシタＣｌｃに格納されたデータ信号によって液晶が駆動され得、画素ストレージキャパシタＣｓｔは、画素キャパシタＣｌｃのデータ信号を安定して維持させられる。

このとき、本発明の第１実施例に係る表示パネルが液晶パネルである場合を例に説明したが、本発明は、これに限定されるものではない。例えば、本発明の第１実施例に係る表示パネルは、有機発光表示パネルであってよく、有機発光表示パネルである場合、画素薄膜トランジスタＴＰｘと接続されたアノード（ａｎｏｄｅ）、有機物からなる発光層、及びカソード（ｃａｔｈｏｄｅ）を含められる。

前述したように、本発明の第１実施例は、センシングのためのセンシングデータ配線Ｖｄｒ１、Ｖｄｒ２、Ｖｄｒ３、Ｖｄｒ４と、センシングストレージ配線Ｖｓｔ１、Ｖｓｔ２、Ｖｓｔ３を備えることを特徴とする。

また、画素薄膜トランジスタＴＰｘとセンサ薄膜トランジスタＴｓｓのストレージキャパシタ、即ち、画素ストレージキャパシタＣｓｔを共有することで、リードアウト配線等の別途の回路や信号処理なしにフォトセンシングが可能である。また、本発明の第１実施例は、センサストレージ（ｓｔｏｒａｇｅ）と画素ストレージの共用化を通してセンシング信号をサブ画素にディスプレイすることを特徴とする。

即ち、センシングストレージ配線Ｖｓｔ１、Ｖｓｔ２、Ｖｓｔ３には、チャンネルをオフ（ｏｆｆ）するための電圧が印加され得る。そして、センシングデータ配線Ｖｄｒ１、Ｖｄｒ２、Ｖｄｒ３、Ｖｄｒ４には、センサ薄膜トランジスタＴｓｓの駆動時、サブ画素に印加しようとする特定電圧が印加され得る。このとき、センサ薄膜トランジスタＴｓｓにレーザのような強い光が入射するようになると、センサ薄膜トランジスタＴｓｓの電流（Ｉｏｆｆ）が増加するようになり、センシングデータ配線Ｖｄｒ１、Ｖｄｒ２、Ｖｄｒ３、Ｖｄｒ４の電圧がサブ画素に伝達され、センシングデータ配線Ｖｄｒ１、Ｖｄｒ２、Ｖｄｒ３、Ｖｄｒ４による階調がレーザ入射領域、即ち、複数のサブ画素にディスプレイされ得る。

このとき、本発明の第１実施例は、各サブ画素に１個のセンサ薄膜トランジスタＴｓｓが備えられた場合を例に挙げているが、本発明は、これに限定されるものではない。

さらに、図３を参照すると、各サブ画素Ｂ、Ｇ、Ｒは、画素電極１１８と共通電極１０８により画像が表示されるようにする開口領域、及び画像が表示されず開口領域の画素電極１１８と共通電極１０８の駆動のための駆動素子、例えば、画素薄膜トランジスタＴＰｘ等が配置された非開口領域を含むことができる。

開口領域には、画素電極１１８と共通電極１０８が配置され得る。

画素電極１１８は、共通電極１０８と共に電界を形成し、このように形成された電界により液晶層の液晶分子をチルト（ｔｉｌｔ）して映像を表示するようにできる。画素電極１１８は、同じ間隔で並んで配置され得、複数の画素電極１１８の一端は、第１方向に配置された画素電極ライン１１８ｌに連結され得る。

画素電極１１８は、開口領域にのみ配置されるのではなく、非開口領域にも拡張されて配置され得る。

共通電極１０８は、同じ間隔で並んで配置されてもよく、複数の共通電極１０８の一端は、第１方向に配置された共通電極ライン１０８ｌに連結されてもよい。共通電極１０８は、開口領域内に画素電極１１８と交互に配置され得る。

画素電極ライン１１８ｌと共通電極ライン１０８ｌは、サブ画素Ｂ、Ｇ、Ｒの上部、または下部に対向して配置され得る。

そして、共通電極１０８は、データ配線ＤＬ２、ＤＬ３とセンシングデータ配線Ｖｄｒ２、Ｖｄｒ３上にデータ配線ＤＬ２、ＤＬ３とセンシングデータ配線Ｖｄｒ２、Ｖｄｒ３を覆うように配置されてもよい。ただし、本発明は、これに限定されるものではない。

一方、非開口領域には、複数のゲート配線ＧＬ２、ＧＬ３、複数のデータ配線ＤＬ２、ＤＬ３、複数の共通配線ＣＬ２、ＣＬ３、センシングデータ配線Ｖｄｒ２、Ｖｄｒ３、センシングストレージ配線Ｖｓｔ２、画素薄膜トランジスタＴＰｘ、センサ薄膜トランジスタＴｓｓ、及びストレージキャパシタが配置され得る。

また、図示はしないが、第２方向に配置されたデータ配線ＤＬ２、ＤＬ３及びセンシングデータ配線Ｖｄｒ２、Ｖｄｒ３の少なくとも一側には、光を遮蔽する遮蔽配線が各配線を包むように配置され得る。

このように、第２方向に配置されたセンシングデータ配線Ｖｄｒ２、Ｖｄｒ３は、別途の領域に配線を配置するのではなく、（ＤＲＤ方式でない）一般的な表示装置でデータ配線ＤＬ２、ＤＬ３が配置される領域に配置され得るため、本発明の第１実施例に係る表示パネルは、フォトタッチセンサを配置するために別途の配線領域を設計する必要がない。従って、開口率の減少を最小化できる。

即ち、本発明の第１実施例に係る表示装置は、ＤＲＤ方式でサブ画素Ｂ、Ｇ、Ｒが構成されるため、別途のセンシングデータ配線Ｖｄｒ２、Ｖｄｒ３を配置する領域を設ける必要がなく、（ＤＲＤ方式でない）一般的な表示装置にフォトタッチセンサを備える場合に比べて第２方向への開口率の減少を最小化させられる。

画素薄膜トランジスタＴＰｘは、ゲート配線ＧＬ２、ＧＬ３に連結された第１ゲート電極１２１ａ、第１アクティブ層（図示しない）及びデータ配線ＤＬ２、ＤＬ３から分岐された第１ソース電極１２２ａと、第１ソース電極１２２ａと離隔配置された第１ドレイン電極１２３ａを含んで構成され得る。このとき、第１ドレイン電極１２３ａは、第１コンタクトホールを通して画素電極ライン１１８ｌに電気的に接続できる。

センシングデータ配線Ｖｄｒ２、Ｖｄｒ３は、データ配線ＤＬ２、ＤＬ３の間に配置されてもよく、センサ薄膜トランジスタＴｓｓと連結されてセンサ薄膜トランジスタＴｓｓにセンサ駆動信号またはセンサ駆動電圧を印加してもよい。センサ薄膜トランジスタＴｓｓに印加されるセンサ駆動電圧は、タッチ駆動回路、またはタイミングコントローラから印加され得る。

このとき、センサ薄膜トランジスタＴｓｓは、センシングストレージ配線Ｖｓｔ２に連結された第２ゲート電極１２１ｂ、第２アクティブ層及びセンシングデータ配線Ｖｄｒ２、Ｖｄｒ３から分岐された第２ソース電極１２２ｂと、第２ソース電極１２２ｂと離隔配置された第２ドレイン電極１２３ｂを含んで構成され得る。

光源の波長帯（ｗａｖｅｌｅｎｇｔｈ ｒａｎｇｅ）を考慮して、本発明に係るセンサ薄膜トランジスタＴｓｓは、赤色光源で反応する赤色センサ薄膜トランジスタ、または緑色光源で反応する緑色センサ薄膜トランジスタで構成され得るが、本発明は、これに限定されるものではない。

センサ薄膜トランジスタＴｓｓは、センシングデータ配線Ｖｄｒ２、Ｖｄｒ３を基準に対称となるように両側サブ画素Ｂ、Ｇ、Ｒにそれぞれ備えられ得る。ただし、本発明は、これに限定されるものではない。このように構成される表示パネルの断面構造をより詳細に説明する。

図４ａは、図３に示された表示パネルのＡ−Ａ’線に沿った断面図であり、図４ｂは、図３に示された表示パネルのＢ−Ｂ’線に沿った断面図である。このとき、図４ａの左側には、センサ薄膜トランジスタが示されており、右側には、ストレージキャパシタが示されている場合を例示している。また、図４ｂには、画素薄膜トランジスタが示されている場合を例示しているが、本発明は、これに限定されるものではない。

図４ａ及び図４ｂを参照すると、基板１１０上には、第１ゲート電極１２１ａ、第２ゲート電極１２１ｂ、センシングストレージ配線Ｖｓｔ２、ゲート配線ＧＬ２、及び共通配線ＣＬ２が配置され得る。

センシングストレージ配線Ｖｓｔ２は、ゲート配線ＧＬ２及び共通配線ＣＬ２と共に基板１１０上に第１方向に配置され得る。このとき、第１ゲート電極１２１ａは、ゲート配線ＧＬ２から分岐されてゲート配線ＧＬ２の一部を構成できる。また、第２ゲート電極１２１ｂは、センシングストレージ配線Ｖｓｔ２から分岐されてセンシングストレージ配線Ｖｓｔ２の一部を構成できる。

第１ゲート電極１２１ａ、第２ゲート電極１２１ｂ、センシングストレージ配線Ｖｓｔ２、ゲート配線ＧＬ２、及び共通配線ＣＬ２は、同一の金属物質で構成されてもよく、例えば、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、クロム（Ｃｒ）、金（Ａｕ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、銅（Ｃｕ）、及びネオジム（Ｎｄ）からなる群から選択されたいずれか一つまたはこれらの合金から構成されてもよい。

第１ゲート電極１２１ａ、第２ゲート電極１２１ｂ、センシングストレージ配線Ｖｓｔ２、ゲート配線ＧＬ２、及び共通配線ＣＬ２上には、ゲート絶縁膜１１５ａが配置され得る。ゲート絶縁膜１１５ａは、例えば、シリコン酸化膜（ＳｉＯｘ）、シリコン窒化膜（ＳｉＮｘ）、またはこれらの多層構造からなり得る。
ゲート絶縁膜１１５ａ上には、第１アクティブ層１２４ａと第２アクティブ層１２４ｂ及び半導体層１２４が配置され得る。

第１アクティブ層１２４ａと第２アクティブ層１２４ｂ及び半導体層１２４は、例えば、非晶質シリコン、多結晶シリコン、低温ポリシリコン、及び酸化物半導体等のような半導体物質のいずれか一つの半導体物質からなり得る。

第１アクティブ層１２４ａと第２アクティブ層１２４ｂは、互いに異なる半導体物質からなってもよい。一例として、第１アクティブ層１２４ａは酸化物半導体からなり、第２アクティブ層１２４ｂは非晶質シリコンからなってもよい。ただし、本発明は、これに限定されるものではない。

酸化物半導体としては、ゲルマニウム（Ｇｅ）、スズ（Ｓｎ）、鉛（Ｐｂ）、インジウム（Ｉｎ）、チタン（Ｔｉ）、ガリウム（Ｇａ）、及びアルミニウム（Ａｌ）からなる群から選択された一つ以上の物質及び亜鉛（Ｚｎ）を含む酸化物半導体にシリコン（Ｓｉ）が加えられた物質からなり得る。一例として、第１アクティブ層１２４ａは、インジウム亜鉛複合酸化物（ＩｎＺｎＯ）にシリコンイオンが加えられたシリコン酸化インジウム亜鉛（Ｓｉ−ＩｎＺｎＯ：ＳＩＺＯ）からなってもよい。

第１アクティブ層１２４ａがＳＩＺＯからなる場合、第１アクティブ層１２４ａで亜鉛（Ｚｎ）、インジウム（Ｉｎ）、及びシリコン（Ｓｉ）原子の全含量に対するシリコン（Ｓｉ）原子の含量の組成比は、約０．００１重量％（ｗｔ％）〜約３０ｗｔ％であってもよい。シリコン（Ｓｉ）原子の含量が高くなるほど、電子生成を制御する役割が強くなり、移動度が低くなり得るが、その素子の安定性は、さらに良くなり得る。

酸化物半導体としては、前述した物質以外に、リチウム（Ｌｉ）またはカリウム（Ｋ）のようなＩ族元素、マグネシウム（Ｍｇ）、カルシウム（Ｃａ）またはストロンチウム（Ｓｒ）のようなＩＩ族元素、ガリウム（Ｇａ）、アルミニウム（Ａｌ）、インジウム（Ｉｎ）またはイットリウム（Ｙ）のようなＩＩＩ族元素、チタン（Ｔｉ）、ジルコニウム（Ｚｒ）、シリコン（Ｓｉ）、スズ（Ｓｎ）またはゲルマニウム（Ｇｅ）のようなＩＶ族元素、タンタル（Ｔａ）、バナジウム（Ｖ）、ニオブ（Ｎｂ）またはアンチモン（Ｓｂ）のようなＶ族元素、ランタン（Ｌａ）、セリウム（Ｃｅ）、ネオジム（Ｎｄ）、プロメチウム（Ｐｍ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、プラセオジム（Ｐｒ）またはルテチウム（Ｌｕ）のようなランタン（Ｌｎ）系列元素等がさらに含まれてもよい。

第１アクティブ層１２４ａ上には、データ配線から分岐された第１ソース電極１２２ａ、及び第１ソース電極１２２ａから離隔された第１ドレイン電極１２３ａが配置され得る。

また、半導体層１２４上には、第１ドレイン電極１２３ａから延びたストレージ電極１３０が配置され得る。ストレージ電極１３０は、共通配線ＣＬの上部で共通配線ＣＬとオーバーラップされて画素ストレージキャパシタを構成できる。

また、第２アクティブ層１２４ｂ上には、センシングデータ配線から分岐された第２ソース電極１２２ｂ、及び第２ソース電極１２２ｂから離隔された第２ドレイン電極１２３ｂが配置され得る。第２ドレイン電極１２３ｂは、第１ドレイン電極１２３ａに電気的に接続されて画素ストレージキャパシタを共有できる。

第１ゲート電極１２１ａ、第１ソース電極１２２ａと第１ドレイン電極１２３ａ及び第１アクティブ層１２４ａは、画素薄膜トランジスタＴＰｘを構成できる。即ち、第１ソース電極１２２ａが画素薄膜トランジスタＴＰｘの第１電極になる一方、第１ドレイン電極１２３ａが画素薄膜トランジスタＴＰｘの第２電極になり得る。

第２ゲート電極１２１ｂ、第２ソース電極１２２ｂと第２ドレイン電極１２３ｂ及び第２アクティブ層１２４ｂは、センサ薄膜トランジスタＴｓｓを構成できる。この場合、第２ソース電極１２２ｂがセンサ薄膜トランジスタＴｓｓの第２電極になり、第２ドレイン電極１２３ｂがセンサ薄膜トランジスタＴｓｓの第１電極になり得る。

このとき、センサ薄膜トランジスタＴｓｓは、赤色光源に反応する赤色センサ薄膜トランジスタまたは緑色光源に反応する緑色センサ薄膜トランジスタを構成できる。

第１ソース電極１２２ａ、第１ドレイン電極１２３ａ、ストレージ電極１３０、第２ソース電極１２２ｂ、第２ドレイン電極１２３ｂ、データ配線、及びセンシングデータ配線は、例えば、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、クロム（Ｃｒ）、金（Ａｕ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、ネオジム（Ｎｄ）、及び銅（Ｃｕ）からなる群から選択されたいずれか一つまたはこれらの合金からなり得る。

そして、第１ソース電極１２２ａ、第１ドレイン電極１２３ａ、ストレージ電極１３０、第２ソース電極１２２ｂ、第２ドレイン電極１２３ｂ、データ配線、及びセンシングデータ配線上には、層間絶縁膜１１５ｂが配置され得る。

このとき、層間絶縁膜１１５ｂは、第１ソース電極１２２ａ、第１ドレイン電極１２３ａ、ストレージ電極１３０、第２ソース電極１２２ｂ、第２ドレイン電極１２３ｂ、データ配線、及びセンシングデータ配線と上部層の構成を絶縁するためのものであり、例えば、シリコン酸化膜（ＳｉＯｘ）、シリコン窒化膜（ＳｉＮｘ）、またはこれらの多層からなり得る。

図示はしないが、開口領域の層間絶縁膜１１５ｂ上には、赤色、緑色、及び青色カラーフィルタからなるカラーフィルタ層を配置できる。非開口領域には、カラーフィルタ層を配置しなくてもよく、２個以上のカラーフィルタを積層して遮断層として使用してもよい。遮断層は、赤色カラーフィルタと青色カラーフィルタの積層で構成できるが、本発明は、これに限定されるものではない。

一例として、赤色カラーフィルタと青色カラーフィルタは、後述する第１、第２コンタクトホール１４０ａ、１４０ｂに対応する部分を除く基板１１０の全面に積層され得る。ただし、本発明は、これに限定されるものではなく、基板１１０の全面に積層された後に第１、第２コンタクトホール１４０ａ、１４０ｂを通してパターニングしてもよい。

カラーフィルタ層上には、平坦化膜１１５ｃを配置できる。

平坦化膜１１５ｃは、下部の段差を平坦化するためのものであり、例えば、フォトアクリル（ｐｈｏｔｏ ａｃｒｙｌ）、ポリイミド（ｐｏｌｙｉｍｉｄｅ）、アクリレート系樹脂（ａｃｒｙｌａｔｅ ｒｅｓｉｎ）、ベンゾシクロブテン系樹脂（ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ ｒｅｓｉｎ）等の有機物からなり得る。

平坦化膜１１５ｃ上に画素電極と共通電極を配置できる。また、平坦化膜１１５ｃ上には、画素電極ライン１１８ｌと共通電極ラインを配置できる。

このとき、平坦化膜１１５ｃと層間絶縁膜１１５ｂの一部の領域が除去され、その下部のストレージ電極１３０を露出させる第１コンタクトホール１４０ａを形成できる。また、平坦化膜１１５ｃと層間絶縁膜１１５ｂの他の一部の領域が除去され、第２ドレイン電極１２３ｂを露出させる第２コンタクトホール１４０ｂを形成できる。

従って、ストレージ電極１３０は、第１コンタクトホール１４０ａを通して外部に露出し、第２ドレイン電極１２３ｂは、第２コンタクトホール１４０ｂを通して外部に露出し得る。

第１コンタクトホール１４０ａを通してストレージ電極１３０は画素電極ライン１１８ｌと電気的に接続すると同時に、第２ドレイン電極１２３ｂは第２コンタクトホール１４０ｂを通して画素電極ライン１１８ｌと電気的に接続することで、ストレージ電極１３０と第２ドレイン電極１２３ｂが互いに連結され得る。
画素電極は、共通電極と共に電界を形成し、このように形成された電界により液晶層の液晶分子をチルト（ｔｉｌｔ）して映像を表示するようにできる。画素電極は、同じ間隔で並んで配置されてもよく、複数の画素電極の一端は、第１方向に配置された画素電極ライン１１８ｌに連結されてもよい。画素電極は、開口領域にのみ配置されるのではなく、非開口領域に拡張されて配置されてもよい。

共通電極は、同じ間隔で並んで配置されてもよく、複数の共通電極の一端は、第１方向に配置された共通電極ラインに連結されてもよい。共通電極は、開口領域内に画素電極と交互に配置されてもよい。

共通電極と画素電極は、同一の層に配置され得るが、本発明は、これに限定されるものではなく、互いに異なる層に配置されてもよい。

共通電極と画素電極及び画素電極ライン１１８ｌと共通電極ラインは、透明導電膜からなり得る。透明導電膜は、例えば、ＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）またはＩＺＯ（Ｉｎｄｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ）のように透明でありながらも導電性を有する材料であってよい。

このように、本発明の第１実施例は、センサ薄膜トランジスタＴｓｓに入射した所定光源に応答して第２アクティブ層１２４ｂに漏れ電流が発生し、発生した漏れ電流は、画素ストレージキャパシタに格納され得る。

画素ストレージキャパシタに格納された漏れ電流は、センシングデータ配線に所定電圧が印加される場合、該当するサブ画素に所定イメージが表示され得る。
従って、本発明は、フォトセンシング及び自己イメージ（ｓｅｌｆ−ｉｍａｇｅ）表現が可能であり、レーザポインタの視認性を向上させる効果を奏する。特に、本発明の第１実施例は、回路追加や信号処理を追加することなくセンサ薄膜トランジスタＴｓｓだけを追加すればよいため、工程及びコストが節減できる。

本発明の第１実施例は、リードアウト配線の代わりに該当するサブ画素に所定イメージを表示してフォトセンシングを具現することで、データ信号の変化によるノイズの影響を受けず、パネルのインチ及び解像度の増加に有利であり、サブ画素当たりにセンサ薄膜トランジスタＴｓｓを配置し、フォトセンシングの高い正確度を有する効果を提供する。

このとき、本発明の第１実施例は、１個のサブ画素毎に１個のセンサ薄膜トランジスタＴｓｓが配置される場合を例に挙げているが、本発明は、これに限定されるものではない。本発明は、２個のサブ画素毎に１個のセンサ薄膜トランジスタＴｓｓが配置される場合にも適用可能であり、これを本発明の第２実施例を通して以下に詳細に説明する。

図５は、本発明の第２実施例に係る表示パネルの一部を例で示す等価回路図である。図５に示された本発明の第２実施例は、２個のサブ画素毎に１個のセンサ薄膜トランジスタが備えられた場合を例に挙げているが、本発明は、これに限定されるものではない。

図６は、本発明の第２実施例に係る表示パネルの一部を例で示す平面図である。図６は、図５のＢ部分に対する表示パネルの平面構造を概略的に示している。一例として、図６は、８個のサブ画素の一部を示している。図６は、青色サブ画素Ｂ、緑色サブ画素Ｇ、及び赤色サブ画素Ｒが順に繰り返し配列されたものを例に挙げているが、本発明は、これに限定されるものではない。

まず、図５を参照すると、本発明の第２実施例に係る表示パネルは、複数のサブ画素が配置されて画像を表示し、２個のサブ画素毎に１個のセンサ薄膜トランジスタＴｓｓが配置され、入射した光を感知してタッチを認識できる。

詳細に図示しないが、表示パネルには、複数のサブ画素が配置され、サブ画素それぞれは、赤色、緑色、及び青色のサブ画素のいずれか一つであってよい。

複数のサブ画素は、ＤＲＤ（Ｄｏｕｂｌｅ Ｒａｔｅ Ｄｒｉｖｉｎｇ）方式で配置され得る。より詳細には、複数のサブ画素のうち隣接するように配置されたサブ画素、例えば、第１列（ｃｏｌｕｍｎ）のサブ画素と第２列のサブ画素は、同一のデータ配線ＤＬ１、ＤＬ２、ＤＬ３である第１データ配線ＤＬ１と電気的に接続され、第１行（ｒｏｗ）のサブ画素と第２行のサブ画素は、互いに異なるゲート配線ＧＬ１、ＧＬ２、ＧＬ３、ＧＬ４、例えば、それぞれ第１ゲート配線ＧＬ１と第２ゲート配線ＧＬ２に連結され得る。

このとき、ＤＲＤ構造であるので、共通配線ＣＬ１、ＣＬ２、ＣＬ３、ＣＬ４以外にデータ配線ＤＬ１、ＤＬ２、ＤＬ３の間に垂直共通配線を配置する場合、共通配線ＣＬ１、ＣＬ２、ＣＬ３、ＣＬ４の総抵抗を画期的に減らすことができる。ただし、本発明は、これに限定されるものではない。

このように、第１方向に共通配線ＣＬ１、ＣＬ２、ＣＬ３、ＣＬ４とゲート配線ＧＬ１、ＧＬ２、ＧＬ３、ＧＬ４及びセンシングストレージ配線Ｖｓｔ１、Ｖｓｔ２、Ｖｓｔ３を備えてもよい。

また、第１方向と異なる第２方向にデータ配線ＤＬ１、ＤＬ２、ＤＬ３及びセンシングデータ配線Ｖｄｒ１、Ｖｄｒ２、Ｖｄｒ３、Ｖｄｒ４を備えてもよい。

センシングデータ配線Ｖｄｒ１、Ｖｄｒ２、Ｖｄｒ３、Ｖｄｒ４は、センサ薄膜トランジスタＴｓｓにセンサデータ信号、即ち、フォトタッチセンサ駆動信号を伝達する配線である。

図５を参照すると、複数のサブ画素それぞれは、画素薄膜トランジスタＴＰｘ、画素薄膜トランジスタＴＰｘと並列接続された画素キャパシタＣｌｃ、及び画素ストレージキャパシタＣｓｔを含むことができる。

また、本発明の第２実施例に係るサブ画素は、２個のサブ画素毎に画素ストレージキャパシタＣｓｔに連結されたセンサ薄膜トランジスタＴｓｓをさらに含むことを特徴とする。

図示はしないが、それぞれのサブ画素は、画素薄膜トランジスタＴＰｘと電気的に接続された画素電極、共通電圧を供給する共通電極、及び画素電極と共通電極により垂直電界または水平電界によってチルトされる液晶が配置された液晶層で構成され得る。

このとき、画素薄膜トランジスタＴＰｘは、該当するゲート配線ＧＬ１、ＧＬ２、ＧＬ３、ＧＬ４から印加されるゲート信号に応答して、該当するデータ配線ＤＬ１、ＤＬ２、ＤＬ３から印加されるデータ信号を画素キャパシタＣｌｃ及び画素ストレージキャパシタＣｓｔに格納できる。

このように画素キャパシタＣｌｃに格納されたデータ信号によって液晶が駆動され得、画素ストレージキャパシタＣｓｔは、画素キャパシタＣｌｃのデータ信号を安定して維持させられる。

このとき、本発明の第２実施例に係る表示パネルが液晶パネルである場合を例に説明したが、本発明は、これに限定されるものではない。例えば、本発明の第２実施例に係る表示パネルは、有機発光表示パネルであってよく、有機発光表示パネルである場合、画素薄膜トランジスタＴＰｘと接続されたアノード（ａｎｏｄｅ）、有機物からなる発光層、及びカソード（ｃａｔｈｏｄｅ）を含んでもよい。

前述したように、本発明の第２実施例は、センシングのためのセンシングデータ配線Ｖｄｒ１、Ｖｄｒ２、Ｖｄｒ３、Ｖｄｒ４と、センシングストレージ配線Ｖｓｔ１、Ｖｓｔ２、Ｖｓｔ３を備えることを特徴とする。

また、画素薄膜トランジスタＴＰｘとセンサ薄膜トランジスタＴｓｓのストレージキャパシタ、即ち、画素ストレージキャパシタＣｓｔを共有することで、リードアウト配線等の別途の回路や信号処理なしにフォトセンシングが可能であることを特徴とする。また、本発明の第２実施例は、センサストレージ（ｓｔｏｒａｇｅ）と画素ストレージの共用化を通してセンシング信号をサブ画素にディスプレイすることを特徴とする。

即ち、センシングストレージ配線Ｖｓｔ１、Ｖｓｔ２、Ｖｓｔ３には、チャンネルをオフ（ｏｆｆ）するための電圧を印加できる。そして、センシングデータ配線Ｖｄｒ１、Ｖｄｒ２、Ｖｄｒ３、Ｖｄｒ４には、センサ薄膜トランジスタＴｓｓの駆動時、サブ画素に印加しようとする特定電圧を印加できる。このとき、センサ薄膜トランジスタＴｓｓにレーザのような強い光が入射すると、センサ薄膜トランジスタＴｓｓの漏れ電流（Ｉｏｆｆ）が増加するようになり、センシングデータ配線Ｖｄｒ１、Ｖｄｒ２、Ｖｄｒ３、Ｖｄｒ４の電圧がサブ画素に伝達され、センシングデータ配線Ｖｄｒ１、Ｖｄｒ２、Ｖｄｒ３、Ｖｄｒ４による階調をレーザ入射領域、即ち、複数のサブ画素にディスプレイできる。

このとき、本発明の第２実施例は、２個のサブ画素毎に１個のセンサ薄膜トランジスタＴｓｓが備えられた場合を例に挙げているが、本発明は、これに限定されるものではない。

さらに、図６を参照すると、各サブ画素Ｂ、Ｇ、Ｒは、画素電極１１８と共通電極１０８により画像が表示されるようにする開口領域、及び画像が表示されず開口領域の画素電極１１８と共通電極１０８の駆動のための駆動素子、例えば、画素薄膜トランジスタＴＰｘ等が配置された非開口領域を含むことができる。
開口領域には、画素電極１１８と共通電極１０８を配置できる。画素電極１１８は、共通電極１０８と共に電界を形成し、このように形成された電界により液晶層の液晶分子がチルト（ｔｉｌｔ）されて映像を表示するようにすることができる。画素電極１１８は、同じ間隔で並んで配置されてもよく、複数の画素電極１１８の一端は、第１方向に配置された画素電極ライン１１８ｌに連結されてもよい。

画素電極１１８は、開口領域にのみ配置されるのではなく、非開口領域にも拡張されて配置され得る。

共通電極１０８は、同じ間隔で並んで配置されてもよく、複数の共通電極１０８の一端は、第１方向に配置された共通電極ライン１０８ｌに連結されてもよい。共通電極１０８は、開口領域内に画素電極１１８と交互に配置されてもよい。
画素電極ライン１１８ｌと共通電極ライン１０８ｌは、サブ画素Ｂ、Ｇ、Ｒの上部、または下部に対向して配置され得る。

そして、共通電極１０８は、一例として、データ配線ＤＬ２、ＤＬ３とセンシングデータ配線Ｖｄｒ２、Ｖｄｒ３上にデータ配線ＤＬ２、ＤＬ３とセンシングデータ配線Ｖｄｒ２、Ｖｄｒ３を覆うように配置されてもよい。ただし、本発明は、これに限定されるものではない。

一方、非開口領域には、複数のゲート配線ＧＬ２、ＧＬ３、複数のデータ配線ＤＬ２、ＤＬ３、複数の共通配線ＣＬ２、ＣＬ３、センシングデータ配線Ｖｄｒ２、Ｖｄｒ３、センシングストレージ配線Ｖｓｔ２、画素薄膜トランジスタＴＰｘ、センサ薄膜トランジスタＴｓｓ、及びストレージキャパシタが配置され得る。

また、図示はしないが、第２方向に配置されたデータ配線ＤＬ２、ＤＬ３及びセンシングデータ配線Ｖｄｒ２、Ｖｄｒ３の少なくとも一側には、光を遮蔽する遮蔽配線が各配線を包むように配置され得る。

第２方向に配置されたセンシングデータ配線Ｖｄｒ２、Ｖｄｒ３は、別途の領域に配線を配置するのではなく、（ＤＲＤ方式でない）一般的な表示装置でデータ配線ＤＬ２、ＤＬ３が配置される領域に配置され得るため、本発明の第２実施例に係る表示パネルは、フォトタッチセンサを配置するために別途の配線領域を設計する必要がない。従って、開口率の減少を最小化できる。

即ち、本発明の第２実施例に係る表示装置は、ＤＲＤ方式でサブ画素Ｂ、Ｇ、Ｒが構成されるため、別途のセンシングデータ配線Ｖｄｒ２、Ｖｄｒ３を配置する領域を設ける必要がなく、（ＤＲＤ方式でない）一般的な表示装置にフォトタッチセンサを備える場合に比べて第２方向への開口率の減少を最小化できる。

画素薄膜トランジスタＴＰｘは、ゲート配線ＧＬ２、ＧＬ３に連結された第１ゲート電極１２１ａ、第１アクティブ層（図示しない）及びデータ配線ＤＬ２、ＤＬ３から分岐された第１ソース電極１２２ａと、第１ソース電極１２２ａと離隔配置された第１ドレイン電極１２３ａを含んで構成され得る。このとき、第１ドレイン電極１２３ａは、第１コンタクトホールを通して画素電極ライン１１８ｌに電気的に接続できる。

センシングデータ配線Ｖｄｒ２、Ｖｄｒ３は、データ配線ＤＬ２、ＤＬ３の間に配置されてもよく、センサ薄膜トランジスタＴｓｓと連結されてセンサ薄膜トランジスタＴｓｓにセンサ駆動信号またはセンサ駆動電圧を印加してもよい。センサ薄膜トランジスタＴｓｓに印加されるセンサ駆動電圧は、タッチ駆動回路、またはタイミングコントローラから印加され得る。

このとき、センサ薄膜トランジスタＴｓｓは、センシングストレージ配線Ｖｓｔ２に連結された第２ゲート電極１２１ｂ、第２アクティブ層及びセンシングデータ配線Ｖｄｒ２、Ｖｄｒ３から分岐された第２ソース電極１２２ｂと、第２ソース電極１２２ｂと離隔配置された第２ドレイン電極１２３ｂを含んで構成され得る。

光源の波長帯（ｗａｖｅｌｅｎｇｔｈ ｒａｎｇｅ）を考慮して、本発明に係るセンサ薄膜トランジスタＴｓｓは、赤色光源で反応する赤色センサ薄膜トランジスタ、または緑色光源で反応する緑色センサ薄膜トランジスタで構成され得るが、本発明は、これに限定されるものではない。

センサ薄膜トランジスタＴｓｓは、センシングデータ配線Ｖｄｒ２、Ｖｄｒ３を基準に対称となるように両側サブ画素Ｂ、Ｇ、Ｒにそれぞれ備えられ得る。ただし、本発明の第２実施例の場合、一つのサブ画素、一例として、図６に示されたように、偶数番目のサブ画素では、センサ薄膜トランジスタＴｓｓが画素ストレージキャパシタ、即ち、画素電極ライン１１８ｌに連結されないのに対し、他の一つのサブ画素、一例として、奇数番目のサブ画素では、センサ薄膜トランジスタＴｓｓが画素電極ライン１１８ｌに連結されることを特徴とする。

一方、本発明は、センシングデータ配線に印加する電圧及びセンシングデータ配線の配置設計によってフォトセンシングされるサブ画素に様々なカラーのイメージをディスプレイできる。これを、図面を参照して詳細に説明する。

図７ａは、センシングデータ配線の配置を例で示す図であり、図７ｂは、本発明の第１、第２実施例に係る表示装置において、センシングデータ電圧条件によるイメージ結果を示す表である。

図７ａを参照すると、一例として、本発明に係るセンシングデータ配線Ｒｅｄ Ｖｄｒ、Ｇｒｅｅｎ Ｖｄｒ、Ｂｌｕｅ Ｖｄｒは、赤色、緑色、及び青色サブ画素別に束ねて、３個の外部配線を通してそれぞれ赤色、緑色、及び青色サブ画素にセンシングデータ電圧（Ｖｄｒ電圧）を印加することができる。

図７ｂを参照すると、赤色、緑色、及び青色サブ画素（Ｒ、Ｇ、Ｂ）別に所定のＶｄｒ電圧を印加する場合、本発明の第１、第２実施例によって様々なカラーのイメージがディスプレイされることが分かる。

１個のサブ画素（Ｒ、Ｇ、Ｂ）毎に１個のセンサ薄膜トランジスタが配置される本発明の第１実施例の場合に、マゼンタ色（ｍａｇｅｎｔａ）、黄色（ｙｅｌｌｏｗ）、青緑色（ｃｙａｎ）、黒色（ｂｌａｃｋ）、または白色（ｗｈｉｔｅ）のカラーを具現できる。

２個のサブ画素（Ｒ、Ｇ、Ｂ）毎に１個のセンサ薄膜トランジスタが配置される本発明の第２実施例の場合は、赤色（ｒｅｄ）、緑色（ｇｒｅｅｎ）、青色（ｂｌｕｅ）、黒色（ｂｌａｃｋ）、または白色（ｗｈｉｔｅ）のカラーを具現できる。

一例として、ケース１のように、赤色、緑色、及び青色サブ画素（Ｒ、Ｇ、Ｂ）にＶｄｒ電圧として共通電圧（Ｖｃｏｍ）を印加する場合、第１、第２実施例でドットカラーと具現カラーはいずれも黒色（ｂｌａｃｋ）がディスプレイされることが分かる。

ケース２のように、赤色サブ画素（Ｒ）及び緑色、青色サブ画素（Ｇ、Ｂ）にＶｄｒ電圧としてそれぞれ２５５グレー画素駆動電圧（Ｖｄｄ）及び共通電圧（Ｖｃｏｍ）を印加する場合、第１実施例では、ドットカラー及び具現カラーがそれぞれ赤色（ｒｅｄ）＋青色（ｂｌｕｅ）及びマゼンタ色（ｍａｇｅｎｔａ）がディスプレイされるのに対し、第２実施例では、ドットカラー及び具現カラーはいずれも赤色（ｒｅｄ）がディスプレイされることが分かる。

ケース３のように、緑色サブ画素（Ｇ）及び赤色、青色サブ画素（Ｒ、Ｂ）にＶｄｒ電圧としてそれぞれ２５５グレー画素駆動電圧（Ｖｄｄ）及び共通電圧（Ｖｃｏｍ）を印加する場合、第１実施例では、ドットカラー及び具現カラーがそれぞれ緑色（ｇｒｅｅｎ）＋赤色（ｒｅｄ）及び黄色（ｙｅｌｌｏｗ）がディスプレイされるのに対し、第２実施例では、ドットカラー及び具現カラーはいずれも緑色（ｇｒｅｅｎ）がディスプレイされることが分かる。

ケース４のように、青色サブ画素（Ｂ）及び赤色、緑色サブ画素（Ｒ、Ｇ）にＶｄｒ電圧としてそれぞれ２５５グレー画素駆動電圧（Ｖｄｄ）及び共通電圧（Ｖｃｏｍ）を印加する場合、第１実施例では、ドットカラー及び具現カラーがそれぞれ青色（ｂｌｕｅ）＋緑色（ｇｒｅｅｎ）及び青緑色（ｃｙａｎ）がディスプレイされるのに対し、第２実施例では、ドットカラー及び具現カラーはいずれも青色（ｂｌｕｅ）がディスプレイされることが分かる。

また、ケース５のように、赤色、緑色、及び青色サブ画素（Ｒ、Ｇ、Ｂ）にＶｄｒ電圧として２５５グレー画素駆動電圧（Ｖｄｄ）を印加する場合、第１、第２実施例でドットカラーと具現カラーはいずれも白色（ｗｈｉｔｅ）がディスプレイされることが分かる。

図８ａは、センシングデータ配線の他の配置を例で示す図であり、図８ｂは、本発明の第１実施例に係る表示装置において、センシングデータ電圧条件によるイメージ結果を示す表である。

図８ａを参照すると、一例として、本発明に係るセンシングデータ配線Ｖｄｒは、赤色、緑色、及び青色サブ画素に関係なく一つに束ねて、１個の外部配線を通して赤色、緑色、及び青色サブ画素にセンシングデータ電圧（Ｖｄｒ電圧）を印加することができる。

図８ｂを参照すると、赤色、緑色、及び青色サブ画素（Ｒ、Ｇ、Ｂ）別に所定のＶｄｒ電圧を印加する場合、本発明の第１実施例で黒色（ｂｌａｃｋ）または白色（ｗｈｉｔｅ）のイメージがディスプレイされることが分かる。

一例として、ケース１のように、赤色、緑色、及び青色サブ画素（Ｒ、Ｇ、Ｂ）にＶｄｒ電圧として共通電圧（Ｖｃｏｍ）を印加する場合、第１実施例でドットカラーと具現カラーはいずれも黒色（ｂｌａｃｋ）がディスプレイされることが分かる。

そして、ケース２のように、赤色、緑色、及び青色サブ画素（Ｒ、Ｇ、Ｂ）にＶｄｒ電圧として２５５グレー画素駆動電圧（Ｖｄｄ）を印加する場合、第１実施例でドットカラーと具現カラーはいずれも白色（ｗｈｉｔｅ）がディスプレイされることが分かる。

以下、ドットイメージを白色（ｗｈｉｔｅ）で具現する場合のセンシングデータ電圧条件による充電シミュレーション（ｃｈａｒｇｉｎｇ ｓｉｍｕｌａｔｉｏｎ）の結果を詳細に説明する。

図９は、背景（ｂａｃｋｇｒｏｕｎｄ）１２７グレーの場合、時間による電圧の変動を例で示すグラフである。図１０ａ乃至図１０ｃは、図９の場合に予想されるイメージを例で示す図である。

図１０ａ乃至図１０ｃは、背景１２７グレーにドットイメージでそれぞれ白色（ｗｈｉｔｅ）、赤色（ｒｅｄ）、及び緑色（ｇｒｅｅｎ）がディスプレイされる場合を例として示している。

背景１２７グレー、即ち、画素充電電圧が１２７グレーであり、液晶電圧（Ｖｌｃ）が３．６Ｖである場合に、図９のように、センシングデータ電圧として約１３Ｖを印加すると、＋極性に充電されたサブ画素の場合は、約２ｍｓ以内に充電されることが分かる。

これに対して、−極性の場合、電圧増加によって輝度が共通電圧（Ｖｃｏｍ）レベルまで減少してから増加して約６ｍｓ以内に充電されることが分かる。

一例として、レーザポインタの直径を２ｍｍと仮定する場合、約９ｘ３のドットサブ画素が含まれるので、１フレームの間に変動する＋／−極性の平均輝度でイメージを表現できる。

このとき、フレーム変更時、サブ画素がリフレッシュ（ｒｅｆｒｅｓｈ）されて自己イメージがちらつく現象と認知され得る。

図１１は、背景０グレーの場合、時間による電圧の変動を例で示すグラフである。図１２ａ乃至図１２ｃは、図１１の場合に予想されるイメージを例で示す図である。

図１２ａ乃至図１２ｃは、背景０グレーにドットイメージでそれぞれ白色（ｗｈｉｔｅ）、赤色（ｒｅｄ）、及び緑色（ｇｒｅｅｎ）がディスプレイされる場合を例として示している。

背景０グレー、即ち、画素充電電圧が０グレーであり、平均電圧（Ｖｒｍｓ）が６．５Ｖである場合に、図１１のように、センシングデータ電圧として約１３Ｖを印加すると、＋極性と−極性に関係なく同じタイミングでサブ画素に充電されることが分かる。

このとき、平均電圧（Ｖｒｍｓ）基準に０Ｖから電圧が上昇して完全に充電されるまで約７ｍｓの時間が必要となることが分かる。

この場合にも、フレーム変更時、サブ画素がリフレッシュ（ｒｅｆｒｅｓｈ）されて自己イメージがちらつく現象と認知できる。

以下、ドットイメージを黒色（ｂｌａｃｋ）で具現する場合のセンシングデータ電圧条件による充電シミュレーション（ｃｈａｒｇｉｎｇ ｓｉｍｕｌａｔｉｏｎ）の結果を詳細に説明する。

図１３は、背景２５５グレーの場合、時間による電圧の変動を例に挙げて示すグラフである。図１４は、図１３の場合に予想されるイメージを例で示す図である。

図１４は、背景２５５グレーにドットイメージで黒色（ｂｌａｃｋ）がディスプレイされる場合を例で示している。背景２５５グレー、即ち、画素充電電圧が２５５グレーであり、平均電圧（Ｖｒｍｓ）が６．５Ｖである場合に、図１３のように、センシングデータ電圧として約６．５Ｖを印加すると、＋極性と−極性による放電（ｄｉｓｃｈａｒｇｉｎｇ）に偏差が発生し、約７ｍｓ以内に完全放電されることが分かる。

白色（ｗｈｉｔｅ）のイメージを具現する時と同様に、＋極性と−極性による輝度偏差で、フレーム変更時、自己イメージがちらつく現象と認知され得る。

黒色（ｂｌａｃｋ）イメージ表現の場合、約７１グレー水準のイメージでディスプレイされ得る。

図１５は、背景１２７グレーの場合、時間による電圧の変動を例に挙げて示すグラフである。図１６は、図１５の場合に予想されるイメージを例で示す図である。

図１６は、背景１２７グレーにドットイメージで黒色（ｂｌａｃｋ）がディスプレイされる場合を例で示している。背景１２７グレー、即ち、画素充電電圧が１２７グレーであり、平均電圧（Ｖｒｍｓ）が６．５Ｖである場合に、図１５のように、＋極性と−極性による放電（ｄｉｓｃｈａｒｇｉｎｇ）偏差がほとんど発生せず、約４ｍｓ以内に完全放電されることが分かる。

黒色（ｂｌａｃｋ）イメージ表現の場合、約１４グレー水準のイメージでディスプレイされ得る。

このように、本発明は、全ての光源により充電、または放電されたサブ画素がフレーム変更によるリフレッシュ（ｒｅｆｒｅｓｈ）でちらつく現象が発生することが分かる。

本発明の例示的な実施例は、下記のように説明され得る。

前述したような課題を解決するために、本発明の一実施例に係る表示装置は、第１方向に配置される複数のゲート配線、前記第１方向と異なる第２方向に配置され、前記複数のゲート配線と共に複数のサブ画素を定義する複数のデータ配線、前記第１方向に配置されるセンシングストレージ配線、前記第２方向に配置されるセンシングデータ配線、前記ゲート配線に連結された第１ゲート電極、前記データ配線に接続された第１ソース電極、及び前記第１ソース電極に離隔配置された第１ドレイン電極を含む画素薄膜トランジスタ、及び前記センシングストレージ配線に連結された第２ゲート電極、前記センシングデータ配線に電気的に接続された第２ソース電極、及び前記第２ソース電極に離隔配置された第２ドレイン電極を含むセンサ薄膜トランジスタを含み、前記第２ドレイン電極は、前記第１ドレイン電極に電気的に接続され、画素ストレージキャパシタを共有できる。
本発明の他の特徴によれば、表示装置は、前記第１方向に配置される複数の共通配線をさらに含むことができる。

本発明のまた他の特徴によれば、表示装置は、前記第１ドレイン電極が延びて構成されたストレージ電極をさらに含むことができる。

本発明のまた他の特徴によれば、前記ストレージ電極は、前記共通配線の上部で前記共通配線とオーバーラップされて前記画素ストレージキャパシタを構成できる。

本発明のまた他の特徴によれば、表示装置は、前記第１ゲート電極と前記第２ゲート電極の上部に備えられた絶縁膜、及び前記第１、第２ソース電極と前記第１、第２ドレイン電極の上部に備えられた少なくとも一つの他の絶縁膜をさらに含むことができる。

本発明のまた他の特徴によれば、表示装置は、前記少なくとも一つの他の絶縁膜の一部の領域が除去され、前記ストレージ電極を露出させる第１コンタクトホール、及び前記少なくとも一つの他の絶縁膜の一部の領域が除去され、前記第２ドレイン電極を露出させる第２コンタクトホールをさらに含むことができる。

本発明のまた他の特徴によれば、前記第１コンタクトホールを通して前記ストレージ電極と電気的に接続し、表示装置は、前記第２コンタクトホールを通して前記第２ドレイン電極と電気的に接続する画素電極ラインをさらに含むことができる。

本発明のまた他の特徴によれば、表示装置は、前記少なくとも一つの他の絶縁膜上に配置される複数の共通電極と画素電極をさらに含むことができる。

本発明のまた他の特徴によれば、前記複数の画素電極の一端は、前記画素電極ラインに連結され得る。

本発明のまた他の特徴によれば、１個の前記サブ画素に１個の前記センサ薄膜トランジスタが配置され得る。

本発明のまた他の特徴によれば、２個の前記サブ画素に１個の前記センサ薄膜トランジスタが配置され得る。

本発明のまた他の特徴によれば、前記センサ薄膜トランジスタは、入射した所定光源に応答して漏れ電流（ｏｆｆ ｃｕｒｒｅｎｔ）が発生し、前記発生した漏れ電流は、前記ストレージキャパシタに格納され得る。

本発明のまた他の特徴によれば、前記ストレージキャパシタに格納された前記漏れ電流は、前記センシングデータ配線の電圧印加によって該当する前記サブ画素に所定イメージをディスプレイできる。

前述したような課題を解決するために、本発明の他の一実施例に係る表示装置は、交差して複数のサブ画素を定義する複数のゲート配線と複数のデータ配線、前記サブ画素に配置される画素薄膜トランジスタ、前記サブ画素に配置される画素ストレージキャパシタ、及び前記画素ストレージキャパシタを共有し、入射した所定光源に応答して該当する前記サブ画素に所定のイメージを具現するセンサ薄膜トランジスタを含むことができる。

本発明の他の特徴によれば、表示装置は、前記ゲート配線と並んだ方向に配置されるセンシングストレージ配線、及び前記データ配線と並んだ方向に配置されるセンシングデータ配線をさらに含むことができる。

本発明のまた他の特徴によれば、前記センサ薄膜トランジスタの第１ゲート電極は、前記センシングストレージ配線に電気的に接続され、前記センサ薄膜トランジスタの第１ソース電極は、前記センシングデータ配線に電気的に接続され得る。

本発明のまた他の特徴によれば、１個の前記サブ画素に１個の前記センサ薄膜トランジスタが配置され得る。

本発明のまた他の特徴によれば、２個の前記サブ画素に１個の前記センサ薄膜トランジスタが配置され得る。

以上、添付の図面を参照して、本発明の実施例をさらに詳細に説明したが、本発明は、必ずしもこのような実施例に限定されるものではなく、本発明の技術思想を外れない範囲内で多様に変形実施され得る。従って、本発明に開示された実施例は、本発明の技術思想を限定するためのものではなく、説明するためのものであり、このような実施例によって本発明の技術思想の範囲が限定されるものではない。それゆえ、以上において記述した実施例は、全ての面で例示的なものであり、限定的ではないものと理解すべきである。本発明の保護範囲は、下記の請求の範囲によって解釈されるべきであり、それと同等な範囲内にある全ての技術思想は、本発明の権利範囲に含まれるものと解釈されるべきである。

Claims (16)

1. 第１方向に配置される複数のゲート配線と、
   前記第１方向と異なる第２方向に配置され、前記複数のゲート配線と共に複数のサブ画素を定義する複数のデータ配線と、
   前記第１方向に配置されるセンシングストレージ配線と、
   前記第２方向に配置されるセンシングデータ配線と、
   前記複数のゲート配線のうちの１つに連結された第１ゲート電極、前記複数のデータ配線のうちの１つに接続された第１ソース電極、及び前記第１ソース電極と離隔して配置された第１ドレイン電極とを含む画素薄膜トランジスタと、
   前記センシングストレージ配線に連結された第２ゲート電極、前記センシングデータ配線に電気的に接続された第２ソース電極、及び前記第２ソース電極と離隔して配置された第２ドレイン電極とを含むセンサ薄膜トランジスタとを含み、
   前記第２ドレイン電極は、前記第１ドレイン電極に電気的に接続され、画素ストレージキャパシタを共有する、表示装置。
2. 前記第１方向に配置される複数の共通配線をさらに含む、請求項１に記載の表示装置。
3. 前記第１ドレイン電極が延びて構成されたストレージ電極をさらに含む、請求項２に記載の表示装置。
4. 前記ストレージ電極は、前記共通配線の上部で前記共通配線と重畳して前記画素ストレージキャパシタを構成する、請求項３に記載の表示装置。
5. 前記第１ゲート電極と前記第２ゲート電極の上部に設けられた絶縁膜と、
   前記第１及び第２ソース電極と前記第１及び第２ドレイン電極の上部に設けられた少なくとも一つの他の絶縁膜とをさらに含む、請求項２に記載の表示装置。
6. 前記少なくとも一つの他の絶縁膜の一部の領域を除去し、前記ストレージ電極を露出させる第１コンタクトホールと、
   前記少なくとも一つの他の絶縁膜の一部の領域を除去し、前記第２ドレイン電極を露出させる第２コンタクトホールとをさらに含む、請求項５に記載の表示装置。
7. 前記第１コンタクトホールを通して前記ストレージ電極と電気的に接続し、前記第２コンタクトホールを通して前記第２ドレイン電極と電気的に接続する画素電極ラインをさらに含む、請求項６に記載の表示装置。
8. 前記少なくとも一つの他の絶縁膜上に配置される複数の共通電極と画素電極をさらに含む、請求項７に記載の表示装置。
9. 前記複数の画素電極の一端は、前記画素電極ラインに連結される、請求項７に記載の表示装置。
10. １個の前記サブ画素に１個の前記センサ薄膜トランジスタが配置される、請求項１に記載の表示装置。
11. ２個の前記サブ画素に１個の前記センサ薄膜トランジスタが配置される、請求項１に記載の表示装置。
12. 前記センサ薄膜トランジスタは、入射した所定光源に応答して漏れ電流（ｏｆｆ ｃｕｒｒｅｎｔ）を発生し、前記発生した漏れ電流は、前記画素ストレージキャパシタに格納される、請求項１に記載の表示装置。
13. 前記画素ストレージキャパシタに格納された前記漏れ電流は、前記センシングデータ配線の電圧印加によって該当する前記サブ画素に所定イメージをディスプレイする、請求項１２に記載の表示装置。
14. 互いに交差して複数のサブ画素を定義する複数のゲート配線と複数のデータ配線と、
    前記ゲート配線と平行に配置されるセンシングストレージ配線と、
    前記データ配線と平行に配置されるセンシングデータ配線と、
    前記サブ画素に配置される、前記複数のゲート配線のうちの１つに連結された第１ゲート電極、前記複数のデータ配線のうちの１つに接続された第１ソース電極、及び前記第１ソース電極と離隔して配置された第１ドレイン電極とを含む画素薄膜トランジスタと、
    前記サブ画素に配置される画素ストレージキャパシタと、
    前記画素ストレージキャパシタを共有し、入射した所定光源に応答して該当する前記サブ画素に所定のイメージを具現するセンサ薄膜トランジスタを含み、
    前記センサ薄膜トランジスタの第１ゲート電極は、前記センシングストレージ配線に電気的に接続され、前記センサ薄膜トランジスタの第１ソース電極は、前記センシングデータ配線に電気的に接続される表示装置。
15. １個の前記サブ画素に１個の前記センサ薄膜トランジスタが配置される、請求項１４に記載の表示装置。
16. ２個の前記サブ画素に１個の前記センサ薄膜トランジスタが配置される、請求項１４に記載の表示装置。

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